JP5702177B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5702177B2
JP5702177B2 JP2011022918A JP2011022918A JP5702177B2 JP 5702177 B2 JP5702177 B2 JP 5702177B2 JP 2011022918 A JP2011022918 A JP 2011022918A JP 2011022918 A JP2011022918 A JP 2011022918A JP 5702177 B2 JP5702177 B2 JP 5702177B2
Authority
JP
Japan
Prior art keywords
magnetoresistive element
view
memory cell
region
plan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011022918A
Other languages
English (en)
Other versions
JP2012164754A (ja
Inventor
文彦 新田
文彦 新田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2011022918A priority Critical patent/JP5702177B2/ja
Priority to TW101100197A priority patent/TWI533417B/zh
Priority to US13/349,266 priority patent/US8866244B2/en
Priority to KR1020120008125A priority patent/KR101921756B1/ko
Priority to CN201210028173.5A priority patent/CN102629659B/zh
Publication of JP2012164754A publication Critical patent/JP2012164754A/ja
Priority to US14/504,392 priority patent/US9129893B2/en
Application granted granted Critical
Publication of JP5702177B2 publication Critical patent/JP5702177B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/933—Spintronics or quantum computing
    • Y10S977/935—Spin dependent tunnel, SDT, junction, e.g. tunneling magnetoresistance, TMR

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Description

本発明は半導体装置に関し、より特定的には、磁気抵抗素子を有する半導体装置に関するものである。
記憶用の半導体集積回路などの半導体装置として、従来よりＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）が広く用いられている。一方、ＭＲＡＭ（Magnetic Random Access Memory）は、磁気によって情報を記憶するデバイス（磁気抵抗素子）であり、高速動作、書換え耐性、不揮発性などの点で、他のメモリ技術と比較し優れた特徴を有している。
近年の半導体集積回路の微細化に伴い、ＭＲＡＭなどにおける記憶素子の平面視におけるレイアウトに工夫がなされることがある。具体的には、たとえば特開２０１０−２１９０９８号公報（以下、「特許文献１」と記載）および特開２００８−１３０９９５号公報（以下、「特許文献２」と記載）に開示されるような、配線の延在する方向に対して隣接する個々の記憶素子が、互いに同一の当該配線上に乗らないように配置される。すなわち上記の隣接する個々の記憶素子（磁気抵抗素子）を結ぶ直線は、配線の延在する方向に対して斜め方向に延在する構成となっている。このような構成とすることにより、磁気抵抗素子の更なる集積化や、個々の記録素子間の動作特性のばらつきを低減している。
ところでＭＲＡＭには、ＳＴＴ（Spin Transfer Torque）−ＭＲＡＭや、磁壁移動型ＭＲＡＭと呼ばれる種類のものも存在する。ＳＴＴ−ＭＲＡＭは、スピントルクを用いてスピン注入により記録情報を書き込む。磁壁移動型ＭＲＡＭは、スピントルクを用いて磁壁を移動させることにより記録情報を書き込む。ＳＴＴ−ＭＲＡＭおよび磁壁移動型ＭＲＡＭは、磁気抵抗素子自体に流れる電流により記録情報を読み書きする記憶素子を有するスピントルク書き込み型ＭＲＡＭである。スピントルク書き込み型のＭＲＡＭにおいては、情報の読み書きに用いる電流をより小さくする要請がある。これは仮に当該電流が大きくなれば、メモリセルを構成するスイッチング素子（トランジスタ）のサイズを大きくする必要が生じ、その結果メモリセルの平面面積の増加を招く場合があるためである。
しかし情報書き換え電流を低減すれば、たとえば他のメモリセルに記録される情報を読み出す際に流れる電流により、誤って当該他のメモリセルに隣接する（意図しない）メモリセルの記録情報が書き換えられる可能性がある。あるいは集積回路全体が積極的に駆動されない放置状態のときにも同様に、微小な電流により意図せずメモリセルの記録情報が書き換えられる可能性がある。このようにＭＲＡＭにおける磁気抵抗素子の読み書きに用いる電流の低減と、磁気抵抗素子の読み書きエラーを抑制する特性とは、互いにトレードオフの関係にある。
上記のトレードオフの関係を改善するためには、たとえば特開２００４−２９６８６９号公報（以下、「特許文献３」と記載）および特開２００９−１９４２１０号公報（以下、「特許文献４」と記載）に示すように、磁気抵抗素子を平面視におけるアスペクト比を１以外の、１より大きく離れた値にすることが好ましい。すなわち磁気抵抗素子を長方形や楕円形状などの、一方向において一方向に交差する方向よりも長尺化された形状とする。また、米国特許出願公開第２００６／０１２０１４７Ａ１号明細書（以下、「特許文献５」と記載）には、ワード線の電流磁場により書き込む方式のＭＲＡＭにおいて、ワード線を蛇行させることにより、隣り合う磁気抵抗素子との距離を増加させてクロストークを減少させる技術が開示されている。
特開２０１０−２１９０９８号公報 特開２００８−１３０９９５号公報 特開２００４−２９６８６９号公報 特開２００９−１９４２１０号公報 米国特許出願公開第２００６／０１２０１４７Ａ１号明細書
しかしながら、上記特許文献３および特許文献４に開示されるような、磁気抵抗素子のアスペクト比を１以外の値にした形状とする場合、特に特許文献１や特許文献２のように磁気抵抗素子がより密集するように配列されれば、隣接する磁気抵抗素子同士が短絡する可能性がある。これは、たとえば隣接する磁気抵抗素子が、平面視における長手方向に関して一直線上に並ぶように配列される場合は、隣接する磁気抵抗素子の長手方向端部間の距離が非常に狭く、１対の当該端部が互いに接触する可能性があるためである。当該距離を確保するためには、たとえば磁気抵抗素子のサイズや平面形状を変化することなく、個々のメモリセルの平面視における面積を増加することが好ましい。このため上記のトレードオフの関係の改善と、高集積化とを両立することが困難となる。特許文献１や特許文献２にはメモリセルの平面視における面積の増減に関する記載がない。このため磁気抵抗素子をより密集することによる高集積化された半導体装置のレイアウトが開示されているが、結果として個々の素子の微細化に繋がらない可能性がある。
また、上記特許文献５に記載されている電流磁場書き込み方式のＭＲＡＭは、書き込みワード線を必須とする。さらに、電流磁場書き込み方式のＭＲＡＭは、スピントルク書き込み方式と異なり、書き換え電流を低減するためには、磁気抵抗素子のサイズを大きくする必要がある。したがって、上記のトレードオフの関係の改善のためには、電流磁場書き込み方式のＭＲＡＭにおいては、磁気抵抗素子の面積および体積を大きくする必要がある。そのうえ電流磁場書き込み方式のＭＲＡＭにおいて特許文献５に示す屈曲したワード線を適用すれば、直線状に延びる通常のＭＲＡＭに比べて、平面視におけるメモリセルのサイズがさらに拡大する。このため電流磁場書き込み方式のＭＲＡＭにおいては、上記のトレードオフの改善と高集積化とを両立することは困難である。
本発明は、以上の問題に鑑みなされたものである。その目的は、メモリセルの平面視における面積を増加することなく、磁気抵抗素子の情報の読み書きに用いる電流値を低減しながら読み書きエラーを抑制することが可能であり、かつ磁気抵抗素子間の短絡が抑制された集積回路を有する半導体装置を提供することである。
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上に配置された、ソース領域およびドレイン領域を含むスイッチング素子と、スイッチング素子の上方に配置された平板状の引出配線と、引出配線上に位置する、電流の流れる向きに応じて磁化状態を変化させることが可能な、スピントルク書き込み方式の面内磁化型の磁気抵抗素子と、磁気抵抗素子と電気的に接続され、主表面に沿った方向に向けて延びる第１配線とを備える。上記磁気抵抗素子は平面視におけるアスペクト比が１以外の値である。上記磁気抵抗素子とスイッチング素子とが電気的に接続されたメモリセルが複数並んだメモリセル領域において、平面視における磁気抵抗素子の長手方向である第１方向に関して、隣接する複数の磁気抵抗素子が第１方向に沿って延在する同一直線上に乗らないように配置される。上記第１配線は、磁気抵抗素子と平面視において重なる領域において、第１配線の延在する方向に交差する方向での幅が、重なる領域以外の他の領域における幅よりも広い。
本発明の他の実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上に配置されたスイッチング素子と、スイッチング素子の上方に位置し、主表面に沿った方向に向けて延び、電流の流れる向きに応じて磁化状態を変化させることが可能な磁壁移動層と、磁壁移動層上にトンネル絶縁層を介在して配置されるピン層とを有するスピントルク書き込み方式の磁壁移動型の磁気抵抗素子と、磁壁移動層と電気的に接続され、主表面に沿った方向に向けて延びる第１配線とを備える。上記磁気抵抗素子は平面視におけるアスペクト比が１以外の値である。上記磁気抵抗素子とスイッチング素子とが電気的に接続されたメモリセルが複数並んだメモリセル領域において、平面視における磁気抵抗素子の長手方向である第１方向に関して、隣接する複数の磁気抵抗素子が第１方向に沿って延在する同一直線上に乗らないように配置される。上記主表面に沿い、磁気抵抗素子と電気的に接続された接地配線をさらに有している。上記接地配線は、メモリセル領域において複数のメモリセルが平面視において並ぶ第５方向および第６方向に対して屈曲しながら延在する。
上記半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上に配置された、ソース領域およびドレイン領域を含むスイッチング素子と、スイッチング素子の上方に配置された平板状の引出配線と、引出配線上に位置する、電流の流れる向きに応じて磁化状態を変化させることが可能な、スピントルク書き込み方式の面内磁化型の磁気抵抗素子と、磁気抵抗素子と電気的に接続され、主表面に沿った方向に向けて延びる第１配線とを備える。上記磁気抵抗素子は平面視におけるアスペクト比が１以外の値である。上記磁気抵抗素子とスイッチング素子とが電気的に接続されたメモリセルが複数並んだメモリセル領域において、平面視における磁気抵抗素子の長手方向である第１方向に関して、隣接する複数の磁気抵抗素子が第１方向に沿って延在する同一直線上に乗らないように配置される。上記メモリセル領域は、複数のメモリセルが平面視において互いに直交する第３方向および第４方向に並んでいる。上記スイッチング素子のソース領域に電気的に接続されるソースコンタクトと、スイッチング素子のドレイン領域と引出配線とを電気的に接続するドレインコンタクトとをさらに有し、主表面に沿い、複数のソースコンタクトを電気的に接続する第２配線をさらに有している。上記第２配線は、第３方向または第４方向に対して中心線が屈曲しながら延在する。
本発明の一実施例および他の実施例による半導体装置は、平面視におけるアスペクト比が１以外の長尺形状を有する磁気抵抗素子同士の、長手方向に関する距離と、長手方向に交差する短手方向に関する距離との差を小さくすることができる。このため、磁気抵抗素子の平面視における長手方向の端部の加工が容易になり、隣接する１対の磁気抵抗素子の長手方向の端部同士の短絡を抑制することができる。また、メモリセルの平面視における面積を増加することなく、磁気抵抗素子の情報の読み書きに用いる電流値を低減しながら読み書きエラーを抑制することが可能となる集積回路を有する半導体装置を提供することができる。
本発明の実施の形態１に係る半導体装置の全体の平面図である。 図１中のＭＲＡＭが形成される領域のうち、特にメモリセル領域の構成を詳細に示す平面図である。 図２のＩＩＩ−ＩＩＩ線に沿う部分における、図２のメモリセル領域の概略断面図である。 図２のＩＶ−ＩＶ線に沿う部分における、図２のメモリセル領域の概略断面図である。 図２のＶ−Ｖ線に沿う部分における、図２のメモリセル領域の概略断面図である。 図２のＶＩ−ＶＩ線に沿う部分における、図２のメモリセル領域の概略断面図である。 図２のＶＩＩ−ＶＩＩ線に沿う部分における、図２のメモリセル領域の概略断面図である。 図２〜図７に示す磁気抵抗素子が形成される、メモリセルの構成を示す概略斜視図である。 実施の形態１における磁気抵抗素子の構成の第１例を示す概略断面図である。 実施の形態１における磁気抵抗素子の構成の第２例を示す概略断面図である。 実施の形態１における磁気抵抗素子の構成の第３例を示す概略断面図である。 実施の形態１における磁気抵抗素子の構成の第４例を示す概略断面図である。 ＳＴＴ−ＭＲＡＭにおける面内磁化型の磁気抵抗素子のフリー層とピン層との磁化の方向が異なる初期状態を示す概略断面図である。 図１３の面内磁化型の磁気抵抗素子の磁化の方向を反転する動作を示す概略断面図である。 図１４の動作により、面内磁化型の磁気抵抗素子のフリー層とピン層との磁化の方向が同じ向きとなった状態を示す概略断面図である。 面内磁化型の磁気抵抗素子のフリー層とピン層との磁化の方向が同じである初期状態を示す概略断面図である。 図１６の磁気抵抗素子の磁化の方向を反転する動作を示す概略断面図である。 図１７の動作により、面内磁化型の磁気抵抗素子のフリー層とピン層との磁化の方向が逆向きとなった状態を示す概略断面図である。 磁気抵抗素子に流す電流と反転確率との関係を示すグラフである。 磁気抵抗素子のアスペクト比と熱擾乱耐性因子、書き換え電流値との関係を示すグラフである。 実施の形態１の比較例の半導体装置における、メモリセル領域の構成を詳細に示す平面図である。 図２１のＸＸＩＩ−ＸＸＩＩ線に沿う部分における、図２１のメモリセル領域の概略断面図である。 図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う部分における、図２１のメモリセル領域の概略断面図である。 図２１のＸＸＩＶ−ＸＸＩＶ線に沿う部分における、図２１のメモリセル領域の概略断面図である。 図２１の磁気抵抗素子のアスペクト比が１に比べてさらに大きくなった状態を示す平面図である。 図２５のＸＸＶＩ−ＸＸＶＩ線に沿う部分における、図２５のメモリセル領域の概略断面図である。 本発明の実施の形態２の第１例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 本発明の実施の形態２の第２例に係る半導体装置の、メモリセル領域の構成を、ソース線より上側の層のみ詳細に示す平面図である。 本発明の実施の形態２の第３例に係る半導体装置の、メモリセル領域の構成を、ソース線より上側の層のみ詳細に示す平面図である。 本発明の実施の形態２の第４例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 本発明の実施の形態２の第５例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 図３０のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う部分の、磁気抵抗素子の概略断面図である。 図３１のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う部分の、磁気抵抗素子の概略断面図である。 図３２の磁気抵抗素子の上面が平坦化された態様を示す、図３２と同様の概略断面図である。 図３３の磁気抵抗素子の上面が平坦化された態様を示す、図３３と同様の概略断面図である。 図３１のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う部分における、図３１のメモリセル領域の概略断面図である。 図３１のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う部分における、図３１のメモリセル領域の概略断面図である。 図３１のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う部分における、図３１のメモリセル領域の概略断面図である。 図３１のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う部分における、図３１のメモリセル領域の概略断面図である。 図３６が示す領域の第１の変形例を示す概略断面図である。 図３８が示す領域の第１の変形例を示す概略断面図である。 図３６が示す領域の第２の変形例を示す概略断面図である。 図３８が示す領域の第２の変形例を示す概略断面図である。 本発明の実施の形態２の第６例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 本発明の実施の形態２の第７例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 本発明の実施の形態２の第８例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 本発明の実施の形態２の第８例に係る半導体装置の、図４６よりもアスペクト比が１に比べて高い磁気抵抗素子が形成される領域の構成を詳細に示す平面図である。 本発明の実施の形態３の第１例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 図４８におけるソース線の平面視における形状の第１の変形例を、ソース線およびその下側の層のみ示す概略断面図である。 図４８におけるソース線の平面視における形状の第２の変形例を、ソース線およびその下側の層のみ示す概略断面図である。 図４８におけるソース線の平面視における形状の第３の変形例を、ソース線およびその下側の層のみ示す概略断面図である。 図４８におけるソース線の平面視における形状の第４の変形例を、ソース線およびその下側の層のみ示す概略断面図である。 本発明の実施の形態３の第２例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 図５３におけるソース線の平面視における形状の第１の変形例を、ソース線およびその下側の層のみ示す概略断面図である。 図５３におけるソース線の平面視における形状の第２の変形例を、ソース線およびその下側の層のみ示す概略断面図である。 図５３におけるソース線の平面視における形状の第３の変形例を、ソース線およびその下側の層のみ示す概略断面図である。 本発明の実施の形態３の第３例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 図５７における磁気抵抗素子の平面視における配置の変形例を、ソース線より上側の層のみ示す概略断面図である。 図５７におけるソース線の平面視における形状の第１の変形例を、ソース線およびその下側の層のみ示す概略断面図である。 図５７におけるソース線の平面視における形状の第２の変形例を、ソース線およびその下側の層のみ示す概略断面図である。 図５７におけるソース線の平面視における形状の第３の変形例を、ソース線およびその下側の層のみ示す概略断面図である。 本発明の実施の形態３の第４例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 図６２におけるソース線の平面視における形状の第１の変形例を、ソース線およびその下側の層のみ示す概略断面図である。 図６２におけるソース線の平面視における形状の第２の変形例を、ソース線およびその下側の層のみ示す概略断面図である。 図６２におけるソース線の平面視における形状の第３の変形例を、ソース線およびその下側の層のみ示す概略断面図である。 本発明の実施の形態３の第５例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 図６６におけるビット線の平面視における形状の第１の変形例を、ソース線より上側の層のみ示す概略断面図である。 図６６におけるビット線の平面視における形状の第２の変形例を、ソース線より上側の層のみ示す概略断面図である。 図６８のＬＸＩＸ−ＬＸＩＸ線に沿う部分における、図６８の磁気抵抗素子が形成される領域の概略断面図である。 図６６におけるビット線の平面視における形状の第３の変形例を、ソース線より上側の層のみ示す概略断面図である。 図７０のＬＸＸＩ−ＬＸＸＩ線に沿う部分における、図７０の磁気抵抗素子が形成される領域の概略断面図である。 本発明の実施の形態３の第６例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 図７２におけるビット線の平面視における形状の第１の変形例を、ソース線より上側の層のみ示す概略断面図である。 図７３のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う部分における、図７３の磁気抵抗素子が形成される領域の概略断面図である。 図７２におけるビット線の平面視における形状の第２の変形例を、ソース線より上側の層のみ示す概略断面図である。 図７５のＬＸＸＶＩ−ＬＸＸＶＩ線に沿う部分における、図７５の磁気抵抗素子が形成される領域の概略断面図である。 本発明の実施の形態３の第７例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 本発明の実施の形態４の第１例に係る半導体装置のメモリセル領域の構成を、ソース線より上側の層のみ詳細に示す平面図である。 図７８のＬＸＸＩＸ−ＬＸＸＩＸ線に沿う部分における、図７８の磁気抵抗素子が形成される領域の概略断面図である。 本発明の実施の形態４の第２例に係る半導体装置のメモリセル領域の構成を、ソース線より上側の層のみ詳細に示す平面図である。 図８０のＬＸＸＸＩ−ＬＸＸＸＩ線に沿う部分における、図８０の磁気抵抗素子が形成される領域の概略断面図である。 本発明の実施の形態４の第３例に係る半導体装置のメモリセル領域の構成を、ソース線より上側の層のみ詳細に示す平面図である。 図８２のＬＸＸＸＩＩＩ−ＬＸＸＸＩＩＩ線に沿う部分における、図８２の磁気抵抗素子が形成される領域の概略断面図である。 本発明の実施の形態５の第１例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 図８４のＬＸＸＸＶ−ＬＸＸＸＶ線に沿う部分における、図８４のメモリセル領域の概略断面図である。 図８４のＬＸＸＸＶＩ−ＬＸＸＸＶＩ線に沿う部分における、図８４のメモリセル領域の概略断面図である。 図８４のＬＸＸＸＶＩＩ−ＬＸＸＸＶＩＩ線に沿う部分における、図８４のメモリセル領域の概略断面図である。 図８４のＬＸＸＸＶＩＩＩ−ＬＸＸＸＶＩＩＩ線に沿う部分における、図８４のメモリセル領域の概略断面図である。 図８４のメモリセル領域の等価回路である。 本発明の実施の形態５の第２例に係る半導体装置の、メモリセル領域の構成を、ソース線より下側の層のみ詳細に示す平面図である。 図９０のメモリセル領域の等価回路である。 本発明の実施の形態５の第３例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 図９２のＸＣＩＩＩ−ＸＣＩＩＩ線に沿う部分における、図９２のメモリセル領域の概略断面図である。 図９２のＸＣＩＶ−ＸＣＩＶ線に沿う部分における、図９２のメモリセル領域の概略断面図である。 図９３が示す領域の第１の変形例を示す概略断面図である。 図９４が示す領域の第１の変形例を示す概略断面図である。 図９３が示す領域の第２の変形例を示す概略断面図である。 図９４が示す領域の第２の変形例を示す概略断面図である。 本発明の参考例に係る半導体装置のメモリセル領域の構成を、ソース線より上側の層のみ詳細に示す平面図である。 図９９のＣ−Ｃ線に沿う部分における、図９９のメモリセル領域の概略断面図である。 図９９のＣＩ−ＣＩ線に沿う部分における、図９９のメモリセル領域の概略断面図である。 本発明の実施の形態６の第１例に係る半導体装置の、メモリセル領域の構成を詳細に示す平面図である。 図１０２のＣＩＩＩ−ＣＩＩＩ線に沿う部分における、図１０２のメモリセル領域の概略断面図である。 図１０２のＣＩＶ−ＣＩＶ線に沿う部分における、図１０２のメモリセル領域の概略断面図である。 図１０２のＣＶ−ＣＶ線に沿う部分における、図１０２のメモリセル領域の概略断面図である。 図１０２のＣＶＩ−ＣＶＩ線に沿う部分における、図１０２のメモリセル領域の概略断面図である。 図１０２〜図１０６に示す磁気抵抗素子が形成される、メモリセルの構成を示す概略斜視図である。 本発明の実施の形態６の第１例の比較例の半導体装置における、メモリセル領域の構成を詳細に示す平面図である。 図１０８のＣＩＸ−ＣＩＸ線に沿う部分における、図１０８のメモリセル領域の概略断面図である。 図１０８のＣＸ−ＣＸ線に沿う部分における、図１０８のメモリセル領域の概略断面図である。 図１０８のＣＸＩ−ＣＸＩ線に沿う部分における、図１０８のメモリセル領域の概略断面図である。 図１０８のＣＸＩＩ−ＣＸＩＩ線に沿う部分における、図１０８のメモリセル領域の概略断面図である。 図１０２における接地配線の平面視における形状の第１の変形例の、主に磁壁移動層およびその上側の層を示す概略断面図である。 図１０２における接地配線の平面視における形状の第２の変形例の、主に磁壁移動層およびその上側の層を示す概略断面図である。 図１０２における接地配線の平面視における形状の第３の変形例の、主に磁壁移動層およびその上側の層を示す概略断面図である。 図１０２における接地配線の平面視における形状の第４の変形例の、主に磁壁移動層およびその上側の層を示す概略断面図である。 図１０２における接地配線の平面視における形状の第５の変形例の、主に磁壁移動層およびその上側の層を示す概略断面図である。 図１０２における接地配線の平面視における形状の第６の変形例の、主に磁壁移動層およびその上側の層を示す概略断面図である。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてチップ状態の半導体装置について図１を用いて説明する。
図１を参照して、本実施の形態における半導体チップＣＨＰには、ＣＰＵ（Central Processing Unit）と、ＭＲＡＭと、周辺回路と、パワーラインＰＬとを有している。半導体チップＣＨＰの周辺部にはパッドＰＤが配置されている。
ＣＰＵは、中央演算処理部とも呼ばれる回路であり、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。このためＣＰＵには高速処理が要求される。
ＭＲＡＭは、磁気を利用して、記憶情報をランダムに読み出したり書き込んだりすることができる素子である。ＭＲＡＭは電源を切っても記憶状態が保持される不揮発性メモリとして機能するだけでなく、高速なランダムアクセス機能を有するメモリ素子である。ただしＭＲＡＭには上記メモリ素子のほかに、上記メモリ素子に情報を書き込んだり、メモリ素子の情報を読み出したりする回路や、複数並ぶメモリ素子のうち情報の読み書きを行なう素子を選択する選択トランジスタなどを有している。
周辺回路は、ＣＰＵやＭＲＡＭとともに半導体装置のシステムを構成するための回路であり、たとえば電源回路、クロック回路やリセット回路などから構成されている。周辺回路には、デジタル信号を処理するデジタル回路やアナログ信号を処理するアナログ回路を含んでいる。アナログ回路は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、たとえば、増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
パワーラインＰＬは、ＣＰＵ、ＭＲＡＭおよび周辺回路を動作するための電圧を供給するラインであり、電源ラインやグランドラインから構成されている。ＣＰＵ、ＭＲＡＭおよび周辺回路は、パワーラインと接続されており、パワーラインからの電源供給によって動作できる。
パッドＰＤは、半導体チップＣＨＰの外部に接続される機器（回路）と入出力するための外部接続端子である。パッドＰＤを介して半導体チップＣＨＰに形成されているＣＰＵなどに入力信号が入力される。またＣＰＵからの出力信号がパッドＰＤを介して半導体チップＣＨＰの外部に接続されている機器（回路）に出力される。
次に図１の磁気抵抗素子を有するメモリセルが形成される領域（メモリセル領域）の構成について、図２〜図１２を用いて説明する。
図２を参照して、本実施の形態のメモリセル領域に形成される磁気抵抗素子ＭＲＤは、たとえばスピントルクを用いてスピン注入により書き込むスピン注入型ＭＲＡＭであるＳＴＴ−ＭＲＡＭを構成する磁気抵抗素子（記憶素子）である。通常、ＳＴＴ−ＭＲＡＭが構成する回路には、横方向にｎ行、縦方向にｍ列、マトリクス状に複数のＭＲＡＭのメモリセルＭＣが配置されている。つまりＭＲＡＭは、アレイ状に配置された複数のメモリセルＭＣからなるメモリセルアレイを構成している。
メモリセルアレイの列に沿って、ワード線ＷＬ１〜ＷＬｎ（図２中ではワード線ＷＬ１、ＷＬ２：第３配線）と、ソース線ＳＬ１〜ＳＬｎ（図２中では複数のソース線ＳＬ：第２配線）とが互いに並行して延在するように配置されている。一方、メモリセルアレイの横方向に延在するように、ビット線ＢＬ１〜ＢＬｍ（図２中ではビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４：第１配線）が互いに並行して配置されている。図示されないが、ワード線はワード線ドライバ帯と電気的に接続され、ソース線は情報を読み出す回路と電気的に接続される。ビット線は情報を書き込む回路と電気的に接続される。
なお図２において、左側の「ＳＬおよびその下側」には、ソース線ＳＬおよび、ソース線ＳＬよりも後述する半導体基板に近い下側の層の構成が図示されている。つまりソース線ＳＬよりも下側の層には半導体基板の活性領域ＡＡ、ワード線ＷＬ１などが形成されている。さらに、後述するスイッチング素子とソース線ＳＬとを電気的に接続するソースコンタクトＳＣ、ドレイン領域ＤＲと他の領域とを電気的に接続するドレインコンタクトＤＣなどが配置されている。複数の活性領域ＡＡは、たとえば絶縁膜からなるトレンチ溝ＴＲにより分離されている。
また図２における右側の「ＳＬより上側」にはソース線ＳＬよりも後述する半導体基板から遠い上側の層の構成が図示されている。つまりソース線ＳＬよりも上側の層には、下部電極としてのストラップ配線ＳＴ（引出配線）や磁気抵抗素子ＭＲＤ、ドレインコンタクトＤＣやビット線ＢＬ１などが、互いに電気的に接続されるように配置されている。
ビット線ＢＬ１などは実際には図２のＳＬより上側の領域の全体を横方向に延在するように配列されるが、図を見やすくするため、図２中では中央部に独立して図示している。したがって図２の「ＳＬおよびその下側」と「ＳＬより上側」とは平面視において同一の領域を、下側の層と上側の層とに分けて図示したものである。またソース線ＳＬについても実際には平面視において各メモリセルＭＣと重なるように延在するが、図２中ではその図示が省略されている。
磁気抵抗素子ＭＲＤは、たとえば図２の縦方向に長手方向を有する楕円形の平面形状を有している。このように楕円形状を有することにより、磁気抵抗素子ＭＲＤのアスペクト比は１以外の値を有する。ここでは磁気抵抗素子ＭＲＤの平面視におけるアスペクト比は１から大きく離れていることが好ましい。具体的には、たとえば当該アスペクト比が１を超える場合は２以上であることが好ましく、当該アスペクト比が１未満である場合は０．５以下であることが好ましい。ただし磁気抵抗素子ＭＲＤは、楕円形に限らず、たとえば長方形など長手方向を有する矩形状であってもよい。
図２の縦方向に関して隣接する２つのメモリセルＭＣの磁気抵抗素子ＭＲＤは、当該縦方向に延在する同一の直線上に乗らないように配置されている。すなわち長手方向の延在する方向（第１方向）である縦方向に関して隣接する２つの磁気抵抗素子ＭＲＤは、当該第１方向に交差する方向（第２方向）である横方向に関して異なる座標に配置される。たとえば図２のＢＬ１セルユニットの磁気抵抗素子ＭＲＤはストラップ配線ＳＴの右側に配置されるが、ＢＬ２セルユニットの磁気抵抗素子ＭＲＤはストラップ配線ＳＴの左側に配置される。またＢＬ３セルユニットの磁気抵抗素子ＭＲＤは、ＢＬ１セルユニットの磁気抵抗素子ＭＲＤと第２方向に関して同一の座標に配置されるため、両者は第１方向に沿って延在する同一の直線上に配置される。ＢＬ４セルユニットの磁気抵抗素子ＭＲＤは、ＢＬ２セルユニットの磁気抵抗素子ＭＲＤと第２方向に関して同一の座標に配置される。以上のように各磁気抵抗素子ＭＲＤは、ドレインコンタクトＤＣやストラップ配線ＳＴの位置に対して互い違いになるように、いわゆる千鳥状に配置される。
図３〜図７の断面図を参照して、上記の各メモリセルＭＣや各素子、各配線は、たとえばシリコンの単結晶からなる半導体基板ＳＵＢの主表面上に形成されている。すなわち半導体基板ＳＵＢの主表面上の活性領域ＡＡには、トランジスタＴＭ（スイッチング素子）が形成され、その上方に平板状のストラップ配線ＳＴや磁気抵抗素子ＭＲＤ、ビット線ＢＬなどが配置されている。
トランジスタＴＭは、たとえばボロンやリン、砒素などを含む不純物拡散層である１対のソース領域ＳＯ、ドレイン領域ＤＲと、シリコン酸化膜などからなるゲート絶縁層ＧＩと、ポリシリコンや金属膜などの導電体からなる図示されないゲート電極層とを有している。ゲート電極層のほぼ真上にワード線ＷＬ１、ＷＬ２が配置される。１対のソース領域ＳＯ／ドレイン領域ＤＲは、半導体基板ＳＵＢの主表面に互いに間隔をあけて配置されている。ゲート電極層は、１対のソース領域ＳＯ／ドレイン領域ＤＲに挟まれる半導体基板ＳＵＢの表面上にゲート絶縁層ＧＩを介在して形成されている。なお１対のソース領域ＳＯ／ドレイン領域ＤＲおよびゲート電極層の表面はシリサイド化されていてもよい。
磁気抵抗素子ＭＲＤは、アクセストランジスタＴＭが形成された半導体基板ＳＵＢの主表面上に複数層の層間絶縁層ＩＩを介在して位置している。層間絶縁層ＩＩは、たとえば４層のシリコン酸化膜からなる層間絶縁層とすることが好ましいが、図３〜図７においては２〜３層に省略して図示している。また層間絶縁層ＩＩは、平面視において隣接するメモリセルＭＣに挟まれた領域にも形成されている。
磁気抵抗素子ＭＲＤは、ストラップ配線ＳＴの表面にその下面が接するように形成されている。このストラップ配線ＳＴは、ソース線ＳＬおよびドレインコンタクトＤＣを通じてトランジスタＴＭのドレイン領域ＤＲに電気的に接続されている。図３を参照して、この場合ＳＬより上側のドレインコンタクトＤＣは、ＳＬより下側のドレインコンタクトＤＣと平面視において重なる位置に配置されている。またソース領域ＳＯとソース線ＳＬとは、ソースコンタクトＳＣを通じて電気的に接続されている。ソース線ＳＬと同一の層には、１対のドレインコンタクトＤＣを電気的に接続するドレイン接続層ＤＬが配置される。ただし、ドレイン接続層ＤＬを挟まず、ドレイン領域ＤＲと直接接続されたドレインコンタクトＤＣと、ストラップ配線ＳＴと直接接続されたドレインコンタクトＤＣとが直接接続されてもよい。言い換えれば、ドレイン領域ＤＲとストラップ配線ＳＴとが単一のドレインコンタクトＤＣにより電気的に接続されてもよい。このとき、ソースコンタクトＳＣとドレインコンタクトＤＣとが、それぞれ別工程において形成されることにより、ドレイン領域ＤＲからストラップ配線ＳＴまでを貫く単一のドレインコンタクトＤＣを形成してもよい。
図２〜図４を主に参照して、各活性領域ＡＡの平面視における形成領域と、各ストラップ配線ＳＴの平面視における形成領域とは、いずれも平面視においてマトリクス状に配置されている。すなわち各メモリセルＭＣにおける活性領域ＡＡとストラップ配線ＳＴとは、いずれもたとえば図２において互いに（ほぼ）直交する縦方向（第３方向）と横方向（第４方向）とに延在するように、一定の距離を隔てて複数並んでいる。
各活性領域ＡＡと各ストラップ配線ＳＴとは、同一のメモリセルＭＣにおいても一部重ならない領域が存在する。すなわち同一の各メモリセルＭＣにおいて、ストラップ配線ＳＴは活性領域ＡＡよりやや右側に偏って配置されている。
同一のメモリセルＭＣにおいても、このように上層と下層とでは平面的に占める領域がやや異なっていており、少なくとも一部において上層と下層とが重ならない領域が存在してもよい。このためメモリセルＭＣとはやや異なる基準で、すなわち複数のワード線ＷＬやビット線ＢＬが配置される領域を中心として、個々のメモリセルＭＣが配置される位置とおおよそ対応するようにセルユニットが規定される。具体的にはワード線ＷＬ１、ＷＬ２を中心に、横方向に並ぶセルユニット（ＷＬ１セルユニットおよびＷＬ２セルユニット）が配置される。またビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４を中心にＢＬ１セルユニットなど合計４つの縦方向に並ぶセルユニットが配置される。このため本実施の形態においては、ソース線ＳＬより上側の層と下側の層との間で、個々のメモリセルの平面視における位置に多少の相違が存在する。たとえば図２において最も左側のドレインコンタクトＤＣはＷＬ１セルユニットの内部に形成されるが、最も左側の磁気抵抗素子ＭＲＤはＷＬ１セルユニットとＷＬ２セルユニットとの境界近傍や、ＷＬ２セルユニットの内部に配置されてもよい。
上記のように個々のメモリセルＭＣにおいて、たとえばストラップ配線ＳＴ（上側の層）と活性領域ＡＡ（下側の層）とが一部において重ならないように配置される。このため、磁気抵抗素子ＭＲＤが半導体基板ＳＵＢの主表面上に配置される位置（レイアウト）の自由度をより高めることができる。具体的には、磁気抵抗素子ＭＲＤがドレインコンタクトＤＣの直上に配置されることを避けつつ、各メモリセルＭＣを先述のいわゆる千鳥状に配置することができる。さらに、メモリセルＭＣの平面視における面積を大きくすることなく、隣接する１対の磁気抵抗素子ＭＲＤの長手方向の端部間における短絡を抑制する効果を高めることができる。その結果、当該ＭＲＡＭの集積度をより高めることができる。
図２〜図７においては、磁気抵抗素子ＭＲＤが長手方向に関していわゆる千鳥状に配置されているが、上述のように、同一の各メモリセルＭＣにおける磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとは平面視において互いに重ならないように（互いに離れるように）配置されている。たとえばドレインコンタクトＤＣおよび層間絶縁層ＩＩの上面と接するように形成されるストラップ配線ＳＴは、ドレインコンタクトＤＣ上において、層間絶縁層ＩＩ上より平坦性が劣化する。これはドレインコンタクトＤＣと層間絶縁層ＩＩとの材質の相違に起因する。そこで磁気抵抗素子ＭＲＤをドレインコンタクトＤＣから離れた領域に形成することにより、磁気抵抗素子ＭＲＤの特にフリー層ＭＦＬの平坦性を確保することができる。ここで、より確実に磁気抵抗素子ＭＲＤの平坦性を確保するためには、個々のメモリセルＭＣにおける磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとの平面視における最短距離が４０ｎｍ以上であることが好ましく、当該最短距離は４０ｎｍ以上１００ｎｍ以下であることがより好ましい。
図２〜図７においては、各メモリセルＭＣにおいて、磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとの平面視における距離はほぼ一定となっている。このようにすれば、各磁気抵抗素子ＭＲＤの平面視における周囲（近傍）の平坦度などをほぼ一定にすることができる。したがって、各磁気抵抗素子ＭＲＤ間の電気特性などの機能のばらつきを低減することができる。
図３〜図７の各図において、たとえばビット線ＢＬやソース線ＳＬなどの各種配線やソースコンタクトＳＣ、ドレインコンタクトＤＣ、ドレイン接続層ＤＬは、銅などの導電膜からなることが好ましい。またこれらの各種配線やコンタクトには、その側壁や上面（または下面）を覆うようにバリアメタルが形成されていることが好ましい。しかしここではそれらの各膜の図示が省略されている。またたとえばビット線ＢＬと同一の層として、ビット線ＢＬが配置されない領域にたとえばシリコン窒化膜からなる層間絶縁層が配置される場合がある。さらに磁気抵抗素子ＭＲＤと同一の層として、平面視における磁気抵抗素子ＭＲＤの周囲にたとえばシリコン窒化膜からなる保護層が形成されたりする場合がある。しかしここではこのようなシリコン窒化膜の絶縁層についても図示が省略されている。
ここでバリアメタルとは、各配線を構成する金属材料の外部への拡散を抑制するための膜であり、非磁性のタンタルの薄膜や、これに窒素が添加されたＴａＮ（窒化タンタル）が用いられることが好ましい。
図８には、図２〜図７に示すメモリセルの構成を立体的に示している。なお、図２の平面視において楕円形で示した磁気抵抗素子ＭＲＤは、図８においては矩形で示している。図８および図９を参照して、ストラップ配線ＳＴの上面に接するように配置される磁気抵抗素子ＭＲＤは、ピン層ＭＰＬと、トンネル絶縁層ＭＴＬと、フリー層ＭＦＬとを有し、かつたとえばピン層ＭＰＬと、トンネル絶縁層ＭＴＬと、フリー層ＭＦＬとがこの順で下から積層された積層構造を有している。またフリー層ＭＦＬの上には、上部電極としてのキャップ層ＣＰが形成されているが、ここでは図８以外の各図においてキャップ層ＣＰの図示が省略される。
ピン層ＭＰＬとフリー層ＭＦＬとは、それぞれ磁性を有する磁性層である。磁気抵抗素子ＭＲＤへのデータの書き込みは、フリー層ＭＦＬの磁化の方向が、磁気抵抗素子ＭＲＤを通過する電流の向きに応じて変化することによりなされる。特に本実施の形態のＳＴＴ−ＭＲＡＭを構成する磁気抵抗素子ＭＲＤは、磁化の方向が、半導体基板ＳＵＢや積層される各薄膜の主表面に沿う方向であるいわゆる面内磁化型の磁気抵抗素子であることが好ましい。
個々の磁気抵抗素子ＭＲＤには、上記のようにトンネル絶縁層ＭＴＬを間に介在させて２つの磁性層（ピン層ＭＰＬとフリー層ＭＦＬ）が積層されている。この２つの磁性層における磁化の方向を同じ向きにするか、互いに逆向きにするかによって磁気抵抗素子ＭＲＤの抵抗値が変化する。たとえば図９においては、ピン層ＭＰＬにおける磁化は右向きであるのに対し、フリー層ＭＦＬにおける磁化が左向きであれば、ピン層ＭＰＬとフリー層ＭＦＬとの磁化の方向は互いに逆向きとなり、このとき磁気抵抗素子ＭＲＤは高抵抗となる。逆にピン層ＭＰＬにおける磁化が右向きであり、フリー層ＭＦＬにおける磁化が右向きであれば、両者の磁化の方向は同じ向きとなり、このとき磁気抵抗素子ＭＲＤは低抵抗となる。
磁気抵抗素子ＭＲＤの磁化の方向は、ビット線ＢＬから磁気抵抗素子ＭＲＤを経てトランジスタＴＭに至る電流経路に流す電流の向きに応じて書き換えられる。また磁気抵抗素子ＭＲＤの磁化の方向に応じて変化された電気抵抗を検出することにより、磁気抵抗素子ＭＲＤの磁化の方向が読み取られる。
図１０を参照して、本実施の形態においては、磁気抵抗素子ＭＲＤが、フリー層ＭＦＬ、トンネル絶縁層ＭＴＬ、ピン層ＭＰＬの順で下から積層された積層構造を有していてもよい。また図１１を参照して、磁気抵抗素子ＭＲＤが、ピン層ＭＰＬとトンネル絶縁層ＭＴＬとフリー層ＭＦＬとがこの順に積層された磁気抵抗素子ＭＲＤ１と磁気抵抗素子ＭＲＤ２とを有しており、これらが埋め込み金属ＩＴＭにより電気的に接続された積層構造を有していてもよい。図１１の磁気抵抗素子ＭＲＤ１、ＭＲＤ２が、図１０の磁気抵抗素子ＭＲＤと同様にフリー層ＭＦＬの上方にピン層ＭＰＬが積層された構造を有していてもよい。さらに図１２を参照して、本実施の形態においては、磁気抵抗素子ＭＲＤが、図９と同様の順序で積層されたピン層ＭＰＬ、トンネル絶縁層ＭＴＬ、フリー層ＭＦＬの上に、さらにトンネル絶縁層ＭＴＬとピン層ＭＰＬとがこの順に積層された構成を有していてもよい。このような構成とすれば、後述するスピントルクの効率を上げ、磁気抵抗素子ＭＲＤへのデータの書き換えに用いる電流をさらに低減することができる。
次に、各部の材質、膜厚などについて説明する。
ピン層ＭＰＬは強磁性層からなる薄膜であることが好ましい。具体的にはピン層ＭＰＬは、コバルト（Ｃｏ）、鉄（Ｆｅ）、ボロン（Ｂ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、マンガン（Ｍｎ）からなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。またピン層ＭＰＬは、図９〜図１１においては１層として図示されている。しかし一般にピン層ＭＰＬには、反強磁性層上に強磁性層が積層された２層構造や、反強磁性層上に強磁性層、非磁性層、強磁性層の順に積層された４層構造、あるいは５層構造などが用いられる。ただし積層数や積層される層の順序などはこれに限られない。ピン層ＭＰＬの全体の厚みは２０ｎｍ以上１００ｎｍ以下であることが好ましい。たとえば図１２の磁気抵抗素子ＭＲＤにおいては、下側のピン層ＭＰＬは、ＰｔＭｎとＣｏＦｅとＲｕとＣｏＦｅＢとの各合金層がこの順に積層された構成であり、上側のピン層ＭＰＬは、ＣｏＦｅＢとＲｕとＣｏＦｅとＰｔＭｎとの各合金層がこの順に積層された構成であることが考えられる。
トンネル絶縁層ＭＴＬは、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯ）、酸化ハフニウム（ＨｆＯ）のいずれかからなる絶縁膜であることが好ましい。その厚みは０．５ｎｍ以上２．０ｎｍ以下であることが好ましく、なかでも０．６ｎｍ以上１．５ｎｍ以下であることがより好ましい。
フリー層ＭＦＬは、強磁性層からなる薄膜であることが好ましい。具体的にはニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、ボロン（Ｂ）、ルテニウム（Ｒｕ）からなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。また上記の異なる材質の合金からなる薄膜が複数積層された構成であってもよい。その全体の厚みは２．０ｎｍ以上１０ｎｍ以下であることが好ましく、３．０ｎｍ以上９．０ｎｍ以下であることがより好ましい。たとえば図１２の磁気抵抗素子ＭＲＤにおいては、フリー層ＭＦＬはＣｏＦｅＢからなることが考えられる。
ストラップ配線ＳＴはたとえばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム、窒化チタン（ＴｉＮ）などの金属膜からなることが好ましい。またストラップ配線ＳＴは１層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。ストラップ配線ＳＴの厚みはたとえば１０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも２０ｎｍ以上５０ｎｍ以下（一例として３５ｎｍ）であることが好ましい。
キャップ層ＣＰとしては、ストラップ配線ＳＴと同様にたとえばタンタル、窒化タンタル、ルテニウム、窒化チタンなどの金属膜からなることが好ましい。キャップ層ＣＰも１層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。キャップ層ＣＰの厚みはたとえば６０ｎｍ以上７０ｎｍ以下であることが好ましい。またたとえば２層が積層されたキャップ層ＣＰの場合、下部のキャップ層ＣＰの厚みはたとえば３０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも３５ｎｍ以上６５ｎｍ以下（一例として６０ｎｍ）であることが好ましい。また上部のキャップ層ＣＰの厚みはたとえば５ｎｍ以上１００ｎｍ以下であることが好ましい。一例として、Ｒｕからなる厚み７．５ｎｍの薄膜の上にＴａからなる厚み６０ｎｍの薄膜が積層された構成のキャップ層ＣＰが考えられる。
またたとえば図１１に示す埋め込み金属ＩＴＭは、Ｔａなどの金属膜からなることが好ましく、その厚みはたとえば５ｎｍ以上１００ｎｍ以下であることが好ましい。
以上に述べた、ＳＴＴ方式の磁気抵抗素子ＭＲＤにおける情報の書き換えの原理について、図１３〜図１８を用いて詳細に説明する。
図１３を参照して、たとえば図９に示す積層構造を有するＳＴＴ方式の磁気抵抗素子ＭＲＤにおいて、ピン層ＭＰＬとフリー層ＭＦＬとの磁化の方向が互いに逆向きになっている場合を考える。このようにピン層ＭＰＬとフリー層ＭＦＬとの磁化の方向が互いに逆向きである状態は、先述のとおり、磁気抵抗素子ＭＲＤが高抵抗である状態である。図１４を参照して、図１３の状態の磁気抵抗素子ＭＲＤのフリー層ＭＦＬ側に＋の電位を、ピン層ＭＰＬ側に−の電位を印加する。するとピン層ＭＰＬの下側の層からフリー層ＭＦＬの上側の層へ、伝導電子が流れる。
ここで上記伝導電子のうち、ピン層ＭＰＬの磁化の方向と略同じ方向のスピントルクを有する電子は、ピン層ＭＰＬを通過してトンネル絶縁層ＭＴＬ、フリー層ＭＦＬの方へ流れることができる。これに対しピン層ＭＰＬの磁化の方向と逆方向のスピンを有する電子は、ピン層ＭＰＬを通過することができずに跳ね返される。その結果、ピン層ＭＰＬと逆向きに磁化されていたフリー層ＭＦＬの内部には、磁化の方向を伝導電子（ピン層ＭＰＬ）の磁化と略同じ方向へと回転させるトルクが加わる。
図１５を参照して、フリー層ＭＦＬに上記トルクが加わる結果、フリー層ＭＦＬの磁化の方向は、ピン層ＭＰＬの磁化の方向と同じ向きとなる。先述のとおり、この状態が磁気抵抗素子ＭＲＤが低抵抗となった状態である。このように、ピン層ＭＰＬ側からフリー層ＭＦＬ側へ伝導電子を流すことにより、磁気抵抗素子ＭＲＤを高抵抗状態から低抵抗状態へ変化させることができる。そして磁気抵抗素子ＭＲＤが高抵抗、低抵抗である状態を当該磁気抵抗素子ＭＲＤの有するデータとして保管する。
次に、図１６を参照して、図１３〜図１５と同様の積層構造を有するＳＴＴ方式の磁気抵抗素子ＭＲＤにおいて、ピン層ＭＰＬとフリー層ＭＦＬとの磁化の方向が同じ向きになっている場合を考える。上記のようにこの状態は、磁気抵抗素子ＭＲＤが低抵抗である状態である。図１７を参照して、図１６の状態の磁気抵抗素子ＭＲＤのフリー層ＭＦＬ側に−の電位を、ピン層ＭＰＬ側に＋の電位を印加する。するとフリー層ＭＦＬの上側の層からピン層ＭＰＬの下側の層へ、伝導電子が流れる。
ここで上記伝導電子のうち、フリー層ＭＦＬの磁化の方向と略同じ方向のスピントルクを有する電子は、フリー層ＭＦＬを通過してトンネル絶縁層ＭＴＬ、ピン層ＭＰＬの方へ流れることができる。これに対しフリー層ＭＦＬの磁化の方向と逆方向のスピンを有する電子は、フリー層ＭＦＬを通過することができずに跳ね返される。その結果、ピン層ＭＰＬと同じ方向に磁化されていたフリー層ＭＦＬの内部には、磁化の方向をフリー層ＭＦＬにて跳ね返される伝導電子の磁化と略同じ方向（ピン層ＭＰＬの磁化と逆方向）の磁化と略同じ方向へと回転させるトルクが加わる。
図１８を参照して、フリー層ＭＦＬに上記トルクが加わる結果、フリー層ＭＦＬの磁化の方向は、ピン層ＭＰＬの磁化の方向と互いに逆向きとなる。この状態が磁気抵抗素子ＭＲＤが高抵抗となった状態である。このように、フリー層ＭＦＬ側からピン層ＭＰＬ側へ伝導電子を流すことにより、磁気抵抗素子ＭＲＤを低抵抗状態から高抵抗状態へ変化させることができる。
次に図１９〜図２０を用いて、磁気抵抗素子ＭＲＤの平面視におけるアスペクト比を１より大きく（小さく）することによる効果について説明する。
図１９のグラフの横軸（セル電流）は、図１４または図１７に示す、磁気抵抗素子ＭＲＤの情報書き換えに用いる伝導電子による電流値を示す。図１９のグラフの縦軸（反転確率）は、情報書き換えに用いる電流値により実際にフリー層ＭＦＬの磁化の方向が反転する確率を示す。
図１９を参照して、縦軸の値が「１Ｅ＋０」すなわち反転確率が１となるときのセル電流の値が、いわゆる磁気抵抗素子ＭＲＤの書き換え電流値に相当する。この書き換え電流値は、当該電流を流すことにより確実に磁化の方向を反転することが可能な電流値を意味する。メモリセルを構成するスイッチング素子（トランジスタ）のサイズを小さくするためには、書き換え電流値がより小さいことが好ましい。また書き換え電流値をより小さくすれば、磁気抵抗素子ＭＲＤのトンネル絶縁層ＭＴＬに流す電流値が小さくなるため、トンネル絶縁層ＭＴＬに電流を流すことが可能な回数を増加することができる。すなわちトンネル絶縁層ＭＴＬの寿命をより長くすることができる。
一方、磁気抵抗素子ＭＲＤの情報が誤って書き換えられることを抑制するためには、セル電流が０または微小であるときの反転確率がより低いことが好ましい。磁気抵抗素子ＭＲＤに微小なセル電流を流して電気抵抗値を測定することにより、磁気抵抗素子ＭＲＤに記録された情報を読み取る。情報の書き換えエラーを抑制するためには、情報の読み出し時に磁気抵抗素子ＭＲＤに流す微小なセル電流（図１９中の「読み出し時」のセル電流値）に起因する反転確率（図１９中の「読み出し時反転確率」）がより低いことが好ましい。ここで書き換え電流値を一定とすれば、図１９中にΔで示されるグラフの直線の傾き（熱擾乱耐性因子）が大きいほど、読み出し時反転確率を小さくすることができることがわかる。
図２０中に実線で示すグラフの横軸は磁気抵抗素子ＭＲＤのアスペクト比（１より大きい）を示し、縦軸は上記Δの値を示す。また図２０中に点線で示すグラフの横軸は磁気抵抗素子ＭＲＤのアスペクト比（１より大きい）を示し、縦軸は書き換え電流値を示す。
図２０を参照して、磁気抵抗素子ＭＲＤのアスペクト比が１より大きくなるほど、Δの値が大きくなり、情報の書き換えエラーの発生が抑制できることがわかる。また磁気抵抗素子ＭＲＤのアスペクト比が１より大きくなっても、書き換え電流値の増加量は少ないことがわかる。図２０のグラフ導出においては、アスペクト比のより高い磁気抵抗素子ＭＲＤとして平面視における短手方向の長さを一定とし、長手方向をより長くしたものが用いられている。このため図２０においてはアスペクト比が高くなるにつれて磁気抵抗素子ＭＲＤの平面視における面積が多少増加していることに起因して、若干書き換え電流値が増加している。したがって特に単位面積当たりの書き換え電流密度に関しては、アスペクト比が高くなってもほとんど増加しないといえる。また仮に磁気抵抗素子ＭＲＤの平面視における面積が変化しないようにアスペクト比を高くした場合には、アスペクト比が高くなっても書き換え電流値はほとんど変化しない。
以上より、磁気抵抗素子ＭＲＤのアスペクト比を１より大きくすれば、当該磁気抵抗素子ＭＲＤへの情報の書き換え電流値の増加を抑えつつ、情報の書き換えエラーを抑制することができる。
次に、本実施の形態の比較例である図２１〜図２６を参照しながら、本実施の形態の作用効果について説明する。
図２１〜図２６を参照して、本実施の形態の比較例のメモリセル領域においても、図２〜図７に示す本実施の形態のメモリセル領域と大筋で同様の態様を備えている。このため図２１〜図２６において、図２〜図７と同一の要素については同一の符号を付しその説明を繰り返さない。このことは、以下に述べる実施の形態２以降についても同様である。
図２１の比較例においては、図２１の縦方向に関して隣接する２つの磁気抵抗素子ＭＲＤは、当該縦方向に延在する同一の直線上に乗るように配置されている。したがって全てのメモリセルが平面視において同様のレイアウトを有するように配置される。図２２〜図２４の断面図を参照して、個々のメモリセルにおけるソース線ＳＬより下側（たとえば活性領域ＡＡ）とソース線ＳＬより上側（たとえばストラップ配線ＳＴ）とは、平面視においてほぼ完全に重なるように配置される。
図２５〜図２６を参照して、上記比較例の場合、特に個々の磁気抵抗素子ＭＲＤのアスペクト比が１に比べて非常に大きくなれば、磁気抵抗素子ＭＲＤの長手方向に関して隣接する１対の磁気抵抗素子ＭＲＤ同士の間隔が非常に狭くなる。この場合、上記長手方向に関して隣接する１対の磁気抵抗素子ＭＲＤ同士が短絡する可能性が高くなる。磁気抵抗素子ＭＲＤのアスペクト比が１より非常に大きい場合に上記の短絡を抑制するためには、メモリセルＭＣの平面視における面積を増加したり、メモリセルＭＣの集積数を減少する必要が生じる。
しかし図２〜図７の本実施の形態のように磁気抵抗素子ＭＲＤが配置されれば、上記長手方向に関して隣接する１対の磁気抵抗素子ＭＲＤ同士の間隔が広くなる。つまり本実施の形態においては、磁気抵抗素子ＭＲＤのアスペクト比が１より非常に大きくなった場合においても、メモリセルＭＣの平面視における面積を増加することなく、磁気抵抗素子ＭＲＤ同士の短絡を抑制することができる。したがってメモリセルＭＣの平面視における面積を増加したり、メモリセルＭＣの集積数を減少することなく、磁気抵抗素子ＭＲＤの情報の読み書きに用いる電流値を低減しながら読み書きエラーを抑制することが可能であり、かつ磁気抵抗素子ＭＲＤ間の短絡が抑制された集積回路を有する半導体装置を提供することができる。
本実施の形態の上記効果をより高めるためには、個々のメモリセルＭＣの平面視における面積は０．０２μｍ2以上０．５μｍ2以下であることが好ましい。ここで上記面積は、たとえば上側の層と下側の層との間で、個々のメモリセルの平面視における位置に多少の相違がある場合には、各層の平面視における面積とする。メモリセルの層間での位置のずれがある場合においても、基本的にいずれの層もほぼ同じ面積となっている。
また上記のように、磁気抵抗素子ＭＲＤのアスペクト比が１より大きくなっても隣接する磁気抵抗素子ＭＲＤ間の距離を広くすることができるため、磁気抵抗素子ＭＲＤの長手方向と短手方向とに関する隣接する磁気抵抗素子ＭＲＤ間の距離の差を小さくすることができる。このようにすれば、磁気抵抗素子ＭＲＤの平面視における長手方向の端部の加工が容易になる。すなわち磁気抵抗素子ＭＲＤの加工（エッチングによるパターニング）の際に当該端部が過度にエッチングされたり形状が不安定になるなどの不具合を抑制することができる。その結果、隣接する１対の磁気抵抗素子ＭＲＤの長手方向の端部同士の短絡を抑制することができる。
また磁気抵抗素子ＭＲＤが平面視において千鳥状に配置されれば、平面視において各磁気抵抗素子ＭＲＤの配置される粗密差を小さくすることができる。このため各磁気抵抗素子ＭＲＤの電気特性などの機能のばらつきを小さくすることができ、メモリセル領域全体の機能をより安定させることができる。
（実施の形態２）
本発明の実施の形態２は、実施の形態１と比較して、磁気抵抗素子ＭＲＤの配置やビット線ＢＬの構成において異なっている。以下、本実施の形態の構成について図２７〜図４７を用いて説明する。
図２７を参照して、本実施の形態の第１例のメモリセル領域においても、図２〜図７に示す実施の形態１のメモリセル領域と大筋で同様の態様を備えている。しかし図２７においては、磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとが平面視において重なるように配置される。
具体的には、いわゆる千鳥状に配置される磁気抵抗素子ＭＲＤのうち、ＢＬ１セルユニットとＢＬ３セルユニットとの磁気抵抗素子ＭＲＤは各ストラップ配線ＳＴの右側に配置される。またＢＬ２セルユニットとＢＬ４セルユニットとの磁気抵抗素子ＭＲＤは各ストラップ配線ＳＴの左側に配置される。ストラップ配線ＳＴの下面と接するドレインコンタクトＤＣは、いずれのメモリセルＭＣにおいてもストラップ配線ＳＴの右側に配置される。このためＢＬ１セルユニットとＢＬ３セルユニットとの磁気抵抗素子ＭＲＤはドレインコンタクトＤＣと重なる位置に配置される。以上の点において、図２７は図２と異なる。
ＳＴＴ−ＭＲＡＭの原理上は、磁気抵抗素子ＭＲＤは実施の形態１のようにドレインコンタクトＤＣと平面的に離れるように配置されてもよいし、図２７のように磁気抵抗素子ＭＲＤはドレインコンタクトＤＣと平面的に重なるように配置されてもよい。特に磁気抵抗素子ＭＲＤ（フリー層ＭＦＬ）の平坦性がドレインコンタクトＤＣの直上であるか否かに依存しない場合は、ドレインコンタクトＤＣと平面的に重なるように磁気抵抗素子ＭＲＤが配置されてもよい。
図２７のような構成とすることによっても、実施の形態１と同様に、磁気抵抗素子ＭＲＤのアスペクト比を１より大きくすることによる磁気抵抗素子ＭＲＤの短絡の抑制と、情報書き換え電流の低減と、磁気抵抗素子ＭＲＤの高集積化とを同時に達成することができる。
図２８を参照して、本実施の形態の第２例のメモリセル領域においても、図２７に示す第１例のメモリセル領域と大筋で同様の態様を備えている。しかし図２８においては、磁気抵抗素子ＭＲＤの平面視における長手方向（第１方向）がビット線ＢＬの延在する方向（図の横方向）に沿うように延在している。以上の点において、図２８は図２７と異なる。
ＳＴＴ−ＭＲＡＭの原理上は、磁気抵抗素子ＭＲＤは図２７のように図の縦方向に延在するように配置されてもよいし、図２８のように磁気抵抗素子ＭＲＤはドレインコンタクトＤＣと平面的に重なるように配置されてもよい。具体的には、ＳＴＴ−ＭＲＡＭには、外部磁場を利用して情報を書き換える通常のＭＲＡＭと異なり、磁気抵抗素子ＭＲＤの下側の層にディジット線とよばれる配線を備えていない。このため磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとが平面的に重なるように配置されてもよい。また磁気抵抗素子ＭＲＤの長手方向は、たとえば図２８に示す横方向を含め、任意の方向に延在することができる。
このため図２８のようにたとえばストラップ配線ＳＴが図の横方向に長く、図の縦方向に短い場合、特に磁気抵抗素子ＭＲＤが図の横方向に延在するよう配置される方が、隣接する磁気抵抗素子ＭＲＤの長手方向の端部同士の距離をより広く確保することができる。このため隣接する磁気抵抗素子ＭＲＤの長手方向の端部同士における短絡をより確実に抑制することができる。
また図２８に示すように、図の横方向に延在する、長手方向に関して隣接する１対の磁気抵抗素子ＭＲＤ同士は、上記長手方向に延在する同一の直線上に乗らないように配置されている。すなわち図２８においても、磁気抵抗素子ＭＲＤはいわゆる千鳥状に配置されている。このようにすれば、平面視において各磁気抵抗素子ＭＲＤの配置される粗密差を小さくすることができる。このため各磁気抵抗素子ＭＲＤの電気特性などの機能のばらつきを小さくすることができ、メモリセル領域全体の機能をより安定させることができる。なお磁気抵抗素子ＭＲＤは、ストラップ配線ＳＴの下面に接するドレインコンタクトＤＣと重なるように配置されてもよいし、離れるように配置されてもよい。
図２９を参照して、本実施の形態の第３例のメモリセル領域においても、図２７における第１例のメモリセル領域と大筋で同様の態様を備えている。しかし図２９においては、磁気抵抗素子ＭＲＤが、複数のメモリセルＭＣがアレイ状に並ぶ方向、すなわち互いに直交する縦方向（第３方向）や横方向（第４方向）のいずれとも異なる方向（図２９における斜め方向）に延在している。以上の点において、図２９は図２７と異なる。
ＳＴＴ−ＭＲＡＭの原理上は、磁気抵抗素子ＭＲＤは図２９のようにメモリセルＭＣの並ぶ方向に対して斜め方向に延在するように配置されてもよい。磁気抵抗素子ＭＲＤの長手方向がストラップ配線ＳＴの斜め方向に延在するように配置されれば、隣接するメモリセルＭＣの１対の磁気抵抗素子ＭＲＤの長手方向の端部同士の距離を確保することができる。このため磁気抵抗素子ＭＲＤをより（１以上の）高アスペクト比とすることができる。隣接するメモリセルＭＣの１対の磁気抵抗素子ＭＲＤ同士の短絡を抑制することができる。なお磁気抵抗素子ＭＲＤは、ストラップ配線ＳＴの下面に接するドレインコンタクトＤＣと重なるように配置されてもよいし、離れるように配置されてもよい。
図３０を参照して、本実施の形態の第４例のメモリセル領域においても、図２〜図７に示す実施の形態１のメモリセル領域と大筋で同様の態様を備えている。しかし図３０においては、いわゆる千鳥状に配置される磁気抵抗素子ＭＲＤが、その長手方向に関して図２よりもさらに引き伸ばされ、アスペクト比が１よりさらに高くなっている。磁気抵抗素子ＭＲＤが長手方向（第１方向）に関して非常に長くなるため、当該長手方向に関して隣接する１対の磁気抵抗素子ＭＲＤ同士が、上記第１方向に交差する第２方向（図の横方向）から見た場合に、少なくともその一部（たとえば端部）が重なるように配置される。図３０中には一例として、当該重なる領域をＲＥで示している。
具体例を示すために、たとえばＢＬ１セルユニットとＷＬ１セルユニットとが交差する領域のメモリセルＭＣにおける磁気抵抗素子ＭＲＤと、これと第１方向に関して隣接する、ＢＬ２セルユニットとＷＬ１セルユニットとが交差する領域のメモリセルＭＣにおける磁気抵抗素子ＭＲＤとを考える。ＢＬ１セルユニットとＷＬ１セルユニットとが交差する領域の磁気抵抗素子ＭＲＤの下側の端部と、ＢＬ２セルユニットとＷＬ１セルユニットとが交差する領域の磁気抵抗素子ＭＲＤの上側の端部とは、第１方向に関する座標が同一となっている。
このようにすれば、個々のメモリセルＭＣ（磁気抵抗素子ＭＲＤ）が半導体基板上にて配置されるレイアウトの自由度をより高めることができる。具体的には、メモリセルＭＣの面積を大きくすることなく、よりアスペクト比の高い磁気抵抗素子ＭＲＤを搭載することができる。その結果、当該メモリセル領域の更なる高集積化を容易にすることができる。
図３０の磁気抵抗素子ＭＲＤのストラップ配線ＳＴは、各メモリセルの磁気抵抗素子ＭＲＤと、ストラップ配線ＳＴの下面に接するドレインコンタクトＤＣとの配置に応じた平面形状を有する。すなわち上記磁気抵抗素子ＭＲＤとドレインコンタクトＤＣと平面的に重なるように、上記第１方向に延在し、ドレインコンタクトＤＣの配置される方向に突出した、いわゆるＴ字型の形状を有する。
すなわちストラップ配線ＳＴは、これが延在する第３方向（第１方向とほぼ同じ）と、第３方向に（ほぼ）直交する第４方向（第２方向とほぼ同じ）とに延在する形状を有している。またストラップ配線ＳＴが第４方向（第２方向とほぼ同じ）に突出する長さは、たとえば図２のストラップ配線ＳＴの第４方向（第２方向とほぼ同じ）よりも短くなっている。すなわち図３０においては、ストラップ配線ＳＴとソースコンタクトＳＣとは、平面視においてほとんど重ならない。以上の各点において、図３０は図２と異なる。
このような形状を有することにより、隣接する１対のストラップ配線ＳＴが平面視において互いに重ならないようにすることができる。また磁気抵抗素子ＭＲＤのアスペクト比が１より大きくなりストラップ配線ＳＴの第３方向（縦方向）の平面視におけるサイズが大きくなっても、当該ストラップ配線ＳＴの面積の増加を抑制することができ、メモリセルＭＣをより高集積化することができる。これはストラップ配線ＳＴの第４方向（横方向）の平面視における面積が、たとえば図３０と同一サイズの磁気抵抗素子ＭＲＤに対して、実施の形態１のように長方形状を有する場合に比べて小さくなっているためである。
またストラップ配線ＳＴが長方形状を有する場合に比べて、磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとのいずれとも平面的に重ならないストラップ配線ＳＴの領域をより小さくすることができる。このことから、平面視におけるスペースをより有効に利用したレイアウトとすることができる。したがって上記第４例においては、当該ストラップ配線ＳＴや、これを含むメモリセルＭＣをより高集積化することができる。
図３１を参照して、本実施の形態の第５例のメモリセル領域においても、図３０における第４例のメモリセル領域と大筋で同様の態様を備えている。しかし図３１においては、ビット線ＢＬの平面視における形状が変化されている。具体的には、ビット線ＢＬ１〜ＢＬ４が磁気抵抗素子ＭＲＤと重なる位置において、各ビット線は、図の縦方向（第３方向）に関して、磁気抵抗素子ＭＲＤが延在する方向に沿うように延在（突出）している。言い換えれば、各ビット線ＢＬ１〜ＢＬ４が磁気抵抗素子ＭＲＤと平面視において重なる領域において、当該ビット線ＢＬ１〜ＢＬ４の延在する方向に交差する方向（第３方向）での幅が、当該重なる領域以外の領域における幅よりも広くなっている。
このような構成を有することにより、磁気抵抗素子ＭＲＤの長手方向の長さがビット線ＢＬ１〜ＢＬ４の幅方向（図の縦方向）の長さに比べて長い場合においても、磁気抵抗素子ＭＲＤの端部近傍とビット線ＢＬとが平面視において重なる。このため図３２および図３３を参照して、図３１は図３０に比べて、ビット線ＢＬ１〜ＢＬ４と磁気抵抗素子ＭＲＤとが平面視において重なる面積が大きくなる。
次に、図３１の構成の作用効果について、図３４〜図４３の断面図を適宜参照しながら説明する。
図３４および図３５を参照して、図３０〜図３３のビット線ＢＬ１〜ＢＬ４を形成する前に、磁気抵抗素子ＭＲＤ（図８のキャップ層ＣＰ）の上面の平坦性を向上する加工が施されることがある。当該加工としてはたとえばＣＭＰ（Chemical Mechanical Polishing）と呼ばれる研磨処理が行なわれる。このとき、たとえば図３０（図３２）の態様に比べて、図３１（図３３）の態様の方が、磁気抵抗素子ＭＲＤとビット線との接触面積が大きくなる。したがって図３１（図３３）に示す態様とすることにより、ビット線ＢＬ１〜ＢＬ４と磁気抵抗素子ＭＲＤとの電気的な接続をより確実にすることができる。図３７および図３９には、図３５に示すビット線ＢＬ１と同様の態様を有するビット線ＢＬ３が図示されている。
図３４および図３６〜図３９を参照して、本実施の形態のメモリセルＭＣは、基本的に図３や図４の実施の形態１のメモリセルＭＣと同様の断面態様を有する。すなわちドレインコンタクトＤＣが、ソース線ＳＬを挟むようにその上側と下側との２層に分かれた構成を有している。しかしたとえば図４０および図４１を参照して、上側のドレインコンタクトＤＣと下側のドレインコンタクトＤＣとの間にソース線ＳＬを挟まず、１対のドレインコンタクトＤＣが直接接続された構成であってもよい。また図４２および図４３を参照して、ドレイン領域ＤＲとストラップ配線ＳＴとが１層のドレインコンタクトＤＣにより接続された構成であってもよい。
図４４を参照して、本実施の形態の第６例のメモリセル領域においても、図２８の本実施の形態の第２例のメモリセル領域と大筋で同様の態様を備えている。しかし図４４においては、各メモリセルＭＣにおけるドレインコンタクトＤＣが、図２８のドレインコンタクトＤＣに対してやや異なる位置に配置されている。具体的には、図４４のＷＬ１セルユニットのドレインコンタクトＤＣは、図２８に比べてやや下方（左下）に、図４４のＷＬ２セルユニットのドレインコンタクトＤＣは、図２８に比べてやや上方（左上）に配置される。
このため図４４においては、個々のメモリセルＭＣにおける磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとが離れており、これらの平面視における最短距離がほぼ一定になっている。すなわち図４４においては、ビット線ＢＬの延在する方向に長手方向が沿うように、千鳥状に配置された磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとの最短距離がほぼ一定になっている。
このようにすれば、磁気抵抗素子ＭＲＤが千鳥状に配置されることによる既述の電気的特性を向上する作用効果と、磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとの最短距離を確保することによる磁気抵抗素子ＭＲＤの平坦性を向上する効果、および電気的特性のばらつきを低減する効果とをもたらすことができる。
図４５を参照して、本実施の形態の第７例のメモリセル領域は、図４４の磁気抵抗素子ＭＲＤのアスペクト比を１よりさらに高くし、ストラップ配線ＳＴを図３０と同様形状としたメモリセルを有する。このようにすれば、図４４の示すメモリセルＭＣの作用効果に加えて、図３０のメモリセルＭＣの作用効果、すなわちメモリセルＭＣの面積の増加を抑制することができ、メモリセルＭＣをより高集積化する効果をもたらすことができる。
図４６および図４７を参照して、本実施の形態の第８例のメモリセル領域は、図４４および図４５に示すドレインコンタクトＤＣの配置と、図２９の磁気抵抗素子ＭＲＤの配置とを組み合わせたメモリセルを有する。このようにすれば、図４４の示すメモリセルＭＣの作用効果に加えて、図２９のメモリセルＭＣの作用効果、すなわち磁気抵抗素子ＭＲＤの長手方向の端部同士の短絡を抑制することができ、メモリセルＭＣをより高集積化する効果をもたらすことができる。なお図４７においては、図４６よりもさらに磁気抵抗素子ＭＲＤの長手方向の寸法が長くなっている。ここでは磁気抵抗素子ＭＲＤの長手方向はストラップ配線ＳＴの対角線に沿う方向に延在する。ストラップ配線ＳＴの対角線に沿う方向に関する長さは、複数のストラップ配線ＳＴがアレイ状に並ぶ方向に関する寸法よりも大きい。このため図４７のように、磁気抵抗素子ＭＲＤの長手方向の寸法をより長くすることが可能となる。
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
（実施の形態３）
本発明の実施の形態３は、実施の形態１と比較して、ソースコンタクト、ドレインコンタクトの配置やソース線ＳＬの構成において異なっている。以下、本実施の形態の構成について図４８〜図７７を用いて説明する。
図４８を参照して、本実施の形態の第１例においては、実施の形態１の図２と同様に、各ストラップ配線ＳＴに対して各磁気抵抗素子ＭＲＤが互いに千鳥状になるように配置される。上記の特徴に加えて、本実施の形態においてはソースコンタクトＳＣおよびドレインコンタクトＤＣについても、磁気抵抗素子ＭＲＤと同様に互いに千鳥状になるように配置される。
具体的には、たとえば図４８の縦方向に関して隣接する２つのメモリセルＭＣのソースコンタクトＳＣおよびドレインコンタクトＤＣは、当該縦方向に延在する同一の直線上に乗らないように配置されている。すなわち長手方向の延在する方向（第１方向）である縦方向に関して隣接する２つのソースコンタクトＳＣおよびドレインコンタクトＤＣは、当該第１方向に交差する方向（第２方向）である横方向に関して異なる座標に配置される。たとえば図４８のＢＬ１およびＢＬ３セルユニットにおいては、活性領域ＡＡ（メモリセルＭＣ）の右側にソースコンタクトＳＣが、左側にドレインコンタクトＤＣが配置される。図４８のＢＬ２およびＢＬ４セルユニットにおいては、活性領域ＡＡ（メモリセルＭＣ）の左側にソースコンタクトＳＣが、右側にドレインコンタクトＤＣが配置される。図４８の横方向に関して隣接する２つのメモリセルＭＣのソースコンタクトＳＣおよびドレインコンタクトＤＣについても、上記と同様の関係を有する。以上のように各ソースコンタクトＳＣおよびドレインコンタクトＤＣは、活性領域ＡＡやストラップ配線ＳＴの位置に対して互い違いになるように、いわゆる千鳥状に配置される。
図４８に示す本実施の形態の第１例においては、ドレインコンタクトＤＣと磁気抵抗素子ＭＲＤとが、平面視においていわゆる千鳥状に配置されている。すなわちソースコンタクトＳＣと磁気抵抗素子ＭＲＤとが、平面視においてほぼ重なる位置に配置されている。このため個々のメモリセルＭＣの活性領域ＡＡとストラップ配線ＳＴとは、平面視においてほぼ重なる位置に配置されている。以上の各点において、図４８は図２と異なる。
図４８に示す本実施の形態の第１例においては、ソース線ＳＬが図２と同様の態様で延在する場合は、たとえばドレインコンタクトＤＣ（ドレイン接続層ＤＬ）と平面的に重なる領域に空孔を設けることが好ましい。このようにすれば、ソース線ＳＬとドレインコンタクトＤＣ（ドレイン接続層ＤＬ）との短絡を抑制することができる。
図４９〜図５２を参照して、ソース線ＳＬをその延在する方向（メモリセルＭＣがアレイ状に並ぶ方向（第３および第４方向））に対して屈曲したり突出したりする構成とすることが好ましい。このようにすれば、ソース線ＳＬとドレインコンタクトＤＣとの短絡を抑制することができる。
具体的には、図４９および図５０を参照して、ソース線ＳＬが横方向に延在しながら、千鳥状に並ぶソースコンタクトＳＣと平面的に重なる形状を有していてもよい。千鳥状に並ぶソースコンタクトＳＣと平面的に重なるために、ソース線ＳＬは、その中心線ＣＴが、ソース線ＳＬの延在する方向に対して屈曲することが好ましい。
図４９においてはＢＬ１〜ＢＬ４セルユニットのそれぞれに対して単一のソース線ＳＬ１〜ＳＬ４が配置されている。このためソースコンタクトＳＣとソース線ＳＬ１〜ＳＬ４とが重なる位置において、図の横方向に延在する各ソース線が図の上方向に突出する形状となっている。
これに対して図５０においてはＢＬ１セルユニットとＢＬ２セルユニットとの２組のソースコンタクトＳＣと平面的に重なる（接続される）ように単一のソース線ＳＬが配置される。またＢＬ３セルユニットとＢＬ４セルユニットとの２組のソースコンタクトＳＣと平面的に重なる（接続される）ように別の単一のソース線ＳＬが配置される。したがって図の横方向に延在する各ソース線ＳＬは、図の上方向および下方向に突出するように周期的に屈曲する形状となっている。
または図５１を参照して、ソース線ＳＬがソースコンタクトＳＣの位置に合わせて屈曲しながら縦方向に延在する形状を有していてもよい。あるいは図５２を参照して、ソース線ＳＬが横方向と縦方向との両方に網の目状に延在しながら、千鳥状に並ぶソースコンタクトＳＣと平面的に重なる形状を有していてもよい。
図５３を参照して、本実施の形態の第２例のメモリセル領域においても、図４８における第１例のメモリセル領域と大筋で同様の態様を備えている。しかし図５３においては、たとえば図４４におけるドレインコンタクトＤＣと同様に、各メモリセルＭＣにおけるソースコンタクトＳＣが、図４８のソースコンタクトＳＣに対してやや異なる位置に配置されている。具体的には、図５３のＢＬ１およびＢＬ３セルユニットのソースコンタクトＳＣは、図４８に比べてやや下方に、図５３のＢＬ２およびＢＬ４セルユニットのソースコンタクトＳＣは、図４８に比べてやや上方に配置される。
したがってＢＬ１およびＢＬ２セルユニットにおいて、図の縦方向に対向する１対のメモリセルＭＣの各ソースコンタクトＳＣは、それぞれ縦方向に関する各メモリセルＭＣの中心よりも、互いに他のメモリセルＭＣに近い領域に寄るように配置される。このことは、ＢＬ３およびＢＬ４セルユニットの間においても同様である。さらに言い換えれば、上記ＢＬ１およびＢＬ２セルユニット（ＢＬ３およびＢＬ４セルユニット）において、図の縦方向に関して対向する１対のメモリセルＭＣの互いのソースコンタクトＳＣ間の、縦方向に関する距離は、縦方向に関して対向する１対のメモリセルＭＣにおける任意の同じ位置（たとえば平面視における中心）間の距離よりも短い。以上の点において、図５３は図４８と異なる。
図５３のような構成とすれば、ソース線ＳＬとソースコンタクトＳＣとの平面的な重なり（接続）をより容易にすることができる。具体的には、たとえば図５４を参照して、図５０と同様にＢＬ１およびＢＬ２セルユニット（ＢＬ３およびＢＬ４セルユニット）の２組で単一のソース線ＳＬを共有する場合、ＢＬ１セルユニットとＢＬ２セルユニット（ＢＬ３およびＢＬ４セルユニット）との間の領域を中心に延在するソース線ＳＬは、各ソースコンタクトＳＣと容易に確実に接続される。これは図５４においてはソース線ＳＬの中心から各ソースコンタクトＳＣまでの距離が、図５０と比べて短くなるためである。
また、図５５および図５６を参照して、図５３のようにソースコンタクトＳＣを図４８に対して移動した態様に対して、図５１および図５２の平面形状を有するソース線ＳＬを採用してもよい。
図５７を参照して、本実施の形態の第３例のメモリセル領域においても、図５３における第２例のメモリセル領域と大筋で同様の態様を備えている。しかし図５７においては、たとえば図４４におけるドレインコンタクトＤＣと同様に、各メモリセルＭＣにおけるドレインコンタクトＤＣが、図５３のドレインコンタクトＤＣに対してやや異なる位置に配置されている。具体的には、図５７のＢＬ１およびＢＬ３セルユニットのドレインコンタクトＤＣは、図５３に比べてやや上方、すなわちメモリセルＭＣの左上の角部に配置される。また図５７のＢＬ２およびＢＬ４セルユニットのドレインコンタクトＤＣは、図５３に比べてやや下方、すなわちメモリセルＭＣの右下の角部に配置される。以上の点において、図５７は図５３と異なる。
上記第３例においては、図５７に示すように磁気抵抗素子ＭＲＤの長手方向がメモリセルのアレイが並ぶ方向に沿うように配置されてもよいし、図５８に示すように当該長手方向がメモリセルのアレイが並ぶ方向に対して斜め方向となるように配置されてもよい。図５８のように斜め方向に磁気抵抗素子ＭＲＤを配置すれば、磁気抵抗素子ＭＲＤを１を超える高アスペクト比とすることができる。
図５９〜図６１を参照して、上記第３例においては、ソース線ＳＬが横方向に延在しながら、千鳥状に並ぶソースコンタクトＳＣと平面的に重なる形状を有していてもよい。具体的には、図５９においてはＢＬ１〜ＢＬ４セルユニットのそれぞれに対して単一のソース線ＳＬが配置されている。ここでＢＬ１〜ＢＬ４の各セルユニットにおいて並ぶソースコンタクトＳＣの、図の縦方向に関する座標はすべてほぼ等しい。また図の横方向に並ぶソースコンタクトＳＣを結ぶ直線上にはドレインコンタクトＤＣが配置されない。これは平面視においてソースコンタクトＳＣを結ぶ直線上から離れるように（すなわち図の上方または下方へ移動するように）ドレインコンタクトＤＣが配置されるためである。この点において図５９は図４９と異なる。
このため図５９においては図４９と異なり、ソースコンタクトＳＣと平面的に重なるように配置されるソース線ＳＬは、その延在する方向に対して屈曲したり突出したりすることなく、一直線状に延在することができる。このためソース線ＳＬの設計や形成がより容易になる。
また図６０は図５０と同様に、ＢＬ１セルユニットとＢＬ２セルユニットとの２組のソースコンタクトＳＣと平面的に重なる（接続される）ように単一のソース線ＳＬが配置される。またＢＬ３セルユニットとＢＬ４セルユニットとの２組のソースコンタクトＳＣと平面的に重なる（接続される）ように別の単一のソース線ＳＬが配置される。図６０においても図５９と同様に（図５０と異なり）、ソースコンタクトＳＣと平面的に重なるように配置されるソース線ＳＬは、延在する方向に対して屈曲したり突出したりすることなく、一直線状に延在することができる。
一方、図６１においては、たとえば図５０と同様に、図の横方向に延在するソース線ＳＬが、ソースコンタクトＳＣの位置に応じて屈曲している。このようにすれば、ソース線ＳＬとソースコンタクトＳＣとが平面的に重なる領域をより確実に確保することができる。その結果、ソース線ＳＬとソースコンタクトＳＣとの電気的な接続をより確実にすることができる。
さらに図５７〜図６１の第３例の構成とすることにより、各メモリセルＭＣにおける磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとの平面視における距離がほぼ同一になるように配置することができる。このためメモリセルＭＣ間の磁気抵抗素子ＭＲＤの平坦性や電気特性などのばらつきを抑制することができる。
さらに本実施の形態においては、以下の第４例から第７例に示す構成としてもよい。図６２を参照して、本実施の形態の第４例のメモリセル領域においても、図５７における第３例のメモリセル領域と大筋で同様の態様を備えている。しかし図６２においては、図５７と比較して、ＢＬ１セルユニットおよびＢＬ３セルユニットにおけるソースコンタクトＳＣおよびドレインコンタクトＤＣの配置が異なっている。具体的には、図５７のＢＬ１およびＢＬ３セルユニットにおいては、ドレインコンタクトＤＣが図の左上に、ソースコンタクトＳＣが図の右下に配置されている。これに対して図６２のＢＬ１およびＢＬ３セルユニットにおいては、ドレインコンタクトＤＣが図の左下に、ソースコンタクトＳＣが図の右上に配置されている。
また上記の構成において、磁気抵抗素子ＭＲＤはその長手方向が図の横方向に延在するように配置されることが好ましい。このようにすれば、各メモリセルＭＣにおける磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとの平面視における距離がほぼ同一になるように配置することができる。磁気抵抗素子ＭＲＤとこの点において図６２は図５７と異なる。
上記第４例のメモリセル領域のソースコンタクトＳＣ同士と平面的に重なるソース線ＳＬは、たとえば図６３〜図６５に示す平面形状とすることができる。このようにすれば、ドレインコンタクトＤＣとソース線ＳＬとの短絡が抑制できる。
図６６を参照して、本実施の形態の第５例のメモリセル領域においても、図４８および図５３における第１例および第２例のメモリセル領域と大筋で同様の態様を備えている。しかし図６６においては、図３０と同様の（メモリセルＭＣがアレイ状に並ぶ方向（第３方向と第４方向）とに延在するいわゆるＴ字形状を有する）平面形状のストラップ配線ＳＴが配置されている。この点において、図６６は図４８および図５３と異なっている。
図６７を参照して、このときのビット線ＢＬ１〜ビット線ＢＬ４の延在する方向に交差する（図の縦方向の）幅は、たとえばドレインコンタクトＤＣと平面的に重なる領域におけるストラップ配線ＳＴの（図の縦方向の）幅とほぼ等しく一直線状に延びるものであってもよい。図６８および図６９を参照して、ビット線ＢＬ１〜ビット線ＢＬ４の延在する方向に交差する（図の縦方向の）幅は、図６７よりもやや広く一直線状に延びるものであってもよい。あるいは図７０および図７１を参照して、たとえば図３１と同様に、磁気抵抗素子ＭＲＤと重なる領域において、他の領域よりも各ビット線の当該幅が広くなっていてもよい。
図７２を参照して、本実施の形態の第６例のメモリセル領域においても、図５７における第３例のメモリセル領域と大筋で同様の態様を備えている。しかし図７２においては、図５７において図３０と同様の思想が用いられている。具体的には図７２においては長方形状でなく、磁気抵抗素子ＭＲＤとドレインコンタクトＤＣに重なるように、上記第３および第４方向に延在する平面形状を有するストラップ配線ＳＴが形成されている。その結果、図７２においてはいわゆるＬ字型のストラップ配線ＳＴが形成されている。この点において、図７２は図５７と異なっている。
図７３および図７４を参照して、このときのビット線ＢＬ１〜ビット線ＢＬ４の延在する方向に交差する（図の縦方向の）幅は、たとえばドレインコンタクトＤＣと平面的に重なる領域におけるストラップ配線ＳＴの（図の縦方向の）幅とほぼ等しく一直線状に延びるものであってもよい。あるいは図７５および図７６を参照して、たとえば図３１と同様に、磁気抵抗素子ＭＲＤと重なる領域において、他の領域よりも各ビット線の当該幅が広くなっていてもよい。
図７７を参照して、本実施の形態の第７例のメモリセル領域においても、図６２における第４例のメモリセル領域と大筋で同様の態様を備えている（ただし図６２に比べて磁気抵抗素子ＭＲＤのアスペクト比が（１以上で）高くなっている）。しかし図７７においては、図４５と同様の形状を有する（メモリセルＭＣがアレイ状に並ぶ方向（第３方向と第４方向）とに延在するいわゆるＴ字形状を有する）平面形状のストラップ配線ＳＴが配置されている。この点において、図７７は図６２と異なっている。
次に、本実施の形態の共通の作用効果について説明する。本実施の形態においては、実施の形態１の作用効果に加えて、以下の作用効果を有する。
本実施の形態においては、ソースコンタクトＳＣとドレインコンタクトＤＣとについても、磁気抵抗素子ＭＲＤと同様に、平面視におけるいわゆる千鳥状の配置を実現している。このようにすれば、メモリセルＭＣ間の平面視における構造の相違をより少なくすることができる。具体的には、たとえばソースコンタクトＳＣとドレインコンタクトＤＣとを千鳥状に配置することにより、各メモリセルにおける磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとの平面的な距離をほぼ同一になるように配置するための、レイアウトの自由度が増加する。したがってメモリセルＭＣ間の磁気抵抗素子ＭＲＤの電気特性などの機能のばらつきを小さくすることができ、メモリセル領域全体の機能をより安定させることができる。
さらに、たとえば本実施の形態の図６６と実施の形態１の図３０とを比較すれば、図６６の方が各メモリセルＭＣの磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとの距離が広いといえる。このことから、たとえば将来的に半導体装置の微細化が進んだ場合においても、磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとの平面的な距離を確保することにより、磁気抵抗素子ＭＲＤ（フリー層ＭＦＬ）の良好な平坦性を維持することができる。
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１〜２と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１〜２に準ずる。したがって本発明の実施の形態３の構成はその機能上、実施の形態１〜２に示す構成のうち実施の形態３と組み合わせることが可能なあらゆる構成と組み合わせてもよい。
（実施の形態４）
本発明の実施の形態４は、上記の各実施の形態と比較して、ビット線ＢＬの構成において異なっている。以下、本実施の形態の構成について図７８〜図８３を用いて説明する。
図７８および図７９を参照して、本実施の形態の第１例のメモリセル領域においても、たとえば実施の形態２の図４５や実施の形態３の図７７におけるメモリセル領域と大筋で同様の態様を備えている。しかし図７８および図７９においては、ＢＬ１〜ＢＬ４セルユニットを延在するビット線が２本ずつに分割された構成を有している。すなわちたとえばＢＬ１セルユニットと平面視において重なる位置において、ビット線ＢＬ１１とビット線ＢＬ１２との２本のビット線が配置されている。
言い換えれば、本実施の形態におけるビット線は、これが平面視において重なる単一のメモリセルＭＣにおいて、当該ビット線が延在する方向に交差する方向（図の縦方向）に関して互いに間隔をあけて２本以上のビット線ＢＬ１１、１２に分かれて配置されている。この構成は、他のＢＬ２〜ＢＬ４セルユニットにおいても同様であり、ビット線ＢＬ２１（ＢＬ３１、ＢＬ４１）とビット線ＢＬ２２（ＢＬ３２、ＢＬ４２）との２本のビット線が配置されている。
図７８および図７９においてはＢＬ１〜ＢＬ４セルユニットのそれぞれに対して２本ずつのビット線が配置されているが、各セルユニットに対して３本以上ずつのビット線が配置されていてもよい。また図７８および図７９のメモリセルＭＣにおける、たとえばストラップ配線ＳＴやソース線ＳＬより下側の層（ドレインコンタクトＤＣやソースコンタクトＳＣなど）の配置については、上記の各実施の形態に示した、図７８や図７９の構成と組み合わせて利用することが可能なあらゆる構成とすることができる。
図８０および図８１を参照して、本実施の形態の第２例のメモリセル領域は、図７８および図７９のビット線の構成を、たとえば図３０や図６６の磁気抵抗素子ＭＲＤの配置を有するメモリセルＭＣに組み合わせたものである。また図８２および図８３を参照して、本実施の形態の第３例のメモリセル領域は、図７８および図７９のビット線の構成を、たとえば図２９や図５８の磁気抵抗素子ＭＲＤの配置を有するメモリセルＭＣに組み合わせたものである。図８０〜図８３のメモリセルＭＣにおいても、たとえばストラップ配線ＳＴやソース線ＳＬより下側の層（ドレインコンタクトＤＣやソースコンタクトＳＣなど）の配置については、上記の各実施の形態に示した、図８０〜図８３の構成と組み合わせて利用することが可能なあらゆる構成とすることができる。
なお、図８１または図８３を参照して、各ビット線が磁気抵抗素子ＭＲＤの上面に接するように配置されない場合（たとえばビット線と磁気抵抗素子ＭＲＤとの間に層間絶縁層ＩＩが配置される場合）には、たとえばビット線と磁気抵抗素子ＭＲＤとの間にメモリビアＭＶを形成することにより、両者を電気的に接続してもよい。メモリビアＭＶは、たとえばドレインコンタクトＤＣなどと同様の材質からなる導電性の膜からなることが好ましい。たとえばビット線と磁気抵抗素子ＭＲＤとの間に挟まれる層間絶縁層ＩＩに対して、所望の孔を形成し、当該孔を導電性の膜で充填する工程を行なうことにより、メモリビアＭＶを形成することができる。またメモリビアＭＶは、図７８および図７９に示す配置の磁気抵抗素子ＭＲＤに対して形成してもよい。なお図８１および図８３の断面図に示すように、（図３４や図３５と同様に）磁気抵抗素子ＭＲＤおよびこれと同一の層である層間絶縁層ＩＩを形成した後、メモリビアＭＶやビット線を形成する前に、磁気抵抗素子ＭＲＤなどの上面に対してＣＭＰによる平坦化処理を行なってもよい。
次に、本実施の形態の共通の作用効果について説明する。本実施の形態においては、実施の形態１の作用効果に加えて、以下の作用効果を有する。
本実施の形態においては、たとえば図７９のビット線ＢＬ１１のように、磁気抵抗素子ＭＲＤと平面視において重なる位置を延在するものの、磁気抵抗素子ＭＲＤと電気的に接続されない磁気抵抗素子ＭＲＤが形成される。このためビット線側から見れば、各ビット線と電気的に接続されるメモリセルＭＣ（磁気抵抗素子ＭＲＤ）の数が、たとえば各磁気抵抗素子ＭＲＤにビット線が１本ずつ平面的に重なる配置である場合に比べて減少する。たとえば図７８〜図８３のようにビット線をＢＬ１１とＢＬ１２との２本に分割すれば、ＢＬ１セルユニットの互いに隣接する２つのメモリセルのうち、第１のメモリセルの磁気抵抗素子ＭＲＤはビット線ＢＬ１１に接続させ、第２のメモリセルの磁気抵抗素子ＭＲＤはビット線ＢＬ１２に接続させることができる。このため上記のようにビット線ＢＬを２本に分割すれば、各ビット線と電気的に接続される磁気抵抗素子ＭＲＤの数は約半分になる。
このため各磁気抵抗素子ＭＲＤに加わる、読み出し時反転確率（図１９参照）の増加に繋がるストレスを低減し、ＭＲＡＭ全体としての読み出し時反転エラーの発生を抑制することができる。ただし本実施の形態を用いれば、必要に応じて、上記のメモリビアＭＶを用いてビット線と磁気抵抗素子とを電気的に接続することも可能となる。
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１〜３と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１〜３に準ずる。したがって本発明の実施の形態５の構成はその機能上、実施の形態１〜３に示す構成のうち実施の形態４と組み合わせることが可能なあらゆる構成と組み合わせてもよい。
（実施の形態５）
本発明の実施の形態５は、上記の各実施の形態と比較して、ワード線ＷＬの配置において異なっている。以下、本実施の形態の構成について図８４〜図９８を用いて説明する。
図８４を参照して、本実施の形態の第１例のメモリセル領域においても、たとえば実施の形態２の図３１におけるメモリセル領域と大筋で同様の態様を備えている。しかし図８４においては、各メモリセルＭＣにおいて、図の縦方向に延在するワード線が、互いに間隔をあけて２本ずつ配置されている。より具体的には、図の横方向に関してソースコンタクトＳＣとドレインコンタクトＤＣとに挟まれる領域にはすべて、ワード線が図の縦方向に延在している。このため図８５〜図８８の断面図は、図３６〜図３９に対して、平面視においてソースコンタクトＳＣ（ソース領域ＳＯ）とドレインコンタクトＤＣ（ドレイン領域ＤＲ）とに挟まれる各領域ごとにワード線ＷＬ１、ＷＬ２が配置されている点において異なっている。
たとえば図３１においては、各メモリセルＭＣ内のソースコンタクトＳＣとドレインコンタクトＤＣとに挟まれた領域にのみワード線ＷＬ１、ＷＬ２が延在している。このため１つのメモリセルＭＣとこれに隣接するメモリセルＭＣとに挟まれた領域（メモリセルＭＣの境界部の近傍）にはワード線が配置されておらず、ワード線と同一の層には層間絶縁層ＩＩが形成されている。しかし本実施の形態においては、図８４中に点線で示す各メモリセル内に２本ずつのワード線ＷＬ１、ＷＬ２が互いに間隔をあけて配置されている。このため図８４においては図３１に対して、ＷＬ１〜ＷＬ２セルユニットの領域が異なっている。具体的には図の左側の２本のワード線ＷＬ１（ＷＬ２）が中央に来るように、ＷＬ１（ＷＬ２）セルユニットが定義されている。
以上のように本実施の形態においては、ソース領域ＳＯおよびドレイン領域ＤＲは、平面視において２本のワード線ＷＬ１、ＷＬ２に挟まれる。以上の点において、図８４は図３１と異なる。
次に本実施の形態におけるＳＴＴ−ＭＲＡＭの動作について、図８９の等価回路を参照しながら説明する。
図８９の点線で囲まれた各メモリセルの配置は、図８４の平面視における各メモリセルの配置と同様である。そして選択したメモリセルＭＣに配置されるワード線を活性にし、当該メモリセルＭＣのトランジスタＴＭのチャネル（図８４における各メモリセルＭＣの内部を延在するワード線と平面的に重なるチャネル領域）をオンにする。このとき非選択のメモリセルＭＣに配置されるワード線は非活性にし、当該メモリセルＭＣのトランジスタＴＭのチャネルをオフにする。
ここで図８４および図８９における２本のワード線ＷＬ１およびビット線ＢＬ１を有するメモリセルＭＣを書き換えまたは読み出し用の選択セルとする場合を考える。このときは２本のワード線ＷＬ１およびビット線ＢＬ１を活性にし、当該メモリセルＭＣのチャネルをオンにする。またこのときは上記以外のワード線（ワード線ＷＬ２）やビット線ＢＬ２〜ＢＬ４は非活性にし、当該メモリセルＭＣのチャネルをオフにする。
なお上記以外のメモリセルＭＣを選択する場合においても、上記と同様に、選択したメモリセルＭＣに配置されるワード線のみを活性にする動作が行なわれる。
図９０を参照して、本実施の形態の第２例のメモリセル領域においても、たとえば実施の形態３の図４８〜図５２におけるメモリセル領域と大筋で同様の態様を備えている。しかし図９０においては、図８４と同様に、各メモリセルＭＣにおいて、図の縦方向に延在するワード線ＷＬ１〜ＷＬ４が、互いに間隔をあけて２本ずつ配置されている。すなわち図の横方向に関してソースコンタクトＳＣとドレインコンタクトＤＣとに挟まれる領域にはすべて、ワード線が図の縦方向に延在している。ただし図９０の第２例においては、図８４の第１例と異なり、ソースコンタクトＳＣおよびドレインコンタクトＤＣが互いに千鳥状に配置されている。このため各メモリセルＭＣも千鳥状に配置されており、ワード線のセルユニットは「ＷＬ１＆２セルユニット」などと定義されている。以上の点において、図９０は図４８〜図５２と異なる。
次に本実施の形態の第２例となるＳＴＴ−ＭＲＡＭの動作について、図９０および図９１を参照しながら説明する。
図９０においては省略されているが、ビット線と略平行に（図の左右方向に）延在するようにソース線ＳＬが延在している。図９１の等価回路を参照して、図９１の点線で囲まれた各メモリセルの配置は、図９０の平面視における各メモリセルの配置と同様である。たとえば図９０における２本のワード線ＷＬ１、ＷＬ２およびビット線ＢＬ１を有するメモリセルＭＣを書き換えまたは読み出し用の選択セルとする場合を考える。このときはワード線ＷＬ１、ＷＬ２およびビット線ＢＬ１を活性にし、当該メモリセルＭＣのチャネルをオンにする。またこのときは上記以外のワード線（ワード線ＷＬ０、ＷＬ３〜ＷＬ５）やビット線ＢＬ２〜ＢＬ４は非活性にし、当該メモリセルＭＣのチャネルをオフにする。このとき、図９１のワード線ＷＬ１、ＷＬ２に接続された読み出しワード線ＲＷＬ１を「Ｈ」レベルに設定する動作を行なう。また他の読み出しワード線ＲＷＬ０、ＲＷＬ２〜ＲＷＬ４は「Ｌ」にし、かつビット線ＢＬ２〜ＢＬ４を有するメモリセルＭＣのチャネルには電流を供給しない。なお上記以外のメモリセルＭＣを選択する場合においても、上記と同様に、選択したメモリセルＭＣに配置されるワード線のみを活性にする動作が行なわれる。
なお上記第１例および第２例のメモリセルＭＣにおいて、たとえばストラップ配線ＳＴやソース線ＳＬより下側の層（ドレインコンタクトＤＣやソースコンタクトＳＣなど）の配置、およびソース線ＳＬより上側の層（磁気抵抗素子ＭＲＤなど）については、上記の各実施の形態に示した、上記第１例および第２例の構成と組み合わせて利用することが可能なあらゆる構成とすることができる。図９２〜図９４においては一例として、図９０の第２例のようにワード線ＷＬ１〜ＷＬ４が配置された構成を、図７０に示す実施の形態３の第５例に示す磁気抵抗素子ＭＲＤなどの配置と組み合わせた構成を示している。また図９５〜図９８を参照して、図９２〜図９４において２層重なるドレインコンタクトＤＣの代わりに、図４０〜図４３と同様の構成を用いてもよい。
次に、本実施の形態の共通の作用効果について説明する。本実施の形態においては、実施の形態１の作用効果に加えて、以下の作用効果を有する。
本実施の形態においては各メモリセルＭＣにおいて２本ずつのワード線が延在するため、当該ワード線と平面的に重なる、アクセストランジスタのチャネルの幅が、たとえば各メモリセルＭＣに１本ずつのワード線が延在する場合の２倍となる。このため本実施の形態においては、書き換え動作時におけるアクセストランジスタの磁気抵抗素子ＭＲＤへの電流供給能力を約２倍とすることができる。
たとえば実施の形態１のように、各メモリセルＭＣにおいて１本ずつのワード線が延在する場合には、本実施の形態のチャネル幅を各メモリセルＭＣに対して確保するためには、当該メモリセルの面積を２倍にする必要がある。このためメモリセルの単位面積拡大を抑制することが困難となる。しかし本実施の形態の態様を用いれば、メモリセルＭＣの単位面積を拡大することなく、当該チャネル幅を広くし、アクセストランジスタの電流供給能力を高めることができる。
なお本実施の形態においては、書き換えおよび読み出しの両方においてワード線が２本選択される構成であってもよい。また、上記第１例および第２例に示すメモリセルアレイのワード線末端（ワード線ドライバ帯近傍）の反対側に位置するワード線末端に、別途１本のワード線のみを活性とするワード線デコーダを設けてもよい。そして当該ワード線デコーダにより、書き換え時にのみワード線が２本選択され、読み出し時には１本のワード線が選択される構成としてもよい。このようにすれば、書き換え動作時には磁気抵抗素子ＭＲＤの情報の書き換えに必要な十分な電流を供給しつつ、読み出し時には低い飽和電流による、読み出しエラーを抑制することが可能なＳＴＴ−ＭＲＡＭを提供することができる。
本発明の実施の形態５は、以上に述べた各点についてのみ、本発明の実施の形態１〜４と異なる。すなわち、本発明の実施の形態５について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１〜４に準ずる。したがって本発明の実施の形態５の構成はその機能上、実施の形態１〜４に示す構成のうち実施の形態５と組み合わせることが可能なあらゆる構成と組み合わせてもよい。
（参考例）
以上に述べた各実施の形態におけるＳＴＴ−ＭＲＡＭの磁気抵抗素子ＭＲＤは、基本的に半導体基板ＳＵＢや積層される各薄膜の主表面に沿う方向に磁化される面内磁化型である。しかし当該ＳＴＴ−ＭＲＡＭは、たとえば磁気抵抗素子ＭＲＤが、半導体基板ＳＵＢなどの主表面に交差する方向、すなわち各薄膜が積層される方向に沿って磁化される、いわゆる垂直磁化型であってもよい。
図９９〜図１０１を参照して、垂直磁化型磁気抵抗素子を有するＳＴＴ−ＭＴＡＭのメモリセル領域は、たとえば図９２に示す実施の形態５の第３例のＳＴＴ−ＭＲＡＭのメモリセル領域と、大筋で同様の構成を有している。図示されないが、図９９における各メモリセルのＳＬおよびその下側の層の構成は、たとえば図９２と同様の構成とすることができる。ただし垂直磁化型の磁気抵抗素子ＭＲＤにおいては、面内磁化型の磁気抵抗素子ＭＲＤと異なり、平面視における（１以外の）高アスペクト比を有する形状を有しなくてもよい。この点において垂直磁化型磁気抵抗素子は、面内磁化型磁気抵抗素子と異なっている。また図９９の参考例におけるその他の構成は、全て実施の形態１に示す構成に準ずる。
垂直磁化型磁気抵抗素子においては（１以外の）高アスペクト比を有する平面形状を有さないが、この場合においても、図９９に示すように、磁気抵抗素子ＭＲＤやドレインコンタクトＤＣ、および図示されないソースコンタクトＳＣをいわゆる千鳥状に配置することが好ましい。このようにすれば、たとえば実施の形態３と同様に、各メモリセルにおける磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとの平面的な距離をほぼ同一になるように配置するための、レイアウトの自由度が増加する。したがってメモリセル間の磁気抵抗素子ＭＲＤの電気特性などの機能のばらつきを小さくすることができ、メモリセル領域全体の機能をより安定させることができる。
また、ソースコンタクトＳＣとドレインコンタクトＤＣとを千鳥状に配置することにより、たとえば実施の形態３と同様に、各メモリセルの磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとの距離が広くなる。このことから、たとえば将来的に半導体装置の微細化が進んだ場合においても、磁気抵抗素子ＭＲＤとドレインコンタクトＤＣとの平面的な距離を確保することにより、磁気抵抗素子ＭＲＤの良好な平坦性を維持することができる。
（実施の形態６）
本発明の実施の形態６は、上記の各実施の形態と比較して、磁気抵抗素子の態様において異なっている。以下、本実施の形態の構成について図１０２〜図１１８を用いて説明する。
図１０２を参照して、本実施の形態においては、スピントルクを用いて磁壁を移動させることにより記録情報を書き込む方式の磁気抵抗素子ＭＲＤとして、面内磁化型磁気抵抗素子の代わりに、いわゆる磁壁移動型磁気抵抗素子ＭＲＤが用いられている。
図１０２において、左側の「Ｍ１より下側」には、後述する磁気抵抗素子ＭＲＤ（磁壁移動型磁気抵抗素子）の磁壁移動層Ｍ１よりも半導体基板ＳＵＢに近い下側の層の構成が図示されている。つまり磁気抵抗素子ＭＲＤよりも下側の層には半導体基板の活性領域ＡＡ、ワード線ＷＬ１〜ＷＬ５（第３配線）、ソースコンタクトＳＣ１、ＳＣ２、ドレインコンタクトＤＣ１、ＤＣ２などが形成されている。
また図１０２における右側の「Ｍ１およびその上側」には磁気抵抗素子ＭＲＤおよび、それよりも半導体基板ＳＵＢから遠い上側の層の構成を主として、ソースコンタクトＳＣ１やドレインコンタクトＤＣ１なども併せて図示されている。図１０２における点線で囲まれた領域が個々のメモリセルＭＣを構成する。したがって個々の磁気抵抗素子ＭＲＤは、平面視における長手方向が図の縦方向に延在するように配置される。磁気抵抗素子ＭＲＤは、平面視におけるアスペクト比が１以外である長尺形状である。なお磁気抵抗素子ＭＲＤの平面形状は、矩形状であってもよいし、たとえば楕円形などの長尺形状であってもよい。
図１０２においては、たとえば実施の形態４と同様に、各メモリセルＭＣに対して２本のビット線ＢＬ１、／ＢＬ１（ＢＬ２、／ＢＬ２）（第１配線）が、平面視において互いに距離をあけて配置される。また図１０２においては、たとえば実施の形態５と同様に、図の横方向に関してドレインコンタクトＤＣ１、ＤＣ２とソースコンタクトＳＣ１、ＳＣ２とに挟まれた領域ごとに、図の縦方向に延びるワード線が配置されている。
さらに本実施の形態においては、特にＭ１より上側の層において、接地配線ＧＮＤが配置されている。接地配線ＧＮＤは電位が０の配線であるが、これが面内磁化型磁気抵抗素子を有するＳＴＴ−ＭＲＡＭにおける読み出し動作時のソース線と同様に機能する。接地配線ＧＮＤについても、ビット線などの他の配線と同様に、たとえば銅などの導電膜からなることが好ましい。
図１０２においてもビット線ＢＬ１（第１配線）などは実際には図１０２のＭ１の上側の領域の全体を横方向に延在し、磁気抵抗素子ＭＲＤと電気的に接続されるように配列される。しかし図を見やすくするため、図１０２中では中央部に独立して図示している。また接地配線ＧＮＤについても実際には平面視において各メモリセルＭＣと重なるように延在するが、図１０２中ではその図示が省略されている。
本実施の形態においては、各メモリセルＭＣ間の磁気抵抗素子ＭＲＤやドレインコンタクトＤＣ１、ＤＣ２、ソースコンタクトＳＣ１、ＳＣ２が千鳥状に配置される。このため隣接する各磁気抵抗素子ＭＲＤの長手方向（第１方向）である縦方向に関して隣接する２つの磁気抵抗素子ＭＲＤは、当該第１方向に交差する方向（第２方向）である横方向に関して異なる座標に配置される。なお図１０２においては隣接する１対の各メモリセルＭＣの境界部が重なる領域の近傍に１対のドレインコンタクトＤＣ１、ＤＣ２が配置されている。
本実施の形態においては、当該１対のドレインコンタクトＤＣ１、ＤＣ２はそれぞれたとえばその左側に配置される各メモリセルＭＣを構成するものと考えてもよい。あるいは本実施の形態においては、図１０２の左右方向に関して隣接する１対のメモリセルＭＣの境界部が重なる部分の近傍の両側にある、１対のドレインコンタクトＤＣ１、ＤＣ２と、それに隣接する（たとえば図１０２の左側の）１対のドレインコンタクトＤＣ１、ＤＣ２との２対のドレインコンタクトが、単一のメモリセルＭＣを構成するものと考えてもよい。上記のいずれの考え方を用いた場合においても、各メモリセルＭＣには２本のワード線が延在する。
図１０３〜図１０６の断面図を参照して、半導体基板ＳＵＢの主表面上の活性領域ＡＡには、トランジスタＴＭ（スイッチング素子）が形成される。トランジスタＴＭの上方には、磁化固定層ＭＨＬ１，ＭＨＬ２、磁壁移動層Ｍ１、トンネル絶縁層ＭＴＬおよびピン層ＭＰＬを有する磁気抵抗素子ＭＲＤが配置されている。図１０２の磁気抵抗素子ＭＲＤ（ピン層ＭＰＬ）と接地配線ＧＮＤとは、ソースコンタクトＳＣにより電気的に接続される。ソース領域ＳＯ１、ＳＯ２と磁壁移動層Ｍ１とは、ソースコンタクトＳＣ１、ＳＣ２により電気的に接続される。ただしソースコンタクトＳＣ１、ＳＣ２と磁壁移動層Ｍ１との間には、磁化固定層ＭＨＬ１、ＭＨＬ２が挟まれている。またドレイン領域ＤＲ１、ＤＲ２とビット線とは、ドレインコンタクトＤＣ１、ＤＣ２により電気的に接続される。
図１０２〜図１０６においても、磁気抵抗素子ＭＲＤとドレインコンタクトＤＣ１、ＤＣ２とは平面視において互いに重ならないように（互いに離れるように）配置されている。
図１０７には、図１０２〜図１０６に示すメモリセルの構成を立体的に示している。図１０７および図１０２〜図１０６を参照して、磁壁移動層Ｍ１とトンネル絶縁層ＭＴＬとピン層ＭＰＬとがこの順に積層された構成を有する単一の磁壁移動型磁気抵抗素子ＭＲＤは、固定層ＭＨＬ１、ＭＨＬ２をそれぞれ挟んで２つのソースコンタクトＳＣ１、ＳＣ２により２つのアクセストランジスタＴＭのソース領域ＳＯ１、ＳＯ２と電気的に接続される。また個々の磁壁移動型磁気抵抗素子ＭＲＤは、２つのドレインコンタクトＤＣ１、ＤＣ２により２本のビット線ＢＬ１、／ＢＬ１（ＢＬ２、／ＢＬ２）と電気的に接続される。
磁壁移動層Ｍ１は、平面視において図１０２〜図１０６の縦方向に延在する磁壁移動領域ＭＣＲと、平面視において図１０２〜図１０６の横方向に延在する、磁壁移動領域ＭＣＲ以外の領域（磁化固定領域ＭＦＲ）とを有している。
このうち磁壁移動領域ＭＣＲは、面内磁化型磁気抵抗素子のフリー層ＭＦＬ（図９参照）のように、当該領域に流れる電流の向きに応じて磁化の方向が変化する領域である。磁壁移動領域ＭＣＲは、トンネル絶縁層ＭＴＬを挟んで対向するピン層ＭＰＬの下面と接触する領域である。また固定層ＭＨＬ１、ＭＨＬ２と接触させた上記磁化固定領域ＭＦＲは、面内磁化型磁気抵抗素子のピン層ＭＰＬ（図９参照）のように、常に磁化の方向が一定である領域である。言い換えれば磁化固定領域ＭＦＲは、磁壁移動層Ｍ１の一部であり磁化の方向が固定された領域である。磁化固定層ＭＨＬ１、ＭＨＬ２は、磁壁移動層Ｍ１の磁化の方向を固定するため（磁化固定領域ＭＦＲを形成するため）に配置されている。
具体的には、固定層ＭＨＬ１，ＭＨＬ２はコバルト（Ｃｏ）、白金（Ｐｔ）からなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。また磁壁移動領域ＭＣＲと磁化固定領域ＭＦＲとを有する磁壁移動層Ｍ１はコバルト（Ｃｏ）、ニッケル（Ｎｉ）からなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。
またトンネル絶縁層ＭＴＬは、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯ）、酸化ハフニウム（ＨｆＯ）のいずれかからなる絶縁膜であることが好ましい。さらに本実施の形態のピン層ＭＰＬは強磁性層からなる薄膜であることが好ましい。具体的にはピン層ＭＰＬは、コバルト（Ｃｏ）、鉄（Ｆｅ）、ボロン（Ｂ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、マンガン（Ｍｎ）からなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。
また本実施の形態のピン層ＭＰＬは、図１０３、図１０５、図１０７においては１層として図示されている。しかし一般にピン層ＭＰＬには、反強磁性層上に強磁性層が積層された２層構造や、反強磁性層上に強磁性層、非磁性層、強磁性層の順に積層された４層構造、あるいは５層構造などが用いられる。ただし積層数や積層される層の順序などはこれに限られない。たとえば図１０３、図１０５、図１０７のピン層ＭＰＬにおいては、ＣｏＦｅＢとＲｕとＣｏＰｔとＲｕとＣｏＰｔとの各合金層がこの順に積層された構成であることが考えられる。
以上に述べた、磁壁移動型の磁気抵抗素子ＭＲＤにおける情報の書き換えの原理について詳細に説明する。
磁壁移動層Ｍ１は、磁性を有する磁性層である。磁気抵抗素子ＭＲＤへのデータの書き込みは、磁壁移動層Ｍ１の特に磁壁移動領域ＭＣＲの磁化の方向が、磁壁移動層Ｍ１を通過する電流の向きに応じて変化することによりなされる。具体例を説明するために、たとえば図１０７において、ピン層ＭＰＬは半導体基板の主表面に対し垂直な上向きに磁化されており、固定層ＭＨＬ２とその上の固定領域ＭＦＲとが上向きに、固定層ＭＨＬ１とその上の固定領域ＭＦＲとが下向きに磁化された場合を考える。
ここで磁壁移動層Ｍ１の左側から右側に、すなわち半導体基板の主表面に沿うようにソースコンタクトＳＣ２からソースコンタクトＳＣ１へ電子が流れれば、図の上向きのスピンを有するスピン偏極電子のみが磁壁移動領域ＭＣＲを通過する。すると磁化される方向が異なる領域同士の境界にあたる磁壁が、図中の境界ＢＤ１に移動する。その結果、磁壁移動領域ＭＣＲの磁化は図の上向きとなり、ピン層ＭＰＬの磁化とほぼ同じ方向となる。このとき当該磁気抵抗素子ＭＲＤは低抵抗状態となる。
一方、磁壁移動層Ｍ１の右側から左側に、すなわち半導体基板の主表面に沿うようにソースコンタクトＳＣ１からソースコンタクトＳＣ２へ電子が流れれば、図の下向きのスピンを有するスピン偏極電子のみが磁壁移動領域ＭＣＲを通過する。すると磁化される方向が異なる領域同士の境界にあたる磁壁が、図中の境界ＢＤ２に移動する。その結果、磁壁移動領域ＭＣＲの磁化は図の下向きとなり、ピン層ＭＰＬの磁化と反対方向となる。このとき当該磁気抵抗素子ＭＲＤは高抵抗状態となる。
なお上記電子の流れ（電流）は、選択された当該磁気抵抗素子ＭＲＤと接続される１対のビット線（たとえばＢＬ１と／ＢＬ１）との電位差により、選択されたワード線がオンになった状態で、供給される。
また磁壁移動層Ｍ１に書き込まれた情報を読み出す際には、磁気抵抗素子ＭＲＤを構成するピン層ＭＰＬと電気的に接続された接地配線ＧＮＤをソースとした状態で、当該ビット線からアクセストランジスタＴＭ、磁壁移動領域ＭＣＲ、トンネル絶縁層ＭＴＬ、ピン層ＭＰＬを経て接地配線ＧＮＤに達する電流が流れる。このとき磁気抵抗素子ＭＲＤ（磁壁移動領域ＭＣＲ）の磁化の方向に応じて変化された電気抵抗を検出することにより、磁気抵抗素子ＭＲＤの磁化の方向が読み取られる。
以上の各点について、図１０２〜図１０７に示す本実施の形態の構成は、たとえば実施の形態２の図３０の構成と異なっている。次に、本実施の形態の比較例である図１０８〜図１１２を参照しながら、本実施の形態の作用効果について説明する。
図１０８〜図１１２を参照して、本実施の形態の比較例のメモリセル領域においても、図１０２〜図１０６に示す本実施の形態のメモリセル領域と大筋で同様の態様を備えている。ただし図１０８の比較例においては、各メモリセルＭＣ間の磁気抵抗素子ＭＲＤやドレインコンタクトＤＣ１、ＤＣ２、ソースコンタクトＳＣ１、ＳＣ２が千鳥状に配置されていない。すなわち図１０２の縦方向に関して隣接する２つの磁気抵抗素子ＭＲＤは、当該縦方向に延在する同一の直線上に乗るように配置されている。
本実施の形態の磁気抵抗素子ＭＲＤについても、上記他の実施の形態の磁気抵抗素子ＭＲＤと同様に、平面視においてアスペクト比が１以外である長尺形状を有している。このため上記の各実施の形態と同様に、磁気抵抗素子ＭＲＤのアスペクト比が１より非常に大きくなった場合においても、メモリセルＭＣの平面視における面積を増加することなく、磁気抵抗素子ＭＲＤ同士の短絡を抑制することができる。したがってメモリセルＭＣの平面視における面積を増加したり、メモリセルＭＣの集積数を減少することなく、磁気抵抗素子ＭＲＤの情報の読み書きに用いる電流値を低減しながら読み書きエラーを抑制することが可能であり、かつ磁気抵抗素子ＭＲＤ間の短絡が抑制された集積回路を有する半導体装置を提供することができる。
また本実施の形態においても、ソースコンタクトやドレインコンタクトについても千鳥状に配置される。このため実施の形態３と同様に、各メモリセルにおける磁気抵抗素子ＭＲＤとドレインコンタクトとの平面的な距離をほぼ同一になるように配置するための、レイアウトの自由度が増加する。したがってメモリセルＭＣ間の磁気抵抗素子ＭＲＤの電気特性などの機能のばらつきを小さくすることができ、メモリセル領域全体の機能をより安定させることができる。また将来的に半導体装置の微細化が進んだ場合においても、磁気抵抗素子ＭＲＤとドレインコンタクトとの平面的な距離を確保することにより、磁気抵抗素子ＭＲＤの良好な平坦性を維持することができる。
また図１０２に示すように、実施の形態５と同様にワード線の本数を増加することにより、本実施の形態においても実施の形態５と同様に、各メモリセルＭＣの面積を増加することなく、トランジスタの供給電流を増加することができる。
本実施の形態においては、接地配線ＧＮＤとドレインコンタクトＤＣ１、ＤＣ２との短絡を抑制するために、図１１３〜図１１８を参照して、接地配線ＧＮＤをメモリセルＭＣがアレイ状に並ぶ方向（第５および第６方向）に対して屈曲しながら延在する構成とすることが好ましい。これらはたとえば図４９〜図５２において、ソース線とドレインコンタクトとの短絡を抑制するために、ソース線をメモリセルがアレイ状に並ぶ方向に対して屈曲しながら延在する構成としていることと同様の思想に基づく。
具体的には、図１１３および図１１４を参照して、接地配線ＧＮＤが縦方向に延在しながら、千鳥状に並ぶソースコンタクト（磁気抵抗素子ＭＲＤ）と平面的に重なる形状を有していてもよい。あるいは図１１５および図１１６を参照して、接地配線ＧＮＤが横方向に延在しながら、千鳥状に並ぶソースコンタクト（磁気抵抗素子ＭＲＤ）と平面的に重なる形状を有していてもよい。あるいは図１１７および図１１８を参照して、ソース線ＳＬが横方向と縦方向との両方に網の目状に延在しながら、千鳥状に並ぶソースコンタクトＳＣと平面的に重なる形状を有していてもよい。
本発明の実施の形態６は、以上に述べた各点についてのみ、本発明の実施の形態１〜５と異なる。すなわち、本発明の実施の形態６について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１〜５に準ずる。したがって本発明の実施の形態６の構成はその機能上、実施の形態１〜５に示す構成のうち実施の形態６と組み合わせることが可能なあらゆる構成と組み合わせてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、スピントルク書き込み方式の磁気抵抗素子を有する半導体装置に特に有利に適用されうる。
ＡＡ 活性領域、ＢＤ１，ＢＤ２ 境界、ＢＬ，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，／ＢＬ１，／ＢＬ２ ビット線、ＣＨＰ 半導体チップ、ＣＴ 中心線、ＤＣ，ＤＣ１，ＤＣ２ ドレインコンタクト、ＤＬ ドレイン接続層、ＤＲ ドレイン領域、ＧＩ ゲート絶縁層、ＩＩ 層間絶縁層、ＩＴＭ 埋め込み金属、Ｍ１ 磁壁移動層、ＭＣＲ 磁壁移動領域、ＭＦＬ フリー層、ＭＦＲ 磁化固定領域、ＭＨＬ１，ＭＨＬ２ 磁化固定層、ＭＰＬ ピン層、ＭＴＬ トンネル絶縁層、ＭＲＤ，ＭＲＤ１，ＭＲＤ２ 磁気抵抗素子、ＭＶ メモリビア、ＰＤ パッド、ＰＬ パワーライン、ＲＷＬ１，ＲＷＬ２ 読み出しワード線、ＳＣ，ＳＣ１，ＳＣ２ ソースコンタクト、ＳＯ ソース領域、ＳＬ ソース線、ＳＴ ストラップ配線、ＳＵＢ 半導体基板、ＴＲ トレンチ溝、ＷＬ１〜ＷＬ５ ワード線。

Claims (24)

  1. 主表面を有する半導体基板と、
    前記半導体基板の前記主表面上に配置された、ソース領域およびドレイン領域を含むスイッチング素子と、
    前記スイッチング素子の上方に配置された平板状の引出配線と、
    前記引出配線上に位置する、電流の流れる向きに応じて磁化状態を変化させることが可能な、スピントルク書き込み方式の面内磁化型の磁気抵抗素子と、
    前記磁気抵抗素子と電気的に接続され、前記主表面に沿った方向に向けて延びる第１配線とを備える半導体装置であり、
    前記磁気抵抗素子は平面視におけるアスペクト比が１以外の値であり、
    前記磁気抵抗素子と前記スイッチング素子とが電気的に接続されたメモリセルが複数並んだメモリセル領域において、平面視における前記磁気抵抗素子の長手方向である第１方向に関して、隣接する複数の前記磁気抵抗素子が前記第１方向に沿って延在する同一直線上に乗らないように配置され、
    前記第１配線は、前記磁気抵抗素子と平面視において重なる領域において、前記第１配線の延在する方向に交差する方向での幅が、前記重なる領域以外の他の領域における前記幅よりも広い、半導体装置。
  2. 前記メモリセルの平面視における面積は０．０２μｍ2以上０．５μｍ2以下である、請求項１に記載の半導体装置。
  3. 前記磁気抵抗素子は、少なくとも一部において前記第１方向に関して隣接する前記磁気抵抗素子と、前記第１方向に交差する第２方向から見た場合に重なるように配置される、請求項１または２に記載の半導体装置。
  4. 同一の前記メモリセルにおいて、前記引出配線は、前記半導体基板の前記主表面における前記スイッチング素子の活性領域と少なくとも一部において平面的に重ならないように配置される、請求項１〜３のいずれかに記載の半導体装置。
  5. 前記メモリセル領域は、複数の前記メモリセルが平面視において互いに直交する第３方向および第４方向に並んでおり、
    前記スイッチング素子の前記ソース領域に電気的に接続されるソースコンタクトと、
    前記スイッチング素子の前記ドレイン領域と前記引出配線とを電気的に接続するドレインコンタクトとをさらに有している、請求項１〜４のいずれかに記載の半導体装置。
  6. 前記第３方向または前記第４方向に関して隣接する複数の前記ソースコンタクトおよび前記ドレインコンタクトが、前記第３方向および／または前記第４方向に延在する一直線上に乗らないように配置される、請求項５に記載の半導体装置。
  7. 前記引出配線は、前記第３方向および前記第４方向に延在する形状を有している、請求項５または６に記載の半導体装置。
  8. 前記第１方向は、前記第３方向および前記第４方向のいずれとも異なる方向である、請求項５〜７のいずれかに記載の半導体装置。
  9. 前記主表面に沿い、複数の前記ソースコンタクトを電気的に接続する第２配線をさらに有しており、
    前記第２配線は、前記第３方向または第４方向に対して中心線が屈曲しながら延在する、請求項５〜８のいずれかに記載の半導体装置。
  10. 前記第３方向に関して隣接する１対の前記メモリセルのうち、一方の前記メモリセルの前記ソースコンタクトは、前記第３方向に関する前記メモリセルの中心よりも、他方の前記メモリセルに近い領域に配置される、請求項５〜９のいずれかに記載の半導体装置。
  11. 前記第４方向に関して、複数の前記ソースコンタクトを結ぶ直線上には、前記ドレインコンタクトが配置されない、請求項５〜１０のいずれかに記載の半導体装置。
  12. 同一の前記メモリセルにおける前記磁気抵抗素子と前記ドレインコンタクトとは、平面視において互いに重ならない、請求項５〜１１のいずれかに記載の半導体装置。
  13. 前記第１配線は複数の前記メモリセルと平面視において重なるように延在し、
    前記第１配線は、単一の前記メモリセルに対して、前記主表面に沿う面において前記第１配線が延在する方向に交差する方向に関して互いに間隔をあけて２本以上配置される、請求項１〜１２のいずれかに記載の半導体装置。
  14. 前記半導体基板の前記主表面上に、平面視において複数並ぶ前記メモリセルの列を選択する第３配線が配置されており、
    前記ソース領域および前記ドレイン領域は、平面視において２本の前記第３配線に挟まれる、請求項１〜１３のいずれかに記載の半導体装置。
  15. 主表面を有する半導体基板と、
    前記半導体基板の前記主表面上に配置された、ソース領域およびドレイン領域を含むスイッチング素子と、
    前記スイッチング素子の上方に配置された平板状の引出配線と、
    前記引出配線上に位置する、電流の流れる向きに応じて磁化状態を変化させることが可能な、スピントルク書き込み方式の面内磁化型の磁気抵抗素子と、
    前記磁気抵抗素子と電気的に接続され、前記主表面に沿った方向に向けて延びる第１配線とを備える半導体装置であり、
    前記磁気抵抗素子は平面視におけるアスペクト比が１以外の値であり、
    前記磁気抵抗素子と前記スイッチング素子とが電気的に接続されたメモリセルが複数並んだメモリセル領域において、平面視における前記磁気抵抗素子の長手方向である第１方向に関して、隣接する複数の前記磁気抵抗素子が前記第１方向に沿って延在する同一直線上に乗らないように配置され、
    前記メモリセル領域は、複数の前記メモリセルが平面視において互いに直交する第３方向および第４方向に並んでおり、
    前記スイッチング素子の前記ソース領域に電気的に接続されるソースコンタクトと、
    前記スイッチング素子の前記ドレイン領域と前記引出配線とを電気的に接続するドレインコンタクトとをさらに有し、
    前記主表面に沿い、複数の前記ソースコンタクトを電気的に接続する第２配線をさらに有しており、
    前記第２配線は、前記第３方向または第４方向に対して中心線が屈曲しながら延在する、半導体装置。
  16. 前記第３方向に関して隣接する１対の前記メモリセルのうち、一方の前記メモリセルの前記ソースコンタクトは、前記第３方向に関する前記メモリセルの中心よりも、他方の前記メモリセルに近い領域に配置される、請求項１５に記載の半導体装置。
  17. 前記第４方向に関して、複数の前記ソースコンタクトを結ぶ直線上には、前記ドレインコンタクトが配置されない、請求項１５または１６に記載の半導体装置。
  18. 同一の前記メモリセルにおける前記磁気抵抗素子と前記ドレインコンタクトとは、平面視において互いに重ならない、請求項１５〜１７のいずれかに記載の半導体装置。
  19. 前記第１配線は複数の前記メモリセルと平面視において重なるように延在し、
    前記第１配線は、単一の前記メモリセルに対して、前記主表面に沿う面において前記第１配線が延在する方向に交差する方向に関して互いに間隔をあけて２本以上配置される、請求項１５〜１８のいずれかに記載の半導体装置。
  20. 前記半導体基板の前記主表面上に、平面視において複数並ぶ前記メモリセルの列を選択する第３配線が配置されており、
    前記ソース領域および前記ドレイン領域は、平面視において２本の前記第３配線に挟まれる、請求項１５〜１９のいずれかに記載の半導体装置。
  21. 主表面を有する半導体基板と、
    前記半導体基板の前記主表面上に配置されたスイッチング素子と、
    前記スイッチング素子の上方に位置し、前記主表面に沿った方向に向けて延び、電流の流れる向きに応じて磁化状態を変化させることが可能な磁壁移動層と、前記磁壁移動層上にトンネル絶縁層を介在して配置されるピン層とを有するスピントルク書き込み方式の磁壁移動型の磁気抵抗素子と、
    前記磁壁移動層と電気的に接続され、前記主表面に沿った方向に向けて延びる第１配線とを備える半導体装置であり、
    前記磁気抵抗素子は平面視におけるアスペクト比が１以外の値であり、
    前記磁気抵抗素子と前記スイッチング素子とが電気的に接続されたメモリセルが複数並んだメモリセル領域において、平面視における前記磁気抵抗素子の長手方向である第１方向に関して、隣接する複数の前記磁気抵抗素子が前記第１方向に沿って延在する同一直線上に乗らないように配置され、
    前記主表面に沿い、前記磁気抵抗素子と電気的に接続された接地配線をさらに有しており、
    前記接地配線は、前記メモリセル領域において複数の前記メモリセルが平面視において並ぶ第５方向および第６方向に対して屈曲しながら延在する、半導体装置。
  22. 前記スイッチング素子のソース領域と前記磁壁移動層とを電気的に接続するソースコンタクトと、
    前記スイッチング素子のドレイン領域と前記第１配線とを電気的に接続するドレインコンタクトとをさらに有している、請求項２１に記載の半導体装置。
  23. 前記第１方向に関して隣接する１対の前記メモリセルのそれぞれを構成する前記ソースコンタクトおよび前記ドレインコンタクトが、前記第１方向に延在する一直線上に乗らないように配置される、請求項２２に記載の半導体装置。
  24. 前記半導体基板の前記主表面上に、平面視において複数並ぶ前記メモリセルの列を選択する第３配線が配置されており、
    前記ソース領域および前記ドレイン領域は、平面視において２本の前記第３配線に挟まれる、請求項２２または２３に記載の半導体装置。
JP2011022918A 2011-02-04 2011-02-04 半導体装置 Expired - Fee Related JP5702177B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2011022918A JP5702177B2 (ja) 2011-02-04 2011-02-04 半導体装置
TW101100197A TWI533417B (zh) 2011-02-04 2012-01-03 Semiconductor device
US13/349,266 US8866244B2 (en) 2011-02-04 2012-01-12 Semiconductor device
KR1020120008125A KR101921756B1 (ko) 2011-02-04 2012-01-27 반도체 장치
CN201210028173.5A CN102629659B (zh) 2011-02-04 2012-02-03 半导体器件
US14/504,392 US9129893B2 (en) 2011-02-04 2014-10-01 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011022918A JP5702177B2 (ja) 2011-02-04 2011-02-04 半導体装置

Publications (2)

Publication Number Publication Date
JP2012164754A JP2012164754A (ja) 2012-08-30
JP5702177B2 true JP5702177B2 (ja) 2015-04-15

Family

ID=46587875

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011022918A Expired - Fee Related JP5702177B2 (ja) 2011-02-04 2011-02-04 半導体装置

Country Status (5)

Country Link
US (2) US8866244B2 (ja)
JP (1) JP5702177B2 (ja)
KR (1) KR101921756B1 (ja)
CN (1) CN102629659B (ja)
TW (1) TWI533417B (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536584B2 (en) * 2012-06-11 2017-01-03 Nec Corporation Nonvolatile logic gate device
KR20140059569A (ko) * 2012-11-08 2014-05-16 삼성전자주식회사 지그재그형 패드 배선 구조를 포함하는 반도체 소자
US9343132B2 (en) 2013-05-22 2016-05-17 Headway Technologies, Inc. MRAM write pulses to dissipate intermediate state domains
KR102081989B1 (ko) 2013-08-05 2020-02-27 삼성전자주식회사 자기 메모리 장치 및 그 제조 방법
US9299410B2 (en) 2013-09-04 2016-03-29 Shintaro SAKAI Reading magnetic memory based on regions within a cell array
US9123575B1 (en) * 2014-07-21 2015-09-01 Avalanche Technology, Inc. Semiconductor memory device having increased separation between memory elements
US9613896B2 (en) * 2015-03-18 2017-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device with conductive columnar body
US9715924B2 (en) 2015-10-22 2017-07-25 Sandisk Technologies Llc Three dimensional non-volatile memory with current sensing programming status
US9911488B2 (en) 2015-10-22 2018-03-06 Sandisk Technologies Llc Three dimensional non-volatile memory with shorting source line/bit line pairs
US9548448B1 (en) 2015-11-12 2017-01-17 Avalanche Technology, Inc. Memory device with increased separation between memory elements
US9941331B1 (en) * 2017-01-25 2018-04-10 Sandisk Technologies Llc Device with sub-minimum pitch and method of making
CN106847821B (zh) * 2017-03-07 2018-09-14 长江存储科技有限责任公司 半导体结构及其形成方法
JP2019047119A (ja) * 2017-09-04 2019-03-22 Tdk株式会社 磁気抵抗効果素子、磁気メモリ、および磁気デバイス
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
JP2021150497A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 記憶装置
CN113540342B (zh) * 2020-04-16 2023-07-14 长鑫存储技术有限公司 一种半导体结构及其制作方法
TWI755714B (zh) * 2020-04-21 2022-02-21 力晶積成電子製造股份有限公司 靜態隨機存取記憶體元件及其製造方法
CN114078899A (zh) * 2020-08-14 2022-02-22 联华电子股份有限公司 磁阻式随机存取存储器的布局图案
KR20230011538A (ko) * 2021-07-13 2023-01-25 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3831353B2 (ja) 2003-03-27 2006-10-11 株式会社東芝 磁気ランダムアクセスメモリ
JP4253225B2 (ja) * 2003-07-09 2009-04-08 株式会社東芝 磁気抵抗効果素子および磁気メモリ
US7173841B2 (en) 2004-12-03 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic memory array
EP1863034B1 (en) * 2006-05-04 2011-01-05 Hitachi, Ltd. Magnetic memory device
EP1852874B1 (en) * 2006-05-04 2010-04-28 Hitachi Ltd. Magnetic memory device
JP2008130995A (ja) * 2006-11-24 2008-06-05 Toshiba Corp 半導体記憶装置
US7599215B2 (en) * 2007-03-30 2009-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetoresistive random access memory device with small-angle toggle write lines
JP2009194210A (ja) 2008-02-15 2009-08-27 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
KR100997288B1 (ko) * 2008-07-07 2010-11-29 주식회사 하이닉스반도체 수직 자기형 비휘발성 메모리 장치 및 그 제조 방법
JP2010225259A (ja) * 2009-02-27 2010-10-07 Renesas Electronics Corp 半導体装置
JP4945592B2 (ja) 2009-03-13 2012-06-06 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
TW201234548A (en) 2012-08-16
US20150014757A1 (en) 2015-01-15
KR20120090802A (ko) 2012-08-17
CN102629659A (zh) 2012-08-08
US20120199895A1 (en) 2012-08-09
JP2012164754A (ja) 2012-08-30
US8866244B2 (en) 2014-10-21
CN102629659B (zh) 2016-03-09
KR101921756B1 (ko) 2018-11-23
US9129893B2 (en) 2015-09-08
TWI533417B (zh) 2016-05-11

Similar Documents

Publication Publication Date Title
JP5702177B2 (ja) 半導体装置
JP6316474B1 (ja) 磁気メモリ
US9799383B2 (en) Magnetic memory device
JP2007273493A (ja) 磁気メモリ装置及びその製造方法
US8729648B2 (en) Magnetic body device and manufacturing method thereof
KR20040038420A (ko) 자기 메모리 및 그 제조 방법
JP2010114143A (ja) 半導体記憶装置および半導体記憶装置の製造方法
JP3857658B2 (ja) 磁気ランダムアクセスメモリ
JP5990130B2 (ja) 半導体記憶装置
JP5076387B2 (ja) 磁気記憶装置
JP2010219104A (ja) 磁気メモリ素子、磁気メモリ、及びその製造方法
US20120068282A1 (en) Semiconductor device and manufacturing method of the same
KR101154468B1 (ko) 고체 메모리 장치와 고체 메모리 셀의 배열 방법
JP4729836B2 (ja) 磁気記憶セルおよび磁気メモリデバイスならびに磁気メモリデバイスの製造方法
JP2009218318A (ja) 半導体記憶装置及びその製造方法
JP4720067B2 (ja) 磁気記憶セルおよび磁気メモリデバイスならびに磁気メモリデバイスの製造方法
US20040165427A1 (en) Magnetic memories having magnetic tunnel junctions in recessed bit lines and/or digit lines and methods of fabricating the same
JP5076373B2 (ja) 磁気記憶装置、磁気記憶方法
JP2006196687A (ja) 磁気メモリ
US12051455B2 (en) Variable resistance memory device
JP5092384B2 (ja) 磁気記憶装置、磁気記憶方法
JP2013033573A (ja) 電子装置、半導体装置およびその制御方法、ならびに携帯端末装置
JP4544396B2 (ja) 磁気記憶セルおよび磁気メモリデバイス
JP2006128565A (ja) 磁気記憶装置
JP2008235659A (ja) ヨーク型磁気記憶装置の製造方法、ヨーク型磁気記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130909

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140924

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141120

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150127

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150219

R150 Certificate of patent or registration of utility model

Ref document number: 5702177

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees