JP5450846B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、抵抗値をデータとして記憶する可変抵抗素子を用いた不揮発性半導体記憶装置に関する。

従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。

一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている（特許文献１）。

この抵抗変化型メモリはトランジスタに替えてショットキーダイオードと可変抵抗素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。

しかし、メモリセルへのデータ書き込み、消去による可変抵抗素子の状態変化の際に、可変抵抗素子及び非オーミック素子が発熱する。そのため、多くのメモリセルに対し同時にデータ書き込み、消去を行うと、この発熱による影響が大きくなり、ひいてはデータの安定性を損なう結果となる。この問題は、不揮発性メモリの高集積化により、さらに顕在化することになる。

特開２００６−３４４３４９号、段落００２１ 特開２００５−５２２０４５号

そこで、本発明は、複数のメモリセルの同時書き込み、消去により高速動作を実現するとともに、動作時のメモリセルの発熱の影響を緩和した不揮発性メモリを提供することを目的とする。

本発明の一つの態様に係る不揮発性半導体記憶装置は、複数の第１の配線、これら複数の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルをマトリクス配列してなるセルアレイと、このセルアレイの互いに物理的に離間した複数の前記メモリセルに対して同時にアクセスするアクセス回路とを有することを特徴とする。

本発明の他の態様に係る不揮発性半導体記憶装置は、複数の第１の配線、これら複数の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルを有する複数のＭＡＴ（単位セルアレイ）をマトリクス配列してなるセルアレイと、前記各ＭＡＴに接続されて各ＭＡＴ毎に内部のメモリセルに対してアクセスする複数のアクセス回路とを有し、複数の前記アクセス回路が、対応するＭＡＴ内の所定数ずつのメモリセルに対して同時にアクセスすることを特徴とする。

本発明の第１の実施形態に係る不揮発性メモリのブロック図である。 同実施形態に係る不揮発性メモリのＭＡＴの一部を示す斜視図である。 図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１個分の断面図である。 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。 書き込み動作時のＭＡＴを示す回路図である。 ページ単位の書き込み動作時のＭＡＴを示す回路図である。 ページ単位の書き込み動作順の例を示す概略図である。 ページ単位の書き込み動作順の他の例を示す概略図である。 ＭＡＴ単位による消去動作を示す概略図（ａ）及びＭＡＴを示す回路図（ｂ）である。 第１の実施形態に係る不揮発性メモリのページ単位の書き込み動作を示す概略図である。 同実施形態におけるセルアレイを示すブロック図である。 同実施形態におけるセルアレイのＭＡＴの配置及びメモリセルの論理アドレスを示すブロック図である。 同実施形態におけるロウ制御回路の一部分を示す回路図である。 第２の実施形態に係る不揮発性メモリのセルアレイのＭＡＴの配置及びメモリセルの論理アドレスを示すブロック図である。 第３の実施形態に係る不揮発性メモリのセルアレイのＭＡＴの配置及びメモリセルの論理アドレスを示すブロック図である。 第４の実施形態に係る不揮発性メモリのセルアレイのＭＡＴの配置及びメモリセルの論理アドレスを示すブロック図である。 第５の実施形態に係る不揮発性メモリのセルアレイのＭＡＴの配置及びメモリセルの論理アドレスを示すブロック図である。 第６の実施形態に係る不揮発性メモリのセルアレイのＭＡＴの配置及びメモリセルの論理アドレスを示すブロック図である。 同実施形態におけるセンスアンプ回路Ｓ／Ａの回路図である。 他の実施形態に係る不揮発性メモリのセルアレイのＭＡＴの配置及びメモリセルの論理アドレスを示すブロック図である。

以下、図面を参照しながら、本発明に係る不揮発性メモリの実施の形態について詳細に説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）等の抵抗変化型素子をメモリセルとして使用したマトリクス状に配置された複数のＭＡＴ（単位セルアレイ）１を備える。また、各ＭＡＴ１にはアクセス回路であるカラム制御回路２及びロウ制御回路３が備えられている。カラム制御回路２は、ビット線に現れたメモリセルのデータを検知・増幅する１個のセンスアンプ回路（図示せず）を備え、ＭＡＴ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルヘのデータ書き込み、及びメモリセルからのデータ読み出しを行う。また、ロウ制御回路３は、ＭＡＴ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルヘのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加する。

データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。

データ入出力バッファ４は、読み出し／書き込み回路（以下、「Ｒ／Ｗ回路」と呼ぶ）８と接続される。データ入出力バッファ４は、受け取った書き込みデータをＲ／Ｗ回路８を介してカラム制御回路２に送り、カラム制御回路２からＲ／Ｗ回路８を介して読み出されたデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてコントローラ７に転送する。コントローラ７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、コントローラ７が管理するステータス情報を受け取り、動作結果を判断することも可能である。さらに、このステータス情報は書き込み、消去の制御にも利用される。

また、コントローラ７によってＲ／Ｗ回路８が制御される。この制御により、Ｒ／Ｗ回路８は、任意の電圧・電流、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。

なお、図では、カラム制御回路２、ロウ制御回路３及びＲ／Ｗ回路８をＭＡＴ１と同一平面上に形成するように示されているが、これらのＭＡＴ１以外の周辺回路素子は、配線層に形成されたＭＡＴ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、複数のＭＡＴ１を合わせた面積に等しくすることも可能である。

図２は、ＭＡＴ１の一部の斜視図、図３は、図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１個分の断面図である。

複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。

メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。

可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯ_ｘ、ＰｔＲｈＯ_ｘ、Ｒｈ、ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。

可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、一致した理論はない（抵抗変化の要因として、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるというもの、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるというものとに、大きく２つに分かれている。）ものの電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）、等を用いることができる。

図４は、ＲｅＲＡＭの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式Ａ_ｘＭ_ｙＸ_ｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ_２Ｏ_４）、イルメナイト構造（ＡＭＯ_３）、デラフォサイト構造（ＡＭＯ_２）、ＬｉＭｏＮ_２構造（ＡＭＮ_２）、ウルフラマイト構造（ＡＭＯ_４）、オリビン構造（Ａ_２ＭＯ_４）、ホランダイト構造（Ａ_ｘＭＯ_２）、ラムスデライト構造（Ａ_ｘＭＯ_２）、ぺロブスカイト構造（ＡＭＯ_３）等の結晶構造を持つ材料により構成される。

図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。

非オーミック素子ＮＯは、例えば、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等の各種ダイオード、ＭＩＭ（Metal-Insulator-Metal）構造、ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２、ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗崇子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。

次に、本実施形態における動作について説明する。
図５は、不揮発性メモリの書き込み（セット）動作時のＭＡＴ１を示す回路図である。

ＭＡＴ１は、第１の配線であるワード線ＷＬを例えば１０２４本、これらワード線ＷＬと交差する第２の配線であるビット線ＢＬを例えば５１２本有している。また、１０２４×５１２ある各配線の交差部には、アノードがワード線ＷＬに接続された非オーミック素子ＮＯであるダイオードＤｉと、このダイオードＤｉのカソード及びビット線ＢＬ間に接続された可変抵抗素子ＶＲとからなるメモリセルＭＣが接続されている。ＭＡＴ１のサイズは、ワード線ＷＬやビット線ＢＬ等の電圧降下、ＣＲ遅延、書き込み動作の処理速度等を勘案し決定するものであり、図５に示すＭＡＴ１の他、１０２４×２０４８等、サイズを自由に選択することができる。

続いて、このＭＡＴ１に対する書き込み動作について説明する。ここでは、ワード線ＷＬ１及びビット線ＢＬ１の交差部に接続された図５中の点線で囲まれたメモリセルＭＣ１に対する書き込み動作について説明する。

この場合、メモリセルＭＣ１に接続されたワード線ＷＬ１には、ワード線セット電圧Ｖｓｅｔｗｌ（例えば３Ｖ）が印加されるとともに、ビット線ＢＬ１には、ビット線セット電圧Ｖｓｅｔｂｌ（例えば０Ｖ）が印加される。その結果、メモリセルＭＣ１のダイオードＤｉには、順方向バイアスがかかるため、メモリセルＭＣ１の可変抵抗素子ＶＲは低抵抗状態に遷移し、書き込み動作が完了する。

一方、メモリセルＭＣ１以外のメモリセルＭＣに接続されたワード線ＷＬ２、・・・には、ワード線非選択電圧Ｖｎｓｗｌ（例えば０Ｖ）が印加されるとともに、ビット線ＢＬ２、・・・には、ビット線非選択電圧Ｖｎｓｂｌ（例えば３Ｖ）が印加される。その結果、メモリセルＭＣのダイオードＤｉには、逆方向バイアスがかかり、可変抵抗素子ＶＲには電流が流れず、抵抗状態は遷移しない。

以上、書き込み動作について説明したが、消去（リセット）動作については、セット電圧よりも低いリセット電圧をセット電圧よりも長期間印加することによってメモリセルＭＣにジュール熱を発生させる点を除き、書き込み動作と同様である。

このように、１個のメモリセルＭＣ１に対してのみ書き込みする場合、他のメモリセルＭＣからは発熱せず、セルアレイ全体として発熱の影響は少なく問題にならない。但し、メモリセルＭＣを一個ずつ書き込み動作させるため、セルアレイに含まれる全てのメモリセルＭＣに対する書き込み動作が完了するまでに相当の時間を要することになる。

上記問題を解決する方法として、複数のメモリセルＭＣに対し、同時に書き込みすることが考えられる。以下において、同時にアクセスされる複数のメモリセルＭＣをページとする。

図６は、ページ単位の書き込み動作時のＭＡＴ１を示す回路図である。ここでは、図６中の点線で囲まれ、ワード線ＷＬ１に接続されたメモリセルＭＣ２〜ＭＣ４に対し同時に書き込みする場合について説明する。

この場合、ワード線ＷＬ１には、ワード線セット電圧Ｖｓｅｔｗｌ（３Ｖ）が印加される。一方、メモリセルＭＣ２〜ＭＣ４に接続されたビット線ＢＬ１〜ＢＬ３にはビット線セット電圧Ｖｓｅｔｂｌとして０Ｖを印加する。これにより、ワード線ＷＬ１及びビット線ＢＬ１〜ＢＬ３の各交差部に接続されたメモリセルＭＣ２〜ＭＣ４のダイオードＤｉには順方向バイアスがかかるため、メモリセルＭＣ２〜ＭＣ４の可変抵抗素子ＶＲは低抵抗状態に遷移され、ページ単位の書き込み動作が行われる。一方、非選択ワード線ＷＬ２、ＷＬ３に接続されたメモリセルＭＣのダイオードＤｉには順方向バイアスがかからないため、それらのメモリセルＭＣの可変抵抗素子ＶＲには電流が流れず、抵抗状態は遷移しない。

以上、書き込み動作について説明したが、消去動作については、セット電圧よりも低いリセット電圧をセット電圧よりも長期間印加することによってメモリセルＭＣにジュール熱を発生させる点を除き、書き込み動作と同様である。

このように、ワード線ＷＬ１に接続された複数のメモリセルＭＣに対し、同時に書き込み動作させることが可能であるため、１個ずつ書き込み動作させる場合より、書き込み処理を迅速に行うことができる。

しかし、この場合、互いに隣接する複数のメモリセルＭＣが同時に発熱するため、メモリセルを１個ずつ書き込み動作させるよりも、隣接メモリセルからの影響及びセルアレイ全体の発熱の影響が大きく、不揮発性メモリの安定性を損なうことになる。

続いて、セルアレイ全体に対するページ単位の書き込み動作を説明する。
図７、図８は、ページ単位の書き込み動作順の例を示す概略図である。
図７は、同一ＭＡＴ１内にあるページに対し順次書き込み動作させ、ＭＡＴ１全てに含まれるページに対する書き込み動作が完了した後（Ｓ１〜Ｓ３）、次のＭＡＴ１の各ページに対する書き込み動作させる場合である（Ｓ４〜Ｓ６）。

この場合、ページ単位で書き込み動作させるため、複数のメモリセルＭＣから同時に発生する熱の影響が大きいばかりでなく、隣接するページに対して短時間に連続して書き込み動作されるため、残存する熱量の影響が大きく、書き込み動作中のページ周辺の安定性が著しく低下する恐れが生じる。

図８は、各ＭＡＴ１につき１ページずつ順次書き込み動作させた後（Ｓ１１〜Ｓ１８）、再び、各ＭＡＴ１の書き込みしていない異なる１ページに対し書き込み動作させる場合である（Ｓ１９〜）。このページ単位の書き込み動作を繰り返すことで、セルアレイ全体の書き込み動作を行うものである。

この場合、所定のＭＡＴ１に属する１ページに対し書き込み動作させた後、物理的に離間した異なるＭＡＴ１に属する１ページに書き込み動作させるため、図７の場合と比べ、書き込み動作中のページに対する他のページの書き込み動作による発熱の影響が出にくいため安定性が向上する。しかし、この場合であっても、個々のページの書き込み動作については１本のワード線ＷＬに接続され、物理的に接近した複数のメモリセルＭＣが同時に発熱することに変わりはなく、不揮発性メモリの安定性を図る上で十分とは言えない。

さらに、消去動作については、ＭＡＴ１単位での一括動作が考えられる。ここでは、図９（ａ）の点線で囲まれたＭＡＴ１に対する消去動作について説明する。また、図９（ｂ）は、図９（ａ）の点線で囲まれたＭＡＴ１を示す回路図である。

この場合、図９（ｂ）の通り、全てのワード線ＷＬに対し、ワード線セット電圧Ｖｓｅｔｗｌ（例えば３Ｖ）よりも低いワード線リセット電圧Ｖｒｅｓｅｔｗｌ（例えば１Ｖ）が印加されるとともに、全てのビット線ＢＬに対し、ビット線リセット電圧Ｖｒｅｓｅｔｂｌ（例えば０Ｖ）が印加される。その結果、全てのメモリセルＭＣのダイオードＤｉには、順方向バイアスがかかり、可変抵抗素子ＶＲの抵抗状態は高抵抗状態に遷移し、消去動作が完了する。

以上のように、ＭＡＴ１単位で消去するため、メモリセルＭＣ１個ずつ、あるいは１ページずつを消去させるよりも消去処理を迅速にすることができる。しかし、この場合、ワード線ＷＬ方向、ビット線ＢＬ方向に互いに近接する多くのメモリセルＭＣが同時に発熱するため、メモリセルＭＣ１個ずつ、あるいは１ページずつ消去動作させる場合より、不揮発性メモリの不安定性が増すことは明らかである。

そこで、本実施形態では、図１０に示すように、複数のＭＡＴ１からメモリセルＭＣを１個ずつ選択し、それら選択されたメモリセルＭＣを一括動作させる。

これにより、図１０中の点線で囲まれたページに対する書き込み、消去動作をさせた場合であっても、各メモリセルＭＣが互いに離間しているため、各メモリセルＭＣの発熱による他のメモリセルＭＣへの影響を緩和させることができる。また、ページ単位で動作させるため、処理時間も図６、図７に示したページ単位での動作と比べても遜色するものではない。

以下、本実施形態の具体的な構成について説明する。
図１１は、第１の実施形態に係るセルアレイを示すブロック図である。
図１１のセルアレイは、ワード線ＷＬが延びるｘ方向に４列、ビット線ＢＬが延びるｙ方向に３行、合計１２の区画ＢＬＫに分けられている。以下の説明において、図１１の上段にある区画を左からＢＬＫ＃０、＃１、＃２、＃３、中段にある区画を左からＢＬＫ＃４、＃５、＃６、＃７、下段にある区画をＢＬＫ＃８、＃９、＃１０、＃１１とする。

各区画ＢＬＫにはそれぞれＭＡＴが配置されている。各ＭＡＴは、説明の簡略化のため、ｘ方向に８、ｙ方向に８、合計６４個のメモリセルを有しているものとする。ＭＡＴの各メモリセルの物理アドレスは、ｘ方向に１ずつ増加し、ｙ方向に８ずつ増加しながら割り付けられている。つまり、各ＭＡＴの左上隅、右上隅、左下隅、右下隅の各メモリセルには、０、７、５６、６３の物理アドレスが割り付けられている。
また、各ＭＡＴには、カラム制御回路２及びロウ制御回路３が設けられている。

さらに、ｙ方向に並ぶ区画ＢＬＫ＃０、＃４、＃８に位置するＭＡＴのカラム制御回路２は、トランスファトランジスタＴ０、Ｔ４、Ｔ８を介してＩＯパッド０に接続されている。同様に、区画ＢＬＫ＃１、＃５、＃９に位置するＭＡＴのカラム制御回路２は、トランスファトランジスタＴ１、Ｔ５、Ｔ９を介してＩＯパッド１に、区画ＢＬＫ＃２、＃６、＃１０に位置するＭＡＴのカラム制御回路２は、トランスファトランジスタＴ２、Ｔ６、Ｔ１０を介してＩＯパッド２に、区画ＢＬＫ＃３、＃７、＃１１に位置するＭＡＴのカラム制御回路２は、トランスファトランジスタＴ３、Ｔ７、Ｔ１１を介してＩＯパッド３にそれぞれ接続されている。また、ｘ方向に並ぶ、トランスファトランジスタＴ０〜Ｔ３のゲートには、共通の入力データ選択信号ＩＤＳＴ０が入力される。同様に、トランスファトランジスタＴ４〜Ｔ７及びＴ８〜Ｔ１１のゲートには、それぞれ共通の入力データ選択信号ＩＤＳＴ１及びＩＤＳＴ２が入力される。この入力データ選択信号ＩＤＳＴ０〜２は、入力されるアドレスに基づいて決定される信号である。

次に、上記構成のセルアレイに対する論理アドレスの割り付けについて説明する。
図１２は、本実施形態におけるセルアレイのＭＡＴの配置及びメモリセルの論理アドレスを示すブロック図である。
ＭＡＴ＃０〜＃１１は、それぞれ図１１で示す区画ＢＬＫ＃０〜＃１１にそれぞれ配置されている。

また、各メモリセルの物理アドレスをｉ（ｉ＝０、１、・・・）とした場合、ＭＡＴｎ内の各メモリセルの論理アドレスは、図１２の通り、ｎ＋１２×ｉになるように割り付けられている。

次に、このように論理アドレスが割り付けられたセルアレイに対するページ単位での書き込み動作を説明する。ここでは、１つのページが１２個のメモリセルからなり、ｊ（ｊ＝１、２、・・・）番目のページは、論理アドレス（ｊ−１）×１２から（ｊ−１）×１２＋１１のメモリセルにより構成されているものとする。例えば、２番目のページの場合、論理アドレス＃１２〜＃２３のメモリセルにより構成されていることになる。

始めに、外部から与えられた入力データは、ＩＯパッドを介して各ＭＡＴにあるカラム制御回路２に転送される。図１２の構成によれば、ＩＯパッドは、４個あるため、１２個全てのＭＡＴのカラム制御回路２に入力データを転送する場合、３回に分けて転送する必要がある。具体的には、先ず、４ビットの入力データがＩＯパッド０〜３に用意される。その後、入力データ選択信号ＩＤＳＴ０がアクティブ（“Ｈ”）になると、トランスファトランジスタＴ０〜Ｔ３がオンされ、ＩＯパッド０〜３とＭＡＴ＃０〜＃３のカラム制御回路２が接続される。これにより、ＩＯパッド０〜３にある入力データがＭＡＴ＃０〜＃３のカラム制御回路２に転送される。次に、次の４ビットの入力データがＩＯパッド０〜３に用意される。その後、入力データ選択信号ＩＤＳＴ１がアクティブになると、トランスファトランジスタＴ４〜Ｔ７がオンされ、ＩＯパッド０〜３とＭＡＴ＃４〜＃７のカラム制御回路２が接続される。これにより、ＩＯパッド０〜３にある入力データがＭＡＴ＃４〜＃７のカラム制御回路２に転送される。同様に、次の４ビットの入力データがＭＡＴ＃８〜＃１１のカラム制御回路２に転送される。以上により、全てＭＡＴ＃０〜＃１１のカラム制御回路２に１ビットの入力データが準備される。ここで、入力データ選択信号ＩＤＳＴ０〜２は、動作サイクル毎に順次アクティブになるよう制御されている。

この状態で、各ＭＡＴが同時に、物理アドレス＃０のメモリセルに接続されるワード線ＷＬに対しワード線セット電圧Ｖｓｅｔｗｌ（３Ｖ）、ビット線ＢＬに対しビット線セット電圧Ｖｓｅｔｂｌ（３Ｖ又は０Ｖ）を印加する。一方、その他のメモリセルに接続されるワード線ＷＬに対しワード線非選択信号Ｖｎｓｗｌ（０Ｖ）、ビット線ＢＬに対しビット線非選択電圧Ｖｎｓｂｌ（３Ｖ）を印加する。その結果、各ＭＡＴのカラム制御回路２にある入力データは、それぞれ物理アドレス＃０のメモリセルに保持され、１番目のページの書き込み動作が行われる。

以上を全てのページについて繰り返すことで、セルアレイ全体の書き込み動作が完了する。

ここで、図１１の構成によれば、１ページ分１２ビットの入力データが各ＭＡＴのカラム制御回路２に分けて転送されているが、ＩＯパッドを上述の例よりも多く用意することで、転送回数を少なくすることができる。例えば、ＩＯパッドが１２個ある場合には１回の転送で１ページ分のデータを準備することができる。一方、少ないＩＯパッドしか持たない場合であっても、転送回数を増やすことで対応することができる。

次に、以上のような書き込みを実現するロウ制御回路３の動作について説明する。
図１３は、ロウ制御回路３の一部分を示す回路図である。
各ＭＡＴ１のロウ制御回路３には、アドレス配線数削減のために設けられたグローバルワード線（Global Select）とローカルアドレス線（Block Select1〜3）を介してＭＡＴを選択するためのアドレスが供給され、更に図示しないローカルアドレス線を介してＭＡＴ内のワード線を選択するためのアドレスが供給されている。同図（ａ）に示すように、グローバルワード線（Global Select）とローカルアドレス線（Block Select1〜3）によってトランジスタＰ１及びＮ１〜Ｎ３がアクティブにされてＭＡＴが選択される。また、ロウ制御回路３には、各ＭＡＴが不良ブロックかどうかによってセット又はリセットされるインバータＩＶ４、ＩＶ５及びトランジスタＮ６、Ｎ８からなるラッチ回路が設けられ、これにより不良ブロックを分離するようにしている。トランジスタＰ１及びＮ１〜Ｎ４がオン状態になると、トランジスタＰ２がオン状態となり、インバータＩＶ１、ＩＶ２を介してトランスファゲートセレクトｎ信号が立ち上がり、更にインバータＩＶ３及びトランジスタＮ５を介してトリガ信号に同期したトランスファゲートセレクト信号が立ち下がる。

これらのトランスファゲートセレクト信号及び同セレクトｎ信号を受けて、同図（ｂ）に示すように、トランジスタＮ９及びＰ３を介してセット電圧Ｖｓｅｔｗｌ＋αが図示しないトランスファゲートに供給される。また、ローカルアドレスをデコードしたワード線選択信号が、別途トランジスタＮ１０を介してゲート制御されるトランジスタＮ１１〜Ｎ１４を介して図示しないトランスファゲートをオンオフ制御する。これにより、選択されたＭＡＴの選択されたワード線ＷＬにセット電圧Ｖｓｅｔｗｌ＋αが転送される。

なお、これらの回路のうち、グローバルワード線とローカルアドレス線は、同時に複数のＭＡＴが選択されるように、内部のロジックを構成しておけば良い。

本実施形態によれば、複数のページを構成する複数のメモリセルに対し同時に書き込み動作させることが可能であるため、メモリセルを１個ずつ書き込み動作させる場合よりも書き込み動作に要する時間を短縮することができる。さらに、同時に書き込み動作されるメモリセルがそれぞれ異なるＭＡＴに分散され、物理的に離間しているため、メモリセルを１個ずつ書き込み動作させる場合と同様に、各メモリセルの発熱による影響が少なく、安定性が高い不揮発性メモリを提供することができる。

［第２の実施形態］
図１４は、第２の実施形態に係る不揮発性メモリのセルアレイのＭＡＴの配置及びメモリセルの論理アドレスを示すブロック図である。

第１の実施形態に対し、ＭＡＴ毎の論理アドレスの割り付け順を変更させたものである。

各ＭＡＴに属するメモリセルに割り付けられる論理アドレスは、第１の実施形態の場合と同様、１２の差分をもって割り付けられている。ただし、本実施形態の場合、各ＭＡＴはｘ方向に論理的に２分割されており、ＭＡＴｎの物理アドレス＃０のメモリセルに論理アドレスｎ、物理アドレス＃４のメモリセルに論理アドレスｎ＋１２、物理アドレス＃２のメモリセルに論理アドレスｎ＋２４、物理アドレス＃５のメモリセルに論理アドレスｎ＋３６がそれぞれ割り付けられる。このように、本実施形態においては、論理アドレスは、ＭＡＴの左部分１ａ、右部分１ｂに交互に割り付けられる。

この場合、１番目のページを構成する論理アドレス＃０〜＃１１のメモリセルと、２番目のページを構成する論理アドレス＃１２〜＃２３のメモリセルはそれぞれが、同一ＭＡＴ内においてｘ方向に所定の距離をもって配置されていることになる。

つまり、本実施形態によれば、１つのページを構成する各メモリセル相互の発熱による影響を緩和できるだけでなく、異なるページを構成するメモリセル同士の位置関係についても所定の距離をもって配置されているため、直前に書き込まれたページを構成するメモリセルによる発熱の影響が、書き込み動作中のページの動作に影響しにくくなる。この点において、第１の実施形態の場合より、さらに安定性を向上させることができる。

［第３の実施形態］
図１５は、第３の実施形態に係る不揮発性メモリのセルアレイのＭＡＴの配置及びメモリセルの論理アドレスを示すブロック図である。

各ＭＡＴに属するメモリセルに割り付けられる論理アドレスは、第１、第２の実施形態の場合と同様、１２の差分をもって割り付けられている。ただし、本実施形態の場合、各ＭＡＴはｙ方向に論理的に２分割されており、ＭＡＴｎの物理アドレス＃０のメモリセルに論理アドレスｎ、物理アドレス＃３２のメモリセルに論理アドレスｎ＋１２、物理アドレス＃１のメモリセルに論理アドレスｎ＋２４、物理アドレス＃３３のメモリセルに論理アドレスｎ＋３６がそれぞれ割り付けられる。このように、本実施形態においては、論理アドレスは、ＭＡＴの上部分１ｃ、下部分１ｄに交互に割り付けられる。

本実施形態によっても、ｊ番目のページと、ｊ＋１番目のページを構成するメモリセルがｙ方向に所定の距離をもって配置されているため、第２の実施形態の場合と同様の効果を得ることができる。

［第４の実施形態］
図１６は、第４の実施形態に係る不揮発性メモリのセルアレイのＭＡＴの配置及びメモリセルの論理アドレスを示すブロック図である。

各ＭＡＴに属するメモリセルに割り付けられる論理アドレスは、第１〜３の実施形態の場合と同様、１２の差分をもって割り付けられている。ただし、本実施形態の場合、各ＭＡＴはｘ方向、ｙ方向にそれぞれ論理的に２分割、合計４分割されており、ＭＡＴｎの左上部分１ｅに位置する物理アドレス＃０のメモリセルに論理アドレスｎ、右上部分１ｆに位置する物理アドレス＃４のメモリセルに論理アドレスｎ＋１２、左下部分１ｇに位置する物理アドレス＃３２のメモリセルに論理アドレスｎ＋２４、右下部分１ｈに位置する物理アドレス＃３６のメモリセルに論理アドレスｎ＋３６がそれぞれ割り付けられる。このように、本実施形態においては、論理アドレスは、ＭＡＴの左上部分１ｅ、右上部分１ｆ、左下部分１ｇ、右下部分１ｈに順次割り付けられている。

本実施形態によれば、ｊ番目、ｊ＋１番目、ｊ＋２番目、ｊ＋３番目のページを構成するメモリセルがｘ方向、ｙ方向に所定の距離をもって配置されているため、第１〜３の実施形態に比べ、ページ相互の書き込み動作の影響を更に緩和させることができる。

［第５の実施形態］
第５の実施形態は、１２個のメモリセルで構成されるページを２回の動作で半分ずつ書き込み動作させるものである。

図１７は、第５の実施形態に係る不揮発性メモリのセルアレイのＭＡＴの配置及びメモリセルの論理アドレスを示すブロック図である。

各ＭＡＴ内のメモリセルの論理アドレスの割り付けは、第２の実施形態の場合と同様である。ただし、本実施形態の場合、ＭＡＴｎとＭＡＴ（ｎ＋１）がＭＡＴ１個分を隔てて配置されている。具体的には、区画ＢＬＫ＃０、＃２、＃４、＃６、＃８、＃１０にＭＡＴ＃０〜＃５、区画ＢＬＫ＃１、＃３、＃５、＃７、＃９、＃１１にＭＡＴ＃６〜＃１１が配置されている。

この論理アドレスの割り付けにおいて、まず、１番目のページを構成するメモリセルのうち論理アドレス＃０〜＃５のメモリセルに対して書き込み動作をさせる。次に、１番目のページを構成する残りの論理アドレス＃６〜＃１１のメモリセルに対して書き込み動作をさせる。この２回の書き込みにより１ページの書き込みをすることができる。以上を全てのページについて繰り返すことでセルアレイ全体の書き込みが完了する。

本実施形態によれば、１ページの書き込みを２回に分けているため、第１〜４の実施形態に比べて、書き込み処理が遅くなる。しかし、ページ毎の１回目の書き込みで動作するメモリセルが、ｘ方向にＭＡＴ１個分隔てて配置されているため、第１〜４の実施形態の場合に比べ、メモリセルの発熱の影響をより緩和させることができる。さらに、一時に消費する電力が少なくなるため、消費電力対策に有効である。

なお、本実施形態においては１ページの書き込みを２回に分けて行っているが、この回数は、書き込み処理の速度、消費電力等を勘案して任意に設定することができる。

［第６の実施形態］
図１８は、第６の実施形態に係る不揮発性メモリのセルアレイのＭＡＴの配置及びメモリセルの論理アドレスを示すブロック図である。

本実施形態は、第１の実施形態におけるカラム制御回路２を新たなカラム制御回路２´に替えて構成されている。

カラム制御回路２´は、カラム制御回路２と異なり、センスアンプ回路Ｓ／Ａを複数備える点に特徴がある。これにより、各ＭＡＴ毎に複数のビット線を選択することができるため、同一ワード線に接続された複数のメモリセルのうちセンスアンプＳ／Ａの個数分のメモリセルに対する書き込み動作を同時に行うことができる。

続いて、図１９に示すセンスアンプ回路Ｓ／Ａについて説明する。
図１９に示すノードＴＤＣは、ビット線電圧をセンスするためのセンスノードであると共に、データを一時記憶するデータ記憶ノードでもある。ノードＴＤＣは、クランプ用ＮＭＯＳトランジスタＮ１０１を介してビット線ＢＬに接続される。クランプ用トランジスタＮ１０１は、読み出し時ビット線電圧をクランプして、ノードＴＤＣに転送する働きをする。ノードＴＤＣには、ビット線及びこのノードＴＤＣをプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＮ１０２が接続されている。

ノードＴＤＣは、転送用ＮＭＯＳトランジスタＮ１０３、Ｎ１０４を介してそれぞれデータラッチ１１２、１１３のデータ記憶ノードＰＤＣ、ＳＤＣに接続されている。データラッチ１１２は、読み出しデータ及び書き込みデータを保持するデータ記憶回路である。データラッチ１１３は、データラッチ１１２とデータ線ＩＯ、ＩＯｎとの間に配置されて、書き込みデータや読み出しデータを一時保持するために用いられるデータキャッシュである。

データラッチ１１３のノードは、カラム選択信号ＣＳＬにより駆動される選択ゲートトランジスタＮ１０５、Ｎ１０６を介して、データバス１０９のデータ線対ＩＯ、ＩＯｎに接続されている。

選択ゲートトランジスタＮ１０５、Ｎ１０６は、カラムアドレスに連動して自動的にオン／オフされる。

データ書き込みは、所定のしきい値分布を得るために、書き込み電圧印加と書き込みベリファイとの繰り返しにより行われる。各ＭＡＴが備えるセンスアンプ毎にベリファイが行われ、このベリファイ結果によって次のサイクルの書き込みデータを決定する必要がある。

ドレインに電圧ＶＰＲＥが与えられるＮＭＯＳトランジスタＮ１１１のゲートは、書き込み時にデータラッチ１１２のノードＰＤＣが保持する書き込みデータを一時待避させて保持するためのデータ記憶ノードＤＤＣとなる。データラッチ１１２のノードＰＤＣの書き込みデータは転送用ＮＭＯＳトランジスタＮ１１４を介してデータ記憶ノードＤＤＣに転送される。電圧ＶＰＲＥは、選択的にＶｄｄ又はＶｓｓとなる。

ＮＭＯＳトランジスタＮ１１１とデータ記憶ノードＴＤＣとの間に介在させたＮＭＯＳトランジスタＮ１１７とにより、データ記憶ノードＴＤＣのデータを、データ記憶ノードＤＤＣのデータに応じて設定することが可能になる。即ちこのＮＭＯＳトランジスタＮ１１１、Ｎ１１７により、書き込み時に次サイクルの書き込みデータを記憶ノードＴＤＣに書き戻すための書き戻し回路が構成されている。

これらのデータ記憶ノードＤＤＣ、ＢＤＣに保持されたデータに従い、またトランジスタＮ１１１、Ｎ１１２のドレイン電圧ＶＰＲＥの選択に従って、ベリファイ読み出し時にデータノードＴＤＣを強制的に放電し（即ち“Ｌ”レベルに設定し）、或いは充電する（即ち“Ｈ”レベルに設定する）といった制御が可能になる。

データラッチ１１２には、ベリファイチェック回路１１４が接続されている。データラッチ１１２の一つのノードにゲートが接続されたＮＭＯＳトランジスタＮ１２２がチェック用トランジスタであり、そのソースはチェック信号ＣＨＫ１により制御されるＮＭＯＳトランジスタＮ１２１を介して接地され、ドレインは併設された転送用ＮＭＯＳトランジスタＮ１２３、Ｎ１２４を介して１ページ分のセンスユニットに共通の共通信号線ＣＯＭに接続されている。ＮＭＯＳトランジスタＮ１２３、Ｎ１２４はそれぞれ、チェック信号ＣＨＫ２及びノードＴＤＣによりゲートが制御される。

ベリファイ読み出しの結果、“０”書き込みが不十分の場合にのみ、データラッチ１１２のノードＰＤＣが“Ｌ”（＝“０”）となる書き戻しが行われる。即ち、１ページの書き込みが完了すると、データラッチ１１２がオール“１”となるようにベリファイ制御される。

データ書き込み時、ベリファイ読み出し後に１ページ分のセンスユニット内でこのベリファイチェック回路１１４がオンになる。あるセンスユニットで書き込みが完了していなければ、ベリファイチェック回路１１４は、予め“Ｈ”に充電された共通信号線ＣＯＭを放電させる。１ページ分のデータラッチ１１２がオール“１”状態になると、共通信号線ＣＯＭが放電されることなく“Ｈ”を保ち、これが書き込み完了を示すパスフラグとなる。

本実施形態では、第１の実施形態において説明したように、例えば１回に４ビットのデータ入力がある場合、４個のＭＡＴに１ビットづつデータロードできることは勿論、各ＭＡＴ毎に複数のセンスアンプ回路Ｓ／Ａを備えたことで以下のようなデータ入力が可能となる。

例えば、各ＭＡＴ毎にセンスアンプ回路が１６個ある場合、１個のＭＡＴに対し、４ビットの入力データを連続して４回ロードする。この動作を順次、次のＭＡＴに対し繰り返すことで、全ＭＡＴに対するデータロードができる。

さらに、別の例として、最初の４ビットの入力データを所定のＭＡＴに対してロードし、次の４ビットの入力データを、次のＭＡＴにロードする。以上の動作を繰り返すことで、各ＭＡＴに対してロードするデータ数を調節することができる。これにより、書き込み時と消去時に同時動作するＭＡＴ数、あるいはセンスアンプ回路Ｓ／Ａ数を調節することができる。

なお、１個のＭＡＴが備えるセンスアンプ回路Ｓ／Ａの個数は、ＭＡＴ直下の配置スペース、消去動作時の消費電力、メモリセルの発熱の影響等を考慮して任意に決定することができる。さらに、上記のとおり、同時動作させるＭＡＴの個数、ＭＡＴ１個当たりの同時動作させるメモリセル（あるいは、センスアンプ回路Ｓ／Ａ）数を制御することができるため、より柔軟な装置設計が可能になる。

例えば、本実施形態の場合、１個のＭＡＴが備えるセンスアンプ回路Ｓ／Ａの個数は、セルアレイ直下の配置スペースを考慮すると１６〜３２個程度に決定することができる。この場合、消費電力が比較的小さく、メモリセルの発熱の影響が小さい書き込み動作時においては、ＭＡＴ１個当たりの同時動作させるメモリセル数は、センスアンプ回路Ｓ／Ａと同じ１６〜３２個になる。一方、書き込み動作より消費電力が大きく、メモリセル間の発熱の影響が大きい消去動作時においては、同時動作させるＭＡＴ数及びＭＡＴ１個当たりの同時動作させるメモリセル数をより少なくするよう制御する。これによって、書き込み動作時の高速動作を確保しつつ、消去動作時の安定性をも確保することができる。

本実施形態によれば、第１の実施形態と同様の効果を得られるばかりではなく、第１の実施形態に比べ、書き込み処理をより高速に行えることができる。

また、本実施形態のカラム制御回路２´は、第２〜第５の実施形態についても同様に適用可能である。

［その他］
以上、本発明の実施形態についていくつか説明したが、本発明は、それら実施形態に限定されるものではない。

例えば、図２０のようにセルアレイの区画ＢＬＫ＃０、・・・、＃１１にＭＡＴ＃１１、・・・、＃０を配置した場合など、各ページを構成するメモリセル相互の位置、あるいは、異なるページを構成するメモリセル相互の位置が離間するように各ＭＡＴを配置し、あるいは論理アドレスを割り付ければ良い。

なお、上記実施形態においては、主に書き込み動作について説明したが、消去動作についても同様である。

さらに、本発明は、不揮発性メモリ以外の各種半導体記憶装置に対して適用することができる。

１・・・ＭＡＴ（単位セルアレイ）、２、２´・・・カラム制御回路、 ３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンドＩ／Ｆ、７・・・コントローラ、８・・・Ｒ／Ｗ回路、１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層、１１２、１１３・・・データラッチ、１１４・・・ベリファイチェック回路、ＢＬ・・・ビット線、Ｄｉ・・・ダイオード、ＥＬ・・・電極、ＭＣ・・・メモリセル、ＮＯ・・・非オーミック素子、Ｓ／Ａ・・・センスアンプ回路、ＶＲ・・・可変抵抗素子、ＷＬ・・・ワード線。

Claims (5)

1. マトリクス配列された複数のＭＡＴ（単位セルアレイ）を有し、前記複数のＭＡＴそれぞれが別個に複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルを有する、セルアレイと、
   前記複数のＭＡＴそれぞれに接続された複数のアクセス回路と
   を備え、
   前記複数のアクセス回路はそれぞれ、対応する前記ＭＡＴ内の同じ数のメモリセルに対して同時にアクセスし、
   前記同時にアクセスされる複数のメモリセルにより１つのグループが構成され、
   所定の前記グループに含まれる前記複数のメモリセルと前記所定のグループと論理的に隣接するアドレスを有する他の前記グループに含まれる前記複数のメモリセルを有し、
   前記所定のグループに含まれる複数のメモリセルと前記他のグループに含まれる複数のメモリセルとは、所定の方向に前記メモリセル１つ分以上隔てて配置されている
   ことを特徴とする不揮発性半導体記憶装置。
2. マトリクス配列された複数のＭＡＴ（単位セルアレイ）を有し、前記複数のＭＡＴそれぞれが別個に複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルを有する、セルアレイと、
   前記複数のＭＡＴそれぞれに接続された複数のアクセス回路と
   を備え、
   前記複数のアクセス回路はそれぞれ、対応する前記ＭＡＴ内の同じ数のメモリセルに対して同時にアクセスし、
   前記同時にアクセスされる複数のメモリセルにより１つのグループが構成され、
   所定の前記グループに含まれる前記複数のメモリセルと前記所定のグループと論理的に隣接するアドレスを有する他の前記グループに含まれる前記複数のメモリセルを有し、
   各前記グループの各前記メモリセルは、互いに異なる前記ＭＡＴに含まれ、且つ、所定の方向に前記ＭＡＴ１つ分以上隔てて配置されている
   ことを特徴とする不揮発性半導体記憶装置。
3. グローバルワード線及びローカルアドレス線を更に備え、
   前記複数のアクセス回路はそれぞれ、前記グローバルワード線及び前記ローカルアドレス線に接続されたロウ制御回路を有し、
   前記複数のアクセス回路は、前記複数のＭＡＴを同時に選択する
   ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
4. バッファを更に備え、
   ｎビット（ｎは、２以上の整数）のデータが入力された場合、当該ｎビットのデータは、前記バッファを介してｎ個の前記アクセス回路に１ビットずつ転送される
   ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
5. 前記ｎ個のアクセス回路はそれぞれ、対応する前記ＭＡＴの１個のメモリセルに対してアクセスする
   ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
   

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