JP4761914B2 - スタンダードセルライブラリ、半導体集積回路の設計方法、半導体集積回路パターンおよび半導体集積回路 - Google Patents

Description

本発明は、複数種のスタンダードセルを含むスタンダードセルライブラリ、スタンダードセルを利用した半導体集積回路の設計方法、複数種のスタンダードセルを配置した回路ブロックを含む半導体集積回路パターン、および、その半導体集積回路パターンを半導体基板上に形成した半導体集積回路に関する。

スタンダードセルを用いた半導体集積回路の設計においては、各種の論理機能を有する複数種のスタンダードセルがライブラリに用意される。これらのスタンダードセルは、高さが一定で幅が単位幅の整数倍であるセル枠内に、それぞれの機能を実現するために必要なトランジスタ等を形成するための、複数層のパターンが配置される。そして、これらの複数種のスタンダードセルの中から、要求される仕様を実現するために必要なセルを選択し、それらを縦横に、互いのセル枠の境界が接するように配置する。このようなスタンダードセルの構造および配置方法については、例えば特許文献１に開示されている。

一方、過剰なリーク電流発生を抑制しながら必要な動作速度を実現するために、閾値電圧が異なるトランジスタを用いて半導体集積回路を構成することが一般化しつつある。すなわち、高速動作を必要としない回路および信号経路には、低速だがリーク電流が小さい高閾値のトランジスタを使用し、一方、高速動作が要求される回路や信号経路には、リーク電流は大きいが高速動作が可能な低閾値のトランジスタを利用する。

例えば特許文献２の図１５には、高閾値のトランジスタのゲート電極下に不純物を追加して分布させる工程を追加することが提案されている。これにより、半導体集積回路の任意の場所の論理ゲートを構成するＭＯＳＦＥＴの閾値電圧を自由に変えることができるとされている。
特開２００５−７２１３３号公報 特開２００４−１７２６２７号公報

しかし、本発明者らの検討により、特許文献２に提案されたように不純物の追加によって閾値の異なるトランジスタを形成する技術をスタンダードセルに適用すると、スタンダードセルの配置に制限が加わる場合があることが明らかになった。

図１２は、従来のスタンダードセルの一例のレイアウト図である。図１２において、実線で示したセル枠１１２内に、スタンダードセル１１０の機能を得るために必要な複数層のパターンが配置されている。図１２に示すスタンダードセル１１０は、インバータの機能を有し、図には、Ｎウエル１１４，活性領域１１６，１１８，ゲート１２０、および、Ｐチャネル閾値調整１２２およびＮチャネル閾値調整１２４の各層のパターンが示されている。それ以外の層のパターンの図示は省略した。

図１２の上側にはＮウエルパターン１１４が設けられている。Ｎウエルパターン１１４は、セル枠１１２内から、セル枠の上側の境界１１２ａおよび左右の境界１１２ｃ，１１２ｄの外側にまで広がっている。この、セル枠１１２の境界から外側に広がった部分は、複数のスタンダードセルを、そのセル枠の境界が互いに接するように配置して回路ブロックを形成した際に、一体化される。

Ｎウエルパターン１１４内には第１の活性領域パターン１１６が設けられ、さらに、その上を上下方向に貫通するゲート電極パターン１２０が配置されている。これらは、半導体基板上に、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）１４０を形成するためのパターンである。すなわち、第１の活性領域パターン１１６とゲート電極パターン１２０とが重なった部分には、ＰＭＯＳトランジスタ１４０のチャネル領域１４２が形成される。また、第１の活性領域パターン１１６のゲート電極パターン１２０の両側の部分には、ＰＭＯＳトランジスタ１４０のソース領域１４４およびドレイン領域１４６が形成される。

図１２において、Ｎウエルパターン１１４の外側の領域、すなわち、図の下側の領域には、Ｐウエルが形成される。すなわち、Ｎウエルパターン１１４を反転したデータによって形成されたマスクを利用してＰウエル用不純物のドープが行われる。そして、図１２の下側に配置された第２の活性領域パターン１１８と、その上を上下方向に貫通するゲート電極パターン１２０とによって、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）１５０が形成される。第２の活性領域パターン１１８とゲート電極パターン１２０とが重なった部分には、ＮＭＯＳトランジスタのチャネル領域１５２が形成される。第２の活性領域パターン１１８のゲート電極パターン１２０の両側の部分には、ＮＭＯＳトランジスタ１５０のソース領域１５４およびドレイン領域１５６が形成される。

ここで、ＰＭＯＳトランジスタ１４０およびＮＭＯＳトランジスタ１５０の閾値電圧は、それぞれのチャネル領域の不純物濃度によって決定される。例えば、それぞれのチャネル領域のＰ型およびＮ型不純物の濃度が高くなるほど、閾値電圧は高くなる。

図１２に示したスタンダードセル１１０には、チャネル領域に不純物を追加添加することによって閾値電圧を調整するための、第1の閾値調整パターン１２２と第２の閾値調整パターン１２４が含まれている。第1の閾値調整パターン１２２は、ＰＭＯＳトランジスタ１４０のチャネル領域１４２に不純物を追加添加することによって閾値電圧を調整するマスクを形成するためのパターンである。第２の閾値調整パターン１２４は、ＮＭＯＳトランジスタ１５０のチャネル領域１５２に不純物を追加添加することによって閾値電圧を調整するマスクを形成するためのパターンである。

実際には、第１および第２の閾値調整パターン１２２，１２４を持つか持たないかのみが異なり、他のパターンは共通な２種類のスタンダードセルが用意される。これらのセルは共通の機能を有するが、トランジスタ１４０，１５０の閾値電圧が互いに異なる。

図１２に示したスタンダードセルにおいて、各層のパターンの寸法および位置は、デザインルールを満たすように決定される。閾値調整パターン１２２，１２４については、対応するチャネル領域１４２，１５２を囲い、かつ、その外側に定められた寸法だけ広がる必要がある。一方、チャネル領域については、トランジスタ１４４，１５４の駆動能力を高くするため、セル枠１１２の上下の境界１１２ａ，１１２ｂの近傍にまで広げられる場合がある。

図１２には、Ｐチャネル領域１４２の上端がセル枠の上側の境界１１２ａ近くにまで、Ｎチャネル領域１５２の下端がセル枠の下側の境界１１２ｂの近くにまで広げられた例を示す。この結果、第１の閾値調整パターン１２２の上側の境界とセル枠の上側の境界１１２ａとの間の距離、および、第２の閾値調整パターン１２４の下側の境界とセル枠の下側の境界１１２ｂとの間の距離が、小さくなっている。

図１３は、図１２のスタンダードセル１１０を、複数、他の種類のスタンダードセルとともに配列することによって形成した回路ブロック１７０の一部を示すレイアウト図である。図１３には、上下方向に隣りあう２つの列Ｒ１１，Ｒ１２内に、図１２に示したスタンダードセル１１０が、それぞれ複数個、左右方向に隣りあって配列されている。図１３に示された下側の列Ｒ１１には、図１２に示したスタンダードセル１１０が図１２に示したレイアウトのままで配置されている。一方、上側の列Ｒ１２には、図１２に示したスタンダードセルが上下方向に反転されたレイアウトで配置されている。

そして、それぞれの列内では、左右に隣りあうスタンダードセル１１０の枠１１２の左右の境界１１２ｃ、１１２ｄが、互いに接するように配置される。また、上下に隣りあう２つの列Ｒ１１，Ｒ１２間の境界においては、スタンダードセル１１０の枠１１２の上側の境界１１２ａが互いに接するように配置される。

ここで、前記のように、図１２に示されたスタンダードセル１１０においては、第１の閾値調整パターン１２２の上側の境界１２２ａとセル枠１１２の上側の境界１１２ａとの間の距離が極めて小さくなっている。この結果、図１３に示された回路ブロック１７０においては、上下に隣りあう２つのスタンダードセル１１０の第１の閾値調整パターン１２２相互間の距離が、極めて小さくなる。この距離は、デザインルールで定められた、隣りあう閾値調整パターン間の距離の最小値を下回る可能性がある。すなわち、デザインルール違反を起こす可能性がある。

図１３では省略されているが、図１３に示した下側の列Ｒ１１に配置されるスタンダードセルと、その更に下側の列に配置されるスタンダードセルとの間においても、同様のルール違反が発生する可能性がある。すなわち、第２の閾値調整パターン１２４相互間で、その間の距離が最小値を下回る可能性がある。

このようなルール違反を発生させないためには、スタンダードセルの配置に、例えば、「閾値調整パターンを有するスタンダードセル同士が上下に隣りあうことを禁止する」という制限を加えることが必要になる。しかしこれでは、回路ブロック１７０の性能および寸法を最適化するために最適な箇所に閾値調整パターンを有するスタンダードセルを配置することができない。これによって、形成される回路ブロック１７０の性能低下や、寸法増大を招く。

もしくは、スタンダードセルの枠１１２の上下方向の寸法を大きくし、閾値調整パターン１２２，１２４の境界とセル枠１１２の境界との間の距離を大きくすることによっても、ルール違反発生を防止することができる。しかしこの場合には、スタンダードセル１１０の寸法が大きくなり、回路ブロック１７０の寸法が大きくなる。これによって、半導体集積回路のコスト増大を招く。

さらに、図１３に示されたようにスタンダードセル１１０を配置した後で、閾値調整パターン１２２，１２４間に最小寸法を下回るスペースが形成された箇所に、そのスペースを埋めるように、ダミーの閾値調整パターンを追加することも考えられる。しかし、このようなダミーパターンの生成には多大な演算処理が必要であり、半導体集積回路の設計に必要な時間およびコストが増大する。

本発明は、面積の増大や設計コストの増大を招くことなく、閾値電圧が異なるトランジスタを含んだスタンダードセルを任意の位置に配置することを可能とする、スタンダードセルライブラリ、および、半導体集積回路の設計方法を提供することを課題とする。また、面積の増大や設計コストの増大を招くことなく、閾値電圧が異なるトランジスタを含んだスタンダードセルを任意の位置に配置した、半導体集積回路パターン、並びに、そのようなパターンを形成した半導体集積回路を提供することを課題とする。

上記の課題を解決するため、本発明のスタンダードセルライブラリは、一定の高さと単位幅Ｗｕの整数倍の幅とを有するセル枠内に複数層のパターンが配置され、該セル枠の上下左右の境界が互いに接するように配置して半導体集積回路を形成するための、複数種のスタンダードセルを含むスタンダードセルライブラリであって、前記複数種のスタンダードセルが、前記セル枠内の上側に配置された第１導電形トランジスタを形成するためのパターンと、該セル枠内の下側に配置された第２導電形トランジスタを形成するためのパターンと、前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記第１導電形トランジスタの閾値を調整する不純物添加を行うための第1の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第２導電形トランジスタの閾値を調整する不純物添加を行うための第２の閾値調整パターンとをそれぞれ有し、前記第１の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ１、前記第１の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ２、前記第２の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ３、および、前記第２の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ４が、それぞれＤｉ＝Ｗｕ×ｎｉ／２（ｉ＝１，２，３，４、ｎｉは０以上の整数）である第１の複数種のスタンダードセルを含み、前記半導体集積回路のデザインルールで定められた前記第１および第２の閾値調整パターンそれぞれの最小許容幅Ｗｍｉｎ、および、前記第１および第２の閾値調整パターンそれぞれの相互間の最小許容スペースＳｍｉｎに対して、Ｗｕ≧ＷｍｉｎかつＷｕ≧Ｓｍｉｎであり、前記第１の複数種のスタンダードセル全体において、ｎ１とｎ２の両方が偶数または両方が奇数であり、かつ、ｎ３とｎ４の両方が偶数または両方が奇数であることを特徴とするものである。

本発明の他のスタンダードセルライブラリは、Ｄ１、Ｄ２、Ｄ３、Ｄ４が、それぞれＤｉ＝ｄｉ＋Ｗｕ×ｎｉ／２（ｉ＝１，２，３，４、−Ｗｕ／２＜ｄｉ＜Ｗｕ／２、ｎｉは０以上の整数）であり、前記半導体集積回路のデザインルールで定められた前記第１および第２の閾値調整パターンそれぞれの最小許容幅Ｗｍｉｎ、および、前記第１および第２の閾値調整パターンそれぞれの相互間の最小許容スペースＳｍｉｎに対して、Ｗｕ≧ＷｍｉｎかつＷｕ≧Ｓｍｉｎであり、前記第１の複数種のスタンダードセル全体においてｎ１とｎ２の両方が偶数または両方が奇数であり、かつ、ｎ３とｎ４の両方が偶数または両方が奇数であり、ｄ１，ｄ２，ｄ３，ｄ４のそれぞれの値は前記第１の複数種のスタンダードセル全体において同一であり、Ｗｕ＋（ｄ１＋ｄ２）≧ＳｍｉｎかつＷｕ−（ｄ１＋ｄ２）≧Ｗｍｉｎであり、Ｗｕ＋（ｄ３＋ｄ４）≧ＳｍｉｎかつＷｕ−（ｄ３＋ｄ４）≧Ｗｍｉｎであり、さらに、ｎ１＝ｎ２＝０の場合にはｄ１＋ｄ２≦０であり、ｎ３＝ｎ４＝０の場合にはｄ３＋ｄ４≦０であることを特徴とする。

ここで、ｄ１＝ｄ２であり、かつ、ｄ３＝ｄ４であることが好ましい。また、ｄ１＋ｄ２＝ｄ３＋ｄ４であることが好ましい。さらに、前記第１の複数種のスタンダードセル全体においてｎ１，ｎ２，ｎ３，ｎ４の全てが偶数であるか、もしくは、ｎ１，ｎ２，ｎ３，ｎ４の全てが奇数であることが好ましい。

さらに、Ｗｕ＜Ｗｍｉｎ×２かつＷｕ＜Ｓｍｉｎ×２であることが好ましい。

上記の課題を解決するため、本発明の半導体集積回路の設計方法は、共通の高さと単位幅Ｗｕの整数倍の幅を有するセル枠内に複数層のパターンが配置された複数種のスタンダードセルを含むスタンダードセルライブラリを用意し、前記複数種のスタンダードセルの少なくとも一部を選択し、配置グリッドに沿って、前記セル枠の上下左右の境界を互いに接して、縦方向には交互に反転しながら配置して回路ブロックを形成する工程を含む半導体集積回路の設計方法であって、前記配置グリッドの横方向のピッチがＰｈであり、前記複数種のスタンダードセルが、前記セル枠内の上側に配置された第１導電形トランジスタを形成するためのパターンと、前記セル枠内の下側に配置された第２導電形トランジスタを形成するためのパターンと、前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記第１導電形トランジスタの閾値を調整する不純物添加を行うための第１の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第２導電形トランジスタの閾値を調整する不純物添加を行うための第２の閾値調整パターンとをそれぞれ有し、前記第１の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ１、前記第１の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ２、前記第２の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ３、および、前記第２の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ４が、それぞれＤｉ＝Ｐｈ×ｎｉ／２（ｉ＝１，２，３，４、ｎｉは０以上の整数）である第１の複数種のスタンダードセルを含み、前記半導体集積回路のデザインルールで定められた前記第１および第２の閾値調整パターンそれぞれの最小許容幅Ｗｍｉｎ、および、前記第１および第２の閾値調整パターンそれぞれの相互間の最小許容スペースＳｍｉｎに対して、Ｐｈ≧ＷｍｉｎかつＰｈ≧Ｓｍｉｎであり、前記第１の複数種のスタンダードセル全体において、ｎ１とｎ２の両方が偶数または両方が奇数であり、かつ、ｎ３とｎ４の両方が偶数または両方が奇数であることを特徴とする。

本発明の他の半導体集積回路の設計方法は、Ｄ１、Ｄ２、Ｄ３、Ｄ４が、それぞれＤｉ＝ｄｉ＋Ｐｈ×ｎｉ／２（ｉ＝１，２，３，４、−Ｐｈ／２＜ｄｉ＜Ｐｈ／２、ｎｉは０以上の整数）であり、前記半導体集積回路のデザインルールで定められた前記第１および第２の閾値調整パターンそれぞれの最小許容幅Ｗｍｉｎ、および、前記第１および第２の閾値調整パターンそれぞれの相互間の最小許容スペースＳｍｉｎに対して、Ｐｈ≧ＷｍｉｎかつＰｈ≧Ｓｍｉｎであり、前記第１の複数種のスタンダードセル全体において、ｎ１とｎ２の両方が偶数または両方が奇数であり、かつ、ｎ３とｎ４の両方が偶数または両方が奇数であり、ｄ１，ｄ２，ｄ３，ｄ４のそれぞれの値は前記第１の複数種のスタンダードセル全体において同一であり、Ｐｈ＋（ｄ１＋ｄ２）≧ＳｍｉｎかつＰｈ−（ｄ１＋ｄ２）≧Ｗｍｉｎであり、Ｐｈ＋（ｄ３＋ｄ４）≧ＳｍｉｎかつＰｈ−（ｄ３＋ｄ４）≧Ｗｍｉｎであり、さらに、ｎ１＝ｎ２＝０の場合にはｄ１＋ｄ２≦０であり、ｎ３＝ｎ４＝０の場合にはｄ３＋ｄ４≦０であることを特徴とする。

ここで、前記形成した回路ブロック内の前記第１および第２それぞれの閾値調整パターンについて、前記デザインルールに対する違反チェックを行う工程と、前記違反チェックによって違反が検出された違反発生箇所に、予め用意された違反解消パターンを配置することによって、該違反の解消を行う工程とをさらに含むことことが好ましい。

上記の課題を解決するため、本発明の半導体集積回路パターンは、共通の高さと単位幅Ｗｕの整数倍の幅を有するセル枠内に、複数層のパターンが配置された複数種のスタンダードセルを、配置グリッドに沿って、該セル枠の上下左右の境界を互いに接して、縦方向には交互に反転しながら配置した回路ブロックを含む半導体集積回路のパターンであって、前記配置グリッドの横方向のピッチがＰｈであり、前記複数種のスタンダードセルが、前記セル枠内の上側に配置された第１導電形トランジスタを形成するためのパターンと、前記セル枠内の下側に配置された第２導電形トランジスタを形成するためのパターンと、前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記第１導電形トランジスタの閾値を調整する不純物添加を行うための第１の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第２導電形トランジスタの閾値を調整する不純物添加を行うための第２の閾値調整パターンとをそれぞれ有し、前記第１の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ１、前記第１の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ２、前記第２の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ３、および、前記第２の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ４が、それぞれＤｉ＝Ｐｈ×ｎｉ／２（ｉ＝１，２，３，４、ｎｉは０以上の整数）である第１の複数種のスタンダードセルを含み、前記半導体集積回路のデザインルールで定められた前記第１および第２の閾値調整パターンそれぞれの最小許容幅Ｗｍｉｎ、および、前記第１および第２の閾値調整パターンそれぞれの相互間の最小許容スペースＳｍｉｎに対して、Ｐｈ≧ＷｍｉｎかつＰｈ≧Ｓｍｉｎであり、前記第１の複数種のスタンダードセル全体において、ｎ１とｎ２の両方が偶数または両方が奇数であり、かつ、ｎ３とｎ４の両方が偶数または両方が奇数であることを特徴とする。

本発明の他の半導体集積回路パターンは、Ｄ１、Ｄ２、Ｄ３、Ｄ４が、それぞれＤｉ＝ｄｉ＋Ｐｈ×ｎｉ／２（ｉ＝１，２，３，４、−Ｐｈ／２＜ｄｉ＜Ｐｈ／２、ｎｉは０以上の整数）であり、前記半導体集積回路のデザインルールで定められた前記第１および第２の閾値調整パターンそれぞれの最小許容幅Ｗｍｉｎ、および、前記第１および第２の閾値調整パターンそれぞれの相互間の最小許容スペースＳｍｉｎに対して、Ｐｈ≧ＷｍｉｎかつＰｈ≧Ｓｍｉｎであり、前記第１の複数種のスタンダードセル全体において、ｎ１とｎ２の両方が偶数または両方が奇数であり、かつ、ｎ３とｎ４の両方が偶数または両方が奇数であり、ｄ１，ｄ２，ｄ３，ｄ４のそれぞれの値は前記第１の複数種のスタンダードセル全体において同一であり、Ｐｈ＋（ｄ１＋ｄ２）≧ＳｍｉｎかつＰｈ−（ｄ１＋ｄ２）≧Ｗｍｉｎであり、Ｐｈ＋（ｄ３＋ｄ４）≧ＳｍｉｎかつＰｈ−（ｄ３＋ｄ４）≧Ｗｍｉｎであり、さらに、ｎ１＝ｎ２＝０の場合にはｄ１＋ｄ２≦０であり、ｎ３＝ｎ４＝０の場合にはｄ３＋ｄ４≦０であることを特徴とする。

ここで、前記回路ブロック内に前記第１の複数種のスタンダードセルが配置されることによって配置された前記第１および第２それぞれの閾値調整パターンの、前記デザインルールに対する違反を起こした複数の違反発生箇所に同一の違反解消パターンが配置されて、該違反が解消されていることが好ましい。

本発明のスタンダードセルライブラリにおいては、閾値調整パターンを有する第１の複数種のスタンダードセル同士を隣り合わせて配置したときの、デザインルール違反を発生する位置関係が特定され、容易に解消することができる。従って、閾値調整パターンを有する第１の複数種のスタンダードセルを、任意の位置に配置することが可能になる。

本発明の半導体集積回路の設計方法においては、このようなスタンダードセルライブラリを利用するため、面積の増大やコストの増大を招くことなく、閾値調整パターンを有するセルを任意の位置に配置した半導体集積回路を得ることができる。

本発明の半導体集積回路パターンにおいては、このようなスタンダードセルライブラリを利用することにより、面積の増大や設計コストの増大を招くことなく、閾値調整パターンを有するセルを任意の位置に配置することができる。

本発明の半導体集積回路においては、面積の増大や設計コストの増大を招くことなく、閾値調整パターンを有するセルを任意の位置に配置し、動作速度とリーク電流の両方を最適化することができる。

図１は、本発明の実施形態のセルライブラリに含まれる、スタンダードセルの一例の各層のパターン配置を示すレイアウト図である。

図１に示したスタンダードセル１０は、図１２に示した従来のスタンダードセル１１０と同一の機能を有する。また、セル枠１２の寸法は従来のスタンダードセル１１０のセル枠１１２の寸法と同一である。さらに、Ｎウエル１４，第1の活性領域１６、第２の活性領域１８、ゲート２０の各層のパターンも、図１２に示した従来のスタンダードセル１１０の場合と同一である。従って、製造された半導体集積回路において、スタンダードセル１０の上側には、Ｎウエル１４内に、チャネル領域４２、ソース領域４４およびドレイン領域４６からなるＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）４０が形成される。一方、スタンダードセル１０の下側には、図示しないＰウエル内に、チャネル領域５２，ソース領域５４およびドレイン領域５６からなるＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）５０が形成される。

そして、やはり従来のスタンダードセル１１０と同様に、ＰＭＯＳトランジスタ４０のチャネル領域４２に追加の不純物添加を行うための第１の閾値調整パターン２２と、ＮＭＯＳトランジスタ５０のチャネル領域５２に追加の不純物添加を行うための第２の閾値調整パターン２４を有する。しかし、第１および第２の閾値調整パターン２２，２４の形状は、図１２に示した従来のスタンダードセル１１０の場合とは異なる。

具体的には、第１の閾値調整パターン２２の上側の境界２２ａは、セル枠１２の上側の境界１２ａと重なっている。また、第２の閾値調整パターン２４の下側の境界２４ｂは、セル枠１２の下側の境界１２ｂと重なっている。これによって、上下に隣りあって配置されたスタンダードセルの第１もしくは第２の閾値調整パターンの間での、デザインルールを満たさない微小なスペースの形成を、特定の場合を除いて、防止することができる。

閾値調整パターン２２，２４によって形成したマスクを使って追加添加する不純物の導電形によって、閾値電圧を高くすることも、低くすることも可能である。本明細書中では、閾値調整パターン２２，２４による追加添加によって、ＭＯＳトランジスタの閾値電圧が高くなると想定して説明を行う。従って、図１に示されたように閾値調整パターン２２，２４を有するセルは、閾値が相対的に高いＭＯＳトランジスタを有するセルであるため、「高閾値セル」と呼ぶ。これに対して、閾値調整パターン２２，２４を持たないセルは、閾値が相対的に低いＭＯＳトランジスタを有するセルであるため、「低閾値セル」と呼ぶ。

本発明の実施形態の半導体集積回路の設計方法においては、図１に示されたスタンダードセル１０を含んだ、複数種のスタンダードセルを、縦方向および横方向の配置グリッドに添って配置する。図２は、図１に示したスタンダードセルを横方向の配置グリッドＧｈおよび縦方向の配置グリッドＧｖに添って配置した状態を示すレイアウト図である。

図２に示されたように、スタンダードセル１０は、そのセル枠の上下左右の境界が縦方向および横方向の配置グリッドに添うように配置される。スタンダードセル１０の高さ（セル枠１２の上下の境界１２ａ，１２ｂ間の距離）は配置グリッドの縦方向のピッチＰｖの整数倍（図２の例では１４倍）、スタンダードセル１０の幅（セル枠１２の左右の境界１２ｃ、１２ｄ間の距離）は配置グリッドの横方向のピッチＰｈの整数倍（図２の例では８倍）である。

また、図２に示された例では、スタンダードセル１０の第１の閾値調整パターン２２の左側の境界２２ｃとセル枠１２の左側の境界１２ｃとの間の距離（Ｄ１）、第１の閾値調整パターン２２の右側の境界２２ｄとセル枠１２の右側の境界１２ｄとの間の距離（Ｄ２）、第２の閾値調整パターン２４の左側の境界２４ｃとセル枠１２の左側の境界１２ｃとの間の距離（Ｄ３）、および、第２の閾値調整パターン２４の右側の境界２４ｄとセル枠１２の右側の境界１２ｄとの間の距離（Ｄ４）は、全て等しく、配置グリッドの横方向のピッチＰｈの１／２倍である。

本発明の実施形態のセルライブラリにおいて、用意する複数種のスタンダードセルの間で、これらの距離Ｄ１，Ｄ２，Ｄ３，Ｄ４のそれぞれを、一定の関係に保つ。これによって、上下に隣りあって配置されるスタンダードセルの閾値調整パターン間で、デザインルール違反が起きる場合を特定し、その解消を容易にすることができる。

図３は、本発明の半導体集積回路の設計方法の実施形態の一例を示すフロー図である。図３において、太字で示した「違反解消パターン用意」と「違反解消パターン配置」は、従来の半導体集積回路の設計方法に無い、本発明の設計方法の実施形態を特徴づけるステップである。これらのステップの説明は後から行うこととして、ここでは、それ以外のステップの説明を行う。

まず、半導体集積回路の設計に利用するスタンダードセルライブラリを用意する。すなわち、図１に示したスタンダードセル１０を含めて、様々な機能を実現する、様々なパターンを有する複数種のスタンダードセルを用意し、セルライブラリに登録する（ＳＴ１）。

次に、半導体集積回路として要求される仕様を、例えばネットリストの形態で読み込む（ＳＴ３）。そして、この仕様を満たすために必要な複数種のスタンダードセルを、ライブラリに用意した複数種のスタンダードセルの中から選択する（ＳＴ４）。続いて、選択した複数種のスタンダードセルを、それぞれ、必要な個数だけ、配置グリッドに沿って配置する（ＳＴ５）。これによって、複数種のスタンダードセルが縦横に配置された回路ブロックが形成される。

この後、形成された回路ブロックの各層のパターンに、デザインルールに定められた各種の規則に違反している箇所がないか、チェックを行う（ＳＴ６）。そして、違反が無ければ、やはり配置グリッドに沿って配線を配置し、スタンダードセル間の接続を行う（ＳＴ８）。これによって、仕様を満たすために必要な１つもしくは複数の回路ブロックを含む、半導体集積回路のパターンが形成される。

以上の手順は、周知のＣＡＤシステムを利用して実施される。すなわち、ステップＳＴ１において用意されるセルライブラリは、ＣＡＤシステムの記憶装置上に設けられ、半導体集積回路のパターンも、ＣＡＤシステムの記憶装置上に記憶された、コンピュータ読み取り可能なデータとして形成される。そして、形成された半導体集積回路パターンのデータに基づいて、各層のマスクを作成し、そのマスクを利用して、半導体基板上に、半導体集積回路を製造する。これによって、図３の手順で設計された半導体集積回路のパターンが半導体基板上に形成された、半導体集積回路が製造される。

図４は、図３の設計方法のステップＳＴ１において用意される、本発明のセルライブラリの実施形態の一例の構成を示す概念図である。セルライブラリ６０には、それぞれ複数種の高閾値セル６２と低閾値セル６４とが登録されている。複数種の高閾値セルとしては、図１に示されたようにインバータ機能を有するセル１０、および、ＮＡＮＤ，ＮＯＲ等、さまざまな機能を有するセルが登録される。また、それぞれの機能に対して、駆動能力が異なり、そのために、セル枠の幅が異なる複数種のセルが登録される。

同様に、低閾値セルとしても、インバータ、ＮＡＮＤ，ＮＯＲ等、さまざまな機能および駆動能力を有する、複数種のセルが登録される。低閾値セルの少なくとも一部は、第１および第２の閾値調整パターンを持つか持たないかの差を除いて、対応する高閾値セルと同一のパターンが同一の寸法のセル枠内に配置されたものである。この低閾値セルは、対応する高閾値セルと同一の機能を有する。しかし、構成するトランジスタの閾値の差により、動作速度およびリーク電流が異なる。

ここで、本実施形態においては、セルライブラリ６０に含まれる高閾値セルは、それぞれ、図１，２に示されたスタンダードセル１０と同様の、第１および第２の閾値調整パターンを有する。そして、これらの閾値調整パターンのレイアウトは、スタンダードセル１０の場合と同様であるとする。すなわち、第１の閾値調整パターン２２の上側の境界２２ａおよび第２の閾値調整パターン２４の下側の境界２４ｂが、それぞれ、セル枠１２の上側及び下側の境界１２ａ，１２ｂに重なり、第１および第２の閾値調整パターン２２，２４の左右の境界２２ｃ，２２ｄ，２４ｃ，２４ｄと、セル枠の左右の境界１２ｃ，１２ｄとの間の距離Ｄ１，Ｄ２，Ｄ３，Ｄ４が、いずれも、配置グリッドの横方向のピッチＰｈの１／２であるとする。

このように、セルライブラリに含まれる複数の高閾値セルの閾値調整パターンのレイアウトを一定にすることにより、これらの高閾値セルを配置して回路ブロックを形成した場合に、デザインルール違反が発生する状態を一定とし、その解消を容易に行うことが可能となる。ただし、閾値調整パターンの左右の境界とセル枠の左右の境界との間の距離に関しては、一定の規則を満たすことは必要であっても、１つにそろえることは必ずしも必須ではない。

図５は、図１に示されたスタンダードセル１０，およびその他のスタンダードセルを含む複数種のスタンダードセルを配置することによって形成した、回路ブロックの一例７０を模式的に示すレイアウト図である。この回路ブロック７０は、本発明の半導体集積回路パターンに含まれる回路ブロックの一例である。図５はまた、本発明の半導体集積回路において半導体基板上に形成された半導体集積回路パターンに含まれる回路ブロックの一例を示すレイアウト図でもある。

図５においてＨ８と記されたものが、図１に示した、セル枠の幅が配置グリッドの横方向ピッチＰｈの８倍の、高閾値セル１０である。同様に、Ｈ９，Ｈ１０，Ｈ１２と記したものはそれぞれ、セル枠の幅がＰｈの９倍、１０倍、１２倍の高閾値セルである。一方、Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１３と示したものはそれぞれ、セル枠の幅がＰｈの６，７，８，９，１３倍の低閾値セルである。図５においては省略されているが、これらのスタンダードセルは、図２に示した配置グリッドＧｈ，Ｇｖに沿って配置される。すなわち、それぞれのスタンダードセルのセル枠の上下左右の境界が配置グリッドに重なるように配置される。

より具体的には、図５の横方向に、複数のスタンダードセルを、セル枠の左右の境界が互いに接するように配置してスタンダードセル列Ｒ１，Ｒ２，Ｒ３．．．を形成し、これらのスタンダードセル列Ｒ１，Ｒ２，Ｒ３．．．を、それぞれに含まれるスタンダードセルのセル枠の上下の境界が互いに接するように配置して、回路ブロック７０を形成する。このとき、上下方向に交互に、スタンダードセルを反転しながら配置する。すなわち、例えば奇数番目の列Ｒ１，Ｒ３．．．に配列されたスタンダードセルは、例えば、図１に示されたように、Ｎウエル１４が上側に位置するレイアウトで配置する。一方、偶数番目の列Ｒ２．．．には、図１に示されたようなレイアウトを上下方向の反転した、Ｎウエル１４が下側に位置するレイアウトで配置する。

このように配置した回路ブロック７０内において、上下に隣りあって配置された２つの高閾値セルは、次の３つのいずれかの位置関係をとる。
（１）双方のセル枠がコーナーで接する（例えば、図５のＡの位置）。
（２）双方のセル枠が配置グリッドの横方向のピッチＰｈの２倍、もしくはそれ以上の幅にわたって接する（例えば、図５のＢの位置）。
（３）双方のセル枠が配置グリッドの横方向のピッチＰｈにわたって接する（例えば、図５のＣの位置）。

図２に示された高閾値セル１０においては、第１の閾値調整パターン２２の上側の境界２２ａおよび第２の閾値調整パターン２４の下側の境界２４ｂが、それぞれ、セル枠１２の上側および下側の境界１２ａ，１２ｂに重なっている。また、第１および第２の閾値調整パターン２２，２４の左右の境界２２ｃ，２２ｄ，２４ｃ，２４ｄと、セル枠の左右の境界１２ａ，１２ｂとの間の距離Ｄ１，Ｄ２，Ｄ３，Ｄ４が、いずれも、配置グリッドの横方向のピッチＰｈの１／２になっている。このような閾値調整パターンのレイアウトを有する高閾値セルを配置した場合、上記の（１）、（２）の場合には、上下に隣りあう高閾値セルの閾値調整パターン同士がデザインルール違反を起こすことはない。また（３）の場合には、上下に隣りあう高閾値セルの閾値調整パターン同士がデザインルール違反を起こすが、単純な処理によって解消することができる。

このそれぞれの場合について図６，７，８，９を利用して説明する。なお、図５には、同一の高閾値セル１０が上下に隣りあう場合について示した。図６，７，８，９においても同様に、同一の高閾値セル１０が上下に隣りあう場合を例として説明する。しかし、本実施形態のセルライブラリ６０においては、他の高閾値セルにおいても、閾値調整パターンのレイアウトは、図２に示された高閾値セル１０の場合と同様である。従って、他の種類の高閾値スタンダードセル同士が上下に隣りあって配置された場合や、異なる種類の高閾値スタンダードセル同士が上下に隣りあって配置された場合においても、閾値調整パターン同士の位置関係は同様である。

図６は、図５のＡの位置の周囲におけるスタンダードセルの配置を示すレイアウト図である。

図６の右下および左上には、Ａの位置においてセル枠のコーナーを接して上下に隣りあって配置される２つの高閾値セル１０が示される。この内、右下の高閾値セル１０は、図１に示されたレイアウトで配置されている。一方、左上の高閾値セル１０は、図１に示されされたものとは上下方向に反転したレイアウトで配置されている。図６の左下および右上には、Ａの位置においてセル枠のコーナーを接する、２個の低閾値セルＬ７，Ｌ９が配置されている。図６において、これらの低閾値セルについてはセル枠のみが示され、内部のパターンの表示は省略されている。

図６にはさらに、これらのセルを配置する配置グリッドＧｈ，Ｇｖが表示されている。ただし、煩雑になるのを防ぐため、図示された４個のセルの外側の領域においてのみ配置グリッドを表示している。

図２に示したように、スタンダードセル１０においては、第１の閾値調整パターン２２の左右の境界２２ｃ、２２ｄとセル枠１２の左右の境界１２ｃ、１２ｄとの間の距離Ｄ１，Ｄ２は、配置グリッドの横方向のピッチＰｈの１／２倍である。このため、上下に隣りあって配置された高閾値セル１０の枠がコーナーで接する場合、上下に隣りあうセルの第１の閾値調整パターン２２相互間にはＰｈに等しいスペースＳ１が形成される。

ここで、１３０ｎｍノード半導体集積回路において、デザインルールで定められる第1の閾値調整パターン相互間に許容される最小スペースＳｍｉｎは、例えば０．３１μｍである。これに対して、配置グリッドの横方向ピッチＰｈは例えば０．４１μｍである。すなわち、配置グリッドの横方向のピッチＰｈと最小スペースＳｍｉｎは、Ｐｈ≧Ｓｍｉｎの関係を有する。従って、第１の閾値調整パターン２２相互間にデザインルール違反は発生しない。

なお、図５のＡの位置においては、図１に示されたレイアウトで配置したスタンダードセル１０の上側に、第１図に示したレイアウトを上下に反転したレイアウトで配置したスタンダードセル１０が隣りあって配置される。従って、図６に示されたように、上下に隣りあうスタンダードセル１０の第１の閾値調整パターン２２同士が隣接して配置される。一方、図１に示されたレイアウトを上下方向に反転したレイアウトで配置されたスタンダードセル１０の上側に、図１に示されたレイアウトで配置されたスタンダードセル１０が隣りあう場合には、第２の閾値調整パターン２４同士が上下が隣接して配置される。

図２に示した高閾値セル１０においては、第２の閾値調整パターン２４の左右の境界２４ｃ、２４ｄとセル枠１２の左右の境界１２ｃ、１２ｄとの間の距離Ｄ３，Ｄ４も、Ｐｈの１／２倍である。このため、セル枠のコーナーで接して上下に隣りあって配置されるスタンダードセルの第２の閾値調整パターン２４同士が隣接して配置される場合にも、その間にはＰｈのスペースが形成される。

ここで、第2の閾値調整パターン相互間には、通常、第1の閾値調整パターン相互間に許容される最小スペースと同一の最小スペースが許容される。従って、セル枠のコーナーで接して上下に隣りあって配置されるスタンダードセルの第２の閾値調整パターン２４同士が隣接して配置される場合にも、デザインルール違反は発生しない。

デザインルールに定められる各種の値は、利用する製造プロセスによって変化する。しかし、一般的には、配置グリッドのピッチＰｈは、閾値調整パターン間の最小スペース（第1の閾値調整パターンと第２の閾値調整パターンとで異なる値に定められる場合には、大きい方の値）Ｓｍｉｎ以上に設定される。従って、図６に示されたように、コーナーの１点を接して上下に隣りあうセルの第１もしくは第２の閾値調整パターン２２相互間には、デザインルールで定められる最小スペース以上のスペースＳ１が形成される。

ここで、図６を使って、本実施形態のスタンダードセルライブラリに含まれる複数種のスタンダードセルのセル枠の寸法と、配置グリッドのピッチとの関係についてさらに説明する。

前述のように、セルライブラリに含まれる複数種のスタンダードセルは、同一の高さを有している。具体的には、図６に示された例においては、配置グリッドの縦方向のピッチＰｖの１４倍の高さを有している。また、やはり前述のように、複数種のスタンダードセルの幅は単位幅Ｗｕの整数倍（正確には、正の整数倍）である。具体的には、高閾値セル１０はＷｕの８倍の幅を、低閾値セルＬ７，Ｌ９はそれぞれ、Ｗｕの７倍および９倍の幅を有している。

ここで、図６に示された例においては、配置グリッドの横方向のピッチＰｈがスタンダードセルの単位幅Ｗｕと等しくなっている。従って、高閾値セル１０においては、第１の閾値調整パターン２２の左右の境界２２ｃ、２２ｄ、および第２の閾値調整パターン２４の左右の境界２４ｃ、２４ｄと、セル枠１２の左右の境界１２ｃ、１２ｄとの間の距離Ｄ１，Ｄ２，Ｄ３，Ｄ４は、単位幅Ｗｕの１／２倍になっている。また、単位幅Ｗｕは、デザインルールによって定められる閾値調整パターン相互間の最小スペースＳｍｉｎと、Ｗｕ≧Ｓｍｉｎの関係を有する。

次に、図７は、図５のＢの位置の周囲におけるスタンダードセルの配置を示すレイアウト図である。

図７の右下および左上には、Ｂの位置において、配置グリッドの横方向のピッチＰｈの２倍の幅にわたってセル枠を接して上下に隣りあう、２個の高閾値セル１０が示される。この内、右下の高閾値セル１０は、図１に示されたレイアウトで配置されている。一方、左上の高閾値セル１０は、図１に示されされたものとは上下方向に反転したレイアウトで配置されている。図７の左下および右上には、単位幅Ｗｕの７倍の幅を有する２個の低閾値閾値セルＬ７が配置されている。図６の場合と同様に、これらの低閾値セルについは枠のみが示され、内部のパターンの表示は省略されている。

図２に示したように、本実施形態のセルライブラリ６０に含まれる高閾値セル１０においては、第１の閾値調整パターン２２の上側の境界２２ａはセル枠１２の上側の境界１２ａと重なっている。このため、上下に隣りあう高閾値セル１０の枠がグリッドピッチＰｈの２倍以上の幅にわたって接する場合、上下に隣りあうセルの閾値調整パターン２２の上側の境界１２ａが互いに接する。このように互いに接した箇所において上下のセルの閾値調整パターン２２は一体化され、その間にデザインルールに違反する微小なスペースが発生することはない。

さらに、本実施形態のセルライブラリに含まれる高閾値セル１０においては、第１の閾値調整パターン２２の左右の境界２２ｃ、２２ｄとセル枠１２の左右の境界１２ｃ、１２ｄとの間の距離Ｄ１，Ｄ２は、グリッドピッチＰｈの（もしくは、スタンダードセルの単位幅Ｗｕの）１／２倍である。このため、上下に隣りあう高閾値セル１０の枠がグリッドピッチＰｈの２倍以上の幅にわたって接する場合、上下に隣りあうセルの閾値調整パターン２２の上側の境界１２ａは、グリッドピッチＰｈ（もしくは単位幅Ｗｕ）の１倍以上の幅Ｗ１にわたって接する。すなわち、Ｂの箇所において、上下に隣りあうセルの閾値調整パターン２２が一体化されたパターンは、グリッドピッチＰｈ（もしくは、単位幅Ｗｕ）以上の幅を有する。

０．１３μｍノード半導体集積回路のデザインルールにおいて、第１および第２の閾値調整パターンの幅に許容される最小値Ｗｍｉｎは、通常、互いに等しく、例えば０．３１μｍである。すなわち、Ｐｈ≧Ｗｍｉｎ（もしくは、Ｗｕ≧Ｗｍｉｎ）の関係が成り立つ。従って、Ｂの位置において、第１の閾値調整パターンは、その幅についてもデザインルール違反を起こすことはない。

グリッドピッチＰｈの２倍以上の幅にわたって枠が接するような配置で上下に隣りあう高閾値セルの、第２の閾値調整パターン同士が隣接して配置される場合においても、同様に、デザインルール違反を起こすことは無い。

デザインルールに定められる値は、利用する製造プロセスによって変化する。しかし、一般的には、配置グリッドのピッチＰｈ（もしくは、単位幅Ｗｕ）は閾値調整パターンの幅の最小値（第1の閾値調整パターンと第２の閾値調整パターンとで異なる値に定められる場合には、大きい方の値）Ｗｍｉｎ以上に設定される。従って、Ｂの位置において、第１、第２の閾値調整パターンのいずれも、デザインルール違反を起こすことはない。

さらに、図８は、図５のＣの位置の周辺におけるスタンダードセルの配置を示すレイアウト図である。

図８の右下および左上には、Ｃの位置において、配置グリッドの横方向のピッチＰｈの幅にわたってセル枠を接して上下に隣りあう、２個の高閾値セル１０が示される。この内、右下の高閾値セル１０は、図１に示されたレイアウトで配置されている。一方、左上の高閾値セル１０は、図１に示されされたものとは上下方向に反転したレイアウトで配置されている。図８の左下および右上には、単位幅Ｗｕの８倍の幅を有する２個の低閾値閾値セルＬ８が配置されている。図６，７の場合と同様に、これらの低閾値セルについは枠のみが示され、内部のパターンの表示は省略されている。

図２に示したように、本実施形態のセルライブラリに含まれる高閾値セル１０においては、第１の閾値調整パターン２２の上側の境界２２ａはセル枠１２の上側の境界１２ａと重なっている。また、第１の閾値調整パターン２２の左右の境界２２ｃ、２２ｄとセル枠１２の左右の境界１２ｃ、１２ｄとの間の距離Ｄ１，Ｄ２は、配置グリッドの横方向のピッチＰｈ（もしくは、スタンダードセルの単位幅Ｗｕ）の１／２倍である。このため、上下に隣りあう高閾値セル１０の枠がグリッドピッチＰｈの幅にわたって接する場合、上下に隣りあうセルの閾値調整パターン２２が互いに、コーナーの１点で接する。すなわち、Ｃの位置において、閾値調整パターン２２は、０の幅Ｗ２を持つ。

この幅Ｗ２は、デザインルールで定められた最小値Ｗｍｉｎを下回り、デザインルール違反が発生する。しかし、Ｃの位置で発生するルール違反は、図３に示した手順により、容易に解消することができる。

ここで、図３に戻って、本実施形態の設計方法についてさらに説明を行う。図３に太字で示されたように、本実施形態の半導体集積回路パターンの設計方法においては、予め、デザインルール違反を解消するために追加して配置する、違反解消パターンが用意される（ＳＴ２）。そして、デザインルール違反チェック（ＳＴ６）において発見された違反箇所に、すなわち、図８に示されたＣの位置に、ＳＴ２において用意された違反解消パターンを配置する（ＳＴ７）。

本実施形態においては、デザインルール違反の発生がＣの位置に限定され、かつ、その発生の状態（違反箇所に発生するデザインルールを満たさない幅もしくはスペースの寸法）が一定になっている。従って、違反解消パターンを用意するステップＳＴ２においては、一定の形状および寸法を有する１種類の違反解消パターンを、それぞれ第１および第２の閾値調整パターンに対して用意するのみである。

図９は、図８に示したＣの位置に、違反解消パターンを配置した状態を示すレイアウト図である。

図示した例において、違反解消パターン３２は、縦方向および横方向の辺がそれぞれ、縦方向および横方向のグリッドピッチＰｖ，Ｐｈの２倍の寸法を有する長方形（Ｐｖ＝Ｐｈの場合は正方形）である。この違反解消パターン３２が、上下に隣りあうセルの閾値調整パターン同士が接したコーナーの１点を中心とし、各辺を横方向および縦方向のグリッドに平行にして配置される。レイアウトデータにおいて、違反解消パターン３２は、隣りあう２つの高閾値セル１０の閾値調整パターン２２と一体化される。この一体化された閾値調整パターンのＣの位置の周辺における最小幅（図９に示した矢印の長さＷ３）は、Ｐｈ×√２≒Ｐｈ×１．４である。この値はデザインルールで定められた最小幅Ｗｍｉｎよりも大きい。これによって、デザインルール違反が解消される。

なお、グリッドピッチＰｈの幅にわたってセル枠が接するような配置で上下に隣りあう高閾値セルの、第２の閾値調整パターン同士が上下に隣りあう場合においても、同様に、コーナーの１点のみで接触する状態になり、デザインルール違反が発生する。そして、このような第２の閾値調整パターンについてのデザインルール違反が発生した場合にも、同様の手順で、容易に解消することができる。

ここで、図３に示されたステップの内、ＳＴ６のデザインルールチェックは従来から行われていたものである。一方、ＳＴ７の違反解消パターン３２の配置は、閾値電圧の異なるセルを配置することによって新たに必要となる手順である。しかし、実際に行われる処理は、単に、予め用意されたパターン３２を、デザインルール違反が発生した位置に配置するだけである。すなわち、それぞれのデザインルール違反箇所のパターン形状に応じて違反解消パターンを生成したり、生成したパターンの配置位置を設定したりする必要はない。

しかも、本実施形態のセルライブラリに含まれる複数種の高閾値スタンダードセルにおいては、図１に示した高閾値セル１０同士が上下に配置された場合のみではなく、他の種類の高閾値スタンダードセル同士や、異なる種類の高閾値スタンダードセル同士が、上下に配置された場合にも、閾値調整パターン同士の位置関係は同様である。すなわち、２個の高閾値セルが、そのセル枠をグリッドピッチＰｈの幅にわたって接して上下に隣りあって配置された場合には、閾値調整パターン同士がコーナーの一点のみにおいて接する状態となる。そして、このように配置された高閾値セルの閾値調整パターンに発生するデザインルール違反は、同一の処理によって、すなわち、同一の違反解消パターンを一定の位置に（閾値調整パターン同士が接するコーナーに中心を合わせて）配置することによって、解消することができる。

このようなデザインルール違反解消処理に必要な演算量は少なく、その追加によって半導体集積回路パターンの設計に必要な時間やコストが顕著に増大することはない。

なお、違反解消パターン３２が１辺がグリッドピッチＰｖ，Ｐｈの２倍の正方形であることは、本発明にとって必ずしも必須ではない。デザインルール違反が解消できる範囲であれば、さらに小さな寸法にしてもよい。具体的には、図９に矢印で示された幅Ｗ３がデザインルールで定められた最小幅Ｗｍｉｎを下回らない範囲で、違反解消パターンの寸法を小さくすることができる。

一方、例えば、図５のＣの位置の左下にも高閾値セルが配置された場合には、デザインルール違反解消を実現するために、違反解消パターン３２の横方向の寸法がグリッドピッチＰｈの２倍、もしくはそれ以上であることが好ましい。

図１０は、左下に高閾値セル１０が配置された場合の、Ｃの位置の周辺のレイアウト図である。

図１０の右下および左上には、図８と同様に、Ｃの位置において配置グリッドの横方向のピッチＰｈの幅にわたってセル枠を接して上下に隣りあう、２個の高閾値セル１０が示される。さらに、図１０においては、左下にも同一の高閾値セル１０が配置されている。図２に示したように、本実施形態のライブラリに含まれるスタンダードセル１０では、第１の閾値調整パターン２２の左右の境界２２ｃ、２２ｄとセル枠の左右の境界１２ｃ、１２ｄとの間の距離は、グリッドピッチＰｈの１／２倍である。従って、図１０の下側に横方向に隣りあって配置された２つの高閾値セル１０の第１の閾値調整パターン２２相互間には、グリッドピッチＰｈと同一のスペースＳ２が形成される。このスペースは、デザインルールで定められた最小スペースＳｍｉｎ以上であり、デザインルールを満たす。

ここで、Ｃの位置に配置する違反解消パターン３２の横方向の寸法が不適切である場合には、図の左下に配置した高閾値セル１０の第１の閾値調整パターン２２と違反解消パターン３２との間に、微小なスペースが残り、デザインルール違反が発生する。

これに対して、図１０においては、違反解消パターン３２の横方向の寸法がＰｈの２倍であり、その中心が、図の右下および左上に配置された２個の高閾値セル１０の第１の閾値調整パターン２２同士がコーナーを接した点に一致させて配置されている。このため、図の下側に左右に隣りあって配置された２つの高閾値セル１０の第１の閾値調整パターン２２相互間のスペースＳ２が、違反解消パターン３２によってちょうど埋まる。従って、左右に隣りあう高閾値セル１０の閾値調整パターン２２相互間に、デザインルール違反を発生させる微小なスペースが残ることはない。

このように、上下に隣りあう高閾値セルの閾値調整パターン相互間がコーナーで接触し、デザインルール違反を発生するＣの位置において、さらに、左右にも高閾値セルが隣りあう場合には、違反解消パターン３２の横方向の寸法は、グリッドピッチＰｈの２倍、もしくはそれ以上にすることが好ましい。

以上、本発明のセルライブラリ、半導体集積回路の設計方法、半導体集積回路パターン、および半導体集積回路について、１つの実施形態を例として説明を行った。以上の例においては、セルライブラリに含まれる複数の高閾値セルの第１および第２の閾値調整パターンの左右の境界と、セル枠の左右の境界との間の距離Ｄ１，Ｄ２，Ｄ３，Ｄ４が、全て、配置グリッドの横方向のピッチＰｈ（もしくは、スタンダードセルの単位幅Ｗｕ）の１／２倍で一定である。この場合、上下もしくは左右に隣りあう高閾値セルの閾値調整パターン相互間で、デザインルール違反が発生するのは、図５のＣの位置、すなわち、２個の高閾値セルが配置グリッドの横方向のピッチＰｈの幅にわたってセル枠を接して上下に隣りあう場合のみに限定される。しかも、その位置においては、閾値調整パターン同士がコーナーで接するという、一定の状態でデザインルール違反が発生する。従って、予め用意した、一定の形状および寸法を有する同一の違反解消パターン３２を配置することによって、容易に解消することができる。

なお、上記の図５および図６，７，８，９，１０においては、複数種のスタンダードセルを、上下方向においては反転しながら配置したが、左右方向においては、反転せずに配置した。しかし、上下方向とともに左右方向についても、必要に応じて、反転しながら配置することも可能である。

このように、閾値調整パターンの左右の境界とセル枠の左右の境界との間の距離Ｄ１，Ｄ２，Ｄ３，Ｄ４を一定にすることは、本願発明にとって必ずしも必須ではない。例えば、これらの距離の一部もしくは全てを、配置グリッドの横方向のピッチＰｈの１／２倍（もしくは、スタンダードセルの単位幅Ｗｕの１／２倍）を単位として、変化させることが可能である。

図１１には、Ｄ１，Ｄ２，Ｄ３，Ｄ４を全て、配置グリッドの横方向のピッチＰｈ（もしくは、スタンダードセルの単位幅Ｗｕ）の１．５倍とした場合のレイアウトの一例を示す。

図１１には、Ｄ１＝Ｄ２＝Ｄ３＝Ｄ４＝Ｐｈ×１．５＝Ｗｕ×１．５である、３個の高閾値セル８０が示されている。すなわち、図１１の右下および左上には、配置グリッドの横方向のピッチＰｈ（すなわち、スタンダードセルの単位幅Ｗｕ）の３倍の幅にわたってセル枠１２の上側の境界１２ａを接して上下に隣りあう、２個の高閾値セル８０が示されている。図１１の左下にはさらに、３個目の高閾値セル８０が、そのセル枠１２の上側の境界１２ａもしくは右側の境界１２ｄを、他の高閾値セル８０のセル枠１２の上側の境界１２ａもしくは左側の境界１２ｃと接して、配置されている。

このとき、右下および左上に配置された２個の高閾値セル８０の閾値調整パターン２２は、相互に、コーナーで接する状態となり、デザインルール違反を発生する。しかし、このデザインルール違反の発生状態は、図８に示した場合と同様（閾値調整パターン同士がコーナーで接する）である。従って、図９に示された場合と同様に、予め用意された１種類の違反解消パターン３２を配置することによって、容易に解消することができる。

なお、Ｄ１＝Ｄ２＝Ｐｈ×１．５である場合、図１１の下側に横方向の隣りあって配置される高閾値セル８０の閾値調整パターン２２相互間には、配置グリッドの横方向のピッチＰｈの３倍のスペースＳ３が形成される。従って、図１１に示されたように、グリッドピッチＰｈの２倍の幅を有する違反解消パターン３２を配置しても、なお、Ｐｈの２倍のスペースＳ４が残され、デザインルール違反を発生することはない。

また、図１１には、第１の閾値調整パターン２２同士が上下に隣りあって配置された場合について示したが、第２の閾値調整パターン同士が上下に隣りあって配置された場合についても同様である。

図示は省略するが、Ｄ１＝Ｄ２＝Ｄ３＝Ｄ４＝Ｐｈ×１．５＝Ｗｕ×１．５である場合、図１１に示した場合以外には、上下に隣りあう高閾値セルの閾値調整パターン相互間でデザインルール違反を発生することはない。例えば、上下に隣りあう高閾値セル同士が、セル枠のコーナーで接するか、もしくは、配置グリッドの横方向のピッチＰｈ（もしくは、スタンダードセルの単位幅Ｗｕ）の１倍もしくは２倍の幅にわたってセル枠を接する場合には、図６に示されるような状態になる。すなわち、上下に隣りあう高閾値セルの閾値調整パターン相互間に、グリッドピッチＰｈの１倍以上のスペースが形成される。また、上下に隣りあう高閾値セル同士が、配置グリッドの横方向のピッチＰｈ（もしくは、スタンダードセルの単位幅Ｗｕ）の４倍以上の幅にわたってセル枠を接する場合には、図７に示されるような状態になる。すなわち、上下に隣りあう高閾値セルの閾値調整パターンは、互いに、グリッドピッチＰｈの１倍以上の幅にわたって接し、一体化される。

また、例えば、Ｄ１，Ｄ２，Ｄ３，Ｄ４を全て０にすることも可能である。この場合、上下に隣りあって配置される高閾値セルのセル枠がコーナーで接する場合に、閾値設定パターンが相互にコーナーで接し、デザインルール違反を起こす。この場合も、図９に示されたものと同一の違反解消パターン３２の追加によって、デザインルール違反を解消することができる。なお、この場合、左右に隣りあう高閾値セルの閾値調整パターンは、セル枠の右側もしくは左側の境界において互いに接し、一体化される。従って、左右に隣りあう高閾値セルの閾値調整パターン相互間にデザインルールを満たさない微小なスペースが形成されることはない。

このように、閾値調整パターンの左右の境界とセル枠の左右の境界との間の距離Ｄ１，Ｄ２，Ｄ３，Ｄ４が、配置グリッドの横方向のピッチＰｈ（もしくは、スタンダードセルの単位幅Ｗｕ）の１／２倍である場合のみではなく、ｎ／２倍である場合にも、上下に隣りあう高閾値セルの閾値調整パターン相互間でデザインルール違反が起きる状態を限定して容易に解消することを可能とし、かつ、左右に隣りあう高閾値セルの閾値調整パターン相互間でデザインルール違反が発生することを防止できる。ここで、ｎは０以上の整数である。

この場合、セルライブラリに含まれる複数種の高閾値セルの全てに対して、ｎの値が同一である必要はない。また、個々の高閾値セル毎に、Ｄ１，Ｄ２，Ｄ３，Ｄ４の全てに対してｎの値が同一である必要もない。すなわち、Ｄ１＝Ｐｈ×ｎ１／２（もしくは、Ｄ１＝Ｗｕ×ｎ２／２），Ｄ２＝Ｐｈ×ｎ２／２（もしくは、Ｄ２＝Ｗｕ×ｎ２／２），Ｄ３＝Ｐｈ×ｎ３／２（もしくは、Ｄ３＝Ｗｕ×ｎ３／２），Ｄ４＝Ｐｈ×ｎ４／２（もしくは、Ｄ４＝Ｗｕ×ｎ４／２）と表現した場合に、ｎｉ（ｉ＝１，２，３，４）は、複数種の高閾値セル、および、それぞれのｉに対して異なることができる０以上の整数である。

ｎｉが一定でない場合、閾値調整パターン相互間でデザインルール違反を起こす時の、上下に隣りあう高閾値セル同士の位置関係が一定にならない。しかし、どのような位置関係の場合にデザインルール違反を起こすとしても、図３に示した設計方法の実施は可能である。すなわち、ＳＴ６においてデザインルール違反を起こした位置をデザインルール違反チェックで特定し、その位置に、ＳＴ７において、違反解消パターンの配置を行って、違反の解消を行えばよい。

ただし、ｎ１とｎ２は両方とも偶数であるか、もしくは、両方とも奇数であることが好ましい。ｎ３とｎ４についても、両方とも偶数であるか、もしくは、両方とも奇数であることが好ましい。例えば、ｎ１＝１，ｎ２＝２であった場合、上下に隣りあう高閾値セルの第１の閾値調整パターン同士がコーナーで接することはない。しかし、互いのセル枠をＰｈの幅にわたって接して上下に隣りあう高閾値セルの、第１の閾値調整パターン同士の間には、Ｐｈ×１／２のスペースが形成される。また、互いのセル枠をＰｈ×２の幅にわたって接して上下に隣りあう高閾値セルの第１の閾値調整パターン同士は、Ｐｈ×１／２の幅にわたって接する。上記の１３０ｎｍノード半導体集積回路の例（Ｐｈ＝０．４１μｍ、Ｓｍｉｎ＝Ｗｍｉｎ＝０．３１μｍ）においては、これらの高閾値セルの配置関係の両方においてデザインルール違反が発生する。この結果、違反の解消のために必要な演算処理量が増大する。

なお、Ｐｈ≧Ｓｍｉｎ×２もしくはＰｈ≧Ｗｍｉｎ×２とすることにより、上記の配置関係の少なくとも一方においては、デザインルール違反発生を防止することができる。しかし、このように配置グリッドのピッチを大きくすると、形成される回路ブロックの面積が大きくなる。従って、ＳｍｉｎおよびＷｍｉｎ（通常、第１および第２の閾値調整パターンに対して同一の値に設定されるが、異なる値に設定される場合には、小さい方の値）とＰｈとの関係を、Ｐｈ＜Ｓｍｉｎ×２かつＰｈ＜Ｗｍｉｎ×２とすることによって回路ブロックの面積縮小を可能とするとともに、第１および第２の閾値調整パターンの左右の境界と、セル枠の左右の境界との間の距離に対して、上記の制限（ｎ１とｎ２の両方が偶数もしくは両方が奇数、かつ、ｎ３とｎ４の両方が偶数もしくは両方が奇数）を加え、デザインルール違反が発生する高閾値セル間の配置関係を限定することが好ましい。

また、実際の回路ブロック形成においては、スタンダードセルライブラリに含まれる複数種の高閾値セルから選択された任意の高閾値セルが、上下に隣りあって配置される。従って、スタンダードセルライブラリに含まれる複数種の高閾値セル全体において、ｎ１とｎ２の両方が偶数または両方が奇数であり、かつ、ｎ３とｎ４の両方が偶数または両方が奇数であることが好ましい。

また、ライブラリに含まれる複数種の高閾値セル全体において、ｎ１，ｎ２，ｎ３，ｎ４の全てを偶数、もしくは、全てを奇数とすることも好ましい。この場合、デザインルール違反発生箇所の縦方向の配置グリッドに対する相対的な位置を、第１の閾値調整パターンと第２の閾値調整パターンとで同一にすることができる。これにより、違反の解消をより容易に実施することができる。

さらに、Ｄ１，Ｄ２，Ｄ３，Ｄ４がＰｈのｎ／２倍であることも、本願発明にとって必ずしも必須ではない。ここで、閾値設定パターンの左右の境界とセル枠の左右の境界との距離をＤｉ＝ｄｉ＋Ｐｈ×ｎｉ／２（もしくは、Ｄｉ＝ｄｉ＋Ｗｕ×ｎｉ／２）と表現して考察する。ただし、−Ｐｈ／２＜ｄｉ＜Ｐｈ／２（もしくは、−Ｗｕ／２＜ｄｉ＜Ｗｕ／２）である。

まず、図６に示されたのは、ｎ１＝ｎ２＝１、ｄ１＝ｄ２＝０の場合であり、上下に隣り合って配置された２個の高閾値セル１０の第１の閾値調整パターン２２相互間の距離はＳ１＝Ｐｈ＝Ｗｕである。この距離は、ｄ１，ｄ２のいずれかもしくは両方が０ではない場合、Ｐｈ＋（ｄ１＋ｄ２）＝Ｗｕ＋（ｄ１＋ｄ２）となる。しかし、Ｐｈ＋（ｄ１＋ｄ２）≧Ｓｍｉｎ（もしくは、Ｗｕ＋（ｄ１＋ｄ２）≧Ｓｍｉｎ）の範囲内であれば、第１の閾値調整パターン２２相互間に、Ｓｍｉｎ未満の、デザインルールに違反する微小なスペースが形成されることはない。例えば、前記のようにＰｈ＝Ｗｕ＝０．４１μｍ、Ｓｍｉｎ＝０．３１μｍの場合、（ｄ１＋ｄ２）≧−０．１μｍの範囲が許容される。

第２の閾値調整パターン２４相互間においても同様である。すなわち、Ｐｈ＋（ｄ３＋ｄ４）≧Ｓｍｉｎ（もしくは、Ｗｕ＋（ｄ３＋ｄ４）≧Ｓｍｉｎ）の範囲内であれば、図６に示された関係で第２の閾値調整パターンが隣り合って配置される位置においてもデザインルール違反は発生しない。

次に、図７に示されたのは、ｎ１＝ｎ２＝１、ｄ１＝ｄ２＝０の場合であり、上下に隣り合って配置された２個の高閾値セル１０の第１の閾値調整パターン２２は相互に、Ｗ１＝Ｐｈ＝Ｗｕの幅にわたって接する。この幅は、ｄ１，ｄ２のいずれかもしくは両方が０ではない場合、Ｐｈ−（ｄ１＋ｄ２）＝Ｗｕ−（ｄ１＋ｄ２）となる。しかし、Ｐｈ−（ｄ１＋ｄ２）≧Ｗｍｉｎ（もしくは、Ｗｕ−（ｄ１＋ｄ２）≧Ｗｍｉｎ）の範囲内であれば、第１の閾値調整パターン相互間に、Ｗｍｉｎ未満の、デザインルールに違反する幅の部分が形成されることはない。例えば、前記のようにＰｈ＝Ｗｕ＝０．４１μｍ、Ｗｍｉｎ＝０．３１μｍの場合、（ｄ１＋ｄ２）≦０．１μｍの範囲が許容される。

第２の閾値調整パターン２４についても同様である。すなわち、Ｐｈ−（ｄ３＋ｄ４）≧Ｗｍｉｎ（もしくは、Ｗｕ−（ｄ３＋ｄ４）≧Ｗｍｉｎ）の範囲内であれば、図７に示された関係で第２の閾値調整パターンが隣り合って配置される位置においてもデザインルール違反は発生しない。

さらに、図９に示された位置においては、ｄ１＋ｄ２が０ではない場合、上下に隣りあう高閾値セルの第１の閾値調整パターン２２同士がコーナーで接する状態にはならない。ｄ１＋ｄ２＞０である場合には、第１の閾値調整パターン２２同士が、ｄ１＋ｄ２の幅にわたって接する。一方、ｄ１＋ｄ２＜０である場合には、第１の閾値調整パターン２２相互間にｄ１＋ｄ２の絶対値に等しいスペースが形成される。前記のように、回路ブロックの面積縮小を可能とするためにＳｍｉｎ≦Ｐｈ＜Ｓｍｉｎ×２かつＷｍｉｎ≦Ｐｈ＜Ｗｍｉｎ×２とし、かつ、ｄ１＋ｄ２を図６，７に示された位置においてデザインルール違反を発生しない範囲内とした場合、図９に示された位置においてデザインルール違反が発生する。

しかし、デザインルール違反が発生する位置が限定されていれば、違反解消パターンの配置によって容易に解消することが可能である。第２の閾値調整パターンに関しても同様である。ｄ１＋ｄ２の値によっては、配置すべき違反解消パターンの寸法を調整することが必要になる。しかし、ｄ１＋ｄ２の値が予め分かっていれば、図３のステップＳＴ２において、適切な寸法の違反解消パターンを用意すれば、ステップＳＴ７においては、予め用意した違反解消パターンを配置することのみによって、容易にルール違反の解消を行うことができる。

ただし、スタンダードセルライブラリに含まれる複数種の高閾値セル相互間で、ｄ１，ｄ２，ｄ３，ｄ４の値が異なったのでは、デザインルール違反箇所に形成されるルールを満たさない微小なスペースや幅の寸法が変化する。これでは、図３のステップＳＴ２においてさまざまな寸法のルール違反解消パターンを用意し、ステップＳＴ７においては、複数のルール違反解消パターンの中から適当な寸法のものを選択することが必要になる。このような処理によって演算処理量が増大することを避けるために、ｄ１，ｄ２，ｄ３，ｄ４のそれぞれの値を、セルライブラリに含まれる複数種の高閾値セル全体において同一にすることが好ましい。

また、ｄ１＝ｄ２かつｄ３＝ｄ４とすることも好ましい。この場合、高閾値セルを左右方向に反転して配置することを許す場合にも、デザインルール違反箇所に形成されるルールを満たさない微小なスペースや幅の寸法を一定することができる。これによって、回路ブロック内に複数種の高閾値セルが配置されることによって形成された複数のルール違反発生箇所に、一定の形状および寸法を有する同一の違反解消パターンを配置して、容易に違反解消を行うことができる。

また、ｄ１＋ｄ２＝ｄ３＋ｄ４とすることも好ましい。この場合、第１の閾値調整パターンにおけるデザインルール違反状態（違反箇所に発生する、ルールを満たさない微小なスペースもしくは幅の寸法）と、第２の閾値調整パターンにおけるデザインルール違反状態とが同一になる。このため、第１の閾値調整パターンと第２の閾値調整パターンとのルール違反解消に、同一の形状および寸法の違反解消パターンを利用することができる。

さらに、左右に隣りあう高閾値セルの閾値設定パターン間でデザインルール違反を発生しないために、ｎ１＝ｎ２＝０である場合にはｄ１＋ｄ２≦０とすることが好ましい。ｎ１＝ｎ２＝０である場合にｄ１＋ｄ２＞０とすると、左右に隣りあう高閾値セルの第１の閾値調整パターン間にｄ１＋ｄ２のスペースが形成される。従って、Ｓｍｉｎ≦Ｐｈ＜Ｓｍｉｎ×２かつＷｍｉｎ≦Ｐｈ＜Ｗｍｉｎ×２とし、ｄ１＋ｄ２を図６，７に示された位置においてデザインルール違反が発生しない値とした場合には、デザインルール違反が発生する。同様に、ｎ３＝ｎ４＝０である場合にはｄ３＋ｄ４≦０とすることが好ましい。

以上説明したように、本発明の実施形態セルライブラリに含まれる、閾値調整パターンを有するスタンダードセルにおいては、第１の閾値調整パターンの上側の境界および第２の閾値調整パターン４の下側の境界が、それぞれ、セル枠の上下の境界に重ねられる。そして、閾値調整パターンの左右の境界とセル枠の左右の境界との間の距離が、それぞれ、適切に設定される。

本発明の実施形態の設計方法において、このようなスタンダードセルを配置して回路ブロックを形成したときには、スタンダードセルがある限定された位置関係で配置された場合以外においては、隣りあうスタンダードセルの閾値調整パターン間でのデザインルール違反発生を防止することができる。そして、そのような限定された位置関係で配置された場合において発生するデザインルール違反も、予め用意した違反解消パターンを配置することにより、容易に解消することができる。これにより、時間やコストの増大を招くことなく、閾値の異なるトランジスタを含むセルを任意の箇所に配置した半導体集積回路パターンを設計することができる。

そして、このようにして設計した半導体集積回路パターンを用いることにより、閾値の異なるトランジスタを含むセルを任意の箇所に配置し、動作速度とリーク電流の両方を最適化した半導体集積回路を得ることができる。

上記の説明においては、閾値調整パターンを有するスタンダードセルが高閾値セルであるとした。しかし、逆に、閾値調整パターンを有するスタンダードセルを低閾値セルとすることも可能であることは、前述の通りである。

実際のスタンダードセルにおいては、図１等においては省略された他の層のパターンも配置される。例えば、ゲート２０に入力端子を形成するための配線パターン、ＰＭＯＳトランジスタ４０のドレイン４６とＮＭＯＳトランジスタ５０のドレイン５６とを相互に接続し、インバータの出力端子を形成するための配線パターン、Ｖｄｄ電位およびＧＮＤ電位を供給する電源配線パターン等は、図１には示されていない。また、これらの配線をトランジスタ４０，５０の対応する箇所に接続するためのコンタクトホールパターンも図１には示されていない。さらに、活性層のパターンについては、図１に示した部分に加えて、実際には、ＰＭＯＳトランジスタ４０のソース領域４４にＶｄｄ電位を供給するための部分、および、ＮチャネルＭＯＳトランジスタのソース領域に５４にＧＮＤ電位を供給するための部分が配置される。

Ｖｄｄ電源配線パターンは、セル枠１２の上側の境界１２ａに沿って、ＧＮＤ電源配線パターンは、セル枠１２の下側の境界１２ｂに沿って、セル１０の幅全体にわたって設けられる。図５に示したようにスタンダードセルを配置して回路ブロック７０を形成する際に、左右および上下に配置したセルの電源配線パターンが一体化される。この結果、回路ブロックの左右方向の寸法全体にわたる長さを有するＶｄｄおよびＧＮＤ電源配線が、それぞれのセル列の間の境界に、交互に配置される。すなわち、回路ブロック７０の上下方向に、Ｖｄｄ電源配線とＧＮＤ電源配線とが交互に配置される。

同様に、ＮウエルおよびＰウエルのパターンも、回路ブロック７０を形成する際に一体化される。そして、回路ブロック７０の左右方向の寸法全体にわたる寸法を有するＮウエルおよびＰウエルパターンが、上下方向に交互に配置される。

なお、ＶｄｄおよびＧＮＤ電源配線パターンを第２層もしくはそれよりもさらに上層の金属層に設けることにより、活性層パターンやゲートパターンを、セル枠の上下の境界の近傍にまで延ばすことが可能になる。これによって、トランジスタの駆動能力を増大させることができる。このような場合には、閾値調整パターンについてもセル枠の上下の境界の近傍にまで延ばすことが必要になる。本発明はこのようなレイアウトを有するスタンダードセルに対して特に好適に適用することができる。

図１に例示したスタンダードセル１０においては、第１および第２の閾値調整パターン２２，２４がいずれも長方形の形状を有している。しかしこれは、本発明にとって必ずしも必須のことではない。他の形状を採用することも可能である。この場合、閾値調整パターンの左右の境界が、複数に分割されることがあり得る。

このように閾値調整パターンの左右の境界が複数に分割された場合に、上下に隣りあうスタンダードセルの閾値調整パターン間でデザインルール違反を起こすスタンダードセルの位置関係を限定し、容易に解消することを可能にするためには、閾値調整パターンの上下の境界の、セル枠の上下の境界と重なった部分に接続される部分の左右の境界について、セル枠の左右の境界との距離を適切に定める必要がある。すなわち、スタンダードセルの上側に配置される閾値調整パターンについては、上側の境界の、セル枠の上側の境界に重なった部分に接続される部分の左右の境界について、セル枠の左右の境界との距離を適切に設定する必要がある。スタンダードセルの下側に配置される閾値調整パターンについては、下側の境界の、セル枠の下側の境界に重なった部分に接続される部分の左右の境界について、セル枠の左右の境界との距離を適切に設定する必要がある。

一方、左右に隣りあって配置されるセルの閾値調整パターン間でデザインルール違反を起こさないためには、複数に分かれた左右の境界のそれぞれについて、セル枠の左右の境界との距離を適切に設定する必要がある。

以上、本発明のスタンダードセルライブラリ、半導体集積回路の設計方法、半導体集積回路パターン、および、半導体集積回路について詳細に説明した。しかし、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において、種々の改良や変更を行うことが可能である。

本発明の実施形態のセルライブラリに含まれるスタンダードセルの一例のレイアウト図である。 図１に示したスタンダードセルを配置グリッドに添って配置した状態を示すレイアウト図である。 本発明の半導体集積回路の設計方法の実施形態の一例を示すフロー図である。 本発明のセルライブラリの実施形態の一例の構成を示す概念図である。 本発明の半導体集積回路パターンに含まれる回路ブロックの一例を模式的に示すレイアウト図である。 図５のＡの位置の周囲におけるスタンダードセルの配置を示すレイアウト図である。 図５のＢの位置の周囲におけるスタンダードセルの配置を示すレイアウト図である。 図５のＣの位置の周辺におけるスタンダードセルの配置を示すレイアウト図である。 図８に示したＣの位置に違反解消パターンを配置した状態を示すレイアウト図である。 図５のＣの位置の周辺におけるスタンダードセルの他の配置を示すレイアウト図である。 別の高閾値セルが配置されたレイアウト図である。 従来のスタンダードセルの一例のレイアウト図である。 図１２のスタンダードセルを配列することによって形成した回路ブロックの一部を示すレイアウト図である。

符号の説明

１０，１１０ スタンダードセル
１２，１１２ 枠
１６，１８，１１６，１１８ 活性領域パターン
２０，１２０ ゲートパターン
４０，１４０ ＰＭＯＳトランジスタ
５０，１５０ ＮＭＯＳトランジスタ
２２，１２２ 第１の閾値調整パターン
２４，１２４ 第２の閾値調整パターン
３２ 違反解消パターン
６０ スタンダードセルライブラリ
７０，１７０ 回路ブロック
Ｈ８，Ｈ９，Ｈ１０，Ｈ１２ 高閾値セル
Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１３ 低閾値セル
Ｇｈ，Ｇｖ 配置グリッド

Claims (22)

1. 一定の高さと単位幅Ｗｕの整数倍の幅とを有するセル枠内に複数層のパターンが配置され、該セル枠の上下左右の境界が互いに接するように配置して半導体集積回路を形成するための、複数種のスタンダードセルを含むスタンダードセルライブラリであって、
   前記複数種のスタンダードセルが、
   前記セル枠内の上側に配置された第１導電形トランジスタを形成するためのパターンと、該セル枠内の下側に配置された第２導電形トランジスタを形成するためのパターンと、
   前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記第１導電形トランジスタの閾値を調整する不純物添加を行うための第1の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第２導電形トランジスタの閾値を調整する不純物添加を行うための第２の閾値調整パターンとをそれぞれ有し、
   前記第１の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ１、前記第１の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ２、前記第２の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ３、および、前記第２の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ４が、それぞれＤｉ＝Ｗｕ×ｎｉ／２（ｉ＝１，２，３，４、ｎｉは０以上の整数）である第１の複数種のスタンダードセルを含み、
   前記半導体集積回路のデザインルールで定められた前記第１および第２の閾値調整パターンそれぞれの最小許容幅Ｗｍｉｎ、および、前記第１および第２の閾値調整パターンそれぞれの相互間の最小許容スペースＳｍｉｎに対して、Ｗｕ≧ＷｍｉｎかつＷｕ≧Ｓｍｉｎであり、前記第１の複数種のスタンダードセル全体において、ｎ１とｎ２の両方が偶数または両方が奇数であり、かつ、ｎ３とｎ４の両方が偶数または両方が奇数であることを特徴とするスタンダードセルライブラリ。
2. 一定の高さと単位幅Ｗｕの整数倍の幅とを有するセル枠内に複数層のパターンが配置され、該セル枠の上下左右の境界が互いに接するように配置して半導体集積回路を形成するための、複数種のスタンダードセルを含むスタンダードセルライブラリであって、
   前記複数種のスタンダードセルが、
   前記セル枠内の上側に配置された第１導電形トランジスタを形成するためのパターンと、該セル枠内の下側に配置された第２導電形トランジスタを形成するためのパターンと、
   前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記第１導電形トランジスタの閾値を調整する不純物添加を行うための第1の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第２導電形トランジスタの閾値を調整する不純物添加を行うための第２の閾値調整パターンとをそれぞれ有し、
   前記第１の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ１、前記第１の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ２、前記第２の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ３、および、前記第２の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ４が、それぞれＤｉ＝ｄｉ＋Ｗｕ×ｎｉ／２（ｉ＝１，２，３，４、−Ｗｕ／２＜ｄｉ＜Ｗｕ／２、ｎｉは０以上の整数）である第１の複数種のスタンダードセルを含み、
   前記半導体集積回路のデザインルールで定められた前記第１および第２の閾値調整パターンそれぞれの最小許容幅Ｗｍｉｎ、および、前記第１および第２の閾値調整パターンそれぞれの相互間の最小許容スペースＳｍｉｎに対して、Ｗｕ≧ＷｍｉｎかつＷｕ≧Ｓｍｉｎであり、前記第１の複数種のスタンダードセル全体においてｎ１とｎ２の両方が偶数または両方が奇数であり、かつ、ｎ３とｎ４の両方が偶数または両方が奇数であり、
   ｄ１，ｄ２，ｄ３，ｄ４のそれぞれの値は前記第１の複数種のスタンダードセル全体において同一であり、Ｗｕ＋（ｄ１＋ｄ２）≧ＳｍｉｎかつＷｕ−（ｄ１＋ｄ２）≧Ｗｍｉｎであり、Ｗｕ＋（ｄ３＋ｄ４）≧ＳｍｉｎかつＷｕ−（ｄ３＋ｄ４）≧Ｗｍｉｎであり、さらに、ｎ１＝ｎ２＝０の場合にはｄ１＋ｄ２≦０であり、ｎ３＝ｎ４＝０の場合にはｄ３＋ｄ４≦０であることを特徴とするスタンダードセルライブラリ。
3. ｄ１＝ｄ２であり、かつ、ｄ３＝ｄ４であることを特徴とする請求項２記載のスタンダードセルライブラリ。
4. ｄ１＋ｄ２＝ｄ３＋ｄ４であることを特徴とする請求項２または３に記載のスタンダードセルライブラリ。
5. 前記第１の複数種のスタンダードセル全体においてｎ１，ｎ２，ｎ３，ｎ４の全てが偶数であるか、もしくは、ｎ１，ｎ２，ｎ３，ｎ４の全てが奇数であることを特徴とする請求項１ないし４のいずれかに記載のスタンダードセルライブラリ。
6. Ｗｕ＜Ｗｍｉｎ×２かつＷｕ＜Ｓｍｉｎ×２であることを特徴とする請求項１ないし５のいずれかに記載のスタンダードセルライブラリ。
7. 共通の高さと単位幅Ｗｕの整数倍の幅を有するセル枠内に複数層のパターンが配置された複数種のスタンダードセルを含むスタンダードセルライブラリを用意し、前記複数種のスタンダードセルの少なくとも一部を選択し、配置グリッドに沿って、前記セル枠の上下左右の境界を互いに接して、縦方向には交互に反転しながら配置して回路ブロックを形成する工程を含む半導体集積回路の設計方法であって、
   前記配置グリッドの横方向のピッチがＰｈであり、
   前記複数種のスタンダードセルが、
   前記セル枠内の上側に配置された第１導電形トランジスタを形成するためのパターンと、前記セル枠内の下側に配置された第２導電形トランジスタを形成するためのパターンと、
   前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記第１導電形トランジスタの閾値を調整する不純物添加を行うための第１の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第２導電形トランジスタの閾値を調整する不純物添加を行うための第２の閾値調整パターンとをそれぞれ有し、
   前記第１の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ１、前記第１の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ２、前記第２の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ３、および、前記第２の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ４が、それぞれＤｉ＝Ｐｈ×ｎｉ／２（ｉ＝１，２，３，４、ｎｉは０以上の整数）である第１の複数種のスタンダードセルを含み、
   前記半導体集積回路のデザインルールで定められた前記第１および第２の閾値調整パターンそれぞれの最小許容幅Ｗｍｉｎ、および、前記第１および第２の閾値調整パターンそれぞれの相互間の最小許容スペースＳｍｉｎに対して、Ｐｈ≧ＷｍｉｎかつＰｈ≧Ｓｍｉｎであり、前記第１の複数種のスタンダードセル全体において、ｎ１とｎ２の両方が偶数または両方が奇数であり、かつ、ｎ３とｎ４の両方が偶数または両方が奇数であることを特徴とする半導体集積回路の設計方法。
8. 共通の高さと単位幅Ｗｕの整数倍の幅を有するセル枠内に複数層のパターンが配置された複数種のスタンダードセルを含むスタンダードセルライブラリを用意し、前記複数種のスタンダードセルの少なくとも一部を選択し、配置グリッドに沿って、前記セル枠の上下左右の境界を互いに接して、縦方向には交互に反転しながら配置して回路ブロックを形成する工程を含む半導体集積回路の設計方法であって、
   前記配置グリッドの横方向のピッチがＰｈであり、
   前記複数種のスタンダードセルが、
   前記セル枠内の上側に配置された第１導電形トランジスタを形成するためのパターンと、前記セル枠内の下側に配置された第２導電形トランジスタを形成するためのパターンと、
   前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記前記第１導電形トランジスタの閾値を調整する不純物添加を行うための第１の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第２導電形トランジスタの閾値を調整する不純物添加を行うための第２の閾値調整パターンとをそれぞれ有し、
   前記第１の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ１、前記第１の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ２、前記第２の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ３、および、前記第２の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ４が、それぞれＤｉ＝ｄｉ＋Ｐｈ×ｎｉ／２（ｉ＝１，２，３，４、−Ｐｈ／２＜ｄｉ＜Ｐｈ／２、ｎｉは０以上の整数）である第１の複数種のスタンダードセルを含み、
   前記半導体集積回路のデザインルールで定められた前記第１および第２の閾値調整パターンそれぞれの最小許容幅Ｗｍｉｎ、および、前記第１および第２の閾値調整パターンそれぞれの相互間の最小許容スペースＳｍｉｎに対して、Ｐｈ≧ＷｍｉｎかつＰｈ≧Ｓｍｉｎであり、前記第１の複数種のスタンダードセル全体において、ｎ１とｎ２の両方が偶数または両方が奇数であり、かつ、ｎ３とｎ４の両方が偶数または両方が奇数であり、
   ｄ１，ｄ２，ｄ３，ｄ４のそれぞれの値は前記第１の複数種のスタンダードセル全体において同一であり、Ｐｈ＋（ｄ１＋ｄ２）≧ＳｍｉｎかつＰｈ−（ｄ１＋ｄ２）≧Ｗｍｉｎであり、Ｐｈ＋（ｄ３＋ｄ４）≧ＳｍｉｎかつＰｈ−（ｄ３＋ｄ４）≧Ｗｍｉｎであり、さらに、ｎ１＝ｎ２＝０の場合にはｄ１＋ｄ２≦０であり、ｎ３＝ｎ４＝０の場合にはｄ３＋ｄ４≦０であることを特徴とする半導体集積回路の設計方法。
9. ｄ１＝ｄ２であり、かつ、ｄ３＝ｄ４であることを特徴とする請求項８記載の半導体集積回路の設計方法。
10. ｄ１＋ｄ２＝ｄ３＋ｄ４であることを特徴とする請求項８または９に記載の半導体集積回路の設計方法。
11. 前記第１の複数種のスタンダードセル全体においてｎ１，ｎ２，ｎ３，ｎ４の全てが偶数であるか、もしくは、ｎ１，ｎ２，ｎ３，ｎ４の全てが奇数であることを特徴とする請求項７ないし１０のいずれかに記載の半導体集積回路の設計方法。
12. 前記形成した回路ブロック内の前記第１および第２それぞれの閾値調整パターンについて、前記デザインルールに対する違反チェックを行う工程と、
    前記違反チェックによって違反が検出された違反発生箇所に、予め用意された違反解消パターンを配置することによって、該違反の解消を行う工程とをさらに含むことを特徴とする請求項７ないし１１のいずれかに記載の半導体集積回路の設計方法。
13. Ｐｈ＜Ｗｍｉｎ×２かつＰｈ＜Ｓｍｉｎ×２であることを特徴とする請求項７ないし１２のいずれかに記載の半導体集積回路の設計方法。
14. Ｗｕ＝Ｐｈであることを特徴とする請求項７ないし１３のいずれかに記載の半導体集積回路の設計方法。
15. 共通の高さと単位幅Ｗｕの整数倍の幅を有するセル枠内に複数層のパターンが配置された複数種のスタンダードセルを、配置グリッドに沿って、該セル枠の上下左右の境界を互いに接して、縦方向には交互に反転しながら配置した回路ブロックを含む半導体集積回路のパターンであって、
    前記配置グリッドの横方向のピッチがＰｈであり、
    前記複数種のスタンダードセルが、
    前記セル枠内の上側に配置された第１導電形トランジスタを形成するためのパターンと、前記セル枠内の下側に配置された第２導電形トランジスタを形成するためのパターンと、
    前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記第１導電形トランジスタの閾値を調整する不純物添加を行うための第１の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第２導電形トランジスタの閾値を調整する不純物添加を行うための第２の閾値調整パターンとをそれぞれ有し、
    前記第１の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ１、前記第１の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ２、前記第２の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ３、および、前記第２の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ４が、それぞれＤｉ＝Ｐｈ×ｎｉ／２（ｉ＝１，２，３，４、ｎｉは０以上の整数）である第１の複数種のスタンダードセルを含み、
    前記半導体集積回路のデザインルールで定められた前記第１および第２の閾値調整パターンそれぞれの最小許容幅Ｗｍｉｎ、および、前記第１および第２の閾値調整パターンそれぞれの相互間の最小許容スペースＳｍｉｎに対して、Ｐｈ≧ＷｍｉｎかつＰｈ≧Ｓｍｉｎであり、前記第１の複数種のスタンダードセル全体において、ｎ１とｎ２の両方が偶数または両方が奇数であり、かつ、ｎ３とｎ４の両方が偶数または両方が奇数であることを特徴とする半導体集積回路パターン。
16. 共通の高さと単位幅Ｗｕの整数倍の幅を有するセル枠内に複数層のパターンが配置された複数種のスタンダードセルを、配置グリッドに沿って、該セル枠の上下左右の境界を互いに接して、縦方向には交互に反転しながら配置した回路ブロックを含む半導体集積回路のパターンであって、
    前記配置グリッドの横方向のピッチがＰｈであり、
    前記複数種のスタンダードセルが、
    前記セル枠内の上側に配置された第１導電形トランジスタを形成するためのパターンと、前記セル枠内の下側に配置された第２導電形トランジスタを形成するためのパターンと、
    前記セル枠の上側の境界と重なる上側の境界と左右の境界とを有し、前記第１導電形トランジスタの閾値を調整する不純物添加を行うための第１の閾値調整パターンと、前記セル枠の下側の境界と重なる下側の境界と左右の境界とを有し、前記第２導電形トランジスタの閾値を調整する不純物添加を行うための第２の閾値調整パターンとをそれぞれ有し、
    前記第１の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ１、前記第１の閾値調整パターンの右側の境界と前記セル枠の右側の境界との間の距離Ｄ２、前記第２の閾値調整パターンの左側の境界と前記セル枠の左側の境界との間の距離Ｄ３、および、前記第２の閾値調整パターンの右側の境界と前記セル枠の右側との境界との間の距離Ｄ４が、それぞれＤｉ＝ｄｉ＋Ｐｈ×ｎｉ／２（ｉ＝１，２，３，４、−Ｐｈ／２＜ｄｉ＜Ｐｈ／２、ｎｉは０以上の整数）である第１の複数種のスタンダードセルを含み、
    前記半導体集積回路のデザインルールで定められた前記第１および第２の閾値調整パターンそれぞれの最小許容幅Ｗｍｉｎ、および、前記第１および第２の閾値調整パターンそれぞれの相互間の最小許容スペースＳｍｉｎに対して、Ｐｈ≧ＷｍｉｎかつＰｈ≧Ｓｍｉｎであり、前記第１の複数種のスタンダードセル全体において、ｎ１とｎ２の両方が偶数または両方が奇数であり、かつ、ｎ３とｎ４の両方が偶数または両方が奇数であり、
    ｄ１，ｄ２，ｄ３，ｄ４のそれぞれの値は前記第１の複数種のスタンダードセル全体において同一であり、Ｐｈ＋（ｄ１＋ｄ２）≧ＳｍｉｎかつＰｈ−（ｄ１＋ｄ２）≧Ｗｍｉｎであり、Ｐｈ＋（ｄ３＋ｄ４）≧ＳｍｉｎかつＰｈ−（ｄ３＋ｄ４）≧Ｗｍｉｎであり、さらに、ｎ１＝ｎ２＝０の場合にはｄ１＋ｄ２≦０であり、ｎ３＝ｎ４＝０の場合にはｄ３＋ｄ４≦０であることを特徴とする半導体集積回路パターン。
17. ｄ１＝ｄ２であり、かつ、ｄ３＝ｄ４であることを特徴とする請求項１６記載の半導体集積回路パターン。
18. ｄ１＋ｄ２＝ｄ３＋ｄ４であることを特徴とする請求項１６または１７に記載の半導体集積回路パターン。
19. 前記第１の複数種のスタンダードセル全体においてｎ１，ｎ２，ｎ３，ｎ４の全てが偶数であるか、もしくは、ｎ１，ｎ２，ｎ３，ｎ４の全てが奇数であることを特徴とする請求項１５ないし１８のいずれかに記載の半導体集積回路パターン。
20. 前記回路ブロック内に前記第１の複数種のスタンダードセルが配置されることによって配置された前記第１および第２それぞれの閾値調整パターンの、前記デザインルールに対する違反を起こした複数の違反発生箇所に同一の違反解消パターンが配置されて、該違反が解消されていることを特徴とする請求項１５ないし１９のいずれかに記載の半導体集積回路パターン。
21. Ｐｈ＜Ｗｍｉｎ×２かつＰｈ＜Ｓｍｉｎ×２であることを特徴とする請求項１５ないし２０のいずれかに記載の半導体集積回路パターン。
22. 前記請求項１５ないし２１のいずれかに記載の半導体集積回路パターンを半導体基板上に形成した半導体集積回路。

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