JP4375077B2 - Semiconductor protection device - Google Patents

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Description

本発明は、ＩＣに組み込まれた内部回路をサージ電圧から保護する半導体保護装置に関する。   The present invention relates to a semiconductor protection device for protecting an internal circuit incorporated in an IC from a surge voltage.

〔従来の技術〕
従来より、ＩＣに組み込まれた内部回路をサージ電圧から保護するために、この内部回路にサージ保護回路を並列に接続し、さらに内部回路およびサージ保護回路にコンデンサ素子を並列に接続する技術が公知である。この技術では、サージ電圧を、サージ保護回路によりクランプするとともに、コンデンサ素子により一時的に吸収する。このため、例えば、サージ電圧の立ち上がりが急激な場合のように、サージ保護回路によるクランプに遅れが発生しやすい場合にも、確実にサージ電圧から内部回路を保護することができる。 [Conventional technology]
Conventionally, in order to protect an internal circuit incorporated in an IC from a surge voltage, a technique of connecting a surge protection circuit in parallel to the internal circuit and further connecting a capacitor element in parallel to the internal circuit and the surge protection circuit is known. It is. In this technique, a surge voltage is clamped by a surge protection circuit and temporarily absorbed by a capacitor element. For this reason, for example, even when a surge is likely to be delayed due to a surge voltage rising suddenly, the internal circuit can be reliably protected from the surge voltage.

この技術の具体例として、例えば、サージ電圧をダイオードによりクランプするサージ保護回路と、この保護回路に並列に接続されたコンデンサ素子とを備えた半導体保護装置が公知である（例えば、特許文献１参照）。この半導体保護装置では、ダイオードの内部抵抗や、このダイオードに直列に接続される抵抗素子のために、クランプ電圧が高くなる。このため、コンデンサ素子が２つ直列に配置され、サージ電圧がクランプ電圧に到達するまでの間、内部回路にかかるサージ電圧が低減されるように構成されている。   As a specific example of this technology, for example, a semiconductor protection device including a surge protection circuit that clamps a surge voltage with a diode and a capacitor element connected in parallel to the protection circuit is known (for example, see Patent Document 1). ). In this semiconductor protection device, the clamp voltage becomes high due to the internal resistance of the diode and the resistance element connected in series with the diode. For this reason, two capacitor elements are arranged in series, and the surge voltage applied to the internal circuit is reduced until the surge voltage reaches the clamp voltage.

しかし、２つのコンデンサ素子を組み込む場合、製造コストやインピーダンスなどの問題から位置、極板面積などが制限されるため、設計が困難である。また、ダイオードの内部抵抗自体を低減するためにダイオードのｐｎ接合面を大きくすることも考えられる。しかし通常のＩＣ製造方法によると、ｐｎ接合面で均等に電流が流れるようにダイオードを構成することは極めて困難である。このため、ｐｎ接合面の拡大によりダイオードの内部抵抗を低減しようとすると製造コストが極めて高くなる。   However, when two capacitor elements are incorporated, the position, the area of the electrode plate, and the like are limited due to problems such as manufacturing cost and impedance, which makes design difficult. It is also conceivable to increase the pn junction surface of the diode in order to reduce the internal resistance of the diode itself. However, according to a normal IC manufacturing method, it is extremely difficult to configure the diode so that current flows evenly at the pn junction surface. For this reason, if it is attempted to reduce the internal resistance of the diode by expanding the pn junction surface, the manufacturing cost becomes extremely high.

そこで、ダイオードよりも内部抵抗を小さくできる二重拡散型ＭＯＳ（ＤＭＯＳ）トランジスタにより、サージ電圧をクランプするサージ保護回路が考えられている。ＤＭＯＳトランジスタは、多数のＤＭＯＳセルから構成され、いずれかのＤＭＯＳセルが作動することによりクランプ作用を行う。これにより、１つのＤＭＯＳセルの温度がクランプ作用により上昇し内部抵抗が増加して、このＤＭＯＳセルが作動状態でなくなっても、他の温度の低いＤＭＯＳセルが作動することができる。このため、クランプ電圧は上昇することなくクランプ作用を安定して行うことができる。   In view of this, a surge protection circuit for clamping a surge voltage by a double diffusion MOS (DMOS) transistor capable of making the internal resistance smaller than that of a diode has been considered. The DMOS transistor is composed of a large number of DMOS cells, and performs a clamping action when any of the DMOS cells operates. As a result, even if the temperature of one DMOS cell rises due to the clamping action and the internal resistance increases, and this DMOS cell becomes inoperative, another DMOS cell having a lower temperature can be operated. For this reason, it is possible to stably perform the clamping action without increasing the clamping voltage.

〔従来技術の不具合〕
しかし、ＤＭＯＳトランジスタを用いても、以下のような不具合により、内部回路を保護しきれない場合がある。すなわち、サージ保護回路、コンデンサ素子およびこれらを接続する配線は１つの閉回路を形成している。この閉回路は、コンデンサ素子の容量およびその他の容量を容量成分Ｃとし、配線のインダクタンスをインダクタンス成分ＬとするＬＣ回路をなす。ここで、その他の容量とは、例えば、サージ保護回路と内部回路とが同じＩＣに組み込まれることにより、ＩＣとＩＣ外部の配線との接合部など各種の接合部に形成される容量である。また、配線のインダクタンスとは、プリント基板に形成された導体パターン、導体パターンとＩＣとを接続するためのリードフレームおよびリードフレームとＩＣとを接続するボンディングワイヤなどのインダクタンスである。 [Problems with conventional technology]
However, even if a DMOS transistor is used, the internal circuit may not be protected due to the following problems. That is, the surge protection circuit, the capacitor element, and the wiring connecting them form one closed circuit. This closed circuit forms an LC circuit in which the capacitance of the capacitor element and other capacitance are the capacitance component C and the inductance of the wiring is the inductance component L. Here, the other capacitance is a capacitance formed at various junctions such as a junction between the IC and a wiring outside the IC, for example, by incorporating the surge protection circuit and the internal circuit into the same IC. The wiring inductance is an inductance such as a conductor pattern formed on a printed circuit board, a lead frame for connecting the conductor pattern and the IC, and a bonding wire for connecting the lead frame and the IC.

このため、サージ電圧の周波数がＬＣ回路の共振周波数ｆ０と一致すると、サージ電圧の値が過大になり、ＤＭＯＳトランジスタを用いてもサージ電圧をクランプしきれなくなる虞がある。
特開平８−１８６２３０号公報 For this reason, if the frequency of the surge voltage coincides with the resonance frequency f0 of the LC circuit, the value of the surge voltage becomes excessive, and the surge voltage may not be clamped even if a DMOS transistor is used.
JP-A-8-186230

本発明は、上記の問題点を解決するためになされたものであり、その目的は、サージ保護回路とコンデンサ素子との間に形成されるＬＣ回路でサージ電圧が共振により過大になる虞を低減できる半導体保護装置を提供することにある。   The present invention has been made to solve the above problems, and its purpose is to reduce the possibility of surge voltage becoming excessive due to resonance in an LC circuit formed between a surge protection circuit and a capacitor element. An object of the present invention is to provide a semiconductor protection device that can be used.

〔請求項１の手段〕
請求項１に記載の半導体保護装置は、ＤＭＯＳトランジスタによりサージ電圧をクランプするサージ保護回路、およびこのサージ保護回路に並列に接続されたコンデンサ素子を備える。
また、サージ保護回路は、ＤＭＯＳトランジスタのゲート端子とドレイン端子との間に配されるツェナーダイオード群、およびＤＭＯＳトランジスタのゲート端子とソース端子との間に配される２つのツェナーダイオードを有し、ツェナーダイオード群は、複数のツェナーダイオードから構成され、この複数のツェナーダイオードは、全て、ドレイン端子に正電圧が印加されたときに逆方向バイアスがかかるように直列に接続され、２つのツェナーダイオードは、ソース端子に正電圧が印加されたときに逆方向バイアスがかかるように、かつ、ゲート端子に正電圧が印加されたときに逆方向バイアスがかかるように、互いに逆方向に直列に接続されている。
また、コンデンサ素子は、ＩＣの外部で内部回路およびサージ保護回路への入力端子となるリードフレームと、ＩＣの外部で内部回路およびサージ保護回路のグランド端子となるリードフレームとの間に搭載されている。
そして、サージ保護回路およびコンデンサ素子は、樹脂でモールドされている。
これによれば、サージ保護回路とコンデンサ素子とは、ＩＣ封止用の樹脂でモールドできる程度に近づけて配置される。このため、サージ保護回路とコンデンサ素子とを接続する配線を短くすることができるので、サージ保護回路とコンデンサ素子との間に形成されるＬＣ回路（以下、ＬＣ等価回路と呼ぶ）のインダクタンス成分Ｌを小さくすることができる。この結果、ＬＣ等価回路の共振周波数ｆ０を高周波数に固定することができるので、サージ電圧が共振により過大になる虞を低減することができる。 [Means of Claim 1]
The semiconductor protection device according to claim 1, Ru includes surge protection circuit for clamping the surge voltage by the DMOS transistor, and a capacitor element connected in parallel with the surge protection circuit.
The surge protection circuit includes a Zener diode group disposed between the gate terminal and the drain terminal of the DMOS transistor, and two Zener diodes disposed between the gate terminal and the source terminal of the DMOS transistor, The Zener diode group is composed of a plurality of Zener diodes, and all the Zener diodes are connected in series so that a reverse bias is applied when a positive voltage is applied to the drain terminal, and the two Zener diodes are Are connected in series in opposite directions so that a reverse bias is applied when a positive voltage is applied to the source terminal and a reverse bias is applied when a positive voltage is applied to the gate terminal. Yes.
The capacitor element is mounted between a lead frame that is an input terminal to the internal circuit and the surge protection circuit outside the IC and a lead frame that is the ground terminal of the internal circuit and the surge protection circuit outside the IC. Yes.
The surge protection circuit and the capacitor element are molded with resin.
According to this, the surge protection circuit and the capacitor element are arranged as close as possible to be molded with the resin for IC sealing. For this reason, since the wiring connecting the surge protection circuit and the capacitor element can be shortened, the inductance component L of the LC circuit (hereinafter referred to as an LC equivalent circuit) formed between the surge protection circuit and the capacitor element. Can be reduced. As a result, since the resonance frequency f0 of the LC equivalent circuit can be fixed at a high frequency, the possibility that the surge voltage becomes excessive due to resonance can be reduced.

〔請求項２の手段〕
請求項２に記載のボンディングワイヤは、アルミニウムからなる。
パッドおよびその他の配線には、低融点で扱いやすく、かつ安価なアルミニウムが一般的に用いられる。このため、ボンディングワイヤにアルミニウム以外の金属材料（例えば、金）を用いると、異種金属同士の接合に伴う強度劣化が生じる虞がある。アルミニウムからなるボンディングワイヤを用いれば、異種金属同士の接合に伴う強度劣化が生じる虞がなくなる。 [Means of claim 2 ]
The bonding wire according to claim 2 is made of aluminum.
For the pad and other wiring, aluminum which is easy to handle with a low melting point and is inexpensive is generally used. For this reason, if a metal material (for example, gold) other than aluminum is used for the bonding wire, there is a possibility that strength deterioration may occur due to the bonding of different metals. If a bonding wire made of aluminum is used, there is no risk of deterioration in strength due to the bonding of dissimilar metals.

〔請求項３の手段〕
請求項３に記載のコンデンサ素子の誘電膜は、シリコン基板上に形成されたシリコン酸化膜と、このシリコン酸化膜よりも上部に形成されたシリコン窒化膜とを含む多層構造である。
シリコン窒化膜は、シリコン酸化膜よりも緻密で膜欠陥密度が低い。このため、誘電膜の一部をシリコン窒化膜とすることにより、コンデンサ素子の信頼性を向上させることができる。なお、シリコン基板との膜接着性はシリコン酸化膜の方がシリコン窒化膜よりも良好である。このため、シリコン基板上にシリコン酸化膜を形成し、このシリコン酸化膜よりも上部にシリコン窒化膜を形成することにより、コンデンサ素子の安定性を向上させることができる。 [Means of claim 3 ]
The dielectric film of the capacitor element according to claim 3 has a multilayer structure including a silicon oxide film formed on a silicon substrate and a silicon nitride film formed above the silicon oxide film.
The silicon nitride film is denser and has a lower film defect density than the silicon oxide film. For this reason, the reliability of the capacitor element can be improved by using part of the dielectric film as a silicon nitride film. Note that the silicon oxide film has better film adhesion to the silicon substrate than the silicon nitride film. Therefore, the stability of the capacitor element can be improved by forming a silicon oxide film on the silicon substrate and forming a silicon nitride film above the silicon oxide film.

〔請求項４の手段〕
請求項４に記載のコンデンサ素子の正極端は、誘電膜よりも上部に形成された多結晶シリコン膜である。
コンデンサ素子の正極端は、パッドを構成する金属膜に接合されるため、金属膜との膜接着性が良好な素材が好ましい。ここで、多結晶シリコン膜は、誘電膜を構成するシリコン酸化膜やシリコン窒化膜よりも、金属膜との膜接着性が良好である。このため、コンデンサ素子の正極端を多結晶シリコン膜にすれば、金属膜とコンデンサ素子の正極端との膜分離などの虞が低減される。 [Means of claim 4 ]
The positive electrode end of the capacitor element according to claim 4 is a polycrystalline silicon film formed above the dielectric film.
Since the positive electrode end of the capacitor element is bonded to the metal film constituting the pad, a material having good film adhesion with the metal film is preferable. Here, the polycrystalline silicon film has better film adhesion to the metal film than the silicon oxide film or silicon nitride film constituting the dielectric film. For this reason, if the positive electrode end of the capacitor element is a polycrystalline silicon film, the possibility of film separation between the metal film and the positive electrode end of the capacitor element is reduced.

〔請求項５の手段〕
請求項５に記載のコンデンサ素子の負極端はシリコン基板である。 [Means of claim 5 ]
The negative electrode end of the capacitor element according to claim 5 is a silicon substrate.

最良の形態１の半導体保護装置は、ＩＣに組み込まれた内部回路をサージ電圧から保護する装置であって、内部回路に並列に接続され、二重拡散型ＭＯＳトランジスタによりサージ電圧をクランプするサージ保護回路と、内部回路およびサージ保護回路に並列に接続されたコンデンサ素子とを備える。
また、サージ保護回路は、ＤＭＯＳトランジスタのゲート端子とドレイン端子との間に配されるツェナーダイオード群、およびＤＭＯＳトランジスタのゲート端子とソース端子との間に配される２つのツェナーダイオードを有し、ツェナーダイオード群は、複数のツェナーダイオードから構成され、この複数のツェナーダイオードは、全て、ドレイン端子に正電圧が印加されたときに逆方向バイアスがかかるように直列に接続され、２つのツェナーダイオードは、ソース端子に正電圧が印加されたときに逆方向バイアスがかかるように、かつ、ゲート端子に正電圧が印加されたときに逆方向バイアスがかかるように、互いに逆方向に直列に接続されている。
また、コンデンサ素子は、ＩＣの外部で内部回路およびサージ保護回路への入力端子となるリードフレームと、ＩＣの外部で内部回路およびサージ保護回路のグランド端子となるリードフレームとの間に搭載されている。
そして、サージ保護回路およびコンデンサ素子は、樹脂でモールドされている。 The semiconductor protection device of the best mode 1 is a device that protects an internal circuit incorporated in an IC from a surge voltage, and is connected in parallel to the internal circuit, and surge protection that clamps the surge voltage by a double diffusion type MOS transistor. a circuit, Ru and a capacitor element connected in parallel to the internal circuit and the surge protection circuit.
The surge protection circuit includes a Zener diode group disposed between the gate terminal and the drain terminal of the DMOS transistor, and two Zener diodes disposed between the gate terminal and the source terminal of the DMOS transistor, The Zener diode group is composed of a plurality of Zener diodes, and all the Zener diodes are connected in series so that a reverse bias is applied when a positive voltage is applied to the drain terminal, and the two Zener diodes are Are connected in series in opposite directions so that a reverse bias is applied when a positive voltage is applied to the source terminal and a reverse bias is applied when a positive voltage is applied to the gate terminal. Yes.
The capacitor element is mounted between a lead frame that is an input terminal to the internal circuit and the surge protection circuit outside the IC and a lead frame that is the ground terminal of the internal circuit and the surge protection circuit outside the IC. Yes.
The surge protection circuit and the capacitor element are molded with resin.

コンデンサ素子は、サージ保護回路とともにＩＣに組み込まれ、ボンディングワイヤが接続されるパッドの下に形成されている。また、ボンディングワイヤは、アルミニウムからなる。コンデンサ素子の誘電膜は、シリコン基板上に形成されたシリコン酸化膜と、シリコン酸化膜よりも上部に形成されたシリコン窒化膜とを含む多層構造である。また、コンデンサ素子の正極端は誘電膜よりも上部に形成された多結晶シリコン膜であり、負極端はシリコン基板である。   The capacitor element is incorporated in the IC together with the surge protection circuit, and is formed under the pad to which the bonding wire is connected. The bonding wire is made of aluminum. The dielectric film of the capacitor element has a multilayer structure including a silicon oxide film formed on a silicon substrate and a silicon nitride film formed above the silicon oxide film. The positive end of the capacitor element is a polycrystalline silicon film formed above the dielectric film, and the negative end is a silicon substrate.

〔参考例の構成〕
参考例の半導体保護装置１の構成を図１および図２を用いて説明する。
半導体保護装置１は、ＩＣ３に組み込まれた内部回路５をサージ電圧から保護する装置である。半導体保護装置１は、サージ電圧をクランプするサージ保護回路７と、サージ保護回路７がクランプ作用を行う前に一時的にサージ電圧を吸収するコンデンサ素子９とを備える。サージ保護回路７およびコンデンサ素子９は、内部回路５とともにＩＣ３に組み込まれている。そして、ＩＣ３は、ＩＣ封止用の樹脂１１によりモールドされている。 [Configuration of Reference Example ]
A configuration of the semiconductor protection device 1 of the reference example will be described with reference to FIGS. 1 and 2.
The semiconductor protection device 1 is a device that protects the internal circuit 5 incorporated in the IC 3 from a surge voltage. The semiconductor protection device 1 includes a surge protection circuit 7 that clamps a surge voltage, and a capacitor element 9 that temporarily absorbs the surge voltage before the surge protection circuit 7 performs a clamping action. The surge protection circuit 7 and the capacitor element 9 are incorporated in the IC 3 together with the internal circuit 5. The IC 3 is molded with an IC sealing resin 11.

サージ保護回路７は、所定のクランプ電圧以上のサージ電圧がかかると作動するＤＭＯＳトランジスタ１３、クランプ電圧の値を定めるツェナーダイオード群１５などにより構成されている。また、サージ保護回路７は、内部回路５よりもパッド１７の側で、内部回路５に並列に接続されている。   The surge protection circuit 7 includes a DMOS transistor 13 that operates when a surge voltage higher than a predetermined clamp voltage is applied, a Zener diode group 15 that determines the value of the clamp voltage, and the like. The surge protection circuit 7 is connected in parallel to the internal circuit 5 on the pad 17 side of the internal circuit 5.

パッド１７には、アルミニウムからなるボンディングワイヤ１９の一端がボンディングされる。また、ボンディングワイヤ１９の他端は、リードフレーム２１にボンディングされる。リードフレーム２１には、プリント基板（図示せず）に形成された導体パターン（図示せず）が接続されている。これにより、内部回路５、サージ保護回路７およびコンデンサ素子９は、パッド１７、ボンディングワイヤ１９、リードフレーム２１および導体パターンを介して、ＩＣ３の外部の電気素子（図示せず）と接続される。また、グランド用パッド２３も、パッド１７と同様にボンディングワイヤ１９を介してリードフレーム２１と接続される。なお、ボンディングワイヤ１９も、樹脂１１によりモールドされ、パッド１７、グランド用パッド２３とボンディングワイヤ１９とのボンディング部、およびリードフレーム２１とボンディングワイヤ１９とのボンディング部が封止されている。   One end of a bonding wire 19 made of aluminum is bonded to the pad 17. The other end of the bonding wire 19 is bonded to the lead frame 21. A conductor pattern (not shown) formed on a printed circuit board (not shown) is connected to the lead frame 21. As a result, the internal circuit 5, the surge protection circuit 7 and the capacitor element 9 are connected to an electric element (not shown) outside the IC 3 via the pad 17, the bonding wire 19, the lead frame 21 and the conductor pattern. Similarly to the pad 17, the ground pad 23 is also connected to the lead frame 21 via the bonding wire 19. The bonding wire 19 is also molded with the resin 11, and the bonding portion between the pad 17, the ground pad 23 and the bonding wire 19, and the bonding portion between the lead frame 21 and the bonding wire 19 are sealed.

ＤＭＯＳトランジスタ１３は、ツェナーダイオード群１５が降伏してゲート端子２５の電位が上昇し、ドレイン端子２７からソース端子２９へ電流が流れることにより作動する。すなわち、パッド１７を介して、ツェナーダイオード群１５により定められるクランプ電圧よりも大きいサージ電圧がドレイン端子２７とゲート端子２５との間にかかると、ツェナーダイオード群１５が降伏してゲート端子２５の電位が上昇する。これにより、ドレイン端子２７からソース端子２９へサージ電圧の印加に伴う電流が流れる。このようにクランプ作用が行われることにより、サージ電圧がパッド１７からグランド用パッド２３に逃される。   The DMOS transistor 13 operates when the Zener diode group 15 breaks down, the potential of the gate terminal 25 rises, and a current flows from the drain terminal 27 to the source terminal 29. That is, when a surge voltage greater than the clamp voltage determined by the Zener diode group 15 is applied between the drain terminal 27 and the gate terminal 25 via the pad 17, the Zener diode group 15 breaks down and the potential of the gate terminal 25 is increased. Rises. As a result, a current accompanying the application of the surge voltage flows from the drain terminal 27 to the source terminal 29. By performing the clamping action in this way, the surge voltage is released from the pad 17 to the ground pad 23.

ツェナーダイオード群１５は、複数のツェナーダイオードから構成され、ドレイン端子２７とゲート端子２５とを接続するＧＤクランプ配線３１に配置されている。これらのツェナーダイオードは、カソードがドレイン端子２７の方を向くように、すなわちパッド１７からかかるサージ電圧とは逆方向になるように接続されている。そして、個々のツェナーダイオードの降伏電圧や、ツェナーダイオードの数などに応じてクランプ電圧の値が定められる。   The Zener diode group 15 includes a plurality of Zener diodes, and is disposed on the GD clamp wiring 31 that connects the drain terminal 27 and the gate terminal 25. These Zener diodes are connected so that the cathode faces the drain terminal 27, that is, in a direction opposite to the surge voltage applied from the pad 17. Then, the value of the clamp voltage is determined according to the breakdown voltage of each zener diode, the number of zener diodes, and the like.

なお、ゲート端子２５とソース端子２９とを接続するＧＳクランプ配線３３には、２つのツェナーダイオード３５、３７が、互いに逆方向になるように配置されている。ツェナーダイオード３５は、カソードがゲート端子２５の方を向くように接続されている。そして、ツェナーダイオード３５は、ＤＭＯＳトランジスタ１３を作動状態に保ってクランプ作用が行われる程度に、ゲート端子２５の電位を維持する。すなわち、ツェナーダイオード３５の降伏電圧は、ＤＭＯＳトランジスタ１３を作動させることができ、かつゲート端子２５と接続されるゲート電極３９が破壊されない程度の値に設定されている。ツェナーダイオード３７は、カソードがソース端子２９の方を向くように接続されている。そして、ツェナーダイオード３７は、グランド用パッド２３からサージ電圧が印加されたときにゲート電極３９が高電位になって破壊されるのを防止する。   Note that two Zener diodes 35 and 37 are disposed in the GS clamp wiring 33 that connects the gate terminal 25 and the source terminal 29 in opposite directions. The Zener diode 35 is connected so that the cathode faces the gate terminal 25. Then, the Zener diode 35 maintains the potential of the gate terminal 25 to such an extent that the DMOS transistor 13 is kept in the operating state and the clamping action is performed. That is, the breakdown voltage of the Zener diode 35 is set to such a value that the DMOS transistor 13 can be operated and the gate electrode 39 connected to the gate terminal 25 is not destroyed. The Zener diode 37 is connected so that the cathode faces the source terminal 29. The Zener diode 37 prevents the gate electrode 39 from becoming a high potential and being destroyed when a surge voltage is applied from the ground pad 23.

コンデンサ素子９は、サージ保護回路７よりもパッド１７の側で、内部回路５およびサージ保護回路７に並列に接続されている。コンデンサ素子９は、図２に示すように、シリコン基板４１と、シリコン基板４１の上側表面を熱酸化することにより形成されたシリコン酸化膜４３と、シリコン酸化膜４３の上側にＣＶＤ法により形成されたシリコン窒化膜４５と、シリコン窒化膜４５の上側にＣＶＤ法により形成された多結晶シリコン膜４７とを有する。そして、多結晶シリコン膜４７の上側には、金属膜であるパッド１７がスパッタ法により形成されている。このようにコンデンサ素子９は、パッド１７の下に形成されている。   The capacitor element 9 is connected in parallel to the internal circuit 5 and the surge protection circuit 7 on the pad 17 side of the surge protection circuit 7. As shown in FIG. 2, the capacitor element 9 is formed by a CVD method on a silicon substrate 41, a silicon oxide film 43 formed by thermally oxidizing the upper surface of the silicon substrate 41, and an upper side of the silicon oxide film 43. And a polycrystalline silicon film 47 formed on the upper side of the silicon nitride film 45 by the CVD method. A pad 17 that is a metal film is formed on the upper side of the polycrystalline silicon film 47 by sputtering. Thus, the capacitor element 9 is formed under the pad 17.

シリコン基板４１は、コンデンサ素子９の負極端をなし、ＩＣ３の内部配線によりグランド用パッド２３に接続されている。シリコン酸化膜４３およびシリコン窒化膜４５は、コンデンサ素子９の誘電膜をなす。また、多結晶シリコン膜４７は、コンデンサ素子９の正極端をなす。パッド１７を形成する金属膜は、異種金属の多層膜である。この金属多層膜の最上層は、アルミニウムからなる素材で形成されている。また、この最上層と多結晶シリコン膜４７との間の金属層には、例えばタングステン、チタン、ニッケルのように多結晶シリコン膜４７との接着性が良好な金属からなる素材を用いるのが好ましい。   The silicon substrate 41 forms the negative end of the capacitor element 9 and is connected to the ground pad 23 by the internal wiring of the IC 3. The silicon oxide film 43 and the silicon nitride film 45 form a dielectric film of the capacitor element 9. The polycrystalline silicon film 47 forms the positive end of the capacitor element 9. The metal film forming the pad 17 is a multilayer film of different metals. The uppermost layer of the metal multilayer film is made of a material made of aluminum. For the metal layer between the uppermost layer and the polycrystalline silicon film 47, it is preferable to use a material made of a metal having good adhesion to the polycrystalline silicon film 47, such as tungsten, titanium, or nickel. .

なお、サージ保護回路７、コンデンサ素子９およびこれらを接続する配線（パッド１７を含む）は、共振周波数ｆ０を有するＬＣ等価回路４９をなす。ＬＣ等価回路４９の容量成分Ｃは、主にコンデンサ素子９の容量であり、ＬＣ等価回路４９のインダクタンス成分Ｌはサージ保護回路７とコンデンサ素子９とを接続する配線のインダクタンスである。共振周波数ｆ０は、容量成分Ｃおよびインダクタンス成分Ｌに応じて決まる。   The surge protection circuit 7, the capacitor element 9, and the wiring (including the pad 17) connecting them constitute an LC equivalent circuit 49 having a resonance frequency f0. The capacitance component C of the LC equivalent circuit 49 is mainly the capacitance of the capacitor element 9, and the inductance component L of the LC equivalent circuit 49 is the inductance of the wiring connecting the surge protection circuit 7 and the capacitor element 9. The resonance frequency f0 is determined according to the capacitance component C and the inductance component L.

〔参考例の作用〕
参考例の半導体保護装置１の作用を図１に基づいて説明する。
ＩＣ３の外部からパッド１７にサージ電圧がかかると、その一部分はコンデンサ素子９に吸収されるとともに、一部分がサージ保護回路７のＧＤクランプ配線３１にかかる。ＧＤクランプ配線３１にかかるサージ電圧がクランプ電圧よりも小さい間は、サージ電圧の一部分がコンデンサ素子９に吸収される。そして、ＧＤクランプ配線３１にかかるサージ電圧がクランプ電圧よりも大きくなると、ツェナーダイオード群１５が降伏してゲート端子２５の電位が上昇し、ドレイン端子２７からソース端子２９へサージ電圧の印加に伴う電流が流れる（すなわち、ＤＭＯＳトランジスタ１３が作動する）。これにより、サージ電圧は、パッド１７からグランド用パッド２３に逃される。 [Operation of Reference Example ]
The operation of the semiconductor protection device 1 of the reference example will be described with reference to FIG.
When a surge voltage is applied to the pad 17 from the outside of the IC 3, a part thereof is absorbed by the capacitor element 9 and a part is applied to the GD clamp wiring 31 of the surge protection circuit 7. While the surge voltage applied to the GD clamp wiring 31 is smaller than the clamp voltage, a part of the surge voltage is absorbed by the capacitor element 9. When the surge voltage applied to the GD clamp wiring 31 becomes larger than the clamp voltage, the Zener diode group 15 breaks down, the potential of the gate terminal 25 rises, and the current accompanying the application of the surge voltage from the drain terminal 27 to the source terminal 29 Flows (that is, the DMOS transistor 13 operates). As a result, the surge voltage is released from the pad 17 to the ground pad 23.

以上により、半導体保護装置１は、サージ保護回路７により内部回路５にかかるサージ電圧をクランプするとともに、サージ保護回路７によるクランプ作用が開始するまでの間、コンデンサ素子９によりサージ電圧を一時的に吸収する。   As described above, the semiconductor protection device 1 clamps the surge voltage applied to the internal circuit 5 by the surge protection circuit 7 and temporarily suppresses the surge voltage by the capacitor element 9 until the clamping action by the surge protection circuit 7 starts. Absorb.

〔参考例の効果〕
参考例の半導体保護装置１は、内部回路５に並列に接続され、ＤＭＯＳトランジスタ１３によりサージ電圧をクランプするサージ保護回路７、およびサージ保護回路７に並列に接続されたコンデンサ素子９を備える。
これにより、半導体保護装置１は、サージ保護回路７によりサージ電圧をクランプするとともに、サージ保護回路７によるクランプ作用が開始するまでの間、コンデンサ素子９によりサージ電圧を一時的に吸収することができる。この結果、例えば、サージ電圧の立ち上がりが急激な場合のように、サージ保護回路７によるクランプに遅れが発生しやすい場合にも、確実に内部回路５を保護することができる。 [Effects of Reference Example ]
The semiconductor protection device 1 of the reference example includes a surge protection circuit 7 that is connected in parallel to the internal circuit 5 and clamps a surge voltage by the DMOS transistor 13, and a capacitor element 9 that is connected in parallel to the surge protection circuit 7.
Accordingly, the semiconductor protection device 1 can clamp the surge voltage by the surge protection circuit 7 and can temporarily absorb the surge voltage by the capacitor element 9 until the clamping action by the surge protection circuit 7 starts. . As a result, the internal circuit 5 can be reliably protected even when a delay is likely to occur in the clamp by the surge protection circuit 7, for example, when the surge voltage rises suddenly.

また、サージ保護回路７およびコンデンサ素子９は、内部回路５とともにＩＣ３に組み込まれ、ＩＣ封止用の樹脂１１でモールドされている。
これにより、サージ保護回路７とコンデンサ素子９とを接続する配線が短くなるので、ＬＣ等価回路４９のインダクタンス成分Ｌが小さくなる。この結果、ＬＣ等価回路４９の共振周波数ｆ０を高周波数に固定することができるので、サージ電圧が共振により過大になる虞を低減することができる。また、クランプ作用に伴うＤＭＯＳトランジスタ１３の発熱を樹脂１１に伝達することができるので、温度上昇に伴うＤＭＯＳトランジスタ１３の内部抵抗の増加を抑えることができる。この結果、サージ保護回路７により逃すことができるサージ電圧の値を向上させることができる。 Further, the surge protection circuit 7 and the capacitor element 9 are incorporated in the IC 3 together with the internal circuit 5 and are molded with an IC sealing resin 11.
Thereby, since the wiring which connects the surge protection circuit 7 and the capacitor | condenser element 9 becomes short, the inductance component L of the LC equivalent circuit 49 becomes small. As a result, since the resonance frequency f0 of the LC equivalent circuit 49 can be fixed at a high frequency, the possibility that the surge voltage becomes excessive due to resonance can be reduced. Further, since the heat generated by the DMOS transistor 13 accompanying the clamping action can be transmitted to the resin 11, an increase in the internal resistance of the DMOS transistor 13 accompanying the temperature rise can be suppressed. As a result, the value of the surge voltage that can be missed by the surge protection circuit 7 can be improved.

また、コンデンサ素子９はパッド１７の下に形成されている。
これにより、サージ保護回路７とコンデンサ素子９とを接続する配線がさらに短くなるので、ＬＣ等価回路４９のインダクタンス成分Ｌがさらに小さくなる。この結果、ＬＣ等価回路４９の共振周波数ｆ０をさらに高周波数に固定することができるので、サージ電圧が共振により過大になる虞をさらに低減することができる。 The capacitor element 9 is formed under the pad 17.
As a result, the wiring connecting the surge protection circuit 7 and the capacitor element 9 is further shortened, so that the inductance component L of the LC equivalent circuit 49 is further reduced. As a result, since the resonance frequency f0 of the LC equivalent circuit 49 can be fixed to a higher frequency, the possibility that the surge voltage becomes excessive due to resonance can be further reduced.

また、パッド１７にボンディングされるボンディングワイヤ１９は、アルミニウムからなる。
これにより、パッド１７その他の配線に、低融点で扱いやすく、かつ安価なアルミニウムからなる素材を用いても、異種金属同士の接合に伴う強度劣化などが生じる虞がなくなる。 The bonding wire 19 bonded to the pad 17 is made of aluminum.
As a result, even if a material made of aluminum, which is easy to handle with a low melting point and is inexpensive, is used for the pad 17 and other wirings, there is no possibility of deterioration in strength due to bonding of different metals.

また、コンデンサ素子９の誘電膜は、シリコン基板４１の上側表面に形成されたシリコン酸化膜４３と、シリコン酸化膜４３の上側に形成されたシリコン窒化膜４５との２層構造である。
シリコン窒化膜４５は、シリコン酸化膜４３よりも緻密で膜欠陥密度が低い。このため、誘電膜の一部をシリコン窒化膜４５とすることにより、コンデンサ素子９の信頼性を向上させることができる。また、シリコン基板４１との膜接着性はシリコン酸化膜４３の方がシリコン窒化膜４５よりも良好である。このため、シリコン基板４１上にシリコン酸化膜４３を形成し、シリコン酸化膜４３の上側にシリコン窒化膜４５を形成することにより、コンデンサ素子９の安定性を向上させることができる。 The dielectric film of the capacitor element 9 has a two-layer structure of a silicon oxide film 43 formed on the upper surface of the silicon substrate 41 and a silicon nitride film 45 formed on the upper side of the silicon oxide film 43.
The silicon nitride film 45 is denser and has a lower film defect density than the silicon oxide film 43. Therefore, the reliability of the capacitor element 9 can be improved by using part of the dielectric film as the silicon nitride film 45. Further, the silicon oxide film 43 is better in film adhesion with the silicon substrate 41 than the silicon nitride film 45. Therefore, the stability of the capacitor element 9 can be improved by forming the silicon oxide film 43 on the silicon substrate 41 and forming the silicon nitride film 45 on the upper side of the silicon oxide film 43.

また、コンデンサ素子９の正極端は、シリコン窒化膜４５の上側に形成された多結晶シリコン膜４７である。
コンデンサ素子９の正極端は、パッド１７を構成する金属膜に接合されるため、金属膜との膜接着性が良好な素材が好ましい。ここで、多結晶シリコン膜４７は、誘電膜を構成するシリコン酸化膜４３やシリコン窒化膜４５よりも、金属膜との膜接着性が良好である。このため、シリコン窒化膜４５の上側に正極端としての多結晶シリコン膜４７を形成すれば、金属膜とコンデンサ素子９の正極端との膜分離などの虞を低減することができる。 The positive end of the capacitor element 9 is a polycrystalline silicon film 47 formed on the upper side of the silicon nitride film 45.
Since the positive electrode end of the capacitor element 9 is bonded to the metal film constituting the pad 17, a material having good film adhesion to the metal film is preferable. Here, the polycrystalline silicon film 47 has better film adhesion to the metal film than the silicon oxide film 43 and the silicon nitride film 45 constituting the dielectric film. Therefore, if the polycrystalline silicon film 47 as the positive electrode end is formed on the upper side of the silicon nitride film 45, the possibility of film separation between the metal film and the positive electrode end of the capacitor element 9 can be reduced.

〔実施例１〕
参考例では、コンデンサ素子９を、内部回路５やサージ保護回路７とともにＩＣ３に組み込み、パッド１７の下に形成したが、樹脂１１によりモールドされている領域内であれば、ＩＣ３の外部に配置してもよい。例えば、図３に示すように、コンデンサ素子９を、パッド１７と接続されるリードフレーム２１、およびグランド用パッド２３と接続されるリードフレーム２１との間に搭載し、樹脂１１によりＩＣ３とともにモールドしてもよい。この場合にも、立ち上がりの急激なサージ電圧に対して確実に内部回路５を保護することができるとともに、ＬＣ等価回路４９の共振周波数ｆ０を高周波数に固定してサージ電圧が共振により過大になる虞を低減することができる。 [ Example 1 ]
In the reference example , the capacitor element 9 is incorporated in the IC 3 together with the internal circuit 5 and the surge protection circuit 7 and formed under the pad 17. However, if the capacitor element 9 is within the region molded by the resin 11, it is disposed outside the IC 3. May be. For example, as shown in FIG. 3, the capacitor element 9 is mounted between the lead frame 21 connected to the pad 17 and the lead frame 21 connected to the ground pad 23 and molded together with the IC 3 by the resin 11. May be. In this case as well, the internal circuit 5 can be reliably protected against a surge voltage that rises rapidly, and the resonance frequency f0 of the LC equivalent circuit 49 is fixed at a high frequency, and the surge voltage becomes excessive due to resonance. The fear can be reduced.

半導体保護装置の説明図である（参考例）。It is explanatory drawing of a semiconductor protection apparatus ( reference example ). コンデンサ素子の断面図である（参考例）。It is sectional drawing of a capacitor | condenser element ( reference example ). （ａ）はＩＣおよびコンデンサ素子の平面図であり、（ｂ）はＩＣおよびコンデンサ素子の断面図である（実施例１）。(A) is a top view of IC and a capacitor | condenser element, (b) is sectional drawing of IC and a capacitor | condenser element ( Example 1 ).

符号の説明Explanation of symbols

１ 半導体保護装置
３ ＩＣ
５ 内部回路
７ サージ保護回路
９ コンデンサ素子
１１ 樹脂
１３ ＤＭＯＳトランジスタ（二重拡散型ＭＯＳトランジスタ）
１５ ツェナーダイオード群
１７ パッド
１９ ボンディングワイヤ
２１ リードフレーム
２５ ゲート端子
２７ ドレイン端子
２９ ソース端子
３５ ツェナーダイオード（２つのツェナーダイオード）
３７ ツェナーダイオード（２つのツェナーダイオード）
４１ シリコン基板
４３ シリコン酸化膜
４５ シリコン窒化膜
４７ 多結晶シリコン膜 1 Semiconductor protection device 3 IC
5 Internal circuit 7 Surge protection circuit 9 Capacitor element 11 Resin 13 DMOS transistor (Double diffusion type MOS transistor)
15 Zener diode group 17 Pad 19 Bonding wire
21 Lead frame
25 Gate terminal
27 Drain terminal
29 Source terminal
35 Zener diodes (two Zener diodes)
37 Zener diodes (two Zener diodes)
41 Silicon substrate 43 Silicon oxide film 45 Silicon nitride film 47 Polycrystalline silicon film

Claims (5)

ＩＣに組み込まれた内部回路をサージ電圧から保護する半導体保護装置であって、
前記内部回路に並列に接続され、二重拡散型ＭＯＳトランジスタによりサージ電圧をクランプするサージ保護回路と、
前記内部回路および前記サージ保護回路に並列に接続されたコンデンサ素子とを備え、
前記サージ保護回路は、前記二重拡散型ＭＯＳトランジスタのゲート端子とドレイン端子との間に配されるツェナーダイオード群、および前記二重拡散型ＭＯＳトランジスタのゲート端子とソース端子との間に配される２つのツェナーダイオードを有し、
前記ツェナーダイオード群は、複数のツェナーダイオードから構成され、この複数のツェナーダイオードは、全て、前記ドレイン端子に正電圧が印加されたときに逆方向バイアスがかかるように直列に接続され、
前記２つのツェナーダイオードは、前記ソース端子に正電圧が印加されたときに逆方向バイアスがかかるように、かつ、前記ゲート端子に正電圧が印加されたときに逆方向バイアスがかかるように、互いに逆方向に直列に接続され、
前記コンデンサ素子は、前記ＩＣの外部で前記内部回路および前記サージ保護回路への入力端子となるリードフレームと、前記ＩＣの外部で前記内部回路および前記サージ保護回路のグランド端子となるリードフレームとの間に搭載され、
前記サージ保護回路および前記コンデンサ素子は、樹脂でモールドされていることを特徴とする半導体保護装置。 A semiconductor protection device for protecting an internal circuit incorporated in an IC from a surge voltage,
A surge protection circuit connected in parallel to the internal circuit and clamping a surge voltage by a double diffusion MOS transistor;
A capacitor element connected in parallel to the internal circuit and the surge protection circuit,
The surge protection circuit is arranged between a Zener diode group arranged between the gate terminal and the drain terminal of the double diffusion type MOS transistor, and between the gate terminal and the source terminal of the double diffusion type MOS transistor. Two zener diodes,
The Zener diode group is composed of a plurality of Zener diodes, all of the Zener diodes are connected in series so that a reverse bias is applied when a positive voltage is applied to the drain terminal,
The two Zener diodes are connected to each other so that a reverse bias is applied when a positive voltage is applied to the source terminal and a reverse bias is applied when a positive voltage is applied to the gate terminal. Connected in series in the opposite direction,
The capacitor element includes a lead frame serving as an input terminal to the internal circuit and the surge protection circuit outside the IC, and a lead frame serving as a ground terminal for the internal circuit and the surge protection circuit outside the IC. Mounted between,
The semiconductor protection device, wherein the surge protection circuit and the capacitor element are molded with resin. 請求項１に記載の半導体保護装置において、
前記ボンディングワイヤは、アルミニウムからなることを特徴とする半導体保護装置。 The semiconductor protection device according to claim 1,
The semiconductor protective device , wherein the bonding wire is made of aluminum . 請求項２に記載の半導体保護装置において、
前記コンデンサ素子の誘電膜は、シリコン基板上に形成されたシリコン酸化膜と、このシリコン酸化膜よりも上部に形成されたシリコン窒化膜とを含む多層構造であることを特徴とする半導体保護装置。 The semiconductor protection device according to claim 2,
The dielectric protective film of the capacitor element has a multilayer structure including a silicon oxide film formed on a silicon substrate and a silicon nitride film formed above the silicon oxide film . 請求項３に記載の半導体保護装置において、
前記コンデンサ素子の正極端は、前記誘電膜よりも上部に形成された多結晶シリコン膜であることを特徴とする半導体保護装置。 The semiconductor protection device according to claim 3,
The semiconductor protective device according to claim 1, wherein the positive electrode end of the capacitor element is a polycrystalline silicon film formed above the dielectric film . 請求項４に記載の半導体保護装置において、
前記コンデンサ素子の負極端は、前記シリコン基板であることを特徴とする半導体保護装置。 The semiconductor protection device according to claim 4,
A negative electrode end of the capacitor element is the silicon substrate .
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