JP4301227B2 - 電気光学装置及びその製造方法、電子機器並びにコンデンサー - Google Patents

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Description

本発明は、例えば液晶装置等の電気光学装置、及び該電気光学装置を備えた、例えば液晶プロジェクタ等の電子機器、並びにコンデンサーの技術分野に関する。
この種の電気光学装置、例えば液晶装置では、画素部において保持された画像信号がリークするのを防ぐために、液晶容量と並列に保持容量が付加されることが多い。
例えば特許文献1では、保持容量の製造方法が開示されている。特許文献1による製造方法では、保持容量の下部電極に接続された、上部電極よりも上側の配線とのコンタクトホールのエッジと、保持容量の上部電極と距離は、2種類のマスクパターンによって決定されて絶縁が確保されている。
特開2001−290171号公報
しかしながら、特許文献1による技術の如く2種類のマスクを用いて保持容量を製造すれば、2種類のマスク間の位置合わせを考慮したマージンを確保して設計する必要があり、その分だけ保持容量の面積が小さくならざるを得えない。その結果、画素部における保持容量が低下し、表示むらが発生し得るという技術的問題点があった。
本発明は、例えば上述した問題点に鑑みなされたものであり、保持容量の面積を大きくすることができ、高品位の画像表示を可能とする電気光学装置及びその製造方法、電子機器、並びにコンデンサーを提供することを課題とする。
本発明の電気光学装置は、上記課題を解決するために、基板上に、相互に交差する複数の走査線及び複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素電極と、一対の電極及び誘電体膜が積層されてなる蓄積容量と、前記一対の電極の一方及び前記誘電体膜を貫通して開口された開口部の内側壁上に設けられた第1の絶縁膜からなるサイドウォールと、前記一対の電極の他方から見て、前記一方に対して反対側に配置され、前記サイドウォールと同時に自己整合的に形成され前記サイドウォールに囲まれたセルフアラインコンタクトホールを介して前記他方と電気的に接続された第1の導電膜とを備える。
本発明の電気光学装置によれば、その動作時には、例えば画素スイッチング用の薄膜トランジスタ(Thin Film Transistor:以下、適宜「TFT」と呼ぶ)が、走査線に選択される画素位置の画素電極に対してデータ線からデータ信号を印加することで、アクティブマトリクス駆動が可能である。この際、例えば画素電極に電気的に接続された蓄積容量(或いは保持容量)によって、画素電極における電位保持特性が向上し、表示の高コントラスト化が可能となる。
本発明に係る「蓄積容量」は、一対の電極として、例えば画素電位側電極及び固定電位側電極を有する、画素電極における電位保持特性を向上させるためのコンデンサーであって、画素電位側電極、誘電体膜及び固定電位側電極が、下層側からこの順に積層されていてもよいし、逆の順に積層されていてもよい。尚、本発明に係る「蓄積容量」には、画素電極に電気的に接続された蓄積容量だけでなく、電気光学装置を機能させるために基板上に設けられた蓄積容量が含まれる。
本発明では特に、第1の絶縁膜からなるサイドウォールを備える。本発明に係る「サイドウォール」とは、一対の電極の一方及び誘電体膜を貫通して開口された開口部の内側壁上に設けられた絶縁膜を意味する。更に、このサイドウォールに囲まれたセルフアラインコンタクトホールを介して、一対の電極の他方(例えば画素電位側電極或いは下側電極)は、一対の電極の一方(例えば固定電位側電極或いは上側電極)に対して反対側に配置された例えば画素電極等を構成する例えばITO(Indium Tin Oxide)等の第1の導電膜と電気的に接続される。ここで、第1の導電膜は、複数の画素電極の各々から延在していてもよいし、言い換えれば、第1の導電膜は、複数の画素電極の各々を構成する膜自体であっても或いは複数の画素電極の各々と一体的に形成されていてもよいし、画素電極とは別途形成されていてもよい。本発明に係る「サイドウォールに囲まれたセルフアラインコンタクトホール」は、サイドウォールの形成と同時に形成されたセルフアライン型或いは自己整合型のコンタクトホールであり、一対の電極間が電気的に短絡(即ち、ショート)しないように周囲をサイドウォールによって囲まれることにより絶縁されたコンタクトホールを意味する。このため、例えばセルフアラインコンタクトホール内に形成された第1の導電膜と一対の電極の一方との基板に沿った距離は、サイドウォールによって規定される。よって、一対の電極の他方を一対の電極の一方に対して反対側に配置された第1の導電膜と、一対の電極の一方とショートさせないようにしつつ、電気的に接続させるためのコンタクトホールを形成するためのマスク及び蓄積容量を形成するためのマスク間の位置あわせを必要としない。従って、一対の電極の他方を一対の電極の一方に対して反対側に配置された第1の導電膜と電気的に接続させる際に、複数のマスク間の位置ずれを考慮したマージンを設ける必要がないため、サイドウォールを可能な限り薄くすることができる。その結果、例えば2種類のマスクを用いてコンタクトホールを形成する場合や絶縁膜を介して蓄積容量に隣接したコンタクトホールを形成する場合と比較して、コンタクトホールを形成することによる蓄積容量の面積の減少を小さくすることができる。言い換えれば、同じ大きさの基板上の面積に、より大きな蓄積容量を形成することができる。或いは、基板サイズを縮小することができる。
本発明の電気光学装置の一態様では、前記蓄積容量は、前記一対の電極として、前記画素電極に電気的に接続された画素電位側電極と一定電位に電気的に接続された固定電位側電極とが積層されてなる。
この態様によれば、画素電極に電気的に接続された蓄積容量によって、画素電極における電位保持特性が向上し、表示の高コントラスト化が可能となる。更に、例えば、画素電極及び画素電位側電極間は、サイドウォールに囲まれたセルフアラインコンタクトホールを介して電気的に接続されるので、例えば2種類のマスクを用いてコンタクトホールを形成する場合や絶縁膜を介して蓄積容量に隣接したコンタクトホールを形成する場合と比較して、コンタクトホールを形成することによる蓄積容量の面積の減少を小さくすることができる。その結果一層高コントラスト化が可能となる。
本発明の電気光学装置の他の態様では、前記複数の画素電極は、前記第1の導電膜から延在されており、前記蓄積容量は、前記画素電位側電極、前記誘電体膜及び前記固定電位側電極がこの順に積層されてなり、前記画素電位側電極は前記他方として、前記一方としての前記固定電位側電極及び前記誘電体膜を貫通して開孔された前記セルフアラインコンタクトホールを介して、前記複数の画素電極に電気的に接続される。
この態様によれば、画素電位側電極は、固定電位側電極に対して反対側、即ち固定電位側電極よりも上層側に配置された第1の導電膜から延在された画素電極と、固定電位側電極及び誘電体膜を貫通して開孔されたセルフアラインコンタクトホールを介して電気的に接続されている。よって、例えば2種類のマスクを用いてコンタクトホールを形成する場合や絶縁膜を介して蓄積容量に隣接したコンタクトホールを形成する場合と比較して、コンタクトホールを形成することによる蓄積容量の面積の減少を小さくすることができる。その結果、表示の一層の高コントラスト化が可能となる。
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置(但し、その各種態様も含む)を具備する。
本発明の電子機器は、上述した本発明の電気光学装置を具備してなるので、高品質な画像表示を行うことが可能な、投射型表示装置、テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、POS端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置、電子放出装置(Field Emission Display及びConduction Electron-Emitter Display)、これら電気泳動装置、電子放出装置を用いた表示装置を実現することも可能である。
特に、基板上により大きな蓄積容量を形成することができるので、例えば表示の高コントラスト化が可能である。
本発明の電気光学装置の製造方法は、上記課題を解決するために、基板上に、相互に交差する複数の走査線及び複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素電極と、該複数の画素電極と電気的に接続された蓄積容量とを備えた電気光学装置を製造する電気光学装置の製造方法であって、前記蓄積容量を、画素電位側電極、誘電体膜、固定電位側電極がこの順に積層されてなるように形成する工程と、前記蓄積容量上に、層間絶縁膜を形成する工程と、前記固定電位側電極、前記誘電体膜及び前記層間絶縁膜を貫通して、前記画素電位側電極が露出するように開口する開口部を形成する工程と、第1の絶縁膜を、前記基板上で平面的に見て、前記開口部を含む領域に積層する工程と、前記第1の絶縁膜に対して異方性エッチングを施すことにより、前記開口部の内側壁上に前記第1の絶縁膜からなるサイドウォールを形成しつつ、前記画素電位側電極が露出するように前記サイドウォールに囲まれたセルフアラインコンタクトホールを開孔する工程と、前記セルフアラインコンタクトホールを介して前記画素電位側電極と電気的に接続されるように、第1の導電膜を、前記基板上で平面的に見て、前記セルフアラインコンタクトホールを含む領域に積層することにより、前記画素電極を形成する工程とを含む。
本発明の電気光学装置の製造方法によれば、上述した電気光学装置を製造することができる。ここで特に、画素電位側電極を固定電位側電極に対して反対側に配置された第1の導電膜から延在された画素電極と電気的に接続させるためのコンタクトホールを形成するためのマスク及び蓄積容量を形成するためのマスク間の位置あわせを必要としない。例えば2種類のマスクを用いてコンタクトホールを形成する場合や絶縁膜を介して蓄積容量に隣接したコンタクトホールを形成する場合と比較して、コンタクトホールを形成することによる蓄積容量の面積の減少を小さくすることができる。言い換えれば、同じ大きさの基板上の面積により大きな蓄積容量を形成することができる。或いは、基板サイズを縮小することができる。
本発明に係るコンデンサーは、上記課題を解決するために、基板上で一対の電極及び誘電体膜が積層されてなり、前記一対の電極の一方及び前記誘電体膜を貫通して開口された開口部の内側壁上に設けられた絶縁膜からなるサイドウォールを備え、前記一対の電極の他方は、前記サイドウォールに囲まれてなるセルフアラインコンタクトホールを介して前記一方に対して反対側に位置する導電膜と電気的に接続される。
本発明に係るコンデンサーによれば、一対の電極の他方を一対の電極の一方に対して反対側に位置する導電膜と電気的に接続させるためのコンタクトホールを形成するためのマスク及び蓄積容量を形成するためのマスク間の位置あわせを必要としない。よって、例えば2種類のマスクを用いてコンタクトホールを形成する場合や絶縁膜を介して蓄積容量に隣接したコンタクトホールを形成する場合と比較して、コンタクトホールを形成することによる蓄積容量の面積の減少を小さくすることができる。言い換えれば、同じ大きさの基板上に、より大きな蓄積容量を形成することができる。或いは、基板サイズを縮小することができる。
本発明の作用及び他の利得は次に説明する実施するための最良の形態から明らかにされよう。
以下では、本発明の実施形態について図を参照しつつ説明する。以下の実施形態では、本発明の電気光学装置の一例である駆動回路内蔵型のTFTアクティブマトリクス駆動方式の液晶装置を例にとる。
<第1実施形態>
第1実施形態に係る液晶装置について、図1から図8を参照して説明する。
先ず、本実施形態に係る液晶装置の全体構成について、図1及び図2を参照して説明する。ここに図1は、本実施形態に係る液晶装置の構成を示す平面図であり、図2は、図1のH−H´線での断面図である。
図1及び図2において、本実施形態に係る液晶装置では、TFTアレイ基板10と対向基板20とが対向配置されている。TFTアレイ基板10と対向基板20との間に液晶層50が封入されており、TFTアレイ基板10と対向基板20とは、画像表示領域10aの周囲に位置するシール領域に設けられたシール材52により相互に接着されている。
図1において、シール材52が配置されたシール領域の内側に並行して、画像表示領域10aの額縁領域を規定する遮光性の額縁遮光膜53が、対向基板20側に設けられている。周辺領域のうち、シール材52が配置されたシール領域の外側に位置する領域には、データ線駆動回路101及び外部回路接続端子102がTFTアレイ基板10の一辺に沿って設けられている。この一辺に沿ったシール領域よりも内側に、サンプリング回路7が額縁遮光膜53に覆われるようにして設けられている。また、走査線駆動回路104は、この一辺に隣接する2辺に沿ったシール領域の内側に、額縁遮光膜53に覆われるようにして設けられている。また、TFTアレイ基板10上には、対向基板20の4つのコーナー部に対向する領域に、両基板間を上下導通材107で接続するための上下導通端子106が配置されている。これらにより、TFTアレイ基板10と対向基板20との間で電気的な導通をとることができる。
TFTアレイ基板10上には、外部回接続端子102と、データ線駆動回路101、走査線駆動回路104、上下導通端子106等とを電気的に接続するための引回配線90が形成されている。
図2において、TFTアレイ基板10上には、駆動素子である画素スイッチング用のTFT(Thin Film Transistor)や走査線、データ線等の配線が作り込まれた積層構造が形成される。画像表示領域10aには、画素スイッチング用TFTや走査線、データ線等の配線の上層に画素電極9aが設けられている。他方、対向基板20におけるTFTアレイ基板10との対向面上に、遮光膜23が形成されている。そして、遮光膜23上に、ITO等の透明材料からなる対向電極21が複数の画素電極9aと対向して形成される。また、液晶層50は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
尚、ここでは図示しないが、TFTアレイ基板10上には、データ線駆動回路101、走査線駆動回路104の他に、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路、検査用パターン等が形成されていてもよい。
次に、本実施形態に係る液晶装置の画素部における電気的な構成について、図3を参照して説明する。ここに図3は、液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素部における各種素子、配線等の等価回路である。
図3において、本実施形態係る液晶装置の画像表示領域10a(図1参照)内にマトリクス状に形成された複数の画素部には夫々、画素電極9aと当該画素電極9aをスイッチング制御するためのTFT30とが形成されており、後で詳述する画像信号S1、S2、…、Snが供給されるデータ線6aが当該TFT30のソースに電気的に接続されている。
また、TFT30のゲートに走査線3aが電気的に接続されており、所定のタイミングで、走査線3aにパルス的に走査信号G1、G2、…、Gmを、この順に線順次で印加するように構成されている。画素電極9aは、TFT30のドレインに電気的に接続されており、スイッチング素子であるTFT30を一定期間だけそのスイッチを閉じることにより、データ線6aから供給される画像信号S1、S2、…、Snを所定のタイミングで書き込む。
画素電極9aを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号S1、S2、…、Snは、対向基板に形成された対向電極21との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストをもつ光が出射する。
ここで保持された画像信号がリークするのを防ぐために、画素電極9aと対向電極21(図1及び図2参照)との間に形成される液晶容量と並列に蓄積容量70が付加されている。この蓄積容量70は、走査線3aに並んで設けられ、固定電位側容量電極を含むと共に所定電位とされた容量線300を含んでいる。この蓄積容量70によって、各画素電極における電荷保持特性は向上されている。尚、容量線300の電位は、一つの電圧値に常時固定してもよいし、複数の電圧値に所定周期で振りつつ固定してもよい。
次に、上述のような回路動作が実現される画素部の具体的な構成について、図4及び図5を参照して説明する。ここに図4は、本実施形態に係る液晶装置における相隣接する複数の画素部の平面図であり、図5は、そのA−A´断面図である。尚、図5においては、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。
図4において、画素電極9aは、TFTアレイ基板10上に、マトリクス状に複数設けられており(点線部9a´により輪郭が示されている)、画素電極9aの縦横の境界に各々沿ってデータ線6a及び走査線3aが設けられている。データ線6aは、例えばアルミニウム膜等の金属膜あるいは合金膜からなり、走査線3aは、例えば導電性のポリシリコン膜等からなる。また、走査線3aは、半導体層1aのうち図中右上がりの斜線領域で示したチャネル領域1a´に対向するように配置されており、該走査線3aはゲート電極として機能する。すなわち、走査線3aとデータ線6aとの交差する箇所にはそれぞれ、チャネル領域1a´に走査線3aの本線部がゲート電極として対向配置された画素スイッチング用のTFT30が設けられている。
図5に示すように、本実施形態に係る液晶装置は、透明なTFTアレイ基板10と、これに対向配置される透明な対向基板20とを備えている。TFTアレイ基板10は、例えば、石英基板、ガラス基板、シリコン基板からなり、対向基板20は、例えばガラス基板や石英基板からなる。TFTアレイ基板10には、画素電極9aが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜16が設けられている。このうち画素電極9aは、例えばITO(Indium Tin Oxide)膜等の透明導電性膜からなる。他方、対向基板20には、その全面に渡って対向電極21が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜22が設けられている。このうち対向電極21は、上述の画素電極9aと同様に、例えばITO膜等の透明導電性膜からなり、配向膜16及び22は、例えば、ポリイミド膜等の透明な有機膜からなる。液晶層50は、画素電極9aからの電界が印加されていない状態で配向膜16及び22により所定の配向状態をとる。
TFT30は、図5に示すように、LDD(Lightly Doped Drain)構造を有しており、その構成要素としては、上述したようにゲート電極として機能する走査線3a、例えばポリシリコン膜からなり走査線3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a´、走査線3aと半導体層1aとを絶縁するゲート絶縁膜を含む絶縁膜2、半導体層1aにおける低濃度ソース領域1b及び低濃度ドレイン領域1c並びに高濃度ソース領域1d及び高濃度ドレイン領域1eを備えている。
尚、TFT30は、好ましくは図5に示したようにLDD構造をもつが、低濃度ソース領域1b及び低濃度ドレイン領域1cに不純物の打ち込みを行わないオフセット構造をもってよいし、走査線3aの一部からなるゲート電極をマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のTFTであってもよい。また、本実施形態では、画素スイッチング用TFT30のゲート電極を、高濃度ソース領域1d及び高濃度ドレイン領域1e間に1個のみ配置したシングルゲート構造としたが、これらの間に2個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でTFTを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。更に、TFT30を構成する半導体層1aは非単結晶層でも単結晶層でも構わない。単結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層1aを単結晶層とすることで、特に周辺回路の高性能化を図ることができる。
一方、図5においては、蓄積容量70が、TFT30の高濃度ドレイン領域1e及び画素電極9aに接続された画素電位側容量電極としての中継層71と、固定電位側容量電極としての容量線300の一部とが、誘電体膜75を介して対向配置されることにより形成されている。
容量線300は、例えば、Ti(チタン)、Cr(クロム)、W(タングステン)、Ta(タンタル)、Mo(モリブデン)等の高融点金属のうち少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。或いは、Al(アルミニウム)膜から形成することも可能である。
中継層71は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。ただし、中継層71は、後に述べる容量線300と同様に、金属又は合金を含む単一層膜又は多層膜から構成してもよい。中継層71は、画素電位側容量電極としての機能のほか、コンタクトホール83及び85を介して、画素電極9aとTFT30の高濃度ドレイン領域1eとを中継接続する機能をもつ。ここで特に、コンタクトホール85は、後に詳述するようにサイドウォールに囲まれたセルフアラインコンタクトホールである。
容量線300は、中継層71と対向配置された固定電位側容量電極として機能する。この容量線300は、平面的に見ると、図4に示すように、走査線3aの形成領域に重ねて形成されている。より具体的には容量線300は、走査線3aに沿って延びる本線部と、図中、データ線6aと交差する各個所からデータ線6aに沿って上方に夫々突出した突出部とを備えている。このうち突出部は、走査線3a上の領域及びデータ線6a下の領域を利用して、蓄積容量70の形成領域の増大に貢献する。また、容量線300は、好ましくは、画素電極9aが配置された画像表示領域10aからその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。このような定電位源としては、例えば、データ線駆動回路101に供給される電源等の定電位源でもよいし、対向基板20の対向電極21に供給される対向電極電位でも構わない。
誘電体膜75は、図5に示すように、例えば膜厚5〜200nm程度の比較的薄いHTO(High Temperature Oxide)膜、LTO(Low Temperature Oxide)膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量70を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜75は薄いほどよい。
このように本実施形態では特に、中継層71から本発明に係る「一対の電極の他方」の一例が構成されており、容量線300から本発明に係る「一対の電極の一方」の一例が構成されている。
図4及び図5においては、上記のほか、TFT30の下側に、下側遮光膜11aが設けられている。下側遮光膜11aは、格子状にパターニングされており、これにより各画素の開口領域を規定している。下側遮光膜11aは、前述の容量線300と同様に、金属又は合金を含む単一層膜又は多層膜から構成される。尚、開口領域の規定は、図4中のデータ線6aと、これに交差するよう形成された容量線300とによっても、なされている。また、下側遮光膜11aについても、前述の容量線300の場合と同様に、その電位変動がTFT30に対して悪影響を及ぼすことを避けるために、画像表示領域からその周囲に延設して定電位源に接続するとよい。
また、TFT30下には、下地絶縁膜12が設けられている。下地絶縁膜12は、下側遮光膜11aからTFT30を層間絶縁する機能のほか、TFTアレイ基板10の全面に形成されることにより、TFTアレイ基板10の表面研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用のTFT30の特性変化を防止する機能を有する。
加えて、走査線3a上には、高濃度ソース領域1dへ通じるコンタクトホール81及び高濃度ドレイン領域1eへ通じるコンタクトホール83がそれぞれ開孔された第1層間絶縁膜41が形成されている。
第1層間絶縁膜41上には、中継層71、及び容量線300が形成されており、これらの上には高濃度ソース領域1dへ通じるコンタクトホール81及び中継層71へ通じるコンタクトホール85がそれぞれ開孔された第2層間絶縁膜42が形成されている。
加えて更に、第2層間絶縁膜42上には、データ線6aが形成されており、これらの上には中継層71へ通じるコンタクトホール85が形成された第3層間絶縁膜43が形成されている。
次に、蓄積容量及び画素電極間の電気的接続について、図5に加えて、主に図6を参照して詳細に説明する。ここに図6は、図5の破線円C1内を拡大して示す部分拡大図である。尚、図6においては、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。
図6において、蓄積容量70は、第1層間絶縁膜41上に画素電位側容量電極として機能する中継層71、誘電体膜75、及び固定電位側容量電極として機能する容量線300がこの順に積層されて構成されている。蓄積容量70は、第2層間絶縁膜42及び第3層間絶縁膜43を貫通して開孔されたコンタクトホール85を介して、上層側に配置された画素電極9aと電気的に接続されている。
本実施形態では特に、絶縁膜からなるサイドウォール250を備え、コンタクトホール85は、サイドウォール250によって囲まれている。
サイドウォール250は、第3層間絶縁膜43、第2層間絶縁膜42、容量線300及び誘電体膜75を貫通して開口された開口部850の内側壁上に設けられている。更に、このサイドウォール250に囲まれたコンタクトホール85を介して、画素電位側容量電極としての中継層71は、固定電位側容量電極としての容量線300に対して反対側(即ち、容量線300より上層側)に配置された画素電極9aから延在された例えばITO(Indium Tin Oxide)等からなる導電膜90と電気的に接続されている。
コンタクトホール85は、サイドウォール250の形成と同時に形成されたセルフアライン型或いは自己整合型のコンタクトホールであり、固定電位側容量電極としての容量線300と画素電位側容量電極としての中継層71との間が電気的に短絡(即ち、ショート)しないように周囲をサイドウォール250によって囲まれている。このため、コンタクトホール85内に形成された導電膜90と固定電位側容量電極としての容量線300とのTFTアレイ基板10に沿った距離L1は、サイドウォール250によって規定されている。よって、中継層71を、容量線300に対して反対側(即ち、容量線300より上層側)に位置する導電膜90(言い換えれば、画素電極9a)と、容量線300とショートしないようにしつつ、コンタクトホール85を介して電気的に接続することができる。更に、コンタクトホール85は、セルフアライン型のコンタクトホールであるため、コンタクトホールを形成するためのマスク及び蓄積容量を形成するためのマスク間の位置あわせを必要としない。
従って、中継層71を容量線300に対して反対側(即ち、容量線300より上層側)に位置する導電膜90(言い換えれば画素電極9a)と電気的に接続させる際に、複数のマスク間の位置ずれを考慮したマージンを設ける必要がないため、サイドウォール250を可能な限り薄くすることができる。その結果、例えば2種類のマスクを用いてコンタクトホールを形成する場合や絶縁膜を介して蓄積容量70に隣接したコンタクトホールを形成する場合と比較して、コンタクトホールを形成することによる蓄積容量70の面積の減少を小さくすることができる。言い換えれば、同じ大きさのTFTアレイ基板10上の面積に、より大きな蓄積容量70を形成することができる。或いは、TFTアレイ基板10のサイズを縮小することができる。
次に、本実施形態に係る液晶装置の製造プロセスについて、図7及び図8を参照して説明する。ここに図7及び図8は、製造プロセスの各工程における液晶装置の積層構造を、図6に対応する断面で、順を追って示す断面図である。尚、ここでは、本実施形態における液晶装置のうち、上述した蓄積容量及び画素電極間の電気的な接続のためのコンタクトホールの製造工程に関して主に説明する。尚、第1層間絶縁膜41までの各層構造については説明を省略する。
先ず、図7(a)に示した工程において、第1層間絶縁膜41上に画素電位側容量電極としての中継層71、誘電体膜75、固定電位側容量電極としての容量線300、第2層間絶縁膜42及び第3層間絶縁膜43を順番に積層する。
次に、図7(b)に示した工程において、例えばエッチング等により第3層間絶縁膜43、第2層間絶縁膜42、容量線300及び誘電体膜75を貫通する開口する開口部850を形成する。この際、中継層71が露出するようにする。
次に、図7(c)に示した工程において、TFTアレイ基板10上で平面的に見て、開口部850を含む領域に、絶縁膜200を積層する。この際、絶縁膜200は、開口部850の内側壁上にも形成されることとなり、後述するように、この部分がサイドウォール250を形成することとなる。
次に、図8(a)に示した工程において、TFTアレイ基板10上で平面的に見て、開口部850を含む領域における絶縁膜200に対して、異方性エッチングを施す。その際、エッチングの深さ方向にあたる開口部850の底面の方が開口部850の内側壁面に比べてエッチング速度が速いので、絶縁膜200を開口部850の内側壁面には確実に残しつつ、開口部850の底面に中継層71の表面71aを露出させることができる。即ち、開口部850の内側壁上の絶縁膜200を残してサイドウォール250を確実に形成しつつ、中継層71を露出させることができる。この結果、サイドウォール250に囲まれたセルフアライン型のコンタクトホール85が開孔することができる。
次に、図8(b)に示した工程において、コンタクトホール85を含む領域及び画素電極を形成すべき領域にITO等の導電膜90を積層する。これにより、画素電極9aが形成されると共に、画素電極9a(言い換えれば、導電膜90)は、セルフアライン型のコンタクトホール85を介して、中継層71と電気的に接続される。
以上説明した液晶装置の製造方法によれば、上述した本実施形態の液晶装置を製造することができる。ここで特に、コンタクトホール85は、セルフアライン型のコンタクトホールであるので、例えば2種類のマスクを用いてコンタクトホールを形成する場合や絶縁膜を介して蓄積容量70に隣接したコンタクトホールを形成する場合と比較して、コンタクトホールを形成することによる蓄積容量70の面積の減少を小さくすることができる。言い換えれば、同じ大きさのTFTアレイ基板10上の面積に、より大きな蓄積容量70を形成することができる。或いは、TFTアレイ基板10のサイズを縮小することができる。
<第2実施形態>
第2実施形態に係る電気光学装置について、図9及び図10を参照して説明する。ここに図9は、第2実施形態における図5と同趣旨の断面図であり、図10は、図9の破線円C2内を拡大して示す部分拡大図である。
尚、図9及び図10において、図1から図8に示した第1実施形態に係る構成要素と同様の構成要素に同一の参照符合を付し、それらの説明は適宜省略する。また、図9及び図10においては、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。
図9に示すように、中継層71を容量線300よりも上層側に配置すると共に、セルフアライン型のコンタクトホール89を介してTFT30のドレイン領域1eと電気的に接続するようにしてもよい。尚、中継層71及び画素電極9a間は、第2層間絶縁膜42及び第3層間絶縁膜43を貫通して開孔されたコンタクトホール87を介して電気的に接続されている。
図10に拡大して示すように、蓄積容量70は、第1層間絶縁膜41上に固定電位側容量電極として機能する容量線300、誘電体膜75、及び画素電位側容量電極として機能する中継層71がこの順に積層されて構成されている。蓄積容量70は、誘電体膜75、容量線300、第1層間絶縁膜41及び絶縁膜2を貫通して開孔されたコンタクトホール89を介して、下層側に配置されたTFT30のドレイン領域1eと電気的に接続されている。
このように本実施形態では、中継層71から本発明に係る「一対の電極の一方」の一例が構成されており、容量線300から本発明に係る「一対の電極の他方」の一例が構成されている。
本実施形態では特に、絶縁膜からなるサイドウォール290を備え、コンタクトホール89は、サイドウォール290によって囲まれている。
サイドウォール290は、誘電体膜75、容量線300、第1層間絶縁膜41及び絶縁膜2を貫通して開口された開口部890の内側壁上に設けられている。更に、このサイドウォール290に囲まれたコンタクトホール89を介して、画素電位側容量電極としての中継層71は、固定電位側容量電極としての容量線300に対して反対側(即ち、容量線300より下層側)に位置するTFT30のドレイン領域1eと電気的に接続されている。
コンタクトホール89は、サイドウォール290の形成と同時に形成されたセルフアライン型或いは自己整合型のコンタクトホールであり、固定電位側容量電極としての容量線300と画素電位側容量電極としての中継層71との間が電気的に短絡(即ち、ショート)しないように周囲をサイドウォール290によって囲まれている。このため、中継層71のうちコンタクトホール89内に形成された部分と固定電位側容量電極としての容量線300とのTFTアレイ基板10に沿った距離L1は、サイドウォール290によって規定されている。よって、中継層71を、容量線300に対して反対側(即ち、容量線300の下層側)に位置するTFT30のドレイン領域1eと、容量線300とショートしないようにしつつ、コンタクトホール89を介して電気的に接続することができる。更に、コンタクトホール89は、セルフアライン型のコンタクトホールであるため、コンタクトホールを形成するためのマスク及び蓄積容量を形成するためのマスク間の位置あわせを必要としない。
従って、中継層71を容量線300に対して反対側(即ち、容量線300より下層側)に位置するTFT30のドレイ領域1eと電気的に接続させる際に、複数のマスク間の位置ずれを考慮したマージンを設ける必要がないため、サイドウォール290を可能な限り薄くすることができる。その結果、例えば2種類のマスクを用いてコンタクトホールを形成する場合や絶縁膜を介して蓄積容量70に隣接したコンタクトホールを形成する場合と比較して、コンタクトホールを形成することによる蓄積容量70の面積の減少を小さくすることができる。言い換えれば、同じ大きさのTFTアレイ基板10上の面積に、より大きな蓄積容量70を形成することができる。或いは、TFTアレイ基板10のサイズを縮小することができる。
<電子機器>
次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図11は、プロジェクタの構成例を示す平面図である。この図11に示されるように、プロジェクタ1100内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、ライトガイド1104内に配置された4枚のミラー1106および2枚のダイクロイックミラー1108によってRGBの3原色に分離され、各原色に対応するライトバルブとしての液晶パネル1110R、1110Bおよび1110Gに入射される。
液晶パネル1110R、1110Bおよび1110Gの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるR、G、Bの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112においては、RおよびBの光が90度に屈折する一方、Gの光が直進する。したがって、各色の画像が合成される結果、投射レンズ1114を介して、スクリーン等にカラー画像が投写されることとなる。
ここで、各液晶パネル1110R、1110Bおよび1110Gによる表示像について着目すると、液晶パネル1110Gによる表示像は、液晶パネル1110R、1110Bによる表示像に対して左右反転することが必要となる。
なお、液晶パネル1110R、1110Bおよび1110Gには、ダイクロイックミラー1108によって、R、G、Bの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
次に、液晶装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図12は、このパーソナルコンピュータの構成を示す斜視図である。図12において、コンピュータ1200は、キーボード1202を備えた本体部1204と、液晶表示ユニット1206とから構成されている。この液晶表示ユニット1206は、先に述べた液晶装置1005の背面にバックライトを付加することにより構成されている。
さらに、液晶装置を、携帯電話に適用した例について説明する。図13は、この携帯電話の構成を示す斜視図である。図13において、携帯電話1300は、複数の操作ボタン1302とともに、反射型の液晶装置1005を備えるものである。この反射型の液晶装置1005にあっては、必要に応じてその前面にフロントライトが設けられる。
尚、図11から図13を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
また本発明は、上述の実施形態で説明した液晶装置以外にも、シリコン基板上に素子を形成する反射型液晶装置(LCOS)、プラズマディスプレイ(PDP)、電界放出型ディスプレイ(FED、SED)、有機ELディスプレイ、デジタルマイクロミラーデバイス(DMD)、電気泳動装置等にも適用可能である。
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置、電気光学装置の製造方法、該電気光学装置を備えてなる電子機器、及びコンデンサーもまた本発明の技術的範囲に含まれるものである。
第1実施形態に係る液晶装置の全体構成を示す平面図である。 図1のH−H´の断面図である。 第1実施形態に係る液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素部における各種素子、配線等の等価回路図である。 第1実施形態に係る液晶装置における相隣接する複数の画素部の平面図である。 図4のA−A´断面図である。 図5の破線円C1内を拡大して示す部分拡大図である。 第1実施形態の液晶装置の製造工程を順に示す工程図(その1)である。 第1実施形態の液晶装置の製造工程を順に示す工程図(その2)である。 第2実施形態における図5と同趣旨の断面図である。 図9の破線円C2内を拡大して示す部分拡大図である。 電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。 電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。 電気光学装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
符号の説明
3a…走査線、9a…画素電極、6a…データ線、10…TFTアレイ基板、10a…画像表示領域、41、42、43…層間絶縁間膜、71…中継層、75…誘電体膜、85…コンタクトホール、90…導電膜、101…データ線駆動回路、104…走査線駆動回路、300…容量線、850…サイドウォール

Claims (2)

  1. 基板上に、
    相互に交差する複数の走査線及び複数のデータ線と、
    前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素電極と、
    前記画素電極をスイッチング制御するための薄膜トランジスタと、
    前記薄膜トランジスタより上層側に配置され、(i)一定電位に電気的に接続された固定電位側電極、(ii)誘電体膜及び(iii)前記画素電極に電気的に接続された画素電位側電極がこの順に積層されてなる蓄積容量と、
    前記固定電位側電極及び前記誘電体膜を貫通して開口された開口部の内側壁上に設けられた第1の絶縁膜からなるサイドウォールと
    を備え、
    前記薄膜トランジスタを構成する半導体層と前記画素電位側電極とは、前記サイドウォールと同時に自己整合的に形成され前記サイドウォールに囲まれたセルフアラインコンタクトホールを介して互いに電気的に接続される
    とを特徴とする電気光学装置。
  2. 請求項1に記載の電気光学装置を具備してなる電子機器。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4155317B2 (ja) * 2006-07-11 2008-09-24 セイコーエプソン株式会社 電気光学装置、及びこれを備えた電子機器
US8284354B2 (en) * 2008-02-04 2012-10-09 Himax Display, Inc. Liquid crystal on silicon display panel and electronic device using the same
CN101620347B (zh) * 2008-07-03 2011-08-17 中芯国际集成电路制造(上海)有限公司 硅基液晶器件及其制造方法
JP5724531B2 (ja) * 2010-04-12 2015-05-27 セイコーエプソン株式会社 電気光学装置及び電子機器
JP2013195992A (ja) * 2012-03-23 2013-09-30 Japan Display Inc 液晶表示装置およびその製造方法
CN104020892B (zh) 2014-05-30 2017-07-28 京东方科技集团股份有限公司 一种内嵌式触摸屏及显示装置
CN105470267A (zh) * 2016-01-11 2016-04-06 武汉华星光电技术有限公司 一种阵列基板及其制备方法
JP6768394B2 (ja) * 2016-07-29 2020-10-14 株式会社ジャパンディスプレイ 電子機器

Family Cites Families (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4378630A (en) * 1980-05-05 1983-04-05 International Business Machines Corporation Process for fabricating a high performance PNP and NPN structure
US4433470A (en) * 1981-05-19 1984-02-28 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device utilizing selective etching and diffusion
US4826781A (en) * 1986-03-04 1989-05-02 Seiko Epson Corporation Semiconductor device and method of preparation
JPS62274659A (ja) * 1986-05-22 1987-11-28 Mitsubishi Electric Corp 半導体装置
US4772569A (en) * 1986-10-30 1988-09-20 Mitsubishi Denki Kabushiki Kaisha Method for forming oxide isolation films on french sidewalls
US4855953A (en) * 1987-02-25 1989-08-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having stacked memory capacitors and method for manufacturing the same
DE3809218C2 (de) * 1987-03-20 1994-09-01 Mitsubishi Electric Corp Halbleitereinrichtung mit einem Graben und Verfahren zum Herstellen einer solchen Halbleitereinrichtung
JPH0620108B2 (ja) * 1987-03-23 1994-03-16 三菱電機株式会社 半導体装置の製造方法
JPH01143254A (ja) * 1987-11-28 1989-06-05 Mitsubishi Electric Corp 半導体記憶装置
US4849279A (en) * 1988-02-22 1989-07-18 Nissho & Co., Ltd. Insect-repellent assembly
JP2682021B2 (ja) * 1988-06-29 1997-11-26 富士通株式会社 半導体メモリ装置
JPH0262073A (ja) * 1988-08-26 1990-03-01 Mitsubishi Electric Corp 半導体記憶装置
JP2624797B2 (ja) * 1988-09-20 1997-06-25 株式会社日立製作所 アクティブマトリクス基板の製造方法
US5086322A (en) * 1988-10-19 1992-02-04 Mitsubishi Denki Kabushiki Kaisha Input protection circuit and output driver circuit comprising mis semiconductor device
DE69030433T2 (de) * 1989-12-29 1997-10-09 Sharp Kk Herstellungsmethode für Halbleiterspeicher
JP2573384B2 (ja) * 1990-01-24 1997-01-22 株式会社東芝 半導体記憶装置とその製造方法
JPH03278573A (ja) * 1990-03-28 1991-12-10 Mitsubishi Electric Corp 半導体記憶装置
JPH04188869A (ja) * 1990-11-22 1992-07-07 Mitsubishi Electric Corp 接合型電界効果トランジスタとキャパシタとを含む半導体記憶装置およびその製造方法
KR960001611B1 (ko) * 1991-03-06 1996-02-02 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법
US5053351A (en) * 1991-03-19 1991-10-01 Micron Technology, Inc. Method of making stacked E-cell capacitor DRAM cell
JP2794499B2 (ja) * 1991-03-26 1998-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH04348070A (ja) * 1991-05-24 1992-12-03 Texas Instr Japan Ltd 半導体装置及びその製造方法
US6778231B1 (en) * 1991-06-14 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Electro-optical display device
US5334540A (en) * 1991-11-14 1994-08-02 Mitsubishi Denki Kabushiki Kaisha OBIC observation method and apparatus therefor
JPH05340964A (ja) * 1992-06-05 1993-12-24 Mitsubishi Electric Corp ウエハ及びチップの試験装置
JP3435173B2 (ja) * 1992-07-10 2003-08-11 株式会社日立製作所 半導体装置
JPH0637269A (ja) * 1992-07-17 1994-02-10 Mitsubishi Electric Corp 接合型電界効果トランジスタ、その接合型電界効果トランジスタを含む半導体記憶装置およびそれらの製造方法
US5508541A (en) * 1992-09-22 1996-04-16 Kabushiki Kaisha Toshiba Random access memory device with trench-type one-transistor memory cell structure
JPH0714898A (ja) * 1993-06-23 1995-01-17 Mitsubishi Electric Corp 半導体ウエハの試験解析装置および解析方法
JPH0737996A (ja) * 1993-07-26 1995-02-07 Mitsubishi Electric Corp メモリセルにトランジスタを用いない半導体記憶装置およびその製造方法
JP2974561B2 (ja) * 1993-11-08 1999-11-10 株式会社東芝 半導体記憶装置及びその製造方法
US6265249B1 (en) * 1994-03-01 2001-07-24 Industrial Technology Research Institute Method of manufacturing thin film transistors
JPH07312423A (ja) * 1994-05-17 1995-11-28 Hitachi Ltd Mis型半導体装置
JPH08316430A (ja) * 1995-05-15 1996-11-29 Mitsubishi Electric Corp 半導体メモリとその製造方法、スタックドキャパシタ
KR0147655B1 (ko) * 1995-07-13 1998-08-01 김광호 반도체 장치의 캐패시터 제조방법
US5747845A (en) * 1995-08-22 1998-05-05 Nippon Steel Corporation Semiconductor memory device with memory cells each having transistor and capacitor and method of making the same
JPH09105952A (ja) * 1995-10-11 1997-04-22 Toshiba Electron Eng Corp アクティブマトリクス型液晶表示装置
JPH09127551A (ja) * 1995-10-31 1997-05-16 Sharp Corp 半導体装置およびアクティブマトリクス基板
US5914851A (en) * 1995-12-22 1999-06-22 International Business Machines Corporation Isolated sidewall capacitor
US5633781A (en) * 1995-12-22 1997-05-27 International Business Machines Corporation Isolated sidewall capacitor having a compound plate electrode
JP3976839B2 (ja) * 1996-07-09 2007-09-19 株式会社ルネサステクノロジ 不揮発性メモリシステムおよび不揮発性半導体メモリ
US6009016A (en) * 1996-07-09 1999-12-28 Hitachi, Ltd. Nonvolatile memory system semiconductor memory and writing method
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
US6429473B1 (en) * 1996-07-30 2002-08-06 International Business Machines Corporation DRAM cell with stacked capacitor self-aligned to bitline
US6262438B1 (en) * 1996-11-04 2001-07-17 Semiconductor Energy Laboratory Co., Ltd. Active matrix type display circuit and method of manufacturing the same
KR100223832B1 (ko) * 1996-12-27 1999-10-15 구본준 반도체 소자 및 그 제조방법
JP3270821B2 (ja) * 1997-03-12 2002-04-02 シャープ株式会社 反射型液晶表示装置およびその製造方法
TW407234B (en) * 1997-03-31 2000-10-01 Hitachi Ltd Semiconductor memory device, non-volatile semiconductor memory device and data reading method thereof
JPH1116909A (ja) 1997-06-24 1999-01-22 Seiko Epson Corp 半導体装置及びその製造方法
KR100438346B1 (ko) * 1997-07-25 2004-07-02 가부시키가이샤 오츠까 세이야꾸 고죠 환원당이 첨가된 지방유제, 그의 멸균방법 및 그의 포장체
JP2000004269A (ja) * 1998-06-12 2000-01-07 Nec Corp 受信装置および受信方法、並びに記録媒体
US6767789B1 (en) * 1998-06-26 2004-07-27 International Business Machines Corporation Method for interconnection between transfer devices and storage capacitors in memory cells and device formed thereby
JP2000031398A (ja) * 1998-07-15 2000-01-28 Toshiba Corp 半導体装置及びその製造方法
JP2000036568A (ja) * 1998-07-17 2000-02-02 Toshiba Corp 半導体記憶装置及びその製造方法
JP3289777B2 (ja) * 1999-04-27 2002-06-10 日本電気株式会社 マルチステージ干渉キャンセラ
CN101221756A (zh) * 1999-05-24 2008-07-16 石井达矢 音响发生装置及其制造方法
GB9929615D0 (en) * 1999-12-15 2000-02-09 Koninkl Philips Electronics Nv Method of manufacturing an active matrix device
JP3379501B2 (ja) * 1999-12-28 2003-02-24 日本電気株式会社 ゲイン可変型ディジタルフィルタ
JP4939689B2 (ja) 2000-01-26 2012-05-30 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US7262393B2 (en) * 2000-05-11 2007-08-28 The Procter & Gamble Company Releasably sealable, air and liquid impermeable bags and methods for low temperature food preparation using the same
JP2002026254A (ja) * 2000-07-03 2002-01-25 Hitachi Ltd 半導体集積回路および不揮発性メモリ
US6429069B1 (en) * 2000-07-11 2002-08-06 Micron Technology, Inc. SOI DRAM with buried capacitor under the digit lines utilizing a self aligning penetrating storage node contact formation
JP3833887B2 (ja) * 2000-10-30 2006-10-18 株式会社東芝 強誘電体メモリ及びその製造方法
JP2002354449A (ja) * 2001-05-28 2002-12-06 Tatsuya Ishii 広告配信方法及びテレビ放送受信機
JP3809520B2 (ja) * 2001-07-04 2006-08-16 独立行政法人 宇宙航空研究開発機構 微細噴流制御式吸音システム
JP3661633B2 (ja) * 2001-08-27 2005-06-15 セイコーエプソン株式会社 電子ビームテストシステム及び電子ビームテスト方法
JP3633545B2 (ja) * 2001-11-07 2005-03-30 セイコーエプソン株式会社 電子ビームテストシステム及び電子ビームテスト方法
US6858890B2 (en) * 2002-06-04 2005-02-22 Infineon Technologies Aktiengesellschaft Ferroelectric memory integrated circuit with improved reliability
TWI302996B (en) * 2002-07-25 2008-11-11 Toppoly Optoelectronics Corp Method for forming a self-aligned pixel electrode of lcd
US7175911B2 (en) * 2002-09-18 2007-02-13 Toshiba Ceramics Co., Ltd. Titanium dioxide fine particles and method for producing the same, and method for producing visible light activatable photocatalyst
JP4129381B2 (ja) * 2002-09-25 2008-08-06 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
ES2443492T3 (es) * 2002-10-02 2014-02-19 Mitsubishi Electric Corporation Reductor de pulsación de presión para un equipo de ciclo de refrigeración
TWI221340B (en) * 2003-05-30 2004-09-21 Ind Tech Res Inst Thin film transistor and method for fabricating thereof
EP1511004A3 (en) * 2003-08-19 2010-01-27 Sony Corporation Memory controller, memory control method, rate conversion apparatus, rate conversion method, image-signal-processing apparatus, image-signal-processing method, and program for executing these methods
JP3917964B2 (ja) * 2003-08-22 2007-05-23 株式会社 工房Pda 熱圧着用のヒーターチップ
JP2004109988A (ja) 2003-08-29 2004-04-08 Seiko Epson Corp 電気光学装置及び電子機器
JP4153457B2 (ja) * 2004-03-30 2008-09-24 三菱電機株式会社 流路装置、冷凍サイクル装置
JP2006086292A (ja) * 2004-09-15 2006-03-30 Toshiba Corp 半導体記憶装置およびその製造方法
JP4544413B2 (ja) * 2004-10-26 2010-09-15 日本電気株式会社 無線基地局及び無線基地局におけるスケジューラアルゴリズム設定方法
US20060217108A1 (en) * 2005-03-25 2006-09-28 Nec Corporation Network authentication apparatus, network authentication method, network authentication system, and network authentication program
US20070085805A1 (en) * 2005-10-18 2007-04-19 Seiko Epson Corporation Electro-optical device and electronic apparatus
JP4655943B2 (ja) * 2006-01-18 2011-03-23 セイコーエプソン株式会社 電気光学装置及びその製造方法、並びに導電層の接続構造

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