JP4073176B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する分野】
本発明は、半導体装置とその製造法に係り、特に電源回路等に利用されるトレンチゲート型パワーＭＯＳＦＥＴの構成を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
トレンチゲート型パワーＭＯＳＦＥＴは、近年、ＤＣ−ＤＣコンバータなど各種電源装置に幅広く応用されている。図３４は、従来技術に係るトレンチゲート型パワーＭＯＳＦＥＴの構成を有する半導体装置の一例を示す説明図であり、（ａ）は半導体装置の平面図であり、（ｂ）はＡ−Ａ線断面図である。図中、１００ａ〜１００ｅはセル、１１０は溝、１１１はゲート電極膜、１１７はN＋型シリコン基板、１１８はＮ−エピタキシャル層、１１９はＰ型ボディ層、１２０はＰ＋型拡散領域、１２１はＮ＋型ソース領域、１２２は層間絶縁膜、１２４はソース電極膜、１２５はドレイン電極膜、１２７はゲート絶縁膜、１４１は上部絶縁膜である。
【０００３】
この半導体装置は、図３４（ａ）のセル１００ａ〜１００ｅに示すように、表面側に多数のセルを千鳥格子状に配置形成している。さらに、各セルは、例えばセル１００ａに示したように、Ｐ＋型拡散領域１２０の周辺にＮ＋型ソース領域１２１を形成している。
【０００４】
また、この半導体装置の断面の構成は、図３４（ｂ）に示すように、N＋型シリコン基板１１７上に、ドレイン層としてＮ−エピタキシャル層１１８を形成し、さらにＮ−エピタキシャル層１１８上にＰ型ボディ層１１９を形成している。Ｐ型ボディ層１１９の内部には、Ｐ＋型拡散領域１２０およびＮ＋型ソース領域１２１を形成している。さらに、セル１００ａ〜１００ｅの間は、Ｐ型ボディ層１１９を貫通してＮ−エピタキシャル層１１８内まで達する溝１１０を形成している。
【０００５】
溝１１０は、Ｐ型ボディ層１１９を開口させて、Ｎ−エピタキシャル層１１８内部にまで到達するように形成されている。この溝１１０の内周面および底面には、ゲート絶縁膜１２７を密着形成しており、さらにゲート絶縁膜１２７に囲まれる空間内にゲート電極膜１１１を形成している。くわえて、ゲート絶縁膜１２７およびゲート電極膜１１１上には上部絶縁膜１４１を形成している。さらに、上部絶縁膜１４１およびＮ＋型ソース領域１２１の一部の上には、層間絶縁膜１２２を形成している。
【０００６】
さらに、上述のＰ＋型拡散領域１２０、Ｎ＋型ソース領域１２１および層間絶縁膜１２２上には、ソース電極膜１２４を形成している。くわえて、N＋型シリコン基板１１７のもう一方の面にはドレイン電極膜１２５を形成している。
【０００７】
上述の半導体装置において、ソース電極膜１２４とドレイン電極膜１２５との間に電圧を印加するとともに、ゲート電極膜１１１とソース電極膜１２４との間に所定閾値以上の電圧を印加すると、Ｐ型ボディ層１１９のゲート絶縁膜１２７との境界領域に反転層が形成されてチャネルとなる。そして、ドレイン電極膜１２５からソース電極１２４へこのチャネルを通って電流が流れる。
【０００８】
ところで、このような構成を有する半導体装置においては、ゲート絶縁膜１２７の底部の膜厚を他の部分よりも厚く形成してゲート絶縁膜１２７の絶縁耐圧を確保するために、溝１１０を深く掘り下げることによって図２８（ｂ）に示した溝１１０の深さＤを大きくし、ゲート絶縁膜１２７の底部の膜厚を確保するためのスペースを作るようにしている。また、溝１１０を深く掘り下げれば、ゲート絶縁膜１２７の外周面の面積を増やすことができるので、オン抵抗Ｒｏｎを下げることもできる。
【０００９】
しかし、ゲート絶縁膜１２７の外周面の面積を大きくすると、ゲート電極膜１１１とＮ−エピタキシャル層１１８との間の静電容量Ｃｒｓｓも大きくなり、半導体装置のスイッチング特性が悪化することになる。また、深さDを大きくして行くと、ソース電極膜１２４とドレイン電極膜１２５との間に電圧を印加したときに、ゲート絶縁膜１２７の特定の部分に電界が集中するなどの悪影響を招くことになる。
【００１０】
【発明が解決しようとする課題】
本発明は、上述の課題を解決するために、オン抵抗を低くしつつゲート電極膜とドレイン層との間の静電容量を小さくでき、かつゲート絶縁膜の絶縁耐圧を確保することが可能な半導体装置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
また、本発明は、半導体装置において、第１導電型のドレイン層と、該ドレイン層上に配置される該第１導電型とは反対型の第２導電型の導電領域とを形成してなる半導体基板と、前記導電領域を開口し、前記ドレイン層に達して形成してなる溝と、前記導電領域内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第１導電型のソース領域と、前記溝の内周面に形成されるとともに、所定深さより深い部分の膜厚を他の部分より厚く形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面に形成してなるゲート電極膜と、前記ゲート電極膜とは絶縁されるとともに、前記ソース領域と接して形成してなるソース電極膜と、を有し、前記所定深さは、前記ソース領域よりも深くかつ前記ドレイン層と前記導電領域との境界面よりも浅い範囲内であることを特徴とした。
【００１４】
したがって、本発明に係る半導体装置は、所定深さより深い部分のゲート電極膜の膜厚が他の部分、すなわち所定深さより浅い部分よりも薄くなるので、当該部分周辺の静電容量を低く押さえるとともに、オン抵抗を一定程度低減することができる。
【００１６】
また、本発明は、半導体装置において、第１導電型のドレイン層と、該ドレイン層上に配置される該第１導電型とは反対型の第２導電型の導電領域とを形成してなる半導体基板と、前記導電領域を開口し、前記ドレイン層に達して形成してなる溝と、前記導電領域内に配置されるとともに、少なくとも一部を前記溝の内周面に露出して形成させてなる第１導電型のソース領域と、前記溝の内周面に形成されてなるとともに、前記導電領域の開口側に行くに従って膜厚が薄くなるように形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面に形成してなるゲート電極膜と、前記ゲート電極膜とは絶縁されるとともに、前記ソース領域と接して形成してなるソース電極膜とを有することを特徴とするものとした。
【００１７】
したがって、本発明に係る半導体装置は、所定深さより深い部分のゲート電極膜の膜厚が他の部分、すなわち所定深さより浅い部分よりも薄くなるので、当該部分周辺の静電容量を低く押さえるとともに、オン抵抗を一定程度低減することができる。
【００１８】
また、半導体装置の製造方法において、第１導電型のドレイン層を形成した半導体基板の表面上に第１のシリコン酸化膜を形成し、前記シリコン酸化膜の所定部位を開口させて前記ドレイン層を露出させ、露出した前記ドレイン層を開口させて前記ドレイン層に第1の溝を形成し、前記半導体基板の表面および前記第１の溝の内周面に第２のシリコン酸化膜を形成し、前記半導体基板の表面および前記第１の溝の内周面を覆うシリコン窒化膜を形成し、前記半導体基板の表面および前記第１の溝の底面の前記シリコン窒化膜を除去し、前記半導体基板の表面および前記第１の溝の底面の前記第２のシリコン酸化膜を露出させ、前記第１のシリコン酸化膜および前記第２のシリコン酸化膜の少なくとも一部、ならびに前記第１の溝の底面に露出した前記シリコン酸化膜を除去し、前記第１の溝の底面の前記ドレイン層を露出させ、前記第１の溝の底面に露出した前記ドレイン層を開口して第２の溝を形成し、前記第２の溝周辺の前記ドレイン層を酸化し、前記第１の溝の周側面の前記シリコン窒化膜および前記第２のシリコン酸化膜を除去し、前記半導体基板の表面ならびに前記第１の溝および前記第２の溝の内周面に第３のシリコン酸化膜を形成し、前記半導体基板の表面および前記第１の溝ならびに前記第２の溝の内周面にポリシリコン膜を堆積形成し、前記第１の溝ならびに前記第２の溝を埋め、前記半導体基板の表面の前記ポリシリコン膜および前記第１の溝の一部の前記ポリシリコン膜を除去し、前記半導体基板の表面および前記第１の溝の内周面の一部の前記第３のシリコン酸化膜を除去し、前記半導体基板の表面ならびに前記第１の溝の内周面に第４のシリコン酸化膜を形成することを特徴とするものとした。
【００１９】
したがって、第１の溝の底部に第２の溝を形成することが可能になり、上部と下部とで膜厚のことなるゲート電極膜を形成することが可能になる。
【００２０】
【発明の実施の形態】
以下に本発明の第１の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係る半導体装置を示す説明図であり、（ａ）は半導体装置のセルの配置を示す平面図であり、（ｂ）はＢ−Ｂ線断面図である。図中、１ａ〜１ｅはセル、１０は溝、１１はゲート電極膜、１５は周側面部、１６は底面部、１７はN＋型シリコン基板、１８はＮ−エピタキシャル層、１９はＰ型ボディ層、２０はＰ＋型拡散領域、２１はＮ＋型ソース領域、２２は層間絶縁膜、２４はソース電極膜、２５はドレイン電極膜、２７はゲート絶縁膜、４１は上部絶縁膜である。
【００２１】
本発明の第１の実施の形態に係る半導体装置の構造は、図１（ａ）に示すように、平面構成においてセル１ａ〜１ｅなどの各セルを千鳥格子状に配置している。さらに、セル１ａなど各セルは、Ｐ＋型拡散領域２０の周辺にＮ＋型ソース領域２１を形成している。なお、セル１ａ〜１ｅの配置は、図１（ａ）のパターンに限られるものではなく、例えば図２７に示すようにしてもよい。図２７は、セルの別の配置の一例を示す平面図である。セル１ａ，１ｂなどの各セルは、Ｐ＋型拡散領域２０およびＮ＋型ソース領域２１をそれぞれ短冊状に形成し、これらを平行に配置した例である。本実施の形態においては、セルを円形などさらに別の形状とし、また配置についても格子状など他の配置にしてもよい。
【００２２】
また、図１（ｂ）に示すように、この半導体装置の断面構造においては、N＋型シリコン基板１７上に、ドレイン層であるＮ−エピタキシャル層１８を形成している。さらに、Ｎ−エピタキシャル層１８上に、Ｐ型ボディ層１９を形成している。また、Ｐ型ボディ層１９の内部には、Ｐ＋型拡散領域２０およびＮ＋型ソース領域２１を形成してセル１ａを設けている。
【００２３】
さらに、Ｐ型ボディ層１９を開口させて、Ｎ−エピタキシャル層１８内部の比較的浅い部位に到達するように溝１０を形成している。溝１０の周側面および底面には、ゲート絶縁膜２７を密着形成されている。このゲート絶縁膜２７は、その底面部１６の膜厚を周側面部１５のそれよりも厚く形成している。また、ゲート絶縁膜２７の底面部１６の上面が、Ｎ−エピタキシャル層１８とＰ型ボディ層１９との境界面より浅くなるように形成している。さらに、ゲート絶縁膜２７の内部空間には、この内部空間を充填するようにゲート電極膜１１を堆積形成している。よって、ゲート電極膜１１は、Ｎ−エピタキシャル層１８とＰ型ボディ層１９との境界面より浅い部位に形成される。くわえて、ゲート電極膜１１の上には、上部絶縁膜４１を形成している。
【００２４】
また、ゲート絶縁膜２７上には、層間絶縁膜２２を形成している。くわえて、Ｐ＋型拡散領域２０およびＮ＋型ソース領域２１ならびに層間絶縁膜２２上には、ソース電極膜２４を形成している。さらに、N＋型シリコン基板１７のもう一方の面には、ドレイン電極膜２５を形成している。
【００２５】
そして、この半導体装置において、ソース電極膜２４とドレイン電極膜２５との間に電圧を印加するとともに、ゲート電極膜１１とソース電極膜２４との間に所定閾値以上の電圧を印加すると、Ｐ型ボディ層１９のゲート絶縁膜２７との境界領域に反転層が形成されてチャネルとなる。そして、ドレイン電極膜２５からソース電極膜２４へこのチャネルを通って電流が流れる。また、ゲート電極膜１１とソース電極膜２４との間の電圧を所定閾値より低くすれば、この反転層が消滅して、ドレイン電極膜２５とソース電極膜２４との間に電流は流れない。
【００２６】
また、本発明の第１の実施の形態に係る半導体装置においては、ゲート電極膜１１をＮ−エピタキシャル層１８とＰ型ボディ層１９との境界面より浅く、すなわちゲート電極膜１１の下端部がＮ−エピタキシャル層１８とＰ型ボディ層１９との境界面よりも上方に位置するように形成している。したがって、溝１０をＮ−エピタキシャル層１８の比較的浅い部位に達する程度に形成しても、ゲート絶縁膜２７の底面部１６の膜厚を厚くして、ゲート絶縁膜２７の絶縁耐圧を十分に確保することが可能である。さらに、溝１０を浅く形成できるので、ゲート絶縁膜２７の特定の部分に電界が集中するような事態を回避することができる。
【００２７】
また、ゲート電極膜１１の下端部をＮ−エピタキシャル層１８とＰ型ボディ層１９との境界面よりも上方に位置させても、オン抵抗Ｒｏｎを十分に引き下げることが可能である。図２８は、本発明の第１の実施の形態に係る半導体装置の実験例を示す説明図である。図中、Ａは溝１０の幅、ＢはＰ型ボディ層１９の厚さ、Ｃは溝１０の深さ、Ｄはゲート絶縁膜２７の周側面部１５の厚さ、Ｘは半導体装置の表面からゲート電極膜１１の下端部までの深さを示す変数である。なお、他の符号は、図１のものと同じである。図２８に示した実験例においては、Ａを０．８μｍ、Ｂを１．３μｍ、Ｃを１．６μｍ、Ｄを５０ｎｍとした。そして、オン抵抗Ｒｏｎの測定においては、ソース電極膜２４とドレイン電極膜２５との間に１０Ｖ印加するとともに、ゲート電極膜１１とソース電極膜２４との間にも１０Ｖ印加し、静電容量Ｃｉｓｓの測定においては、それぞれ０Ｖ、１０Ｖずつ印加するものとした。
【００２８】
図３１は、本発明の第１の実施の形態に係る半導体装置の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの関係を示す説明図である。この図においては、Ｘを１．５５μｍとしたときのオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積を１．０としている。なお、上記の実験および以下に述べる実験においては、Ｃｒｓ ｓではなくＣｉｓｓを測定対象としているが、これらの実験条件ではＣＧＳはほぼ一定となり、Ｃｉｓｓ＝ＣＧＳ＋ＣＧＤ、Ｃｒｓｓ＝ＣＧＤの関係にあることを勘案すれば、Ｘ、Ｙ、Ｚの各変数に対するＣｉｓｓの変化をＣｒｓｓの変化と見なせるのでＣｉｓｓを用いた。
【００２９】
図３１に示すように、図２８の構成において、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積は、Ｘをほぼ１．０μｍないし１．２μｍの範囲とした場合が最も小さくなる。したがって、ゲート電極膜１１の深さは、この範囲、すなわちゲート電極膜１１の下端部がＮ−エピタキシャル層１８とＰ型ボディ層１９との境界面よりも上方に位置させることが有利と言える。
【００３０】
さらに、本発明の第２の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図２は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。図中、１２はゲート電極膜上部、１３はゲート電極膜下部、１４は下側周側面部、２９は上側周側面部である。その他の符号は、図１のものと同じである。
【００３１】
本発明の第２の実施の形態に係る半導体装置の断面構造は、図２に示すように、ゲート絶縁膜２７において下側周側面部１４の膜厚を上側周側面部２９の膜厚よりも厚くしている。したがって、ゲート電極膜上部１２の膜厚は、ゲート電極膜下部１３の膜厚よりも厚くなっている。その他の部分の構造は、上述の第１の実施の形態のものと同じである。
【００３２】
したがって、本発明の第２の実施の形態においては、ゲート絶縁膜２７の底面部１６の膜厚に加えて、下側周側面部１４の膜厚も他の部分より厚く形成することにより、本発明の第１の実施の形態よりもオン抵抗Ｒｏｎの低減させている。なお、本発明の第２の実施の形態においては、ゲート電極膜上部１２をＮ−エピタキシャル層１８とＰ型ボディ層１９との境界面よりも上方に位置させるとともに、ゲート電極膜下部１３の下端部がこの境界面よりも下方に位置するように形成してもよい。また、ゲート電極膜下部１３は、例えば中間部分の膜厚を上下端部よりも厚くしたり、漏斗状やドーム状に形成するなど他の形態にしても良い。
【００３３】
以下に、本発明の第２の実施の形態に係る半導体装置の２つの実験例について説明する。図２９は、本発明の第２の実施の形態に係る半導体装置の第１の実験例を示す説明図である。図中、Ｄはゲート電極膜上部１２に接するゲート絶縁膜２７の上側周側面部２９の厚さ、Ｅはゲート電極膜下部１３の下端部と溝１０の底面との距離、Ｆはゲート電極膜下部１３の周側面と溝１０の周側面との距離、Ｙは半導体装置の表面からゲート電極膜上部１２の下端部までの深さを示す変数である。なお、他の符号は、図２８のものと同じである。図２９に示した実験例においては、Ａを０．８μｍ、Ｂを１．３μｍ、Ｃを１．６μｍ、Ｄを５０ｎｍ、ＥおよびＦを０．２５μｍとした。この構成において、ソース電極膜２４とドレイン電極膜２５との間、およびゲート電極膜１１とソース電極膜２４との間に、図２８に示した実験と同様の電圧を印加した。
【００３４】
図３２は、本発明の第２の実施の形態に係る半導体装置の第１の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの関係を示す説明図である。この図においては、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積を示す指標値は、図２８における実験例と同じ数値を示すものである。図３２に示すように、図２９の構成において、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積は、Ｙをほぼ０．８μｍないし１．０μｍの範囲とした場合が最も小さくなる。また、この値は、第１の実施の形態に係る実験例における値よりもわずかに小さい。したがって、ゲート電極膜１１の中段近傍に段差を設け、ゲート電極膜上部１２の下端部の深さを溝１０の深さに対して概ね５０％〜６０％程度にした場合には、製造工程が複雑にはなるが、図３１に示した例よりもさらに好適なものが得られる。
【００３５】
図３０は、本発明の第２の実施の形態に係る半導体装置の第２の実験例を示す説明図である。図中、Ｇはゲート電極膜１１の長さ、Ｚはゲート電極膜上部１２とゲート電極膜下部１３との水平方向の膜厚差を示す変数である。なお、他の符号は、図２９のものと同じである。図３０に示した実験例においては、Ａを０．８μｍ、Ｂを１．３μｍ、Ｃを１．６μｍ、Ｄを５０ｎｍ、Ｅを０．２５μｍとした。したがって、この実験例では、ゲート電極膜上部１２の下端部は、Ｎ−エピタキシャル層１８とＰ型ボディ層１９との境界面よりも上方に位置しているが、ゲート電極膜下部１３の下端部はこの境界面よりも下方に位置している。この構成において、ソース電極膜２４とドレイン電極膜２５との間、およびゲート電極膜１１とソース電極膜２４との間に、図２８に示した実験と同様の電圧を印加した。
【００３６】
図３３は、本発明の第２の実施の形態に係る半導体装置の第２の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの関係を示す説明図である。図３３に示すように、図３０の構成において、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積は、Ｚをほぼ０．１μｍないし０．３μｍの範囲とした場合が最も小さくなる。したがって、ゲート電極膜上部１２の膜厚に対してゲート電極膜下部１３の膜厚を概ね３０〜８５％程度とすることが最も好ましいと言える。また、この実験例においては、ゲート電極膜下部１３の下端部がＮ−エピタキシャル層１８とＰ型ボディ層１９との境界面よりも下方に位置しているが、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積から判断する限り、実験例１に対して特段不利になることはなかった。したがって、ゲート電極膜１１は、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓの双方を勘案する場合、その長さを溝１０の深さに対して概ね５０％〜６０％程度とし、中段付近に段差を設け、ゲート電極膜上部１２の膜厚に対してゲート電極膜下部１３の膜厚を概ね３０〜８５％程度とすることが最も好ましいと言える。
【００３７】
さらに、本発明の第２の実施の形態に係る半導体装置の製造工程について説明する。図５〜図２６は、本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）〜本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｖ）である。これらの図中、３１，３６，４１，４２はシリコン酸化膜、３２，４５はフォトレジスト膜、３３，３４は開口部、３５は溝、３７はシリコン窒化膜、３８，３９，４０は溝内周面、４３はポリシリコン膜、４４は段差部である。
【００３８】
まず、図５に示すように、抵抗率を３×１０−３Ω・ｃｍとしたN＋型シリコン基板１７の表面上に、エピタキシャル成長によって、ドレイン層として厚さ４〜５μｍで抵抗率を０．３Ω・ｃｍのＮ−エピタキシャル層１８を形成する。なお、これらの抵抗率を適宜変更してもよい。
【００３９】
さらに、図６に示すように、熱酸化処理を行なって、Ｎ−エピタキシャル層１８の表面全体にシリコン酸化膜３１を形成する。次に、図７に示すように、シリコン酸化膜３１の表面全体にフォトレジストを塗布してフォトレジスト膜３２を形成する。そして、フォトレジスト膜３２の露光、現像を行なって溝１０を形成する部位に開口部３３を設け、溝１０を形成する部位のシリコン酸化膜３１を露出させる。
【００４０】
次に、図８に示すように、フォトレジスト膜３２をマスクとしてシリコン酸化膜３１をドライエッチングし、開口部３４を形成して溝１０を形成する部位のＮ−エピタキシャル層１８を露出させる。そして、図９に示すように、シリコン酸化膜３１をマスクとして溝３５を形成する。
【００４１】
さらに、図１０に示すように、熱酸化処理を行なって、シリコン酸化膜３１の表面全体および溝３５の内周面にシリコン酸化膜を形成する。この処理によって、溝３５の内周面に露出していたＮ−エピタキシャル層１８は、シリコン酸化膜３６によって覆われる。続けて、図１１に示すように、ＣＶＤ法によって、シリコン酸化膜３１および溝３５の内周面のシリコン酸化膜３６の表面全体にシリコン窒化膜３７を堆積形成する。
【００４２】
次に、図１２に示すように、シリコン窒化膜３７に対する異方性エッチングによって、シリコン酸化膜３１の表面および溝３５の底面のシリコン窒化膜３７を除去する。この処理によって、シリコン窒化膜３７は、溝３５の周側面にのみ残る。さらに、図１３に示すように、ドライエッチングによって、シリコン酸化膜３１の上部および溝３５の底面のシリコン酸化膜３６の全部を除去する。この処理によって、溝３５の底面にＮ−エピタキシャル層１８が露出する。
【００４３】
続けて、図１４に示すように、溝３５の底面に露出したＮ−エピタキシャル層１８に対する異方性エッチングによって、溝３５をＮ−エピタキシャル層１８の内部にまで掘り下げる。この段階において、溝の掘り下げが完了し、溝１０が形成された状態になる。さらに、図１５に示すように、熱酸化処理を行なって、溝１０の下部に露出しているＮ−エピタキシャル層１８を酸化する。
【００４４】
次に、図１６に示すように、溝１０の周側面に残ったシリコン窒化膜３７をドライエッチングによって除去し、溝内周面３８のシリコン酸化膜３６を露出させる。この状態において、溝１０の内周面は、その全体にわたってシリコン酸化膜が露出した状態になり、段差部４４を境にして幅の異なる上下２段の溝が形成された状態となる。そして、図１７に示すように、ウェットエッチングによって、Ｎ−エピタキシャル層１８状のシリコン酸化膜３１の一部および溝１０の上段の内周面のシリコン酸化膜３６のすべてを除去し、溝内周面３９を露出させる。この処理によって、表面が荒れたシリコン酸化膜が除去される。
【００４５】
続けて、図１８に示すように、再び熱酸化処理を行なって、シリコン酸化膜３１および溝１０の内周面にシリコン酸化膜４２を形成する。この処理によって、溝１０の上段の内周面に再びシリコン酸化膜が形成されて、溝内周面４０がシリコン酸化膜で覆われる。次に、図１９に示すように、ＣＶＤ法によって、リンをドープしたポリシリコンを溝１０の内部空間およびシリコン酸化膜３１上に堆積してポリシリコン膜４３を形成する。
【００４６】
続けて、図２０に示すようにドライエッチングによって、シリコン酸化膜３１上のすべてのポリシリコン膜４３を除去するとともに、溝１０の内部のポリシリコン膜４３のうちＮ−エピタキシャル層１８の表面よりわずかに深い部位から上方のものを除去する。この処理によって、溝１０の内部にゲート電極膜１１が形成される。また、溝１０の段差部４４によって、ゲート電極膜上部１２の膜厚は、ゲート電極膜下部１３の膜厚よりも厚くなる。次に、図２１に示すように、ドライエッチングによって、Ｎ−エピタキシャル層１８上のすべてのシリコン酸化膜３１を除去するとともに、ゲート絶縁膜４２のうちゲート電極膜１１の表面よりわずかに深い部位から上方のものを除去する。
【００４７】
そして、図２２に示すように、熱酸化処理によって、Ｎ−エピタキシャル層１８、ゲート電極膜１１およびゲート絶縁膜４２上にシリコン酸化膜４１を形成する。さらに、ホウ素イオン（Ｂ＋）をＮ−エピタキシャル層１８に注入し、Ｎ−エピタキシャル層１８の内部で拡散させてＰ型ボディ層１９を形成する。この際、Ｐ型ボディ層１９とＮ−エピタキシャル層１８との境界面が溝１０の段差部４４よりも深くなるようにする。次に、図２３に示すように、シリコン酸化膜４１の表面全体にフォトレジストを塗布して露光、現像し、フォトレジスト膜４５を形成する。そして、フォトレジスト膜４５をマスクとしてホウ素イオン（Ｂ＋）をＰ型ボディ層１９に注入する。さらに、フォトレジスト膜４５を除去後に加熱処理を行ない、ホウ素イオン（Ｂ＋）をＰ型ボディ層１９の内部で拡散させてＰ＋型拡散領域２０を形成する。
【００４８】
続けて、新たにフォトレジストを塗布してフォトレジスト膜を形成し、露光、現像後に、これをマスクとして砒素イオン（Ａｓ＋）をＰ型ボディ層１９に注入する。そして、フォトレジスト膜を除去後に加熱処理を行ない、拡散させてＮ＋型ソース領域２１を形成する。次に、図２４に示すように、ＣＶＤ法によって、シリコン酸化膜４１の表面全体にＰＳＧ（Ｐｈｏｓｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積する。そして、再びフォトレジストを塗布してフォトレジスト膜を形成し、露光、現像する。次に、図２５に示すように、このフォトレジスト膜をマスクとして、上部絶縁膜４１およびこのＰＳＧ膜の溝１０を覆う部分とその近傍部分が残るようにドライエッチングを行なう。残ったＰＳＧ膜は、層間絶縁膜２２となる。
【００４９】
最後に、図２６に示すように、層間絶縁膜２２およびＰ型ボディ層１９の表面にアルミニウムをスパッタしてアルミニウム膜を形成し、フォトレジストを塗布して露光、現像する。そして、図示しない不要部分をドライエッチングによって除去し、ソース電極膜２４を形成する。さらに、N＋型シリコン基板１７の裏面側に、金属薄膜を蒸着することによってドレイン電極膜２５を形成する。
【００５０】
以上の製造工程によれば、上下で膜厚の異なるゲート電極膜１１を容易に形成することができる。なお、上述の工程においては、Ｎ−エピタキシャル層１８をエピタキシャル成長によって形成するものとしたが、表面拡散法で形成してもよい。また、ソース電極膜２４をアルミニウムで形成するものとしたが、銅など他の金属を用いて形成しても良い。
【００５１】
また、ゲート電極膜１１は、膜厚を上下２段で異なる構成としたが、さらに多段階で膜厚が異なるものとしても良い。図３は、本発明の第３の実施の形態に係る半導体装置を示す断面図である。図中の符号は、図１に用いたものと同じである。図３に示すように、本発明の第３の実施の形態に係る半導体装置においては、ゲート電極膜１１の膜厚を上下３段階で変化させている。
【００５２】
さらに、本発明の第４の実施の形態を図面に基づいて詳細に説明する。図４は、本発明の第４の実施の形態に係る半導体装置を示す断面図である。図中、２３はゲート電極膜の表面と溝の内周面との距離、２６はゲート電極膜の表面である。その他の符号は、図１に用いたものと同じである。図４に示すように、本発明の第４の実施の形態に係る半導体装置においては、ゲート電極膜の表面２６を曲面として形成し、ゲート電極膜の表面と溝の内周面との距離２３を連続的に変化するものとしている。
【００５３】
ゲート電極膜の形態については、以上のほかにも、例えば上部の膜厚一定にし、下部の膜厚を徐々に薄くする、あるいは上部の膜厚を徐々に薄くし、下部の膜厚を一定にするなど他の形態に形成しても良い。また、以上説明した本発明の各実施の形態においては、Ｎチャネルトレンチゲート型パワーＭＯＳＦＥＴの構成を例として取り上げたが、Ｐチャネルトレンチゲート型パワーＭＯＳＦＥＴの場合においても同様に適用できる。さらに、トレンチゲート型パワーＭＯＳＦＥＴの構成を有する半導体装置ばかりでなく、ＩＧＢＴの構成を有する半導体装置にも好ましく適用できるものである。
【００５４】
【発明の効果】
以上のように、本発明は、ゲート電極膜の下端部をソース領域よりも深くかつドレイン層と導電領域との境界面よりも浅い範囲内に位置するようにしたことによって、オン抵抗を低くしつつゲート電極膜とドレイン層との間の静電容量を小さくでき、かつゲート絶縁膜の絶縁耐圧を確保することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の半導体装置を示す説明図であり、（ａ）は半導体装置のセルの配置を示す平面図であり、（ｂ）はＢ−Ｂ線断面図である。
【図２】本発明の第２の実施の形態に係る半導体装置を示す断面図である。
【図３】本発明の第３の実施の形態に係る半導体装置を示す断面図である。
【図４】本発明の第４の実施の形態に係る半導体装置を示す断面図である。
【図５】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）である。
【図６】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｂ）である。
【図７】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｃ）である。
【図８】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｄ）である。
【図９】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）である。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｆ）である。
【図１１】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｇ）である。
【図１２】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。
【図１３】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｉ）である。
【図１４】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｊ）である。
【図１５】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｋ）である。
【図１６】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｌ）である。
【図１７】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｍ）である。
【図１８】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｎ）である。
【図１９】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｏ）である。
【図２０】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｐ）である。
【図２１】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｑ）である。
【図２２】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｒ）である。
【図２３】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｓ）である。
【図２４】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｔ）である。
【図２５】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｕ）である。
【図２６】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｖ）である。
【図２７】図２７は、セルの別の配置の一例を示す平面図である。
【図２８】図２８は、本発明の第１の実施の形態に係る半導体装置の実験例を示す説明図である。
【図２９】本発明の第２の実施の形態に係る半導体装置の第１の実験例を示す説明図である。
【図３０】本発明の第２の実施の形態に係る半導体装置の第２の実験例を示す説明図である。
【図３１】図３１は、本発明の第１の実施の形態に係る半導体装置の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの関係を示す説明図である。
【図３２】本発明の第２の実施の形態に係る半導体装置の第１の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの関係を示す説明図である。
【図３３】本発明の第２の実施の形態に係る半導体装置の第２の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの関係を示す説明図である。
【図３４】従来技術に係るトレンチゲート型パワーＭＯＳＦＥＴ型の半導体装置の一例を示す説明図であり、（ａ）は半導体装置の平面図であり、（ｂ）はＡ−Ａ線断面図である。
【符号の簡単な説明】
１ａ〜１ｅ セル
１０ 溝
１１ ゲート電極膜
１２ ゲート電極膜上部
１３ ゲート電極膜下部
１４ 下側周側面部
１５ 周側面部
１６ 底面部
１７ N＋型シリコン基板
１８ Ｎ−エピタキシャル層
１９ Ｐ型ボディ層
２０ Ｐ＋型拡散領域
２１ Ｎ＋型ソース領域
２２ ポリシリコン絶縁膜
２３ ゲート電極膜の表面
２４ ソース電極膜
２５ ドレイン電極膜
２６ ゲート電極膜の表面と溝の内周面との距離
２７ ゲート絶縁膜
２９ 上側周側面部
３１ シリコン酸化膜
３２ フォトレジスト膜
３３ 開口部
３４ 開口部
３５ 溝
３６ シリコン酸化膜
３７ シリコン窒化膜
３８ 溝内周面
３９ 溝内周面
４０ 溝内周面
４１ シリコン酸化膜
４２ シリコン酸化膜
４３ ポリシリコン膜
４４ 段差部
４５ フォトレジスト膜
１００ａ〜１００ｅ セル
１１０ 溝
１１１ ゲート電極膜
１１７ N＋型シリコン基板
１１８ Ｎ−エピタキシャル層
１１９ Ｐ型ボディ層
１２０ Ｐ＋型拡散領域
１２１ Ｎ＋型ソース領域
１２２ ポリシリコン絶縁膜
１２４ ソース電極膜
１２５ ドレイン電極膜
１２７ ゲート絶縁膜
【発明の属する分野】
本発明は、半導体装置とその製造法に係り、特に電源回路等に利用されるトレンチゲート型パワーＭＯＳＦＥＴの構成を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
トレンチゲート型パワーＭＯＳＦＥＴは、近年、ＤＣ−ＤＣコンバータなど各種電源装置に幅広く応用されている。図３４は、従来技術に係るトレンチゲート型パワーＭＯＳＦＥＴの構成を有する半導体装置の一例を示す説明図であり、（ａ）は半導体装置の平面図であり、（ｂ）はＡ−Ａ線断面図である。図中、１００ａ〜１００ｅはセル、１１０は溝、１１１はゲート電極膜、１１７はN＋型シリコン基板、１１８はＮ−エピタキシャル層、１１９はＰ型ボディ層、１２０はＰ＋型拡散領域、１２１はＮ＋型ソース領域、１２２は層間絶縁膜、１２４はソース電極膜、１２５はドレイン電極膜、１２７はゲート絶縁膜、１４１は上部絶縁膜である。
【０００３】
この半導体装置は、図３４（ａ）のセル１００ａ〜１００ｅに示すように、表面側に多数のセルを千鳥格子状に配置形成している。さらに、各セルは、例えばセル１００ａに示したように、Ｐ＋型拡散領域１２０の周辺にＮ＋型ソース領域１２１を形成している。
【０００４】
また、この半導体装置の断面の構成は、図３４（ｂ）に示すように、N＋型シリコン基板１１７上に、ドレイン層としてＮ−エピタキシャル層１１８を形成し、さらにＮ−エピタキシャル層１１８上にＰ型ボディ層１１９を形成している。Ｐ型ボディ層１１９の内部には、Ｐ＋型拡散領域１２０およびＮ＋型ソース領域１２１を形成している。さらに、セル１００ａ〜１００ｅの間は、Ｐ型ボディ層１１９を貫通してＮ−エピタキシャル層１１８内まで達する溝１１０を形成している。
【０００５】
溝１１０は、Ｐ型ボディ層１１９を開口させて、Ｎ−エピタキシャル層１１８内部にまで到達するように形成されている。この溝１１０の内周面および底面には、ゲート絶縁膜１２７を密着形成しており、さらにゲート絶縁膜１２７に囲まれる空間内にゲート電極膜１１１を形成している。くわえて、ゲート絶縁膜１２７およびゲート電極膜１１１上には上部絶縁膜１４１を形成している。さらに、上部絶縁膜１４１およびＮ＋型ソース領域１２１の一部の上には、層間絶縁膜１２２を形成している。
【０００６】
さらに、上述のＰ＋型拡散領域１２０、Ｎ＋型ソース領域１２１および層間絶縁膜１２２上には、ソース電極膜１２４を形成している。くわえて、N＋型シリコン基板１１７のもう一方の面にはドレイン電極膜１２５を形成している。
【０００７】
上述の半導体装置において、ソース電極膜１２４とドレイン電極膜１２５との間に電圧を印加するとともに、ゲート電極膜１１１とソース電極膜１２４との間に所定閾値以上の電圧を印加すると、Ｐ型ボディ層１１９のゲート絶縁膜１２７との境界領域に反転層が形成されてチャネルとなる。そして、ドレイン電極膜１２５からソース電極１２４へこのチャネルを通って電流が流れる。
【０００８】
ところで、このような構成を有する半導体装置においては、ゲート絶縁膜１２７の底部の膜厚を他の部分よりも厚く形成してゲート絶縁膜１２７の絶縁耐圧を確保するために、溝１１０を深く掘り下げることによって図２８（ｂ）に示した溝１１０の深さＤを大きくし、ゲート絶縁膜１２７の底部の膜厚を確保するためのスペースを作るようにしている。また、溝１１０を深く掘り下げれば、ゲート絶縁膜１２７の外周面の面積を増やすことができるので、オン抵抗Ｒｏｎを下げることもできる。
【０００９】
しかし、ゲート絶縁膜１２７の外周面の面積を大きくすると、ゲート電極膜１１１とＮ−エピタキシャル層１１８との間の静電容量Ｃｒｓｓも大きくなり、半導体装置のスイッチング特性が悪化することになる。また、深さDを大きくして行くと、ソース電極膜１２４とドレイン電極膜１２５との間に電圧を印加したときに、ゲート絶縁膜１２７の特定の部分に電界が集中するなどの悪影響を招くことになる。
【００１０】
【発明が解決しようとする課題】
本発明は、上述の課題を解決するために、オン抵抗を低くしつつゲート電極膜とドレイン層との間の静電容量を小さくでき、かつゲート絶縁膜の絶縁耐圧を確保することが可能な半導体装置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
また、本発明は、半導体装置において、第１導電型のドレイン層と、該ドレイン層上に配置される該第１導電型とは反対型の第２導電型の導電領域とを形成してなる半導体基板と、前記導電領域を開口し、前記ドレイン層に達して形成してなる溝と、前記導電領域内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第１導電型のソース領域と、前記溝の内周面に形成されるとともに、所定深さより深い部分の膜厚を他の部分より厚く形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面に形成してなるゲート電極膜と、前記ゲート電極膜とは絶縁されるとともに、前記ソース領域と接して形成してなるソース電極膜と、を有し、前記所定深さは、前記ソース領域よりも深くかつ前記ドレイン層と前記導電領域との境界面よりも浅い範囲内であることを特徴とした。
【００１４】
したがって、本発明に係る半導体装置は、所定深さより深い部分のゲート電極膜の膜厚が他の部分、すなわち所定深さより浅い部分よりも薄くなるので、当該部分周辺の静電容量を低く押さえるとともに、オン抵抗を一定程度低減することができる。
【００１６】
また、本発明は、半導体装置において、第１導電型のドレイン層と、該ドレイン層上に配置される該第１導電型とは反対型の第２導電型の導電領域とを形成してなる半導体基板と、前記導電領域を開口し、前記ドレイン層に達して形成してなる溝と、前記導電領域内に配置されるとともに、少なくとも一部を前記溝の内周面に露出して形成させてなる第１導電型のソース領域と、前記溝の内周面に形成されてなるとともに、前記導電領域の開口側に行くに従って膜厚が薄くなるように形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面に形成してなるゲート電極膜と、前記ゲート電極膜とは絶縁されるとともに、前記ソース領域と接して形成してなるソース電極膜とを有することを特徴とするものとした。
【００１７】
したがって、本発明に係る半導体装置は、所定深さより深い部分のゲート電極膜の膜厚が他の部分、すなわち所定深さより浅い部分よりも薄くなるので、当該部分周辺の静電容量を低く押さえるとともに、オン抵抗を一定程度低減することができる。
【００１８】
また、半導体装置の製造方法において、第１導電型のドレイン層を形成した半導体基板の表面上に第１のシリコン酸化膜を形成し、前記シリコン酸化膜の所定部位を開口させて前記ドレイン層を露出させ、露出した前記ドレイン層を開口させて前記ドレイン層に第1の溝を形成し、前記半導体基板の表面および前記第１の溝の内周面に第２のシリコン酸化膜を形成し、前記半導体基板の表面および前記第１の溝の内周面を覆うシリコン窒化膜を形成し、前記半導体基板の表面および前記第１の溝の底面の前記シリコン窒化膜を除去し、前記半導体基板の表面および前記第１の溝の底面の前記第２のシリコン酸化膜を露出させ、前記第１のシリコン酸化膜および前記第２のシリコン酸化膜の少なくとも一部、ならびに前記第１の溝の底面に露出した前記シリコン酸化膜を除去し、前記第１の溝の底面の前記ドレイン層を露出させ、前記第１の溝の底面に露出した前記ドレイン層を開口して第２の溝を形成し、前記第２の溝周辺の前記ドレイン層を酸化し、前記第１の溝の周側面の前記シリコン窒化膜および前記第２のシリコン酸化膜を除去し、前記半導体基板の表面ならびに前記第１の溝および前記第２の溝の内周面に第３のシリコン酸化膜を形成し、前記半導体基板の表面および前記第１の溝ならびに前記第２の溝の内周面にポリシリコン膜を堆積形成し、前記第１の溝ならびに前記第２の溝を埋め、前記半導体基板の表面の前記ポリシリコン膜および前記第１の溝の一部の前記ポリシリコン膜を除去し、前記半導体基板の表面および前記第１の溝の内周面の一部の前記第３のシリコン酸化膜を除去し、前記半導体基板の表面ならびに前記第１の溝の内周面に第４のシリコン酸化膜を形成することを特徴とするものとした。
【００１９】
したがって、第１の溝の底部に第２の溝を形成することが可能になり、上部と下部とで膜厚のことなるゲート電極膜を形成することが可能になる。
【００２０】
【発明の実施の形態】
以下に本発明の第１の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係る半導体装置を示す説明図であり、（ａ）は半導体装置のセルの配置を示す平面図であり、（ｂ）はＢ−Ｂ線断面図である。図中、１ａ〜１ｅはセル、１０は溝、１１はゲート電極膜、１５は周側面部、１６は底面部、１７はN＋型シリコン基板、１８はＮ−エピタキシャル層、１９はＰ型ボディ層、２０はＰ＋型拡散領域、２１はＮ＋型ソース領域、２２は層間絶縁膜、２４はソース電極膜、２５はドレイン電極膜、２７はゲート絶縁膜、４１は上部絶縁膜である。
【００２１】
本発明の第１の実施の形態に係る半導体装置の構造は、図１（ａ）に示すように、平面構成においてセル１ａ〜１ｅなどの各セルを千鳥格子状に配置している。さらに、セル１ａなど各セルは、Ｐ＋型拡散領域２０の周辺にＮ＋型ソース領域２１を形成している。なお、セル１ａ〜１ｅの配置は、図１（ａ）のパターンに限られるものではなく、例えば図２７に示すようにしてもよい。図２７は、セルの別の配置の一例を示す平面図である。セル１ａ，１ｂなどの各セルは、Ｐ＋型拡散領域２０およびＮ＋型ソース領域２１をそれぞれ短冊状に形成し、これらを平行に配置した例である。本実施の形態においては、セルを円形などさらに別の形状とし、また配置についても格子状など他の配置にしてもよい。
【００２２】
また、図１（ｂ）に示すように、この半導体装置の断面構造においては、N＋型シリコン基板１７上に、ドレイン層であるＮ−エピタキシャル層１８を形成している。さらに、Ｎ−エピタキシャル層１８上に、Ｐ型ボディ層１９を形成している。また、Ｐ型ボディ層１９の内部には、Ｐ＋型拡散領域２０およびＮ＋型ソース領域２１を形成してセル１ａを設けている。
【００２３】
さらに、Ｐ型ボディ層１９を開口させて、Ｎ−エピタキシャル層１８内部の比較的浅い部位に到達するように溝１０を形成している。溝１０の周側面および底面には、ゲート絶縁膜２７を密着形成されている。このゲート絶縁膜２７は、その底面部１６の膜厚を周側面部１５のそれよりも厚く形成している。また、ゲート絶縁膜２７の底面部１６の上面が、Ｎ−エピタキシャル層１８とＰ型ボディ層１９との境界面より浅くなるように形成している。さらに、ゲート絶縁膜２７の内部空間には、この内部空間を充填するようにゲート電極膜１１を堆積形成している。よって、ゲート電極膜１１は、Ｎ−エピタキシャル層１８とＰ型ボディ層１９との境界面より浅い部位に形成される。くわえて、ゲート電極膜１１の上には、上部絶縁膜４１を形成している。
【００２４】
また、ゲート絶縁膜２７上には、層間絶縁膜２２を形成している。くわえて、Ｐ＋型拡散領域２０およびＮ＋型ソース領域２１ならびに層間絶縁膜２２上には、ソース電極膜２４を形成している。さらに、N＋型シリコン基板１７のもう一方の面には、ドレイン電極膜２５を形成している。
【００２５】
そして、この半導体装置において、ソース電極膜２４とドレイン電極膜２５との間に電圧を印加するとともに、ゲート電極膜１１とソース電極膜２４との間に所定閾値以上の電圧を印加すると、Ｐ型ボディ層１９のゲート絶縁膜２７との境界領域に反転層が形成されてチャネルとなる。そして、ドレイン電極膜２５からソース電極膜２４へこのチャネルを通って電流が流れる。また、ゲート電極膜１１とソース電極膜２４との間の電圧を所定閾値より低くすれば、この反転層が消滅して、ドレイン電極膜２５とソース電極膜２４との間に電流は流れない。
【００２６】
また、本発明の第１の実施の形態に係る半導体装置においては、ゲート電極膜１１をＮ−エピタキシャル層１８とＰ型ボディ層１９との境界面より浅く、すなわちゲート電極膜１１の下端部がＮ−エピタキシャル層１８とＰ型ボディ層１９との境界面よりも上方に位置するように形成している。したがって、溝１０をＮ−エピタキシャル層１８の比較的浅い部位に達する程度に形成しても、ゲート絶縁膜２７の底面部１６の膜厚を厚くして、ゲート絶縁膜２７の絶縁耐圧を十分に確保することが可能である。さらに、溝１０を浅く形成できるので、ゲート絶縁膜２７の特定の部分に電界が集中するような事態を回避することができる。
【００２７】
また、ゲート電極膜１１の下端部をＮ−エピタキシャル層１８とＰ型ボディ層１９との境界面よりも上方に位置させても、オン抵抗Ｒｏｎを十分に引き下げることが可能である。図２８は、本発明の第１の実施の形態に係る半導体装置の実験例を示す説明図である。図中、Ａは溝１０の幅、ＢはＰ型ボディ層１９の厚さ、Ｃは溝１０の深さ、Ｄはゲート絶縁膜２７の周側面部１５の厚さ、Ｘは半導体装置の表面からゲート電極膜１１の下端部までの深さを示す変数である。なお、他の符号は、図１のものと同じである。図２８に示した実験例においては、Ａを０．８μｍ、Ｂを１．３μｍ、Ｃを１．６μｍ、Ｄを５０ｎｍとした。そして、オン抵抗Ｒｏｎの測定においては、ソース電極膜２４とドレイン電極膜２５との間に１０Ｖ印加するとともに、ゲート電極膜１１とソース電極膜２４との間にも１０Ｖ印加し、静電容量Ｃｉｓｓの測定においては、それぞれ０Ｖ、１０Ｖずつ印加するものとした。
【００２８】
図３１は、本発明の第１の実施の形態に係る半導体装置の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの関係を示す説明図である。この図においては、Ｘを１．５５μｍとしたときのオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積を１．０としている。なお、上記の実験および以下に述べる実験においては、Ｃｒｓ ｓではなくＣｉｓｓを測定対象としているが、これらの実験条件ではＣＧＳはほぼ一定となり、Ｃｉｓｓ＝ＣＧＳ＋ＣＧＤ、Ｃｒｓｓ＝ＣＧＤの関係にあることを勘案すれば、Ｘ、Ｙ、Ｚの各変数に対するＣｉｓｓの変化をＣｒｓｓの変化と見なせるのでＣｉｓｓを用いた。
【００２９】
図３１に示すように、図２８の構成において、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積は、Ｘをほぼ１．０μｍないし１．２μｍの範囲とした場合が最も小さくなる。したがって、ゲート電極膜１１の深さは、この範囲、すなわちゲート電極膜１１の下端部がＮ−エピタキシャル層１８とＰ型ボディ層１９との境界面よりも上方に位置させることが有利と言える。
【００３０】
さらに、本発明の第２の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図２は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。図中、１２はゲート電極膜上部、１３はゲート電極膜下部、１４は下側周側面部、２９は上側周側面部である。その他の符号は、図１のものと同じである。
【００３１】
本発明の第２の実施の形態に係る半導体装置の断面構造は、図２に示すように、ゲート絶縁膜２７において下側周側面部１４の膜厚を上側周側面部２９の膜厚よりも厚くしている。したがって、ゲート電極膜上部１２の膜厚は、ゲート電極膜下部１３の膜厚よりも厚くなっている。その他の部分の構造は、上述の第１の実施の形態のものと同じである。
【００３２】
したがって、本発明の第２の実施の形態においては、ゲート絶縁膜２７の底面部１６の膜厚に加えて、下側周側面部１４の膜厚も他の部分より厚く形成することにより、本発明の第１の実施の形態よりもオン抵抗Ｒｏｎの低減させている。なお、本発明の第２の実施の形態においては、ゲート電極膜上部１２をＮ−エピタキシャル層１８とＰ型ボディ層１９との境界面よりも上方に位置させるとともに、ゲート電極膜下部１３の下端部がこの境界面よりも下方に位置するように形成してもよい。また、ゲート電極膜下部１３は、例えば中間部分の膜厚を上下端部よりも厚くしたり、漏斗状やドーム状に形成するなど他の形態にしても良い。
【００３３】
以下に、本発明の第２の実施の形態に係る半導体装置の２つの実験例について説明する。図２９は、本発明の第２の実施の形態に係る半導体装置の第１の実験例を示す説明図である。図中、Ｄはゲート電極膜上部１２に接するゲート絶縁膜２７の上側周側面部２９の厚さ、Ｅはゲート電極膜下部１３の下端部と溝１０の底面との距離、Ｆはゲート電極膜下部１３の周側面と溝１０の周側面との距離、Ｙは半導体装置の表面からゲート電極膜上部１２の下端部までの深さを示す変数である。なお、他の符号は、図２８のものと同じである。図２９に示した実験例においては、Ａを０．８μｍ、Ｂを１．３μｍ、Ｃを１．６μｍ、Ｄを５０ｎｍ、ＥおよびＦを０．２５μｍとした。この構成において、ソース電極膜２４とドレイン電極膜２５との間、およびゲート電極膜１１とソース電極膜２４との間に、図２８に示した実験と同様の電圧を印加した。
【００３４】
図３２は、本発明の第２の実施の形態に係る半導体装置の第１の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの関係を示す説明図である。この図においては、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積を示す指標値は、図２８における実験例と同じ数値を示すものである。図３２に示すように、図２９の構成において、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積は、Ｙをほぼ０．８μｍないし１．０μｍの範囲とした場合が最も小さくなる。また、この値は、第１の実施の形態に係る実験例における値よりもわずかに小さい。したがって、ゲート電極膜１１の中段近傍に段差を設け、ゲート電極膜上部１２の下端部の深さを溝１０の深さに対して概ね５０％〜６０％程度にした場合には、製造工程が複雑にはなるが、図３１に示した例よりもさらに好適なものが得られる。
【００３５】
図３０は、本発明の第２の実施の形態に係る半導体装置の第２の実験例を示す説明図である。図中、Ｇはゲート電極膜１１の長さ、Ｚはゲート電極膜上部１２とゲート電極膜下部１３との水平方向の膜厚差を示す変数である。なお、他の符号は、図２９のものと同じである。図３０に示した実験例においては、Ａを０．８μｍ、Ｂを１．３μｍ、Ｃを１．６μｍ、Ｄを５０ｎｍ、Ｅを０．２５μｍとした。したがって、この実験例では、ゲート電極膜上部１２の下端部は、Ｎ−エピタキシャル層１８とＰ型ボディ層１９との境界面よりも上方に位置しているが、ゲート電極膜下部１３の下端部はこの境界面よりも下方に位置している。この構成において、ソース電極膜２４とドレイン電極膜２５との間、およびゲート電極膜１１とソース電極膜２４との間に、図２８に示した実験と同様の電圧を印加した。
【００３６】
図３３は、本発明の第２の実施の形態に係る半導体装置の第２の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの関係を示す説明図である。図３３に示すように、図３０の構成において、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積は、Ｚをほぼ０．１μｍないし０．３μｍの範囲とした場合が最も小さくなる。したがって、ゲート電極膜上部１２の膜厚に対してゲート電極膜下部１３の膜厚を概ね３０〜８５％程度とすることが最も好ましいと言える。また、この実験例においては、ゲート電極膜下部１３の下端部がＮ−エピタキシャル層１８とＰ型ボディ層１９との境界面よりも下方に位置しているが、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積から判断する限り、実験例１に対して特段不利になることはなかった。したがって、ゲート電極膜１１は、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓの双方を勘案する場合、その長さを溝１０の深さに対して概ね５０％〜６０％程度とし、中段付近に段差を設け、ゲート電極膜上部１２の膜厚に対してゲート電極膜下部１３の膜厚を概ね３０〜８５％程度とすることが最も好ましいと言える。
【００３７】
さらに、本発明の第２の実施の形態に係る半導体装置の製造工程について説明する。図５〜図２６は、本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）〜本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｖ）である。これらの図中、３１，３６，４１，４２はシリコン酸化膜、３２，４５はフォトレジスト膜、３３，３４は開口部、３５は溝、３７はシリコン窒化膜、３８，３９，４０は溝内周面、４３はポリシリコン膜、４４は段差部である。
【００３８】
まず、図５に示すように、抵抗率を３×１０−３Ω・ｃｍとしたN＋型シリコン基板１７の表面上に、エピタキシャル成長によって、ドレイン層として厚さ４〜５μｍで抵抗率を０．３Ω・ｃｍのＮ−エピタキシャル層１８を形成する。なお、これらの抵抗率を適宜変更してもよい。
【００３９】
さらに、図６に示すように、熱酸化処理を行なって、Ｎ−エピタキシャル層１８の表面全体にシリコン酸化膜３１を形成する。次に、図７に示すように、シリコン酸化膜３１の表面全体にフォトレジストを塗布してフォトレジスト膜３２を形成する。そして、フォトレジスト膜３２の露光、現像を行なって溝１０を形成する部位に開口部３３を設け、溝１０を形成する部位のシリコン酸化膜３１を露出させる。
【００４０】
次に、図８に示すように、フォトレジスト膜３２をマスクとしてシリコン酸化膜３１をドライエッチングし、開口部３４を形成して溝１０を形成する部位のＮ−エピタキシャル層１８を露出させる。そして、図９に示すように、シリコン酸化膜３１をマスクとして溝３５を形成する。
【００４１】
さらに、図１０に示すように、熱酸化処理を行なって、シリコン酸化膜３１の表面全体および溝３５の内周面にシリコン酸化膜を形成する。この処理によって、溝３５の内周面に露出していたＮ−エピタキシャル層１８は、シリコン酸化膜３６によって覆われる。続けて、図１１に示すように、ＣＶＤ法によって、シリコン酸化膜３１および溝３５の内周面のシリコン酸化膜３６の表面全体にシリコン窒化膜３７を堆積形成する。
【００４２】
次に、図１２に示すように、シリコン窒化膜３７に対する異方性エッチングによって、シリコン酸化膜３１の表面および溝３５の底面のシリコン窒化膜３７を除去する。この処理によって、シリコン窒化膜３７は、溝３５の周側面にのみ残る。さらに、図１３に示すように、ドライエッチングによって、シリコン酸化膜３１の上部および溝３５の底面のシリコン酸化膜３６の全部を除去する。この処理によって、溝３５の底面にＮ−エピタキシャル層１８が露出する。
【００４３】
続けて、図１４に示すように、溝３５の底面に露出したＮ−エピタキシャル層１８に対する異方性エッチングによって、溝３５をＮ−エピタキシャル層１８の内部にまで掘り下げる。この段階において、溝の掘り下げが完了し、溝１０が形成された状態になる。さらに、図１５に示すように、熱酸化処理を行なって、溝１０の下部に露出しているＮ−エピタキシャル層１８を酸化する。
【００４４】
次に、図１６に示すように、溝１０の周側面に残ったシリコン窒化膜３７をドライエッチングによって除去し、溝内周面３８のシリコン酸化膜３６を露出させる。この状態において、溝１０の内周面は、その全体にわたってシリコン酸化膜が露出した状態になり、段差部４４を境にして幅の異なる上下２段の溝が形成された状態となる。そして、図１７に示すように、ウェットエッチングによって、Ｎ−エピタキシャル層１８状のシリコン酸化膜３１の一部および溝１０の上段の内周面のシリコン酸化膜３６のすべてを除去し、溝内周面３９を露出させる。この処理によって、表面が荒れたシリコン酸化膜が除去される。
【００４５】
続けて、図１８に示すように、再び熱酸化処理を行なって、シリコン酸化膜３１および溝１０の内周面にシリコン酸化膜４２を形成する。この処理によって、溝１０の上段の内周面に再びシリコン酸化膜が形成されて、溝内周面４０がシリコン酸化膜で覆われる。次に、図１９に示すように、ＣＶＤ法によって、リンをドープしたポリシリコンを溝１０の内部空間およびシリコン酸化膜３１上に堆積してポリシリコン膜４３を形成する。
【００４６】
続けて、図２０に示すようにドライエッチングによって、シリコン酸化膜３１上のすべてのポリシリコン膜４３を除去するとともに、溝１０の内部のポリシリコン膜４３のうちＮ−エピタキシャル層１８の表面よりわずかに深い部位から上方のものを除去する。この処理によって、溝１０の内部にゲート電極膜１１が形成される。また、溝１０の段差部４４によって、ゲート電極膜上部１２の膜厚は、ゲート電極膜下部１３の膜厚よりも厚くなる。次に、図２１に示すように、ドライエッチングによって、Ｎ−エピタキシャル層１８上のすべてのシリコン酸化膜３１を除去するとともに、ゲート絶縁膜４２のうちゲート電極膜１１の表面よりわずかに深い部位から上方のものを除去する。
【００４７】
そして、図２２に示すように、熱酸化処理によって、Ｎ−エピタキシャル層１８、ゲート電極膜１１およびゲート絶縁膜４２上にシリコン酸化膜４１を形成する。さらに、ホウ素イオン（Ｂ＋）をＮ−エピタキシャル層１８に注入し、Ｎ−エピタキシャル層１８の内部で拡散させてＰ型ボディ層１９を形成する。この際、Ｐ型ボディ層１９とＮ−エピタキシャル層１８との境界面が溝１０の段差部４４よりも深くなるようにする。次に、図２３に示すように、シリコン酸化膜４１の表面全体にフォトレジストを塗布して露光、現像し、フォトレジスト膜４５を形成する。そして、フォトレジスト膜４５をマスクとしてホウ素イオン（Ｂ＋）をＰ型ボディ層１９に注入する。さらに、フォトレジスト膜４５を除去後に加熱処理を行ない、ホウ素イオン（Ｂ＋）をＰ型ボディ層１９の内部で拡散させてＰ＋型拡散領域２０を形成する。
【００４８】
続けて、新たにフォトレジストを塗布してフォトレジスト膜を形成し、露光、現像後に、これをマスクとして砒素イオン（Ａｓ＋）をＰ型ボディ層１９に注入する。そして、フォトレジスト膜を除去後に加熱処理を行ない、拡散させてＮ＋型ソース領域２１を形成する。次に、図２４に示すように、ＣＶＤ法によって、シリコン酸化膜４１の表面全体にＰＳＧ（Ｐｈｏｓｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積する。そして、再びフォトレジストを塗布してフォトレジスト膜を形成し、露光、現像する。次に、図２５に示すように、このフォトレジスト膜をマスクとして、上部絶縁膜４１およびこのＰＳＧ膜の溝１０を覆う部分とその近傍部分が残るようにドライエッチングを行なう。残ったＰＳＧ膜は、層間絶縁膜２２となる。
【００４９】
最後に、図２６に示すように、層間絶縁膜２２およびＰ型ボディ層１９の表面にアルミニウムをスパッタしてアルミニウム膜を形成し、フォトレジストを塗布して露光、現像する。そして、図示しない不要部分をドライエッチングによって除去し、ソース電極膜２４を形成する。さらに、N＋型シリコン基板１７の裏面側に、金属薄膜を蒸着することによってドレイン電極膜２５を形成する。
【００５０】
以上の製造工程によれば、上下で膜厚の異なるゲート電極膜１１を容易に形成することができる。なお、上述の工程においては、Ｎ−エピタキシャル層１８をエピタキシャル成長によって形成するものとしたが、表面拡散法で形成してもよい。また、ソース電極膜２４をアルミニウムで形成するものとしたが、銅など他の金属を用いて形成しても良い。
【００５１】
また、ゲート電極膜１１は、膜厚を上下２段で異なる構成としたが、さらに多段階で膜厚が異なるものとしても良い。図３は、本発明の第３の実施の形態に係る半導体装置を示す断面図である。図中の符号は、図１に用いたものと同じである。図３に示すように、本発明の第３の実施の形態に係る半導体装置においては、ゲート電極膜１１の膜厚を上下３段階で変化させている。
【００５２】
さらに、本発明の第４の実施の形態を図面に基づいて詳細に説明する。図４は、本発明の第４の実施の形態に係る半導体装置を示す断面図である。図中、２３はゲート電極膜の表面と溝の内周面との距離、２６はゲート電極膜の表面である。その他の符号は、図１に用いたものと同じである。図４に示すように、本発明の第４の実施の形態に係る半導体装置においては、ゲート電極膜の表面２６を曲面として形成し、ゲート電極膜の表面と溝の内周面との距離２３を連続的に変化するものとしている。
【００５３】
ゲート電極膜の形態については、以上のほかにも、例えば上部の膜厚一定にし、下部の膜厚を徐々に薄くする、あるいは上部の膜厚を徐々に薄くし、下部の膜厚を一定にするなど他の形態に形成しても良い。また、以上説明した本発明の各実施の形態においては、Ｎチャネルトレンチゲート型パワーＭＯＳＦＥＴの構成を例として取り上げたが、Ｐチャネルトレンチゲート型パワーＭＯＳＦＥＴの場合においても同様に適用できる。さらに、トレンチゲート型パワーＭＯＳＦＥＴの構成を有する半導体装置ばかりでなく、ＩＧＢＴの構成を有する半導体装置にも好ましく適用できるものである。
【００５４】
【発明の効果】
以上のように、本発明は、ゲート電極膜の下端部をソース領域よりも深くかつドレイン層と導電領域との境界面よりも浅い範囲内に位置するようにしたことによって、オン抵抗を低くしつつゲート電極膜とドレイン層との間の静電容量を小さくでき、かつゲート絶縁膜の絶縁耐圧を確保することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の半導体装置を示す説明図であり、（ａ）は半導体装置のセルの配置を示す平面図であり、（ｂ）はＢ−Ｂ線断面図である。
【図２】本発明の第２の実施の形態に係る半導体装置を示す断面図である。
【図３】本発明の第３の実施の形態に係る半導体装置を示す断面図である。
【図４】本発明の第４の実施の形態に係る半導体装置を示す断面図である。
【図５】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）である。
【図６】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｂ）である。
【図７】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｃ）である。
【図８】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｄ）である。
【図９】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）である。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｆ）である。
【図１１】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｇ）である。
【図１２】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。
【図１３】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｉ）である。
【図１４】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｊ）である。
【図１５】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｋ）である。
【図１６】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｌ）である。
【図１７】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｍ）である。
【図１８】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｎ）である。
【図１９】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｏ）である。
【図２０】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｐ）である。
【図２１】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｑ）である。
【図２２】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｒ）である。
【図２３】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｓ）である。
【図２４】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｔ）である。
【図２５】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｕ）である。
【図２６】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｖ）である。
【図２７】図２７は、セルの別の配置の一例を示す平面図である。
【図２８】図２８は、本発明の第１の実施の形態に係る半導体装置の実験例を示す説明図である。
【図２９】本発明の第２の実施の形態に係る半導体装置の第１の実験例を示す説明図である。
【図３０】本発明の第２の実施の形態に係る半導体装置の第２の実験例を示す説明図である。
【図３１】図３１は、本発明の第１の実施の形態に係る半導体装置の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの関係を示す説明図である。
【図３２】本発明の第２の実施の形態に係る半導体装置の第１の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの関係を示す説明図である。
【図３３】本発明の第２の実施の形態に係る半導体装置の第２の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの関係を示す説明図である。
【図３４】従来技術に係るトレンチゲート型パワーＭＯＳＦＥＴ型の半導体装置の一例を示す説明図であり、（ａ）は半導体装置の平面図であり、（ｂ）はＡ−Ａ線断面図である。
【符号の簡単な説明】
１ａ〜１ｅ セル
１０ 溝
１１ ゲート電極膜
１２ ゲート電極膜上部
１３ ゲート電極膜下部
１４ 下側周側面部
１５ 周側面部
１６ 底面部
１７ N＋型シリコン基板
１８ Ｎ−エピタキシャル層
１９ Ｐ型ボディ層
２０ Ｐ＋型拡散領域
２１ Ｎ＋型ソース領域
２２ ポリシリコン絶縁膜
２３ ゲート電極膜の表面
２４ ソース電極膜
２５ ドレイン電極膜
２６ ゲート電極膜の表面と溝の内周面との距離
２７ ゲート絶縁膜
２９ 上側周側面部
３１ シリコン酸化膜
３２ フォトレジスト膜
３３ 開口部
３４ 開口部
３５ 溝
３６ シリコン酸化膜
３７ シリコン窒化膜
３８ 溝内周面
３９ 溝内周面
４０ 溝内周面
４１ シリコン酸化膜
４２ シリコン酸化膜
４３ ポリシリコン膜
４４ 段差部
４５ フォトレジスト膜
１００ａ〜１００ｅ セル
１１０ 溝
１１１ ゲート電極膜
１１７ N＋型シリコン基板
１１８ Ｎ−エピタキシャル層
１１９ Ｐ型ボディ層
１２０ Ｐ＋型拡散領域
１２１ Ｎ＋型ソース領域
１２２ ポリシリコン絶縁膜
１２４ ソース電極膜
１２５ ドレイン電極膜
１２７ ゲート絶縁膜
Claims (3)
- 第１導電型のドレイン層と、該ドレイン層上に配置される該第１導電型とは反対型の第２導電型の導電領域とを形成してなる半導体基板と、
前記導電領域を開口し、前記ドレイン層に達して形成してなる溝と、
前記導電領域内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第１導電型のソース領域と、
前記溝の内周面に形成されるとともに、所定深さより深い部分の膜厚を他の部分より厚く形成してなるゲート絶縁膜と、
前記ゲート絶縁膜の内周面に形成してなるゲート電極膜と、
前記ゲート電極膜とは絶縁されるとともに、前記ソース領域と接して形成してなるソース電極膜と、を有し、
前記所定深さは、前記ソース領域よりも深くかつ前記ドレイン層と前記導電領域との境界面よりも浅い範囲内であることを特徴とする半導体装置。 - 第１導電型のドレイン層と、該ドレイン層上に配置される該第１導電型とは反対型の第２導電型の導電領域とを形成してなる半導体基板と、
前記導電領域を開口し、前記ドレイン層に達して形成してなる溝と、
前記導電領域内に配置されるとともに、少なくとも一部を前記溝の内周面に露出して形成させてなる第１導電型のソース領域と、
前記溝の内周面に形成されてなるとともに、前記導電領域の開口側に行くに従って膜厚が薄くなるように形成してなるゲート絶縁膜と、
前記ゲート絶縁膜の内周面に形成してなるゲート電極膜と、
前記ゲート電極膜とは絶縁されるとともに、前記ソース領域と接して形成してなるソース電極膜とを有することを特徴とする半導体装置。 - 第１導電型のドレイン層を形成した半導体基板の表面上に第１のシリコン酸化膜を形成し、
前記シリコン酸化膜の所定部位を開口させて前記ドレイン層を露出させ、
露出した前記ドレイン層を開口させて前記ドレイン層に第１の溝を形成し、
前記半導体基板の表面および前記第１の溝の内周面に第２のシリコン酸化膜を形成し、
前記半導体基板の表面および前記第１の溝の内周面を覆うシリコン窒化膜を形成し、前記半導体基板の表面および前記第１の溝の底面の前記シリコン窒化膜を除去し、前記半導体基板の表面および前記第１の溝の底面の前記第２のシリコン酸化膜を露出させ、
前記第１のシリコン酸化膜および前記第２のシリコン酸化膜の少なくとも一部、ならびに前記第１の溝の底面に露出した前記シリコン酸化膜を除去し、前記第１の溝の底面の前記ドレイン層を露出させ、
前記第１の溝の底面に露出した前記ドレイン層を開口して第２の溝を形成し、
前記第２の溝周辺の前記ドレイン層を酸化し、
前記第１の溝の周側面の前記シリコン窒化膜および前記第２のシリコン酸化膜を除去し、
前記半導体基板の表面ならびに前記第１の溝および前記第２の溝の内周面に第３のシリコン酸化膜を形成し、
前記半導体基板の表面および前記第１の溝ならびに前記第２の溝の内周面にポリシリコン膜を堆積形成し、前記第１の溝ならびに前記第２の溝を埋め、
前記半導体基板の表面の前記ポリシリコン膜および前記第１の溝の一部の前記ポリシリコン膜を除去し、
前記半導体基板の表面および前記第１の溝の内周面の一部の前記第３のシリコン酸化膜を除去し、
前記半導体基板の表面ならびに前記第１の溝の内周面に第４のシリコン酸化膜を形成することを特徴とする半導体装置の製造方法。
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