JP3863124B2 - 半導体記憶装置及びそのテスト方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びそのテスト方法に関し、特に、アクセス時にブロックとアドレスとが一対一に対応しているかどうかをチェックできる半導体記憶装置及びそのテスト方法に関する。
【０００２】
【従来の技術】
半導体記憶装置においては、製造時に発生する塵などの影響により、配線同士が短絡し、アクセス時にメモリセルアレイのブロック（又はロウ）が同時に選択されてしまう不良（マルチ選択不良）や、アドレスとブロックが一対一に対応しない不良が発生する場合がある（図１７及び図１８参照）。
【０００３】
したがって、テスト工程の中で、このような不良ブロックは、冗長ブロックと置き換えられなければならない。若しくは、不良ブロックとしてテストを行い、不良ブロックの数がチップの許容値を超えたところで、不良チップとして取り除かなければならない。
【０００４】
このような不良ブロックを検出するテスト工程を図１９に示す。この図１９に示すように、テスト工程が開始されると、すべてのブロックに対して“０”書き込みを行う（ステップＳ１０）。すなわち、すべてのブロックの全メモリセルを“１”から“０”に書き換える。
【０００５】
次に、変数であるブロックアドレスＮを“０”にリセットする（ステップＳ１２）。続いて、ブロックアドレスＮ＝０のブロックのブロック消去を行う（ステップＳ１４）。すなわち、そのブロックのメモリセルのデータをすべて消去して、“１”にする。
【０００６】
次に、選択したブロックからデータを読み出して、期待値と比較する（ステップＳ１４）。次に、選択したブロックにダイアゴナルパターンを書き込む（ステップＳ１８）。例えば、ブロックアドレスＮ＝０のブロックには、左端から１ビット目のメモリセルに“０”データを書き込み、ブロックアドレスＮ＝１のブロックには、左端から２ビット目のメモリセルに“０”データを書き込む。このように各ブロック毎に異なるパターンを書き込む。
【０００７】
次に、その時点のブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ２０）。最終ブロックアドレスでない場合（ステップＳ２０：Ｎｏ）には、ブロックアドレスＮに１を加えて（ステップＳ２２）、上述したステップＳ１４からを繰り返す。
【０００８】
一方、その時点のブロックアドレスＮが最終ブロックアドレスである場合（ステップＳ２０：Ｙｅｓ）には、図２０に示すように、ブロックアドレスＮを再び“０”にリセットする（ステップＳ３０）。
【０００９】
次に、ブロックアドレスＮのブロックのメモリセルから、書き込まれているデータを読み出す（ステップＳ３２）。続いて、この読み出したデータを、期待値と比較する（ステップＳ３４）。例えば、ブロックアドレスＮが“０”の場合には、読み出したデータが、“０１１１１１…”であるかどうか判断し、ブロックアドレスＮが１の場合には、読み出したデータが、“１０１１１１…”であるかどうかを判断する。
【００１０】
次に、その時点のブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ３６）。最終ブロックアドレスでない場合（ステップＳ３６：Ｎｏ）には、ブロックアドレスＮに１を加えて（ステップＳ３８）、上述したステップＳ３２からを繰り返す。
【００１１】
一方、その時点のブロックアドレスＮが最終ブロックアドレスである場合（ステップＳ３６：Ｙｅｓ）には、このテスト工程を終了する。
【００１２】
このようなテスト工程により抽出された不良ブロックは、実際のオペレーション時には、使用されないようにする必要がある。すなわち、ロウデコーダ回路は、不良ブロックへのアクセス要求を受けた場合でも、テスト時に抽出された不良ブロックは選択されないようにするディセーブル機能を有している。このようなディセーブル機能を有するロウデコーダを、図２１に示す。
【００１３】
この図２１に示すロウデコーダは、レーザ溶接型フューズＦＳを備えており、このフューズＦＳをブローすることにより、該当する不良ブロックがアクセスされないようにしている。
【００１４】
また、最近では、コスト削減やデータ変換の容易性から、図２２に示すようなＲＯＭフューズ型のロウデコーダも実現されている。図２２に示すロウデコーダでは、不良ブロックのフューズセット信号ＦＵＳＥＳＥＴを一旦ハイレベルにして、ラッチ回路ＬＴ１０のノードＮ１０に、ローレベルに固定することにより、フューズがブローされたのと同様の状態を作り出す。すなわち、ラッチ回路１０のノードＮ１０をローレベルに固定することにより、トランジスタＴｒ１０をオフ状態にし、このブロックアドレスにアクセスできないようにしている。つまり、ラッチ回路ＬＴ１０が、不良ブロックを不揮発的に記憶するＲＯＭの役割を果たしている。このようなＲＯＭフューズ型のロウデコーダは、例えば、特許文献１及びこれに対応する米国特許出願公開２００２／００３９３１１に開示されている。
【００１５】
【特許文献１】
特開２００２−１１７６９２号公報
【００１６】
【発明が解決しようとする課題】
しかしながら、上述したようなテストでは、実際に各ブロックのメモリセルにアクセスし、すべてのブロックに対して、消去、書き込み、読み出しを行わなければならない。このため、テスト工程で多くの時間を必要とするという問題がある。特に、半導体記憶装置の大容量化にともない、ブロック数も増加するため、テスト工程全体の中でも、ブロックとアドレスとが一対一に対応しているかどうかをテストする工程の占める割合が、著しく増加してしまうという問題がある。
【００１７】
そこで本発明は、前記課題に鑑みてなされたものであり、ブロック選択が適正に行われているかどうかをテストするのに要する時間を短くすることのできる半導体記憶装置及びそのテスト方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、
複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
指定されたブロックアドレスに基づいてアクセスされるべきロウデコーダがアクセスされ、且つ、指定されたブロックアドレスに基づいてアクセスされるべきロウデコーダ以外のロウデコーダがアクセスされたかどうかを判定する判定回路と、
を備えることを特徴とする。
また、本発明に係る半導体記憶装置は、
複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
を備え、
前記アクセス情報保持部は、１回だけアクセスされたという情報をアクセス情報として保持できることを特徴とする。
また、本発明に係る半導体記憶装置は、
複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
を備え、
前記アクセス情報保持部は、１回もアクセスされていない第１状態と、１回だけアクセスされたという第２状態と、２回以上アクセスされたという第３状態とを、アクセス情報として保持することを特徴とする。
また、本発明に係る半導体記憶装置は、
複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
を備え、
前記アクセス情報保持部は、リセット状態から１回アクセスされるとセット状態に移行し、セット状態からもう１回アクセスされると２回目のリセット状態に移行するが、２回目のリセット状態でもう１回アクセスされたとしてもセット状態には移行しないラッチ回路を備えることを特徴とする。
また、本発明に係る半導体記憶装置は、
複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
すべてのロウデコーダのアクセス情報保持部から前記アクセス情報を読み出して、２以上のブロックに対応するロウデコーダがアクセスされているかどうかを判定する判定回路と、
を備えることを特徴とする。
【００１９】
本発明に係る半導体記憶装置のテスト方法は、
複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
を有する半導体記憶装置のテスト方法であって、
ブロックアドレスを指定して、対応するブロックアドレスのロウデコーダにアクセスするステップと、
すべての前記アクセス情報保持部からアクセス情報を読み出すステップと、
読み出したアクセス情報にもとづいて、アクセスされたロウデコーダが、指定されたブロックアドレスのみであるかどうかを判断するステップと、
すべてのブロックアドレスを指定したかどうかを判断し、すべてのブロックアドレスを指定していない場合には、新たなブロックアドレスを指定して、前記ロウデコーダにアクセスするステップからを繰り返す、ステップと、
を備えることを特徴とする。
【００２０】
本発明に係る半導体記憶装置のテスト方法は、複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダが１回だけアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、を有する半導体記憶装置のテスト方法であって、すべてのブロックアドレスを順次指定して、すべてのブロックアドレスに対応するロウデコーダに順次アクセスするステップと、すべての前記アクセス情報保持部からアクセス情報を読み出すステップと、読み出したアクセス情報にもとづいて、すべてのロウデコーダが１回だけアクセスされたかどうかを判断するステップと、を備えることを特徴とする。
【００２１】
本発明に係る半導体記憶装置のテスト方法は、複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、を有する半導体記憶装置のテスト方法であって、ブロックアドレスを指定して、対応するブロックアドレスのロウデコーダにアクセスするステップと、すべての前記アクセス情報保持部からアクセス情報を読み出すステップと、前記アクセス情報に基づいて、２以上のブロックに対応するロウデコーダがアクセスされているかどうかを判断するステップと、すべてのブロックアドレスを指定したかどうかを判断し、すべてのブロックアドレスを指定していない場合には、新たなブロックアドレスを指定して、前記ロウデコーダにアクセスするステップからを繰り返す、ステップと、を備えることを特徴とする。
【００２２】
【発明の実施の形態】
〔第１実施形態〕
第１実施形態は、各ブロック毎に設けられたロウデコーダのそれぞれに、アクセスがあったかどうかを示すアクセスフラグを保持するラッチ回路を設け、ブロックアドレスと実際のブロックとが一対一に対応しているかどうかを判定するテスト工程においては、実際にメモリセルにアクセスすることなく、このラッチ回路に保持されているアクセスフラグに基づいてアクセスの有無を判断することにより、テスト時間の短縮を図ったものである。より詳しくを、以下に説明する。
【００２３】
図１は、本実施形態に係る半導体記憶装置の構成を概略的に説明するブロック図である。この図１では、不揮発性半導体記憶装置、特にＮＡＮＤ型の不揮発性半導体記憶装置を、半導体記憶装置の一例として示している。
【００２４】
図１に示すように、本実施形態に係る半導体記憶装置は、メモリセルアレイ１０と、ロウデコーダ回路２０と、カラムデコーダ回路３０と、ラッチ回路４０と、アドレスデコーダ回路５０と、コマンドラッチ回路６０と、制御回路７０と、ＩＯバッファ回路８０とを備えて構成されている。
【００２５】
ＩＯバッファ回路８０から入力されたアドレス信号は、アドレスデコーダ回路５０に入力される。このアドレスデコーダ回路５０では、入力されたアドレス信号に基づいて、ブロックアドレス信号（ロウアドレス信号）とカラムアドレス信号とを生成し、ブロックアドレス信号はロウデコーダ回路２０に入力し、カラムアドレス信号はカラムデコーダ回路３０に入力する。
【００２６】
メモリセルアレイ１０には、複数のメモリセルがマトリックス状に配置されている。ロウデコーダ回路２０とカラムデコーダ回路３０とにより、メモリセルアレイ１０の中から、１又は複数のメモリセルを選択することができる。カラムデコーダ回路３０とメモリセルアレイ１０との間には、ラッチ回路４０が設けられている。書き込み動作の場合には、ラッチ回路４０は、ＩＯバッファ回路８０から入力されたデータを保持して、メモリセルアレイ１０に出力する。読み出し動作の場合には、ラッチ回路４０は、メモリセルアレイ１０から読み出したメモリセルのデータを保持して、ＩＯバッファ回路８０に出力する。
【００２７】
コマンドラッチ回路６０には、ＩＯバッファ回路８０からコマンド信号が入力される。コマンドラッチ回路６０では、この入力されたコマンド信号をラッチし、制御回路７０に出力する。制御回路７０では、入力されたコマンド信号に基づいて、各種の制御信号を生成して、半導体記憶装置の内部の各所へ出力する。
【００２８】
図２は、メモリセルアレイ１０の構成を説明する図である。この図２に示すように、本実施形態に係るメモリセルアレイ１０は、マトリックス状に配置された複数のメモリセルＭＣを備えて構成されている。本実施形態においては、メモリセルアレイ１０は、ＮＡＮＤ型のフラッシュメモリで構成されている。すなわち、ソース及びドレインを共有する形で複数のメモリセルＭＣが直列に接続されている。本実施形態においては、１６個のメモリセルＭＣが直列に接続されている。
【００２９】
また、この直列に接続されたメモリセルの一方側には、第１選択トランジスタＳＧ１が接続されており、その他方側には第２選択トランジスタＳＧ２が接続されている。これら第１選択トランジスタＳＧ１と、直列に接続された複数のメモリセルＭＣと、第２選択トランジスタＳＧ２とにより、１つのＮＡＮＤ型メモリユニットが構成されている。第１選択トランジスタＳＧ１を介して、ＮＡＮＤ型メモリユニットがソース線に接続され、第２トランジスタＳＧ２を介して、ＮＡＮＤ型メモリユニットがビット線ＢＬに接続されている。
【００３０】
ロウデコーダ回路２０からは、ソース選択線ＳＧＳと、１６本のワード線ＷＬ０〜ＷＬ１５と、ドレイン選択線ＳＧＤとから構成されるセットが、複数セット延びている。ソース選択線ＳＧＳは、ワード線方向に並ぶ第１選択トランジスタＳＧ１のゲートに共通接続されている。ワード線ＷＬ０〜ＷＬ１５は、ワード線方向に並ぶ複数のメモリセルＭＣのコントロールゲートに、それぞれ共通接続されている。ドレイン選択線ＳＧＤは、ワード線方向に並ぶ第２選択トランジスタＳＧ２のゲートに共通接続されている。
【００３１】
ビット線方向に並ぶ２つのＮＡＮＤ型メモリユニットの間では、第２選択トランジスタＳＧ２とビット線ＢＬとを接続するビット線コンタクトが、共有されている。そして、８本のビット線ＢＬを１つのセットとして、ビット線ＢＬがレジスタＰ／Ｂ＿０〜Ｐ／Ｂ＿７に接続されている。８個のレジスタＰ／Ｂ＿０〜Ｐ／Ｂ＿７は、書き込みデータや読み出しデータを一時的に保持するレジスタである。
【００３２】
これら８個のレジスタＰ／Ｂ＿０〜Ｐ／Ｂ＿７は、それぞれ、カラム選択ゲートＳＧ３を介して、ＩＯバッファ回路８０のＩ／Ｏバッファ０〜Ｉ／Ｏバッファ７に接続されている。８個のカラム選択ゲートＳＧ３は、共通のカラム選択信号線ＣＳＬ０〜ＣＳＬｉが入力されている。
【００３３】
本実施形態では、書き込み単位を１ページと定義している。すなわち、１本のワード線ＷＬで選択できる範囲のメモリセルＭＣを１ページと定義している。このため、１ページ分のメモリセルＭＣと同数のレジスタＰ／Ｂ＿０〜Ｐ／Ｂ＿７が設けられてることとなる。したがって、ページ単位で読み出されたデータは、レジスタＰ／Ｂ＿０〜Ｐ／Ｂ＿７に一時的に格納され、１バイト単位でＩ／Ｏバッファ０〜Ｉ／Ｏバッファ７から出力される。
【００３４】
また、書き込み単位と異なり、消去単位は、同一のウェル上に形成されているメモリセルＭＣが一括で消去される。本実施形態では、この消去単位をブロックと定義している。したがって、本実施形態では、複数のメモリセルＭＣから構成されたメモリセルアレイ１０は、複数のブロックから構成されていることとなる。
【００３５】
さらに、本実施形態に係る半導体記憶装置は、不良ブロックを許容している。このため、１つの半導体記憶装置内において許容できる不良ブロック数が規定されており、その範囲内でよければ良品として出荷される。
【００３６】
ブロックアドレスは、アドレスデコーダ回路５０によりデコードされた結果、ブロックアドレスと実際のブロックとが一対一に対応する構成とならなければならない。ここで、実際のブロックが１０２４個ある半導体記憶装置を考えると、ブロックを特定するブロックアドレスは、１０ビット分、必要となる。
【００３７】
図３は、本実施形態に係るブロックアドレスに対応する部分のアドレスデコーダ回路５０の構成を示す図である。この図３の例では、アドレス信号Ａ＜１４＞〜Ａ＜２３＞の１０ビットが、ブロックアドレスに対応している。この図３に示すように、アドレスデコーダ回路５０には、複数のＮＡＮＤ回路ＮＤ１００と、複数のインバータ回路ＩＮＶ１００が設けられている。各ＮＡＮＤ回路ＮＤ１００には、アドレス信号Ａ＜１４＞〜Ａ＜２３＞と反転アドレス信号Ａｎ＜１４＞〜Ａｎ＜２３＞のうちの２ビット又は３ビットが入力されている。反転アドレス信号Ａｎ＜１４＞〜Ａｎ＜２３＞は、アドレス信号Ａ＜１４＞〜Ａ＜２３＞を反転させた信号である。
【００３８】
各ＮＡＮＤ回路ＮＤ１００の出力信号は、インバータＩＮＶ１００に入力されている。各インバータＩＮＶ１００からは、ロウデコード信号ＡＲＯＷＡ＜０＞〜ＡＲＯＷＡ＜７＞、ＡＲＯＷＢ＜０＞〜ＡＲＯＷＢ＜７＞、ＡＲＯＷＣ＜０＞〜ＡＲＯＷＣ＜３＞、ＡＲＯＷＤ＜０＞〜ＡＲＯＷＤ＜３＞が出力される。これらロウデコード信号は、ロウデコーダ回路２０に入力され、ロウデコーダ回路２０によりブロックが選択される。
【００３９】
図４は、本実施形態に係るロウデコーダ回路２０に設けられているロウデコーダ１００を示す図である。この図４に示す構成のロウデコーダ１００は、各ブロック毎に設けられている。換言すれば、ロウデコーダ回路２０は、各ブロックに対応して設けられた複数のロウデコーダ１００により、構成されている。
【００４０】
図４に示すように、供給電圧ＶＣＣとグランドとの間に、Ｐ型のＭＯＳトランジスタＴｒ１１０とＮ型のＭＯＳトランジスタＴｒ１１１〜Ｔｒ１１６が直列に接続されている。ＭＯＳトランジスタＴｒ１１０のゲートには、ブロック選択信号ＲＤＥＣが入力されている。このブロック選択信号ＲＤＥＣは、そのブロックが選択された場合にハイレベルになり、選択されていない場合にローレベルになる信号である。
【００４１】
ＭＯＳトランジスタＴｒ１１１〜Ｔｒ１１４のゲートには、それぞれ、ロウデコード信号ＡＲＯＷＡ、ＡＲＯＷＢ、ＡＲＯＷＣ、ＡＲＯＷＤが入力されている。ロウデコード信号ＡＲＯＷＡは、ロウデコード信号ＡＲＯＷＡ＜０＞〜ＡＲＯＷＡ＜７＞のいずれか１つの信号である。ロウデコード信号ＡＲＯＷＢは、ロウデコード信号ＡＲＯＷＢ＜０＞〜ＡＲＯＷＢ＜７＞のいずれか１つの信号である。ロウデコード信号ＡＲＯＷＣは、ロウデコード信号ＡＲＯＷＣ＜０＞〜ＡＲＯＷＣ＜３＞のいずれか１つの信号である。ロウデコード信号ＡＲＯＷＤは、ロウデコード信号ＡＲＯＷＤ＜０＞〜ＡＲＯＷＤ＜３＞のいずれか１つの信号である。各ロウデコーダ１００毎に、異なるロウデコード信号ＡＲＯＷＡ、ＡＲＯＷＢ、ＡＲＯＷＣ、ＡＲＯＷＤが、入力されることにより、１つのロウデコーダ１００が選択されるようになっている。
【００４２】
ＭＯＳトランジスタＴｒ１１５のゲートには、ブロック選択信号ＲＤＥＣが入力されている。トランジスタＴｒ１１６のゲートには、フューズディセーブル信号ＦＵＳＥＤが入力されている。フューズディセーブル信号ＦＵＳＥＤは、通常はローレベルであるが、フューズ機能を無効にする場合にハイレベルになる信号である。
【００４３】
ＭＯＳトランジスタＴｒ１１０とＭＯＳトランジスタＴｒ１１１との間のノードＮ１０５は、インバータ回路ＩＮＶ１１０に接続されている。そして、このインバータＩＮＶ１１０の出力が、Ｎ型のＭＯＳトランジスタＴｒ１２０に入力されている。このＭＯＳトランジスタＴｒ１２０は、メモリセルアレイ１０内における該当ブロックのワード線ＷＬに接続されている。
【００４４】
さらに、このインバータ回路ＩＮＶ１１０の出力は、Ｎ型のＭＯＳトランジスタＴｒ１３０のゲートにも接続されている。また、このＭＯＳトランジスタＴｒ１３０と直列に、Ｎ型のＭＯＳトランジスタＴｒ１３１が接続されている。ＭＯＳトランジスタＴｒ１３１のゲートには、フラグセット信号ＦＬＡＧＳＥＴが入力されている。
【００４５】
ＭＯＳトランジスタＴｒ１３０の一端側は、Ｎ型のＭＯＳトランジスタＴｒ１３２のゲートに接続されている。このＭＯＳトランジスタＴｒ１３２は、ＭＯＳトランジスタＴｒ１１６と並列に接続されているＭＯＳトランジスタである。また、ＭＯＳトランジスタＴｒ１３２のゲートは、ラッチ回路ＬＴ１１０のノードＮ１１０にも接続されている。
【００４６】
本実施形態においては、このラッチ回路ＬＴ１１０は、通常動作においては、不良ブロックであることを記憶するＲＯＭフューズの機能を有するとともに、テスト工程においては、アドレスアドレスと実際のブロックとが一対一に対応しているかどうかを判断するためのアクセスフラグ記憶回路として機能する。また、本実施形態においては、このラッチ回路ＬＴ１１０は、インバータ回路ＩＮＶ１２０とインバータＩＮＶ１２１とを備えており、インバータ回路ＩＮＶ１２０の出力をインバータ回路ＩＮＶ１２１に入力し、このインバータ回路ＩＮＶ１２１の出力をインバータ回路ＩＮＶ１２０に入力することにより構成されている。
【００４７】
ラッチ回路ＬＴ１１０のノードＮ１１１には、Ｎ型のＭＯＳトランジスタＴｒ１４０の一端が接続されており、このＭＯＳトランジスタＴｒ１４０の他端はグランドに接続されている。また、ＭＯＳトランジスタＴｒ１４０のゲートには、フラグリセット信号ＲＥＳＥＴが入力されている。
【００４８】
また、ノードＮ１１１は、Ｎ型のＭＯＳトランジスタＴｒ１４１のゲートにも接続されている。さらに、このＭＯＳトランジスタＴｒ１４１と直列に、Ｎ型のＭＯＳトランジスタＴｒ１４２、Ｔｒ１４３が接続されている。ＭＯＳトランジスタＴｒ１４２のゲートには、フラグセンス信号ＳＥＮＳＥが入力されている。ＭＯＳトランジスタＴｒ１４３のゲートには、インバータ回路ＩＮＶ１１０の出力が入力されている。
【００４９】
この図４に示すロウデコーダ１００は、通常動作の際は、指定されたブロックアドレスに対応するロウデコーダ１００が選択され、このロウデコーダ１００に対応するブロックのメモリを選択するための回路である。但し、このロウデコーダ１００は、ブロックアドレスと実際のブロックが一対一に対応するかどうかをテストする工程においては、概略、次のように動作する。まず、各ブロックのロウデコーダ１００のラッチ回路ＬＴ１１０をリセットする。そして、ブロックアドレス“０”にアクセスして、ラッチ回路ＬＴ１１０をセットする。このとき、正しくブロックが選択されていれば、ブロックアドレス“０”のロウデコーダ１００におけるラッチ回路ＬＴ１１０だけがセットされており、他のブロックアドレスのロウデコーダ１００におけるラッチ回路ＬＴ１１０はリセットされたままになるはずである。これを確認するため、各ブロック毎にラッチ回路ＬＴ１１０の内容を読み出して、正しくブロックがアクセスされたかどうかを確認する。このような一連の動作を、ブロックアドレス“０”から最終ブロックアドレスまで繰り返すことにより、ブロックアドレスと実際のブロックが一対一に対応しているかどうかをテストできる。
【００５０】
図５は、本実施形態に係る半導体記憶装置において、ブロックアドレスと実際のブロックが一対一に対応しているかどうかをテストするテスト工程を説明するフローチャートである。
【００５１】
図５に示すように、まず、ブロック毎に設けられているロウデコーダ１００のラッチ回路ＬＴ１１０をすべてリセットする（ステップＳ１１０）。具体的には、各ロウデコーダ１００に共通に入力されているフラグリセット信号ＲＥＳＥＴをハイレベルにして、ＭＯＳトランジスタＴｒ１４０をオンする。これにより、ラッチ回路ＬＴ１１０のノードＮ１１１がローレベルになり、ノードＮ１１０がハイレベルになる。この状態が、本実施形態におけるラッチ回路ＬＴ１１０のリセット状態である。
【００５２】
次に、ブロックアドレスＮを“０”にリセットする（ステップＳ１１２）。続いて、ブロックアドレスＮのロウデコーダ１００におけるラッチ回路ＬＴ１１０をセットすることにより、アクセスフラグをセットする（ステップＳ１１４）。具体的には、ブロックアドレスＮのロウデコーダ１００におけるＭＯＳトランジスタＴｒ１１１〜Ｔｒ１１４がオンになる。また、ブロック選択信号ＲＤＥＣがハイレベルになるので、ＭＯＳトランジスタＴｒ１１５がオンになり、ＭＯＳトランジスタＴｒ１１０がオフになる。ノードＮ１１０がハイレベルであるので、ＭＯＳトランジスタＴｒ１３２はオンになる。このため、ノードＮ１０５はローレベルになり、インバータ回路ＩＮＶ１１０の出力はハイレベルになる。このため、ＭＯＳトランジスタＴｒ１３０がオンになる。また、ブロックアドレスＮのフラグセット信号ＦＬＡＧＳＥＴはハイレベルになるので、ノードＮ１１０はローレベルになり、これにより、ノードＮ１１１はハイレベルになる。このため、ラッチ回路ＬＴ１１０がセットされ、アクセスフラグがセットされる。すなわち、これが、本実施形態におけるラッチ回路ＬＴ１１０のセットされた状態である。
【００５３】
次に、すべてのブロックのロウデコーダ１００のラッチ回路ＬＴ１１０から、ラッチ回路ＬＴ１１０に保持されているアクセスフラグを読み出し、期待値と比較する（ステップＳ１１６）。例えば、ブロックアドレスＮが“０”の場合、ブロックアドレスが“０”のロウデコーダ１００のラッチ回路ＬＴ１１０から読み出されたアクセスフラグと、期待値であるセット（例えば“１”）と比較される。また、ブロックアドレスが“０”以外のロウデコーダ１００のラッチ回路ＬＴ１１０から読み出されたアクセスフラグは、期待値であるリセット（例えば、“０”）と比較される。そして、すべてのブロックのアクセスフラグが期待値と合致した場合には、そのブロックアドレスＮと実際のブロックとは一対一に対応していることとなる。
【００５４】
次に、ブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ１１８）。ブロックアドレスＮが最終ブロックでない場合（ステップＳ１１８：Ｎｏ）には、ブロックアドレスＮに１を加える（ステップＳ１２０）。そして、すべてのブロックのラッチ回路ＬＴ１１０を再びリセットし（ステップＳ１２２）、上述したステップＳ１１４からを繰り返す。具体的には、上述したステップＳ１１０と同様に、フラグリセット信号ＲＥＳＥＴをハイレベルにすることにより、ラッチ回路ＬＴ１１０をリセットする。
【００５５】
一方、上述したステップＳ１１８で、ブロックアドレスＮが最終ブロックアドレスであると判断した場合（ステップＳ１１８：Ｙｅｓ）には、このテスト工程が終了する。最終ブロックアドレスまですてべのアクセスフラグが期待値と一致した場合には、その半導体記憶装置は、すべてのブロックアドレスと実際のブロックとが一対一に対応していることとなる。
【００５６】
図６は、本実施形態に係るテスト結果判定回路９０の構成を示す図である。この図６に示すように、テスト結果判定回路９０は、ＥＸＯＲ回路Ｅ１５０と、ＮＡＮＤ回路ＮＤ１５１、ＮＤ１５２と、インバータ回路ＩＮＶ１５３とを備えて構成されている。これらＮＡＮＤ回路ＮＤ１５１とＮＡＮＤ回路ＮＤ１５２とにより、ラッチ回路ＬＴ１５０が構成されている。
【００５７】
ＥＸＯＲ回路Ｅ１５０には、期待値の信号と、アクセスフラグの内容を示すアクセスフラグ信号ＡＦＬＡＧとが、入力される。アクセスフラグ信号ＡＦＬＡＧは、図４のフラグセンス信号ＳＥＮＳＥがハイレベルになり、ＭＯＳトランジスタＴｒ１４２がオンになることにより、ＭＯＳトランジスタＴｒ１４３を介して、出力される。
【００５８】
ＥＸＯＲ回路Ｅ１５０からは、期待値の信号とアクセスフラグ信号ＡＦＬＡＧとが一致している場合にはローレベルが出力され、これらが一致していない場合にはハイレベルが出力される。このＥＸＯＲ回路Ｅ１５０の出力は、ＮＡＮＤ回路ＮＤ１５１に入力される。
【００５９】
ラッチ回路ＬＴ１５０は、ＥＸＯＲ回路Ｅ１５０からの入力を保持して、ＮＡＮＤ回路ＮＤ１５２から出力する。ＮＡＮＤ回路ＮＤ１５２の出力は、インバータ回路ＩＮＶ１５３で反転されて、テスト結果信号ＰＡＳＳ＿ＦＡＩＬとして出力される。
【００６０】
図７は、本実施形態に係る半導体記憶装置におけるテスト工程の動作波形の一例を示す図である。この図７に示すように、テスト工程では、まずアドレスリセット信号によりブロックアドレスＮを“０”にリセットし、フラグリセット信号ＲＥＳＥＴによりすべてのラッチ回路ＬＴ１１０におけるアクセスフラグをリセットする。そして、ブロック選択信号ＲＤＥＣをハイレベルにし、フラグセット信号ＦＬＡＧＳＥＴをハイレベルにすることにより、ブロックアドレスＮにより選択されているブロックのアクセスフラグをセットする。このとき、配線ショートなどの不良により、複数のブロックが多重選択されていれば、２つ以上のアクセスフラグがセットされる。また、配線オープンなどの不良により、ブロックアドレスＮのブロックが選択できなければ、ブロックアドレスＮのアクセスフラグがセットされない。
【００６１】
次に、アドレスインクリメント信号を順次駆動し、フラグセンス信号ＳＥＮＳＥを順次ハイレベルにすることにより、先頭ブロックアドレスＮ＝０から最終ブロックアドレスまでのアクセスフラグを順次読み出す。そして、これを期待値を示す信号と比較する。例えば、ブロックアドレスＮが“０”の場合には、期待値を示す信号は、ブロックアドレスＮが“０”のときにはハイレベルになり、それ以外のときにはローレベルになる。
【００６２】
以上のように、本実施形態に係る半導体記憶装置によれば、テスト工程に要する時間を短くすることができる。すなわち、ブロックアドレスに対応したロウデコーダ１００が選択されたことをラッチ回路ＬＴ１００に保持されたアクセスフラグに基づいて判断することとしたので、従来のように、メモリセルアレイ１０のメモリセルＭＣに対してアクセス（読み出し、書き込み、消去）する必要がなくなる。このため、メモリセルＭＣにアクセスすることなく、ブロックアドレスと実際のブロックとが一対一に対応しているかどうかを判断することができ、テスト工程に要する時間を短縮できる。
【００６３】
〔第２実施形態〕
第２実施形態は、ラッチ回路が保持するアクセスフラグを変更できる回数に制限をつけることにより、アクセスフラグを読み出す回数を、このテスト工程を通じて１回になるようにしたものである。すなわち、最初にすべてのブロックのアクセスフラグをリセットし、１回目のアクセスがあった場合にこのアクセスフラグをセットし、２回目のアクセスがあった場合にはアクセスフラグをリセットするが、３回目以降のアクセスではアクセスフラグは再度セットできないように制限する。より詳しくを、以下に説明する。
【００６４】
図８は、本実施形態に係るロウデコーダ回路２０に設けられているロウデコーダ２００を示す図である。この図８に示す構成のロウデコーダ２００は、各ブロックに対応して設けられている。換言すれば、複数のロウデコーダ２００により、ロウデコーダ回路２０が構成されている。また、この図８は、上述した第１実施形態における図４に対応する図である。なお、本実施形態に係る半導体記憶装置の全体構成は、上述した第１実施形態と同様である。
【００６５】
図８に示すように、本実施形態に係るロウデコーダ２００は、２つのラッチ回路ＬＴ２０１、ＬＴ２０２を備えて構成されている。第１のラッチ回路ＬＴ２０１は、インバータ回路ＩＮＶ２０１とインバータ回路ＩＮＶ２０２とを備えて構成されている。インバータ回路ＩＮＶ２０２の入力であるノードＮ２０１は、ＭＯＳトランジスタＴｒ１３２のゲートに接続されている。インバータ回路ＩＮＶ２０１の入力であるノードＮ２０２は、Ｎ型のＭＯＳトランジスタＴｒ２１０と、Ｎ型のＭＯＳトランジスタＴｒ２２０とに接続されている。
【００６６】
ＭＯＳトランジスタＴｒ２１０のゲートには、第１フラグセット信号ＦＬＡＧＳＥＴ１が入力されている。また、このＭＯＳトランジスタＴｒ２１０と直列にＮ型のＭＯＳトランジスタＴｒ２１１が接続されている。ＭＯＳトランジスタＴｒ２２０のゲートには、フラグリセット信号ＲＥＳＥＴが入力されている。
【００６７】
ノードＮ２０２は、さらに、Ｎ型のトランジスタＴｒ１４１のゲートと、Ｎ型のＭＯＳトランジスタＴｒ２３０のゲートとに、接続されている。このＭＯＳトランジスタＴｒ２３０と直列に、Ｎ型のＭＯＳトランジスタＴｒ２３１が接続されている。このＭＯＳトランジスタＴｒ２３１のゲートには、第２フラグセット信号ＦＬＡＧＳＥＴ２が入力されている。ＭＯＳトランジスタＴｒ２３１は、第２のラッチ回路ＬＴ２０２のノードＮ２１１に接続されている。
【００６８】
第２のラッチ回路ＬＴ２０２は、第１のラッチ回路ＬＴ２０１と同様に、２つのインバータ回路ＩＮＶ２０３、ＩＮＶ２０４を備えて構成されている。ノードＮ２１１はインバータ回路ＩＮＶ２０４の入力に接続されており、このインバータ回路ＩＮＶ２０４の出力が、ノードＮ２１２に接続されている。このノードＮ２１２には、Ｎ型のＭＯＳトランジスタＴｒ２４０に接続されている。ＭＯＳトランジスタＴｒ２４０のゲートには、フラグリセット信号ＲＥＳＥＴが入力されている。
【００６９】
また、ノードＮ２１１は、インバータ回路ＩＮＶ２１０を介して、ＭＯＳトランジスタＴｒ２１１のゲートに接続されている。また、ノードＮ２１１は、Ｎ型のＭＯＳトランジスタＴｒ２５０のゲートに接続されている。このＭＯＳトランジスタＴｒ２５０は、ＭＯＳトランジスタＴｒ１３１と直列に接続されている。
【００７０】
この図８に示したロウデコーダ２００においては、最初に、第１のラッチ回路ＬＴ２０１と第２のラッチ回路ＬＴ２０２とがともにリセットされる。そして、このロウデコーダ２００に１回目のアクセスがあった場合には、第１のラッチ回路ＬＴ２０１と第２のラッチ回路ＬＴ２０２とがセットされ、２回目のアクセスがあった場合には、第１のラッチ回路ＬＴ２０１がリセットされ、第２のラッチ回路ＬＴ２０１はセットの状態を維持する。３回目以降のアクセスでは、何度アクセスしても、第１のラッチ回路ＬＴ２０１と第２のラッチ回路ＬＴ２０２の状態は変わらない。すなわち、第１のラッチ回路ＬＴ２０１はリセットされたままであり、第２のラッチ回路ＬＴ２０２はセットされたままである。このような条件にすることにより、第１のラッチ回路ＬＴ２０１のセット／リセット状態をアクセスフラグとして読み出すだけで、このロウデコーダ２００に１回だけアクセスがあったかどうかを判定することができる。
【００７１】
図９及び図１０は、本実施形態に係る半導体記憶装置において、ブロックアドレスと実際のブロックとが一対一に対応しているかどうかをテストするテスト工程を説明するフローチャートである。
【００７２】
図９に示すように、まず、ブロック毎に設けられているロウデコーダ２００の第１のラッチ回路ＬＴ２０１をすべてリセットし（ステップＳ２００）、第２のラッチ回路ＬＴ２０２をすべてリセットする（ステップＳ２０２）。具体的には、フラグリセット信号ＲＥＳＥＴをハイレベルにして、ＭＯＳトランジスタＴｒ２４０とＭＯＳトランジスタＴｒ２２０とをオンする。これにより、第１のラッチ回路ＬＴ２０１のノードＮ２０２がローレベルになり、ノードＮ２０１がハイレベルになる。また、第２のラッチ回路ＬＴ２０２のノードＮ２１２がローレベルになり、ノードＮ２１１がハイレベルになる。
【００７３】
次に、ブロックアドレスＮを“０”にリセットする（ステップＳ２０４）。続いて、ブロックアドレスＮの第１のラッチ回路ＬＴ２０１と第２のラッチ回路ＬＴ２０２がともにリセットであるかどうかを判断し（ステップＳ２０６）、ともにリセットである場合（ステップＳ２０６：Ｙｅｓ）には、第１のラッチ回路ＬＴ２０１と第２のラッチ回路ＬＴ２０２とをセットする（ステップＳ２０８）。このステップＳ２０６が“Ｎｏ”の場合には、ブロックアドレスＮの第１のラッチ回路ＬＴ２０１がセットであるかどうかを判断する（ステップＳ２１０）。
【００７４】
第１のラッチ回路ＬＴ２０１がセットである場合（ステップＳ２１０：Ｙｅｓ）には、第１のラッチ回路ＬＴ２０１をリセットする（ステップＳ２１２）。一方、ステップＳ２１０が“Ｎｏ”の場合には、第１のラッチ回路ＬＴ２０１のセットを行わない。
【００７５】
具体的には、ブロックアドレスＮのロウデコーダ２００にアクセスがあった場合、第１フラグセット信号ＦＬＡＧＳＥＴ１がローレベルから、ハイレベル、ローレベルと変化した後、第２フラグセット信号ＦＬＡＧＳＥＴ２がローレベルから、ハイレベル、ローレベルと変化する。
【００７６】
１回目のアクセスでは、第１フラグセット信号ＦＬＡＧＳＥＴ１がハイレベルになることによりＭＯＳトランジスタＴｒ１３１がオンになり、ノードＮ２１１がハイレベルであるので、第１のラッチ回路ＬＴ２０１のノードＮ２０１がローレベルになり、ノードＮ２０２がハイレベルになる。なお、第１フラグセット信号ＦＬＡＧＳＥＴ１がハイレベルになったときでも、ノードＮ２１１がハイレベルであるので、ＭＯＳトランジスタＴｒ２１１はオフのままである。
【００７７】
続いて、第２フラグセット信号ＦＬＡＧＳＥＴ２がハイレベルになることによりＭＯＳトランジスタＴｒ２３１がオンになり、ノードＮ２０２がハイレベルであるので、第２のラッチ回路ＬＴ２０２のノードＮ２１１がローレベルになり、ノードＮ２１２がハイレベルになる。
【００７８】
２回目のアクセスでは、第１フラグセット信号ＦＬＡＧＳＥＴ１がハイレベルになることによりＭＯＳトランジスタＴｒ２１０がオンになり、ノードＮ２１１がローレベルであるので、ＭＯＳトランジスタＴｒ２１１がオンになる。このため、第１のラッチ回路ＬＴ２０１のノードＮ２０２がローレベルになり、ノードＮ２０１がハイレベルになる。このとき、ＭＯＳトランジスタＴｒ３１がオンになっても、ノードＮ２１１がローレベルであるので、ＭＯＳトランジスタＴｒ２５０はオフのままである。
【００７９】
続いて、第２フラグセット信号ＦＬＡＧＳＥＴ２がハイレベルになることによりＭＯＳトランジスタＴｒ２３１がオンになるが、ノードＮ２０２がローレベルであるので、ＭＯＳトランジスタＴｒ２３０はオフである。このため、第２のラッチ回路ＬＴ２０２のノードＮ２１１がローレベルを維持する。
【００８０】
３回目以降のアクセスでは、第１フラグセット信号ＦＬＡＧＳＥＴ１がハイレベルになることによりＭＯＳトランジスタＴｒ１３１がオンになっても、ノードＮ２１１がローレベルであるので、ＭＯＳトランジスタＴｒ２５０がオフのままある。また、ＭＯＳトランジスタＴｒ２１０、Ｔｒ２１１がともにオンになっても、ノードＮ２０２はローレベルであることには変わらない。このため、第１のラッチ回路ＬＴ２０１のノードＮ２０１はハイレベルを維持し、ノードＮ２０２はローレベルを維持する。また、第２フラグセット信号ＦＬＡＧＳＥＴ２がハイレベルになることによりＭＯＳトランジスタＴｒ２３１がオンになるが、ノードＮ２０２がローレベルであるので、ＭＯＳトランジスタＴｒ２３０はオフである、このため、第２のラッチ回路ＬＴ２０２のノードＮ２１１がローレベルを維持する。
【００８１】
次に、ブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ２１６）。ブロックアドレスＮが最終ブロックでない場合（ステップＳ２１６：Ｎｏ）には、ブロックアドレスＮに１を加える（ステップＳ２１８）。そして、上述したステップＳ２０６からを繰り返す。
【００８２】
これに対して、ブロックアドレスＮが最終ブロックアドレスである場合（ステップＳ２１６：Ｙｅｓ）には、図１０に示すように、ブロックアドレスＮを“０”にリセットする（ステップＳ２３０）。
【００８３】
次に、ブロックアドレスＮのロウデコーダ２００における第１のラッチ回路ＬＴ２０１から、アクセスフラグを読み出す（ステップＳ２３２）。そして、読み出したアクセスフラグが、期待値と一致するかどうかを判断する（ステップＳ２３４）。
【００８４】
次に、そのブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ２３６）。ブロックアドレスＮが最終ブロックアドレスでない場合（ステップＳ２３６：Ｎｏ）には、ブロックアドレスＮに１を加えて、上述したステップＳ２３２からを繰り返す。
【００８５】
一方、ブロックアドレスＮが最終ブロックアドレスである場合には、このテスト工程を終了する。すべてのブロックアドレスに対応するラッチ回路ＬＴ２０１で、１回だけアクセスしたことを示すアクセスフラグを保持していれば、その半導体記憶装置は、ブロックアドレスと実際のブロックとが適正に一対一に対応していることとなる。換言すれば、すべてのラッチ回路ＬＴ２０１のノードＮ２０１がローレベルを保持していれば良い。
【００８６】
読み出したアクセスフラグと期待値とが一致するかどうかを判定するテスト結果判定回路の構成は、上述した第１実施形態における図６と同様である。したがって、第１のラッチ回路ＬＴ２０１に保持されているアクセスフラグは、フラグセンス信号ＳＥＮＳＥがハイレベルになることにより、ＭＯＳトランジスタＴｒ１４３からアクセスフラグ信号ＡＦＬＡＧとして読み出される。そして、テスト結果判定回路９０で期待値と一致するかどうかが判定される。
【００８７】
図１１は、本実施形態に係る半導体記憶装置におけるテスト工程の動作波形の一例を示す図である。この図１１に示すように、テスト工程では、まずアドレスリセット信号によりブロックアドレスＮを“０”にリセットし、フラグリセット信号ＲＥＳＥＴによりすべてのアクセスフラグをリセットする。そして、ブロック選択信号ＲＤＥＣをハイレベルにし、第１フラグセット信号ＦＬＡＧＳＥＴ１及び第２フラグセット信号ＦＬＡＧＳＥＴ２をそれぞれ順次ハイレベルにすることにより、ブロックアドレスＮにより選択されているブロックのアクセスフラグを上述したようにセット／リセットする。このとき、配線ショートなどの不良により、複数のブロックが多重選択されていれば、２つ以上のロウデコーダ２００がアクセスされる。また、配線オープンなどの不良により、ブロックアドレスＮのブロックが選択できなければ、そのロウデコーダ２００はアクセスされない。
【００８８】
このような動作を、アドレスインクリメント信号を順次駆動しながら行うことにより、先頭ブロックアドレスＮ＝０から最終ブロックアドレスまでのアクセスフラグのセットを行う。
【００８９】
次に、アドレスリセット信号をハイレベルにして、ブロックアドレスＮを“０”にリセットする。そして、ブロックアドレス“０”から順次、フラグセンス信号ＳＥＮＳＥをハイレベルにして、第１のラッチ回路ＬＴ２０１に保持されているアクセスフラグを読み出す。このときの期待値は、すべてのブロックにおいて、セット（この例では、ノードＮ２０１がローレベル）である。
【００９０】
以上のように、本実施形態に係る半導体記憶装置によれば、テスト工程に要する時間を短くすることができる。すなわち、ブロックアドレスに対応したロウデコーダ２００が１回だけアクセスされたことを第１のラッチ回路ＬＴ２０１に保持されたアクセスフラグに基づいて判断することとしたので、従来のように、メモリセルアレイ１０のメモリセルＭＣに対してアクセス（読み出し、書き込み、消去）する必要がなくなる。このため、メモリセルＭＣにアクセスすることなく、ブロックアドレスと実際のブロックとが一対一に対応しているかどうかを判断することができ、テスト工程に要する時間を短縮できる。
【００９１】
しかも、本実施形態によれば、テスト工程において、ラッチ回路ＬＴ２０１からアクセスフラグを読み出す回数を、各ブロック１回にすることができるので、ラッチ回路からのアクセスフラグ読み出し回数を、上述した第１実施形態より少なくすることができる。このため、テスト工程に要する時間をより短くすることができる。
【００９２】
〔第３実施形態〕
第３実施形態は、上述した第１実施形態のロウデコーダ１００に、１つのブロックのみがアクセスされているかどうかを判定する１ブロックアクセス判定回路を追加したものである。このような１ブロックアクセス判定回路は、特開２００２−１３３８９８号公報にも開示されている。より詳しくを、以下に説明する。
【００９３】
図１２は、本実施形態に係るロウデコーダ３００の回路構成を示す図であり、第１実施形態における図４に対応する図である。この図１２に示すように、本実施形態に係るロウデコーダ３００は、第１実施形態に係るロウデコーダ１００に、Ｎ型のＭＯＳトランジスタＴｒ３００を追加することにより構成されている。すなわち、ＭＯＳトランジスタＴｒ１４１とグランドとの間に、ＭＯＳトランジスタＴｒ３００を直列に追加することにより、構成されている。このＭＯＳトランジスタＴｒ３００のゲートには、基準電圧ＶＲＥＦが印加されている。
【００９４】
図１３は、この基準電圧ＶＲＥＦを生成する基準電圧生成回路３１０の一例を示す図である。この図１３に示すように、本実施形態に係る基準電圧生成回路３１０は、定電流回路３１２と、Ｎ型のＭＯＳトランジスタＴｒ３１４とを備えて構成されている。定電流回路３１２は、例えば、５マイクロアンペアの定電流を生成する回路である。ＭＯＳトランジスタＴｒ３１４のゲートとドレインは共通に接続されており、この共通接続されたノードから、基準電圧ＶＲＥＦが出力される。
【００９５】
図１４は、本実施形態に係る１ブロックアクセス判定回路３３０の構成を示す図である。この図１４に示すように、本実施形態に係る１ブロックアクセス判定回路３３０は、Ｐ型のＭＯＳトランジスタＴｒ３３１、Ｔｒ３３２と、Ｎ型のＭＯＳトランジスタＴｒ３４０〜Ｔｒ３４３と、オペアンプＯＰ３３３とを備えて構成されている。
【００９６】
ＭＯＳトランジスタＴｒ３３１のソースと、ＭＯＳトランジスタＴｒ３３２のソースは、供給電圧ＶＣＣに接続されている。また、これらＭＯＳトランジスタＴｒ３３１とＭＯＳトランジスタＴｒ３３２のゲートは互いに接続されており、カレントミラー回路を構成している。ＭＯＳトランジスタＴｒ３３１のドレインは、自らのゲートに接続されている。つまり、ＭＯＳトランジスタＴｒ３３１は、ダイオードとして機能する。
【００９７】
ＭＯＳトランジスタＴｒ３３１のドレインは、各ブロックに対応して設けられたロウデコーダ３００のＭＯＳトランジスタＴｒ１４３のドレインに接続されている。この図１４では、すべてのブロックのロウデコーダ２００に、ＭＯＳトランジスタＴｒ３３１は、接続されている。
【００９８】
ＭＯＳトランジスタＴｒ３３２のドレインは、ＭＯＳトランジスタＴｒ３４０のドレインと、ＭＯＳトランジスタＴｒ３４２のドレインと、オペアンプＯＰ３３３の正側入力端子に接続されている。オペアンプＯＰ３３３の負側入力端子には、供給電圧ＶＣＣの半分の電圧が供給されている。
【００９９】
ＭＯＳトランジスタＴｒ３４０のゲートと、ＭＯＳトランジスタＴｒ３４２のゲートには、フラグセンス信号ＳＥＮＳＥが入力されている。また、ＭＯＳトランジスタＴｒ３４０と直列にＭＯＳトランジスタＴｒ３４１が接続されており、ＭＯＳトランジスタＴｒ３４２と直列にＭＯＳトランジスタＴｒ３４３が接続されている。これらＭＯＳトランジスタＴｒ３４１のゲートと、ＭＯＳトランジスタＴｒ３４３のゲートには、基準電圧ＶＲＥＦが入力されている。
【０１００】
ここで、ＭＯＳトランジスタＴｒ３４２、Ｔｒ３４３のゲート幅をＷとし、ゲート長をＬとすると、ＭＯＳトランジスタＴｒ３４０、Ｔｒ３４１のゲート幅は２Ｗとなり、ゲート長は２Ｌとなる構成とする。同様に、ＭＯＳトランジスタＴｒ１４１、Ｔｒ１４２、Ｔｒ３００のゲート幅も２Ｗとなり、ゲート長も２Ｌとなる構成とする。
【０１０１】
このような構成において、ＭＯＳトランジスタＴｒ３４１を流れる電流をＩとすれば、ＭＯＳトランジスタＴｒ３４３を流れる電流は１／２×Ｉとなる。同様に、ＭＯＳトランジスタＴｒ１４１、Ｔｒ１４２、Ｔｒ３００を流れる電流も、Ｉである。
【０１０２】
したがって、フラグセンス信号ＳＥＮＳＥがハイレベルの場合に、ＭＯＳトランジスタＴｒ３３２を流れようとする電流は、３／２×Ｉとなる。ここで、例えば、テスト工程において、正常にロウデコーダ３００がアクセスされ、１つのロウデコーダ３００のＭＯＳトランジスタＴｒ１４１のみがオンになったとすると、ＭＯＳトランジスタＴｒ３３１を流れる電流はＩとなる。もし、何らかの理由で２つのロウデコーダ３００のＭＯＳトランジスタＴｒ１４１がオンになったとすると、ＭＯＳトランジスタＴｒ３３１を流れる電流は２×Ｉとなり、３つのロウデコーダ３００のＭＯＳトランジスタＴｒ１４１がオンになったとすると、ＭＯＳトランジスタＴｒ３３１を流れる電流は３×Ｉとなる。一方、１つのロウデコーダ３００もアクセスされなかった場合には、ＭＯＳトランジスタＴｒ３３１を流れる電流は０となる。このように、アクセスされたロウデコーダの数により、ＭＯＳトランジスタＴｒ３３１を流れる電流が変化するのである。このＭＯＳトランジスタＴｒ３３１を流れる電流の変化を、カレントミラー接続されているＭＯＳトランジスタＴｒ３３２を介して、電圧の変化として、オペアンプＯＰ３３３が読み出す。そして、この結果を、オペアンプＯＰ３３３は、テスト結果信号ＰＡＳＳ＿ＦＡＩＬとして出力する。
【０１０３】
この図１４の例では、オペアンプＯＰ３３３は、アクセスされたロウデコーダ３００が０個及び１個の場合は、パスのテスト結果信号ＰＡＳＳ＿ＦＡＩＬを出力し、アクセスされたロウデコーダ３００が２個以上の場合は、フェイルのテスト結果信号ＰＡＳＳ＿ＦＡＩＬを出力する。
【０１０４】
このことから分かるように、この図１４の回路では、アクセスされたロウデコーダ３００の数が０個であることを検出できない。そこで、本実施形態においては、図１５及び図１６に示すようなテスト工程を実行する。
【０１０５】
図１５及び図１６は、本実施形態に係る半導体記憶装置において、ブロックアドレスと実際のブロックとが一対一に対応しているかどうかをテストするテスト工程を説明するフローチャートである。
【０１０６】
図１５に示すように、まず、ブロック毎に設けられているロウデコーダ３００のラッチ回路ＬＴ１１０をすべてリセットする（ステップＳ３００）。
【０１０７】
次に、ブロックアドレスＮを“０”にリセットする（ステップＳ３０２）。続いて、ブロックアドレスＮのロウデコーダ３００におけるラッチ回路ＬＴ１１０をセットすることにより、アクセスフラグをセットする（ステップＳ３０４）。
【０１０８】
次に、１ブロックアクセス判定回路３３０を用いて、アクセスされているロウデコーダ３００が１つ以下であるかどうかを判断する（ステップＳ３０６）。
【０１０９】
次に、ブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ３０８）。ブロックアドレスＮが最終ブロックでない場合（ステップＳ３０８：Ｎｏ）には、ブロックアドレスＮに１を加える（ステップＳ３１０）。そして、上述したステップＳ３０４からを繰り返す。
【０１１０】
一方、上述したステップＳ３０８で、ブロックアドレスＮが最終ブロックアドレスであると判断した場合（ステップＳ３０８：Ｙｅｓ）には、図１６に示すように、ブロックアドレスＮを“０”にリセットする（ステップＳ３２０）。続いて、ブロックアドレスＮのロウデコーダ３００におけるラッチ回路ＬＴ１１０から、アクセスフラグを読み出す（ステップＳ３２２）。
【０１１１】
次に、この読み出したアクセスフラグを期待値と比較する（ステップＳ３２４）。すなわち、アクセスフラグがアクセスがあったことを示しているかどうかを判断する。もし、アクセスフラグがアクセスをしていないことを示していれば、上述したステップＳ３００〜ステップＳ３１０の処理で、そのブロックはアクセスされなかったことになる。
【０１１２】
次に、ブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ３２６）。ブロックアドレスＮが最終ブロックでない場合（ステップＳ３２６：Ｎｏ）には、ブロックアドレスＮに１を加える（ステップＳ３２８）。そして、上述したステップＳ３２２からを繰り返す。
【０１１３】
一方、上述したステップＳ３２６で、ブロックアドレスＮが最終ブロックアドレスであると判断した場合（ステップＳ３２６：Ｙｅｓ）には、このテスト工程が終了する。ステップＳ３０４におけるチェックで、アクセスされたのがすべて１ブロック以下であると判断された場合で、且つ、ステップＳ３２４の比較で、すべてのブロックがアクセスされていた場合には、その半導体記憶装置は、ブロックアドレスと実際のブロックが一対一に対応していることとなる。
【０１１４】
以上のように、本実施形態に係る半導体記憶装置によれば、テスト工程に要する時間を短くすることができる。すなわち、１以下のロウデコーダ３００が選択されたこと、及び、アクセスされていないロウデコーダが存在しないことを、ラッチ回路ＬＴ１１０に保持されたアクセスフラグに基づいて判断することとしたので、従来のように、メモリセルアレイ１０のメモリセルＭＣに対してアクセス（読み出し、書き込み、消去）する必要がなくなる。このため、メモリセルＭＣにアクセスすることなく、ブロックアドレスと実際のブロックとが一対一に対応しているかどうかを判断することができ、テスト工程に要する時間を短縮できる。
【０１１５】
さらに、本実施形態によれば、各ブロックのラッチ回路ＬＴ１１０からアクセスフラグを読み出す回数は、全ブロック数×２回であるので、第１実施形態と比べて、その読み出し回数を少なくすることができる。
【０１１６】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、半導体記憶装置がＮＡＮＤ型の不揮発性半導体記憶装置である場合を例に説明したが、他の種類の半導体記憶装置にも適用することができる。
【０１１７】
また、上述した実施形態に示した回路構成は一例であり、同様の動作をする他の回路で同等の機能を実現するようにしてもよい。
【０１１８】
【発明の効果】
以上説明したように、本発明によれば、ブロック選択が適正に行われているかどうかをテストするのに要する時間を短くすることができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体記憶装置の全体レイアウトの一例を説明するブロック図である。
【図２】図１におけるメモリセルアレイの内部構成の一例を説明する図である。
【図３】図１におけるアドレスデコーダ回路の内部構成の一例を説明する図である。
【図４】第１実施形態に係るロウデコーダの回路構成の一例を説明する図である。
【図５】第１実施形態に係る半導体記憶装置のテスト工程の一例を説明する図である。
【図６】第１実施形態に係るテスト結果判定回路の回路構成の一例を説明する図である。
【図７】第１実施形態に係る半導体記憶装置におけるテスト工程の動作波形の一例を示す図である。
【図８】第２実施形態に係るロウデコーダの回路構成の一例を説明する図である。
【図９】第２実施形態に係る半導体記憶装置のテスト工程の一例を説明する図である（その１）。
【図１０】第２実施形態に係る半導体記憶装置のテスト工程の一例を説明する図である（その２）。
【図１１】第２実施形態に係る半導体記憶装置におけるテスト工程の動作波形の一例を示す図である。
【図１２】第３実施形態に係るロウデコーダの回路構成の一例を説明する図である。
【図１３】第３実施形態に係る基準電圧生成回路の回路構成の一例を説明する図である。
【図１４】第３実施形態に係る１ブロックアクセス判定回路の回路構成の一例を説明する図である。
【図１５】第３実施形態に係る半導体記憶装置のテスト工程の一例を説明する図である（その１）。
【図１６】第３実施形態に係る半導体記憶装置のテスト工程の一例を説明する図である（その２）。
【図１７】信号線がショートして、複数のロウデコーダが選択されてしまう状態を説明する図である。
【図１８】信号線がオープンになり、ロウデコーダが選択されてない状態を説明する図である。
【図１９】従来の半導体記憶装置におけるテスト工程を説明する図である（その１）。
【図２０】従来の半導体記憶装置におけるテスト工程を説明する図である（その２）。
【図２１】従来のロウデコーダの回路構成の一例を説明する図である。
【図２２】別の従来のロウデコーダの回路構成の一例を説明する図である。
【符号の説明】
１０ メモリセルアレイ
２０ ロウデコーダ回路
３０ カラムデコーダ回路
４０ ラッチ回路
５０ アドレスデコーダ回路
６０ コマンドラッチ回路
７０ 制御回路
８０ ＩＯバッファ回路
【発明の属する技術分野】
本発明は、半導体記憶装置及びそのテスト方法に関し、特に、アクセス時にブロックとアドレスとが一対一に対応しているかどうかをチェックできる半導体記憶装置及びそのテスト方法に関する。
【０００２】
【従来の技術】
半導体記憶装置においては、製造時に発生する塵などの影響により、配線同士が短絡し、アクセス時にメモリセルアレイのブロック（又はロウ）が同時に選択されてしまう不良（マルチ選択不良）や、アドレスとブロックが一対一に対応しない不良が発生する場合がある（図１７及び図１８参照）。
【０００３】
したがって、テスト工程の中で、このような不良ブロックは、冗長ブロックと置き換えられなければならない。若しくは、不良ブロックとしてテストを行い、不良ブロックの数がチップの許容値を超えたところで、不良チップとして取り除かなければならない。
【０００４】
このような不良ブロックを検出するテスト工程を図１９に示す。この図１９に示すように、テスト工程が開始されると、すべてのブロックに対して“０”書き込みを行う（ステップＳ１０）。すなわち、すべてのブロックの全メモリセルを“１”から“０”に書き換える。
【０００５】
次に、変数であるブロックアドレスＮを“０”にリセットする（ステップＳ１２）。続いて、ブロックアドレスＮ＝０のブロックのブロック消去を行う（ステップＳ１４）。すなわち、そのブロックのメモリセルのデータをすべて消去して、“１”にする。
【０００６】
次に、選択したブロックからデータを読み出して、期待値と比較する（ステップＳ１４）。次に、選択したブロックにダイアゴナルパターンを書き込む（ステップＳ１８）。例えば、ブロックアドレスＮ＝０のブロックには、左端から１ビット目のメモリセルに“０”データを書き込み、ブロックアドレスＮ＝１のブロックには、左端から２ビット目のメモリセルに“０”データを書き込む。このように各ブロック毎に異なるパターンを書き込む。
【０００７】
次に、その時点のブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ２０）。最終ブロックアドレスでない場合（ステップＳ２０：Ｎｏ）には、ブロックアドレスＮに１を加えて（ステップＳ２２）、上述したステップＳ１４からを繰り返す。
【０００８】
一方、その時点のブロックアドレスＮが最終ブロックアドレスである場合（ステップＳ２０：Ｙｅｓ）には、図２０に示すように、ブロックアドレスＮを再び“０”にリセットする（ステップＳ３０）。
【０００９】
次に、ブロックアドレスＮのブロックのメモリセルから、書き込まれているデータを読み出す（ステップＳ３２）。続いて、この読み出したデータを、期待値と比較する（ステップＳ３４）。例えば、ブロックアドレスＮが“０”の場合には、読み出したデータが、“０１１１１１…”であるかどうか判断し、ブロックアドレスＮが１の場合には、読み出したデータが、“１０１１１１…”であるかどうかを判断する。
【００１０】
次に、その時点のブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ３６）。最終ブロックアドレスでない場合（ステップＳ３６：Ｎｏ）には、ブロックアドレスＮに１を加えて（ステップＳ３８）、上述したステップＳ３２からを繰り返す。
【００１１】
一方、その時点のブロックアドレスＮが最終ブロックアドレスである場合（ステップＳ３６：Ｙｅｓ）には、このテスト工程を終了する。
【００１２】
このようなテスト工程により抽出された不良ブロックは、実際のオペレーション時には、使用されないようにする必要がある。すなわち、ロウデコーダ回路は、不良ブロックへのアクセス要求を受けた場合でも、テスト時に抽出された不良ブロックは選択されないようにするディセーブル機能を有している。このようなディセーブル機能を有するロウデコーダを、図２１に示す。
【００１３】
この図２１に示すロウデコーダは、レーザ溶接型フューズＦＳを備えており、このフューズＦＳをブローすることにより、該当する不良ブロックがアクセスされないようにしている。
【００１４】
また、最近では、コスト削減やデータ変換の容易性から、図２２に示すようなＲＯＭフューズ型のロウデコーダも実現されている。図２２に示すロウデコーダでは、不良ブロックのフューズセット信号ＦＵＳＥＳＥＴを一旦ハイレベルにして、ラッチ回路ＬＴ１０のノードＮ１０に、ローレベルに固定することにより、フューズがブローされたのと同様の状態を作り出す。すなわち、ラッチ回路１０のノードＮ１０をローレベルに固定することにより、トランジスタＴｒ１０をオフ状態にし、このブロックアドレスにアクセスできないようにしている。つまり、ラッチ回路ＬＴ１０が、不良ブロックを不揮発的に記憶するＲＯＭの役割を果たしている。このようなＲＯＭフューズ型のロウデコーダは、例えば、特許文献１及びこれに対応する米国特許出願公開２００２／００３９３１１に開示されている。
【００１５】
【特許文献１】
特開２００２−１１７６９２号公報
【００１６】
【発明が解決しようとする課題】
しかしながら、上述したようなテストでは、実際に各ブロックのメモリセルにアクセスし、すべてのブロックに対して、消去、書き込み、読み出しを行わなければならない。このため、テスト工程で多くの時間を必要とするという問題がある。特に、半導体記憶装置の大容量化にともない、ブロック数も増加するため、テスト工程全体の中でも、ブロックとアドレスとが一対一に対応しているかどうかをテストする工程の占める割合が、著しく増加してしまうという問題がある。
【００１７】
そこで本発明は、前記課題に鑑みてなされたものであり、ブロック選択が適正に行われているかどうかをテストするのに要する時間を短くすることのできる半導体記憶装置及びそのテスト方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、
複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
指定されたブロックアドレスに基づいてアクセスされるべきロウデコーダがアクセスされ、且つ、指定されたブロックアドレスに基づいてアクセスされるべきロウデコーダ以外のロウデコーダがアクセスされたかどうかを判定する判定回路と、
を備えることを特徴とする。
また、本発明に係る半導体記憶装置は、
複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
を備え、
前記アクセス情報保持部は、１回だけアクセスされたという情報をアクセス情報として保持できることを特徴とする。
また、本発明に係る半導体記憶装置は、
複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
を備え、
前記アクセス情報保持部は、１回もアクセスされていない第１状態と、１回だけアクセスされたという第２状態と、２回以上アクセスされたという第３状態とを、アクセス情報として保持することを特徴とする。
また、本発明に係る半導体記憶装置は、
複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
を備え、
前記アクセス情報保持部は、リセット状態から１回アクセスされるとセット状態に移行し、セット状態からもう１回アクセスされると２回目のリセット状態に移行するが、２回目のリセット状態でもう１回アクセスされたとしてもセット状態には移行しないラッチ回路を備えることを特徴とする。
また、本発明に係る半導体記憶装置は、
複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
すべてのロウデコーダのアクセス情報保持部から前記アクセス情報を読み出して、２以上のブロックに対応するロウデコーダがアクセスされているかどうかを判定する判定回路と、
を備えることを特徴とする。
【００１９】
本発明に係る半導体記憶装置のテスト方法は、
複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
を有する半導体記憶装置のテスト方法であって、
ブロックアドレスを指定して、対応するブロックアドレスのロウデコーダにアクセスするステップと、
すべての前記アクセス情報保持部からアクセス情報を読み出すステップと、
読み出したアクセス情報にもとづいて、アクセスされたロウデコーダが、指定されたブロックアドレスのみであるかどうかを判断するステップと、
すべてのブロックアドレスを指定したかどうかを判断し、すべてのブロックアドレスを指定していない場合には、新たなブロックアドレスを指定して、前記ロウデコーダにアクセスするステップからを繰り返す、ステップと、
を備えることを特徴とする。
【００２０】
本発明に係る半導体記憶装置のテスト方法は、複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダが１回だけアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、を有する半導体記憶装置のテスト方法であって、すべてのブロックアドレスを順次指定して、すべてのブロックアドレスに対応するロウデコーダに順次アクセスするステップと、すべての前記アクセス情報保持部からアクセス情報を読み出すステップと、読み出したアクセス情報にもとづいて、すべてのロウデコーダが１回だけアクセスされたかどうかを判断するステップと、を備えることを特徴とする。
【００２１】
本発明に係る半導体記憶装置のテスト方法は、複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、を有する半導体記憶装置のテスト方法であって、ブロックアドレスを指定して、対応するブロックアドレスのロウデコーダにアクセスするステップと、すべての前記アクセス情報保持部からアクセス情報を読み出すステップと、前記アクセス情報に基づいて、２以上のブロックに対応するロウデコーダがアクセスされているかどうかを判断するステップと、すべてのブロックアドレスを指定したかどうかを判断し、すべてのブロックアドレスを指定していない場合には、新たなブロックアドレスを指定して、前記ロウデコーダにアクセスするステップからを繰り返す、ステップと、を備えることを特徴とする。
【００２２】
【発明の実施の形態】
〔第１実施形態〕
第１実施形態は、各ブロック毎に設けられたロウデコーダのそれぞれに、アクセスがあったかどうかを示すアクセスフラグを保持するラッチ回路を設け、ブロックアドレスと実際のブロックとが一対一に対応しているかどうかを判定するテスト工程においては、実際にメモリセルにアクセスすることなく、このラッチ回路に保持されているアクセスフラグに基づいてアクセスの有無を判断することにより、テスト時間の短縮を図ったものである。より詳しくを、以下に説明する。
【００２３】
図１は、本実施形態に係る半導体記憶装置の構成を概略的に説明するブロック図である。この図１では、不揮発性半導体記憶装置、特にＮＡＮＤ型の不揮発性半導体記憶装置を、半導体記憶装置の一例として示している。
【００２４】
図１に示すように、本実施形態に係る半導体記憶装置は、メモリセルアレイ１０と、ロウデコーダ回路２０と、カラムデコーダ回路３０と、ラッチ回路４０と、アドレスデコーダ回路５０と、コマンドラッチ回路６０と、制御回路７０と、ＩＯバッファ回路８０とを備えて構成されている。
【００２５】
ＩＯバッファ回路８０から入力されたアドレス信号は、アドレスデコーダ回路５０に入力される。このアドレスデコーダ回路５０では、入力されたアドレス信号に基づいて、ブロックアドレス信号（ロウアドレス信号）とカラムアドレス信号とを生成し、ブロックアドレス信号はロウデコーダ回路２０に入力し、カラムアドレス信号はカラムデコーダ回路３０に入力する。
【００２６】
メモリセルアレイ１０には、複数のメモリセルがマトリックス状に配置されている。ロウデコーダ回路２０とカラムデコーダ回路３０とにより、メモリセルアレイ１０の中から、１又は複数のメモリセルを選択することができる。カラムデコーダ回路３０とメモリセルアレイ１０との間には、ラッチ回路４０が設けられている。書き込み動作の場合には、ラッチ回路４０は、ＩＯバッファ回路８０から入力されたデータを保持して、メモリセルアレイ１０に出力する。読み出し動作の場合には、ラッチ回路４０は、メモリセルアレイ１０から読み出したメモリセルのデータを保持して、ＩＯバッファ回路８０に出力する。
【００２７】
コマンドラッチ回路６０には、ＩＯバッファ回路８０からコマンド信号が入力される。コマンドラッチ回路６０では、この入力されたコマンド信号をラッチし、制御回路７０に出力する。制御回路７０では、入力されたコマンド信号に基づいて、各種の制御信号を生成して、半導体記憶装置の内部の各所へ出力する。
【００２８】
図２は、メモリセルアレイ１０の構成を説明する図である。この図２に示すように、本実施形態に係るメモリセルアレイ１０は、マトリックス状に配置された複数のメモリセルＭＣを備えて構成されている。本実施形態においては、メモリセルアレイ１０は、ＮＡＮＤ型のフラッシュメモリで構成されている。すなわち、ソース及びドレインを共有する形で複数のメモリセルＭＣが直列に接続されている。本実施形態においては、１６個のメモリセルＭＣが直列に接続されている。
【００２９】
また、この直列に接続されたメモリセルの一方側には、第１選択トランジスタＳＧ１が接続されており、その他方側には第２選択トランジスタＳＧ２が接続されている。これら第１選択トランジスタＳＧ１と、直列に接続された複数のメモリセルＭＣと、第２選択トランジスタＳＧ２とにより、１つのＮＡＮＤ型メモリユニットが構成されている。第１選択トランジスタＳＧ１を介して、ＮＡＮＤ型メモリユニットがソース線に接続され、第２トランジスタＳＧ２を介して、ＮＡＮＤ型メモリユニットがビット線ＢＬに接続されている。
【００３０】
ロウデコーダ回路２０からは、ソース選択線ＳＧＳと、１６本のワード線ＷＬ０〜ＷＬ１５と、ドレイン選択線ＳＧＤとから構成されるセットが、複数セット延びている。ソース選択線ＳＧＳは、ワード線方向に並ぶ第１選択トランジスタＳＧ１のゲートに共通接続されている。ワード線ＷＬ０〜ＷＬ１５は、ワード線方向に並ぶ複数のメモリセルＭＣのコントロールゲートに、それぞれ共通接続されている。ドレイン選択線ＳＧＤは、ワード線方向に並ぶ第２選択トランジスタＳＧ２のゲートに共通接続されている。
【００３１】
ビット線方向に並ぶ２つのＮＡＮＤ型メモリユニットの間では、第２選択トランジスタＳＧ２とビット線ＢＬとを接続するビット線コンタクトが、共有されている。そして、８本のビット線ＢＬを１つのセットとして、ビット線ＢＬがレジスタＰ／Ｂ＿０〜Ｐ／Ｂ＿７に接続されている。８個のレジスタＰ／Ｂ＿０〜Ｐ／Ｂ＿７は、書き込みデータや読み出しデータを一時的に保持するレジスタである。
【００３２】
これら８個のレジスタＰ／Ｂ＿０〜Ｐ／Ｂ＿７は、それぞれ、カラム選択ゲートＳＧ３を介して、ＩＯバッファ回路８０のＩ／Ｏバッファ０〜Ｉ／Ｏバッファ７に接続されている。８個のカラム選択ゲートＳＧ３は、共通のカラム選択信号線ＣＳＬ０〜ＣＳＬｉが入力されている。
【００３３】
本実施形態では、書き込み単位を１ページと定義している。すなわち、１本のワード線ＷＬで選択できる範囲のメモリセルＭＣを１ページと定義している。このため、１ページ分のメモリセルＭＣと同数のレジスタＰ／Ｂ＿０〜Ｐ／Ｂ＿７が設けられてることとなる。したがって、ページ単位で読み出されたデータは、レジスタＰ／Ｂ＿０〜Ｐ／Ｂ＿７に一時的に格納され、１バイト単位でＩ／Ｏバッファ０〜Ｉ／Ｏバッファ７から出力される。
【００３４】
また、書き込み単位と異なり、消去単位は、同一のウェル上に形成されているメモリセルＭＣが一括で消去される。本実施形態では、この消去単位をブロックと定義している。したがって、本実施形態では、複数のメモリセルＭＣから構成されたメモリセルアレイ１０は、複数のブロックから構成されていることとなる。
【００３５】
さらに、本実施形態に係る半導体記憶装置は、不良ブロックを許容している。このため、１つの半導体記憶装置内において許容できる不良ブロック数が規定されており、その範囲内でよければ良品として出荷される。
【００３６】
ブロックアドレスは、アドレスデコーダ回路５０によりデコードされた結果、ブロックアドレスと実際のブロックとが一対一に対応する構成とならなければならない。ここで、実際のブロックが１０２４個ある半導体記憶装置を考えると、ブロックを特定するブロックアドレスは、１０ビット分、必要となる。
【００３７】
図３は、本実施形態に係るブロックアドレスに対応する部分のアドレスデコーダ回路５０の構成を示す図である。この図３の例では、アドレス信号Ａ＜１４＞〜Ａ＜２３＞の１０ビットが、ブロックアドレスに対応している。この図３に示すように、アドレスデコーダ回路５０には、複数のＮＡＮＤ回路ＮＤ１００と、複数のインバータ回路ＩＮＶ１００が設けられている。各ＮＡＮＤ回路ＮＤ１００には、アドレス信号Ａ＜１４＞〜Ａ＜２３＞と反転アドレス信号Ａｎ＜１４＞〜Ａｎ＜２３＞のうちの２ビット又は３ビットが入力されている。反転アドレス信号Ａｎ＜１４＞〜Ａｎ＜２３＞は、アドレス信号Ａ＜１４＞〜Ａ＜２３＞を反転させた信号である。
【００３８】
各ＮＡＮＤ回路ＮＤ１００の出力信号は、インバータＩＮＶ１００に入力されている。各インバータＩＮＶ１００からは、ロウデコード信号ＡＲＯＷＡ＜０＞〜ＡＲＯＷＡ＜７＞、ＡＲＯＷＢ＜０＞〜ＡＲＯＷＢ＜７＞、ＡＲＯＷＣ＜０＞〜ＡＲＯＷＣ＜３＞、ＡＲＯＷＤ＜０＞〜ＡＲＯＷＤ＜３＞が出力される。これらロウデコード信号は、ロウデコーダ回路２０に入力され、ロウデコーダ回路２０によりブロックが選択される。
【００３９】
図４は、本実施形態に係るロウデコーダ回路２０に設けられているロウデコーダ１００を示す図である。この図４に示す構成のロウデコーダ１００は、各ブロック毎に設けられている。換言すれば、ロウデコーダ回路２０は、各ブロックに対応して設けられた複数のロウデコーダ１００により、構成されている。
【００４０】
図４に示すように、供給電圧ＶＣＣとグランドとの間に、Ｐ型のＭＯＳトランジスタＴｒ１１０とＮ型のＭＯＳトランジスタＴｒ１１１〜Ｔｒ１１６が直列に接続されている。ＭＯＳトランジスタＴｒ１１０のゲートには、ブロック選択信号ＲＤＥＣが入力されている。このブロック選択信号ＲＤＥＣは、そのブロックが選択された場合にハイレベルになり、選択されていない場合にローレベルになる信号である。
【００４１】
ＭＯＳトランジスタＴｒ１１１〜Ｔｒ１１４のゲートには、それぞれ、ロウデコード信号ＡＲＯＷＡ、ＡＲＯＷＢ、ＡＲＯＷＣ、ＡＲＯＷＤが入力されている。ロウデコード信号ＡＲＯＷＡは、ロウデコード信号ＡＲＯＷＡ＜０＞〜ＡＲＯＷＡ＜７＞のいずれか１つの信号である。ロウデコード信号ＡＲＯＷＢは、ロウデコード信号ＡＲＯＷＢ＜０＞〜ＡＲＯＷＢ＜７＞のいずれか１つの信号である。ロウデコード信号ＡＲＯＷＣは、ロウデコード信号ＡＲＯＷＣ＜０＞〜ＡＲＯＷＣ＜３＞のいずれか１つの信号である。ロウデコード信号ＡＲＯＷＤは、ロウデコード信号ＡＲＯＷＤ＜０＞〜ＡＲＯＷＤ＜３＞のいずれか１つの信号である。各ロウデコーダ１００毎に、異なるロウデコード信号ＡＲＯＷＡ、ＡＲＯＷＢ、ＡＲＯＷＣ、ＡＲＯＷＤが、入力されることにより、１つのロウデコーダ１００が選択されるようになっている。
【００４２】
ＭＯＳトランジスタＴｒ１１５のゲートには、ブロック選択信号ＲＤＥＣが入力されている。トランジスタＴｒ１１６のゲートには、フューズディセーブル信号ＦＵＳＥＤが入力されている。フューズディセーブル信号ＦＵＳＥＤは、通常はローレベルであるが、フューズ機能を無効にする場合にハイレベルになる信号である。
【００４３】
ＭＯＳトランジスタＴｒ１１０とＭＯＳトランジスタＴｒ１１１との間のノードＮ１０５は、インバータ回路ＩＮＶ１１０に接続されている。そして、このインバータＩＮＶ１１０の出力が、Ｎ型のＭＯＳトランジスタＴｒ１２０に入力されている。このＭＯＳトランジスタＴｒ１２０は、メモリセルアレイ１０内における該当ブロックのワード線ＷＬに接続されている。
【００４４】
さらに、このインバータ回路ＩＮＶ１１０の出力は、Ｎ型のＭＯＳトランジスタＴｒ１３０のゲートにも接続されている。また、このＭＯＳトランジスタＴｒ１３０と直列に、Ｎ型のＭＯＳトランジスタＴｒ１３１が接続されている。ＭＯＳトランジスタＴｒ１３１のゲートには、フラグセット信号ＦＬＡＧＳＥＴが入力されている。
【００４５】
ＭＯＳトランジスタＴｒ１３０の一端側は、Ｎ型のＭＯＳトランジスタＴｒ１３２のゲートに接続されている。このＭＯＳトランジスタＴｒ１３２は、ＭＯＳトランジスタＴｒ１１６と並列に接続されているＭＯＳトランジスタである。また、ＭＯＳトランジスタＴｒ１３２のゲートは、ラッチ回路ＬＴ１１０のノードＮ１１０にも接続されている。
【００４６】
本実施形態においては、このラッチ回路ＬＴ１１０は、通常動作においては、不良ブロックであることを記憶するＲＯＭフューズの機能を有するとともに、テスト工程においては、アドレスアドレスと実際のブロックとが一対一に対応しているかどうかを判断するためのアクセスフラグ記憶回路として機能する。また、本実施形態においては、このラッチ回路ＬＴ１１０は、インバータ回路ＩＮＶ１２０とインバータＩＮＶ１２１とを備えており、インバータ回路ＩＮＶ１２０の出力をインバータ回路ＩＮＶ１２１に入力し、このインバータ回路ＩＮＶ１２１の出力をインバータ回路ＩＮＶ１２０に入力することにより構成されている。
【００４７】
ラッチ回路ＬＴ１１０のノードＮ１１１には、Ｎ型のＭＯＳトランジスタＴｒ１４０の一端が接続されており、このＭＯＳトランジスタＴｒ１４０の他端はグランドに接続されている。また、ＭＯＳトランジスタＴｒ１４０のゲートには、フラグリセット信号ＲＥＳＥＴが入力されている。
【００４８】
また、ノードＮ１１１は、Ｎ型のＭＯＳトランジスタＴｒ１４１のゲートにも接続されている。さらに、このＭＯＳトランジスタＴｒ１４１と直列に、Ｎ型のＭＯＳトランジスタＴｒ１４２、Ｔｒ１４３が接続されている。ＭＯＳトランジスタＴｒ１４２のゲートには、フラグセンス信号ＳＥＮＳＥが入力されている。ＭＯＳトランジスタＴｒ１４３のゲートには、インバータ回路ＩＮＶ１１０の出力が入力されている。
【００４９】
この図４に示すロウデコーダ１００は、通常動作の際は、指定されたブロックアドレスに対応するロウデコーダ１００が選択され、このロウデコーダ１００に対応するブロックのメモリを選択するための回路である。但し、このロウデコーダ１００は、ブロックアドレスと実際のブロックが一対一に対応するかどうかをテストする工程においては、概略、次のように動作する。まず、各ブロックのロウデコーダ１００のラッチ回路ＬＴ１１０をリセットする。そして、ブロックアドレス“０”にアクセスして、ラッチ回路ＬＴ１１０をセットする。このとき、正しくブロックが選択されていれば、ブロックアドレス“０”のロウデコーダ１００におけるラッチ回路ＬＴ１１０だけがセットされており、他のブロックアドレスのロウデコーダ１００におけるラッチ回路ＬＴ１１０はリセットされたままになるはずである。これを確認するため、各ブロック毎にラッチ回路ＬＴ１１０の内容を読み出して、正しくブロックがアクセスされたかどうかを確認する。このような一連の動作を、ブロックアドレス“０”から最終ブロックアドレスまで繰り返すことにより、ブロックアドレスと実際のブロックが一対一に対応しているかどうかをテストできる。
【００５０】
図５は、本実施形態に係る半導体記憶装置において、ブロックアドレスと実際のブロックが一対一に対応しているかどうかをテストするテスト工程を説明するフローチャートである。
【００５１】
図５に示すように、まず、ブロック毎に設けられているロウデコーダ１００のラッチ回路ＬＴ１１０をすべてリセットする（ステップＳ１１０）。具体的には、各ロウデコーダ１００に共通に入力されているフラグリセット信号ＲＥＳＥＴをハイレベルにして、ＭＯＳトランジスタＴｒ１４０をオンする。これにより、ラッチ回路ＬＴ１１０のノードＮ１１１がローレベルになり、ノードＮ１１０がハイレベルになる。この状態が、本実施形態におけるラッチ回路ＬＴ１１０のリセット状態である。
【００５２】
次に、ブロックアドレスＮを“０”にリセットする（ステップＳ１１２）。続いて、ブロックアドレスＮのロウデコーダ１００におけるラッチ回路ＬＴ１１０をセットすることにより、アクセスフラグをセットする（ステップＳ１１４）。具体的には、ブロックアドレスＮのロウデコーダ１００におけるＭＯＳトランジスタＴｒ１１１〜Ｔｒ１１４がオンになる。また、ブロック選択信号ＲＤＥＣがハイレベルになるので、ＭＯＳトランジスタＴｒ１１５がオンになり、ＭＯＳトランジスタＴｒ１１０がオフになる。ノードＮ１１０がハイレベルであるので、ＭＯＳトランジスタＴｒ１３２はオンになる。このため、ノードＮ１０５はローレベルになり、インバータ回路ＩＮＶ１１０の出力はハイレベルになる。このため、ＭＯＳトランジスタＴｒ１３０がオンになる。また、ブロックアドレスＮのフラグセット信号ＦＬＡＧＳＥＴはハイレベルになるので、ノードＮ１１０はローレベルになり、これにより、ノードＮ１１１はハイレベルになる。このため、ラッチ回路ＬＴ１１０がセットされ、アクセスフラグがセットされる。すなわち、これが、本実施形態におけるラッチ回路ＬＴ１１０のセットされた状態である。
【００５３】
次に、すべてのブロックのロウデコーダ１００のラッチ回路ＬＴ１１０から、ラッチ回路ＬＴ１１０に保持されているアクセスフラグを読み出し、期待値と比較する（ステップＳ１１６）。例えば、ブロックアドレスＮが“０”の場合、ブロックアドレスが“０”のロウデコーダ１００のラッチ回路ＬＴ１１０から読み出されたアクセスフラグと、期待値であるセット（例えば“１”）と比較される。また、ブロックアドレスが“０”以外のロウデコーダ１００のラッチ回路ＬＴ１１０から読み出されたアクセスフラグは、期待値であるリセット（例えば、“０”）と比較される。そして、すべてのブロックのアクセスフラグが期待値と合致した場合には、そのブロックアドレスＮと実際のブロックとは一対一に対応していることとなる。
【００５４】
次に、ブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ１１８）。ブロックアドレスＮが最終ブロックでない場合（ステップＳ１１８：Ｎｏ）には、ブロックアドレスＮに１を加える（ステップＳ１２０）。そして、すべてのブロックのラッチ回路ＬＴ１１０を再びリセットし（ステップＳ１２２）、上述したステップＳ１１４からを繰り返す。具体的には、上述したステップＳ１１０と同様に、フラグリセット信号ＲＥＳＥＴをハイレベルにすることにより、ラッチ回路ＬＴ１１０をリセットする。
【００５５】
一方、上述したステップＳ１１８で、ブロックアドレスＮが最終ブロックアドレスであると判断した場合（ステップＳ１１８：Ｙｅｓ）には、このテスト工程が終了する。最終ブロックアドレスまですてべのアクセスフラグが期待値と一致した場合には、その半導体記憶装置は、すべてのブロックアドレスと実際のブロックとが一対一に対応していることとなる。
【００５６】
図６は、本実施形態に係るテスト結果判定回路９０の構成を示す図である。この図６に示すように、テスト結果判定回路９０は、ＥＸＯＲ回路Ｅ１５０と、ＮＡＮＤ回路ＮＤ１５１、ＮＤ１５２と、インバータ回路ＩＮＶ１５３とを備えて構成されている。これらＮＡＮＤ回路ＮＤ１５１とＮＡＮＤ回路ＮＤ１５２とにより、ラッチ回路ＬＴ１５０が構成されている。
【００５７】
ＥＸＯＲ回路Ｅ１５０には、期待値の信号と、アクセスフラグの内容を示すアクセスフラグ信号ＡＦＬＡＧとが、入力される。アクセスフラグ信号ＡＦＬＡＧは、図４のフラグセンス信号ＳＥＮＳＥがハイレベルになり、ＭＯＳトランジスタＴｒ１４２がオンになることにより、ＭＯＳトランジスタＴｒ１４３を介して、出力される。
【００５８】
ＥＸＯＲ回路Ｅ１５０からは、期待値の信号とアクセスフラグ信号ＡＦＬＡＧとが一致している場合にはローレベルが出力され、これらが一致していない場合にはハイレベルが出力される。このＥＸＯＲ回路Ｅ１５０の出力は、ＮＡＮＤ回路ＮＤ１５１に入力される。
【００５９】
ラッチ回路ＬＴ１５０は、ＥＸＯＲ回路Ｅ１５０からの入力を保持して、ＮＡＮＤ回路ＮＤ１５２から出力する。ＮＡＮＤ回路ＮＤ１５２の出力は、インバータ回路ＩＮＶ１５３で反転されて、テスト結果信号ＰＡＳＳ＿ＦＡＩＬとして出力される。
【００６０】
図７は、本実施形態に係る半導体記憶装置におけるテスト工程の動作波形の一例を示す図である。この図７に示すように、テスト工程では、まずアドレスリセット信号によりブロックアドレスＮを“０”にリセットし、フラグリセット信号ＲＥＳＥＴによりすべてのラッチ回路ＬＴ１１０におけるアクセスフラグをリセットする。そして、ブロック選択信号ＲＤＥＣをハイレベルにし、フラグセット信号ＦＬＡＧＳＥＴをハイレベルにすることにより、ブロックアドレスＮにより選択されているブロックのアクセスフラグをセットする。このとき、配線ショートなどの不良により、複数のブロックが多重選択されていれば、２つ以上のアクセスフラグがセットされる。また、配線オープンなどの不良により、ブロックアドレスＮのブロックが選択できなければ、ブロックアドレスＮのアクセスフラグがセットされない。
【００６１】
次に、アドレスインクリメント信号を順次駆動し、フラグセンス信号ＳＥＮＳＥを順次ハイレベルにすることにより、先頭ブロックアドレスＮ＝０から最終ブロックアドレスまでのアクセスフラグを順次読み出す。そして、これを期待値を示す信号と比較する。例えば、ブロックアドレスＮが“０”の場合には、期待値を示す信号は、ブロックアドレスＮが“０”のときにはハイレベルになり、それ以外のときにはローレベルになる。
【００６２】
以上のように、本実施形態に係る半導体記憶装置によれば、テスト工程に要する時間を短くすることができる。すなわち、ブロックアドレスに対応したロウデコーダ１００が選択されたことをラッチ回路ＬＴ１００に保持されたアクセスフラグに基づいて判断することとしたので、従来のように、メモリセルアレイ１０のメモリセルＭＣに対してアクセス（読み出し、書き込み、消去）する必要がなくなる。このため、メモリセルＭＣにアクセスすることなく、ブロックアドレスと実際のブロックとが一対一に対応しているかどうかを判断することができ、テスト工程に要する時間を短縮できる。
【００６３】
〔第２実施形態〕
第２実施形態は、ラッチ回路が保持するアクセスフラグを変更できる回数に制限をつけることにより、アクセスフラグを読み出す回数を、このテスト工程を通じて１回になるようにしたものである。すなわち、最初にすべてのブロックのアクセスフラグをリセットし、１回目のアクセスがあった場合にこのアクセスフラグをセットし、２回目のアクセスがあった場合にはアクセスフラグをリセットするが、３回目以降のアクセスではアクセスフラグは再度セットできないように制限する。より詳しくを、以下に説明する。
【００６４】
図８は、本実施形態に係るロウデコーダ回路２０に設けられているロウデコーダ２００を示す図である。この図８に示す構成のロウデコーダ２００は、各ブロックに対応して設けられている。換言すれば、複数のロウデコーダ２００により、ロウデコーダ回路２０が構成されている。また、この図８は、上述した第１実施形態における図４に対応する図である。なお、本実施形態に係る半導体記憶装置の全体構成は、上述した第１実施形態と同様である。
【００６５】
図８に示すように、本実施形態に係るロウデコーダ２００は、２つのラッチ回路ＬＴ２０１、ＬＴ２０２を備えて構成されている。第１のラッチ回路ＬＴ２０１は、インバータ回路ＩＮＶ２０１とインバータ回路ＩＮＶ２０２とを備えて構成されている。インバータ回路ＩＮＶ２０２の入力であるノードＮ２０１は、ＭＯＳトランジスタＴｒ１３２のゲートに接続されている。インバータ回路ＩＮＶ２０１の入力であるノードＮ２０２は、Ｎ型のＭＯＳトランジスタＴｒ２１０と、Ｎ型のＭＯＳトランジスタＴｒ２２０とに接続されている。
【００６６】
ＭＯＳトランジスタＴｒ２１０のゲートには、第１フラグセット信号ＦＬＡＧＳＥＴ１が入力されている。また、このＭＯＳトランジスタＴｒ２１０と直列にＮ型のＭＯＳトランジスタＴｒ２１１が接続されている。ＭＯＳトランジスタＴｒ２２０のゲートには、フラグリセット信号ＲＥＳＥＴが入力されている。
【００６７】
ノードＮ２０２は、さらに、Ｎ型のトランジスタＴｒ１４１のゲートと、Ｎ型のＭＯＳトランジスタＴｒ２３０のゲートとに、接続されている。このＭＯＳトランジスタＴｒ２３０と直列に、Ｎ型のＭＯＳトランジスタＴｒ２３１が接続されている。このＭＯＳトランジスタＴｒ２３１のゲートには、第２フラグセット信号ＦＬＡＧＳＥＴ２が入力されている。ＭＯＳトランジスタＴｒ２３１は、第２のラッチ回路ＬＴ２０２のノードＮ２１１に接続されている。
【００６８】
第２のラッチ回路ＬＴ２０２は、第１のラッチ回路ＬＴ２０１と同様に、２つのインバータ回路ＩＮＶ２０３、ＩＮＶ２０４を備えて構成されている。ノードＮ２１１はインバータ回路ＩＮＶ２０４の入力に接続されており、このインバータ回路ＩＮＶ２０４の出力が、ノードＮ２１２に接続されている。このノードＮ２１２には、Ｎ型のＭＯＳトランジスタＴｒ２４０に接続されている。ＭＯＳトランジスタＴｒ２４０のゲートには、フラグリセット信号ＲＥＳＥＴが入力されている。
【００６９】
また、ノードＮ２１１は、インバータ回路ＩＮＶ２１０を介して、ＭＯＳトランジスタＴｒ２１１のゲートに接続されている。また、ノードＮ２１１は、Ｎ型のＭＯＳトランジスタＴｒ２５０のゲートに接続されている。このＭＯＳトランジスタＴｒ２５０は、ＭＯＳトランジスタＴｒ１３１と直列に接続されている。
【００７０】
この図８に示したロウデコーダ２００においては、最初に、第１のラッチ回路ＬＴ２０１と第２のラッチ回路ＬＴ２０２とがともにリセットされる。そして、このロウデコーダ２００に１回目のアクセスがあった場合には、第１のラッチ回路ＬＴ２０１と第２のラッチ回路ＬＴ２０２とがセットされ、２回目のアクセスがあった場合には、第１のラッチ回路ＬＴ２０１がリセットされ、第２のラッチ回路ＬＴ２０１はセットの状態を維持する。３回目以降のアクセスでは、何度アクセスしても、第１のラッチ回路ＬＴ２０１と第２のラッチ回路ＬＴ２０２の状態は変わらない。すなわち、第１のラッチ回路ＬＴ２０１はリセットされたままであり、第２のラッチ回路ＬＴ２０２はセットされたままである。このような条件にすることにより、第１のラッチ回路ＬＴ２０１のセット／リセット状態をアクセスフラグとして読み出すだけで、このロウデコーダ２００に１回だけアクセスがあったかどうかを判定することができる。
【００７１】
図９及び図１０は、本実施形態に係る半導体記憶装置において、ブロックアドレスと実際のブロックとが一対一に対応しているかどうかをテストするテスト工程を説明するフローチャートである。
【００７２】
図９に示すように、まず、ブロック毎に設けられているロウデコーダ２００の第１のラッチ回路ＬＴ２０１をすべてリセットし（ステップＳ２００）、第２のラッチ回路ＬＴ２０２をすべてリセットする（ステップＳ２０２）。具体的には、フラグリセット信号ＲＥＳＥＴをハイレベルにして、ＭＯＳトランジスタＴｒ２４０とＭＯＳトランジスタＴｒ２２０とをオンする。これにより、第１のラッチ回路ＬＴ２０１のノードＮ２０２がローレベルになり、ノードＮ２０１がハイレベルになる。また、第２のラッチ回路ＬＴ２０２のノードＮ２１２がローレベルになり、ノードＮ２１１がハイレベルになる。
【００７３】
次に、ブロックアドレスＮを“０”にリセットする（ステップＳ２０４）。続いて、ブロックアドレスＮの第１のラッチ回路ＬＴ２０１と第２のラッチ回路ＬＴ２０２がともにリセットであるかどうかを判断し（ステップＳ２０６）、ともにリセットである場合（ステップＳ２０６：Ｙｅｓ）には、第１のラッチ回路ＬＴ２０１と第２のラッチ回路ＬＴ２０２とをセットする（ステップＳ２０８）。このステップＳ２０６が“Ｎｏ”の場合には、ブロックアドレスＮの第１のラッチ回路ＬＴ２０１がセットであるかどうかを判断する（ステップＳ２１０）。
【００７４】
第１のラッチ回路ＬＴ２０１がセットである場合（ステップＳ２１０：Ｙｅｓ）には、第１のラッチ回路ＬＴ２０１をリセットする（ステップＳ２１２）。一方、ステップＳ２１０が“Ｎｏ”の場合には、第１のラッチ回路ＬＴ２０１のセットを行わない。
【００７５】
具体的には、ブロックアドレスＮのロウデコーダ２００にアクセスがあった場合、第１フラグセット信号ＦＬＡＧＳＥＴ１がローレベルから、ハイレベル、ローレベルと変化した後、第２フラグセット信号ＦＬＡＧＳＥＴ２がローレベルから、ハイレベル、ローレベルと変化する。
【００７６】
１回目のアクセスでは、第１フラグセット信号ＦＬＡＧＳＥＴ１がハイレベルになることによりＭＯＳトランジスタＴｒ１３１がオンになり、ノードＮ２１１がハイレベルであるので、第１のラッチ回路ＬＴ２０１のノードＮ２０１がローレベルになり、ノードＮ２０２がハイレベルになる。なお、第１フラグセット信号ＦＬＡＧＳＥＴ１がハイレベルになったときでも、ノードＮ２１１がハイレベルであるので、ＭＯＳトランジスタＴｒ２１１はオフのままである。
【００７７】
続いて、第２フラグセット信号ＦＬＡＧＳＥＴ２がハイレベルになることによりＭＯＳトランジスタＴｒ２３１がオンになり、ノードＮ２０２がハイレベルであるので、第２のラッチ回路ＬＴ２０２のノードＮ２１１がローレベルになり、ノードＮ２１２がハイレベルになる。
【００７８】
２回目のアクセスでは、第１フラグセット信号ＦＬＡＧＳＥＴ１がハイレベルになることによりＭＯＳトランジスタＴｒ２１０がオンになり、ノードＮ２１１がローレベルであるので、ＭＯＳトランジスタＴｒ２１１がオンになる。このため、第１のラッチ回路ＬＴ２０１のノードＮ２０２がローレベルになり、ノードＮ２０１がハイレベルになる。このとき、ＭＯＳトランジスタＴｒ３１がオンになっても、ノードＮ２１１がローレベルであるので、ＭＯＳトランジスタＴｒ２５０はオフのままである。
【００７９】
続いて、第２フラグセット信号ＦＬＡＧＳＥＴ２がハイレベルになることによりＭＯＳトランジスタＴｒ２３１がオンになるが、ノードＮ２０２がローレベルであるので、ＭＯＳトランジスタＴｒ２３０はオフである。このため、第２のラッチ回路ＬＴ２０２のノードＮ２１１がローレベルを維持する。
【００８０】
３回目以降のアクセスでは、第１フラグセット信号ＦＬＡＧＳＥＴ１がハイレベルになることによりＭＯＳトランジスタＴｒ１３１がオンになっても、ノードＮ２１１がローレベルであるので、ＭＯＳトランジスタＴｒ２５０がオフのままある。また、ＭＯＳトランジスタＴｒ２１０、Ｔｒ２１１がともにオンになっても、ノードＮ２０２はローレベルであることには変わらない。このため、第１のラッチ回路ＬＴ２０１のノードＮ２０１はハイレベルを維持し、ノードＮ２０２はローレベルを維持する。また、第２フラグセット信号ＦＬＡＧＳＥＴ２がハイレベルになることによりＭＯＳトランジスタＴｒ２３１がオンになるが、ノードＮ２０２がローレベルであるので、ＭＯＳトランジスタＴｒ２３０はオフである、このため、第２のラッチ回路ＬＴ２０２のノードＮ２１１がローレベルを維持する。
【００８１】
次に、ブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ２１６）。ブロックアドレスＮが最終ブロックでない場合（ステップＳ２１６：Ｎｏ）には、ブロックアドレスＮに１を加える（ステップＳ２１８）。そして、上述したステップＳ２０６からを繰り返す。
【００８２】
これに対して、ブロックアドレスＮが最終ブロックアドレスである場合（ステップＳ２１６：Ｙｅｓ）には、図１０に示すように、ブロックアドレスＮを“０”にリセットする（ステップＳ２３０）。
【００８３】
次に、ブロックアドレスＮのロウデコーダ２００における第１のラッチ回路ＬＴ２０１から、アクセスフラグを読み出す（ステップＳ２３２）。そして、読み出したアクセスフラグが、期待値と一致するかどうかを判断する（ステップＳ２３４）。
【００８４】
次に、そのブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ２３６）。ブロックアドレスＮが最終ブロックアドレスでない場合（ステップＳ２３６：Ｎｏ）には、ブロックアドレスＮに１を加えて、上述したステップＳ２３２からを繰り返す。
【００８５】
一方、ブロックアドレスＮが最終ブロックアドレスである場合には、このテスト工程を終了する。すべてのブロックアドレスに対応するラッチ回路ＬＴ２０１で、１回だけアクセスしたことを示すアクセスフラグを保持していれば、その半導体記憶装置は、ブロックアドレスと実際のブロックとが適正に一対一に対応していることとなる。換言すれば、すべてのラッチ回路ＬＴ２０１のノードＮ２０１がローレベルを保持していれば良い。
【００８６】
読み出したアクセスフラグと期待値とが一致するかどうかを判定するテスト結果判定回路の構成は、上述した第１実施形態における図６と同様である。したがって、第１のラッチ回路ＬＴ２０１に保持されているアクセスフラグは、フラグセンス信号ＳＥＮＳＥがハイレベルになることにより、ＭＯＳトランジスタＴｒ１４３からアクセスフラグ信号ＡＦＬＡＧとして読み出される。そして、テスト結果判定回路９０で期待値と一致するかどうかが判定される。
【００８７】
図１１は、本実施形態に係る半導体記憶装置におけるテスト工程の動作波形の一例を示す図である。この図１１に示すように、テスト工程では、まずアドレスリセット信号によりブロックアドレスＮを“０”にリセットし、フラグリセット信号ＲＥＳＥＴによりすべてのアクセスフラグをリセットする。そして、ブロック選択信号ＲＤＥＣをハイレベルにし、第１フラグセット信号ＦＬＡＧＳＥＴ１及び第２フラグセット信号ＦＬＡＧＳＥＴ２をそれぞれ順次ハイレベルにすることにより、ブロックアドレスＮにより選択されているブロックのアクセスフラグを上述したようにセット／リセットする。このとき、配線ショートなどの不良により、複数のブロックが多重選択されていれば、２つ以上のロウデコーダ２００がアクセスされる。また、配線オープンなどの不良により、ブロックアドレスＮのブロックが選択できなければ、そのロウデコーダ２００はアクセスされない。
【００８８】
このような動作を、アドレスインクリメント信号を順次駆動しながら行うことにより、先頭ブロックアドレスＮ＝０から最終ブロックアドレスまでのアクセスフラグのセットを行う。
【００８９】
次に、アドレスリセット信号をハイレベルにして、ブロックアドレスＮを“０”にリセットする。そして、ブロックアドレス“０”から順次、フラグセンス信号ＳＥＮＳＥをハイレベルにして、第１のラッチ回路ＬＴ２０１に保持されているアクセスフラグを読み出す。このときの期待値は、すべてのブロックにおいて、セット（この例では、ノードＮ２０１がローレベル）である。
【００９０】
以上のように、本実施形態に係る半導体記憶装置によれば、テスト工程に要する時間を短くすることができる。すなわち、ブロックアドレスに対応したロウデコーダ２００が１回だけアクセスされたことを第１のラッチ回路ＬＴ２０１に保持されたアクセスフラグに基づいて判断することとしたので、従来のように、メモリセルアレイ１０のメモリセルＭＣに対してアクセス（読み出し、書き込み、消去）する必要がなくなる。このため、メモリセルＭＣにアクセスすることなく、ブロックアドレスと実際のブロックとが一対一に対応しているかどうかを判断することができ、テスト工程に要する時間を短縮できる。
【００９１】
しかも、本実施形態によれば、テスト工程において、ラッチ回路ＬＴ２０１からアクセスフラグを読み出す回数を、各ブロック１回にすることができるので、ラッチ回路からのアクセスフラグ読み出し回数を、上述した第１実施形態より少なくすることができる。このため、テスト工程に要する時間をより短くすることができる。
【００９２】
〔第３実施形態〕
第３実施形態は、上述した第１実施形態のロウデコーダ１００に、１つのブロックのみがアクセスされているかどうかを判定する１ブロックアクセス判定回路を追加したものである。このような１ブロックアクセス判定回路は、特開２００２−１３３８９８号公報にも開示されている。より詳しくを、以下に説明する。
【００９３】
図１２は、本実施形態に係るロウデコーダ３００の回路構成を示す図であり、第１実施形態における図４に対応する図である。この図１２に示すように、本実施形態に係るロウデコーダ３００は、第１実施形態に係るロウデコーダ１００に、Ｎ型のＭＯＳトランジスタＴｒ３００を追加することにより構成されている。すなわち、ＭＯＳトランジスタＴｒ１４１とグランドとの間に、ＭＯＳトランジスタＴｒ３００を直列に追加することにより、構成されている。このＭＯＳトランジスタＴｒ３００のゲートには、基準電圧ＶＲＥＦが印加されている。
【００９４】
図１３は、この基準電圧ＶＲＥＦを生成する基準電圧生成回路３１０の一例を示す図である。この図１３に示すように、本実施形態に係る基準電圧生成回路３１０は、定電流回路３１２と、Ｎ型のＭＯＳトランジスタＴｒ３１４とを備えて構成されている。定電流回路３１２は、例えば、５マイクロアンペアの定電流を生成する回路である。ＭＯＳトランジスタＴｒ３１４のゲートとドレインは共通に接続されており、この共通接続されたノードから、基準電圧ＶＲＥＦが出力される。
【００９５】
図１４は、本実施形態に係る１ブロックアクセス判定回路３３０の構成を示す図である。この図１４に示すように、本実施形態に係る１ブロックアクセス判定回路３３０は、Ｐ型のＭＯＳトランジスタＴｒ３３１、Ｔｒ３３２と、Ｎ型のＭＯＳトランジスタＴｒ３４０〜Ｔｒ３４３と、オペアンプＯＰ３３３とを備えて構成されている。
【００９６】
ＭＯＳトランジスタＴｒ３３１のソースと、ＭＯＳトランジスタＴｒ３３２のソースは、供給電圧ＶＣＣに接続されている。また、これらＭＯＳトランジスタＴｒ３３１とＭＯＳトランジスタＴｒ３３２のゲートは互いに接続されており、カレントミラー回路を構成している。ＭＯＳトランジスタＴｒ３３１のドレインは、自らのゲートに接続されている。つまり、ＭＯＳトランジスタＴｒ３３１は、ダイオードとして機能する。
【００９７】
ＭＯＳトランジスタＴｒ３３１のドレインは、各ブロックに対応して設けられたロウデコーダ３００のＭＯＳトランジスタＴｒ１４３のドレインに接続されている。この図１４では、すべてのブロックのロウデコーダ２００に、ＭＯＳトランジスタＴｒ３３１は、接続されている。
【００９８】
ＭＯＳトランジスタＴｒ３３２のドレインは、ＭＯＳトランジスタＴｒ３４０のドレインと、ＭＯＳトランジスタＴｒ３４２のドレインと、オペアンプＯＰ３３３の正側入力端子に接続されている。オペアンプＯＰ３３３の負側入力端子には、供給電圧ＶＣＣの半分の電圧が供給されている。
【００９９】
ＭＯＳトランジスタＴｒ３４０のゲートと、ＭＯＳトランジスタＴｒ３４２のゲートには、フラグセンス信号ＳＥＮＳＥが入力されている。また、ＭＯＳトランジスタＴｒ３４０と直列にＭＯＳトランジスタＴｒ３４１が接続されており、ＭＯＳトランジスタＴｒ３４２と直列にＭＯＳトランジスタＴｒ３４３が接続されている。これらＭＯＳトランジスタＴｒ３４１のゲートと、ＭＯＳトランジスタＴｒ３４３のゲートには、基準電圧ＶＲＥＦが入力されている。
【０１００】
ここで、ＭＯＳトランジスタＴｒ３４２、Ｔｒ３４３のゲート幅をＷとし、ゲート長をＬとすると、ＭＯＳトランジスタＴｒ３４０、Ｔｒ３４１のゲート幅は２Ｗとなり、ゲート長は２Ｌとなる構成とする。同様に、ＭＯＳトランジスタＴｒ１４１、Ｔｒ１４２、Ｔｒ３００のゲート幅も２Ｗとなり、ゲート長も２Ｌとなる構成とする。
【０１０１】
このような構成において、ＭＯＳトランジスタＴｒ３４１を流れる電流をＩとすれば、ＭＯＳトランジスタＴｒ３４３を流れる電流は１／２×Ｉとなる。同様に、ＭＯＳトランジスタＴｒ１４１、Ｔｒ１４２、Ｔｒ３００を流れる電流も、Ｉである。
【０１０２】
したがって、フラグセンス信号ＳＥＮＳＥがハイレベルの場合に、ＭＯＳトランジスタＴｒ３３２を流れようとする電流は、３／２×Ｉとなる。ここで、例えば、テスト工程において、正常にロウデコーダ３００がアクセスされ、１つのロウデコーダ３００のＭＯＳトランジスタＴｒ１４１のみがオンになったとすると、ＭＯＳトランジスタＴｒ３３１を流れる電流はＩとなる。もし、何らかの理由で２つのロウデコーダ３００のＭＯＳトランジスタＴｒ１４１がオンになったとすると、ＭＯＳトランジスタＴｒ３３１を流れる電流は２×Ｉとなり、３つのロウデコーダ３００のＭＯＳトランジスタＴｒ１４１がオンになったとすると、ＭＯＳトランジスタＴｒ３３１を流れる電流は３×Ｉとなる。一方、１つのロウデコーダ３００もアクセスされなかった場合には、ＭＯＳトランジスタＴｒ３３１を流れる電流は０となる。このように、アクセスされたロウデコーダの数により、ＭＯＳトランジスタＴｒ３３１を流れる電流が変化するのである。このＭＯＳトランジスタＴｒ３３１を流れる電流の変化を、カレントミラー接続されているＭＯＳトランジスタＴｒ３３２を介して、電圧の変化として、オペアンプＯＰ３３３が読み出す。そして、この結果を、オペアンプＯＰ３３３は、テスト結果信号ＰＡＳＳ＿ＦＡＩＬとして出力する。
【０１０３】
この図１４の例では、オペアンプＯＰ３３３は、アクセスされたロウデコーダ３００が０個及び１個の場合は、パスのテスト結果信号ＰＡＳＳ＿ＦＡＩＬを出力し、アクセスされたロウデコーダ３００が２個以上の場合は、フェイルのテスト結果信号ＰＡＳＳ＿ＦＡＩＬを出力する。
【０１０４】
このことから分かるように、この図１４の回路では、アクセスされたロウデコーダ３００の数が０個であることを検出できない。そこで、本実施形態においては、図１５及び図１６に示すようなテスト工程を実行する。
【０１０５】
図１５及び図１６は、本実施形態に係る半導体記憶装置において、ブロックアドレスと実際のブロックとが一対一に対応しているかどうかをテストするテスト工程を説明するフローチャートである。
【０１０６】
図１５に示すように、まず、ブロック毎に設けられているロウデコーダ３００のラッチ回路ＬＴ１１０をすべてリセットする（ステップＳ３００）。
【０１０７】
次に、ブロックアドレスＮを“０”にリセットする（ステップＳ３０２）。続いて、ブロックアドレスＮのロウデコーダ３００におけるラッチ回路ＬＴ１１０をセットすることにより、アクセスフラグをセットする（ステップＳ３０４）。
【０１０８】
次に、１ブロックアクセス判定回路３３０を用いて、アクセスされているロウデコーダ３００が１つ以下であるかどうかを判断する（ステップＳ３０６）。
【０１０９】
次に、ブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ３０８）。ブロックアドレスＮが最終ブロックでない場合（ステップＳ３０８：Ｎｏ）には、ブロックアドレスＮに１を加える（ステップＳ３１０）。そして、上述したステップＳ３０４からを繰り返す。
【０１１０】
一方、上述したステップＳ３０８で、ブロックアドレスＮが最終ブロックアドレスであると判断した場合（ステップＳ３０８：Ｙｅｓ）には、図１６に示すように、ブロックアドレスＮを“０”にリセットする（ステップＳ３２０）。続いて、ブロックアドレスＮのロウデコーダ３００におけるラッチ回路ＬＴ１１０から、アクセスフラグを読み出す（ステップＳ３２２）。
【０１１１】
次に、この読み出したアクセスフラグを期待値と比較する（ステップＳ３２４）。すなわち、アクセスフラグがアクセスがあったことを示しているかどうかを判断する。もし、アクセスフラグがアクセスをしていないことを示していれば、上述したステップＳ３００〜ステップＳ３１０の処理で、そのブロックはアクセスされなかったことになる。
【０１１２】
次に、ブロックアドレスＮが最終ブロックアドレスであるかどうかを判断する（ステップＳ３２６）。ブロックアドレスＮが最終ブロックでない場合（ステップＳ３２６：Ｎｏ）には、ブロックアドレスＮに１を加える（ステップＳ３２８）。そして、上述したステップＳ３２２からを繰り返す。
【０１１３】
一方、上述したステップＳ３２６で、ブロックアドレスＮが最終ブロックアドレスであると判断した場合（ステップＳ３２６：Ｙｅｓ）には、このテスト工程が終了する。ステップＳ３０４におけるチェックで、アクセスされたのがすべて１ブロック以下であると判断された場合で、且つ、ステップＳ３２４の比較で、すべてのブロックがアクセスされていた場合には、その半導体記憶装置は、ブロックアドレスと実際のブロックが一対一に対応していることとなる。
【０１１４】
以上のように、本実施形態に係る半導体記憶装置によれば、テスト工程に要する時間を短くすることができる。すなわち、１以下のロウデコーダ３００が選択されたこと、及び、アクセスされていないロウデコーダが存在しないことを、ラッチ回路ＬＴ１１０に保持されたアクセスフラグに基づいて判断することとしたので、従来のように、メモリセルアレイ１０のメモリセルＭＣに対してアクセス（読み出し、書き込み、消去）する必要がなくなる。このため、メモリセルＭＣにアクセスすることなく、ブロックアドレスと実際のブロックとが一対一に対応しているかどうかを判断することができ、テスト工程に要する時間を短縮できる。
【０１１５】
さらに、本実施形態によれば、各ブロックのラッチ回路ＬＴ１１０からアクセスフラグを読み出す回数は、全ブロック数×２回であるので、第１実施形態と比べて、その読み出し回数を少なくすることができる。
【０１１６】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、半導体記憶装置がＮＡＮＤ型の不揮発性半導体記憶装置である場合を例に説明したが、他の種類の半導体記憶装置にも適用することができる。
【０１１７】
また、上述した実施形態に示した回路構成は一例であり、同様の動作をする他の回路で同等の機能を実現するようにしてもよい。
【０１１８】
【発明の効果】
以上説明したように、本発明によれば、ブロック選択が適正に行われているかどうかをテストするのに要する時間を短くすることができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体記憶装置の全体レイアウトの一例を説明するブロック図である。
【図２】図１におけるメモリセルアレイの内部構成の一例を説明する図である。
【図３】図１におけるアドレスデコーダ回路の内部構成の一例を説明する図である。
【図４】第１実施形態に係るロウデコーダの回路構成の一例を説明する図である。
【図５】第１実施形態に係る半導体記憶装置のテスト工程の一例を説明する図である。
【図６】第１実施形態に係るテスト結果判定回路の回路構成の一例を説明する図である。
【図７】第１実施形態に係る半導体記憶装置におけるテスト工程の動作波形の一例を示す図である。
【図８】第２実施形態に係るロウデコーダの回路構成の一例を説明する図である。
【図９】第２実施形態に係る半導体記憶装置のテスト工程の一例を説明する図である（その１）。
【図１０】第２実施形態に係る半導体記憶装置のテスト工程の一例を説明する図である（その２）。
【図１１】第２実施形態に係る半導体記憶装置におけるテスト工程の動作波形の一例を示す図である。
【図１２】第３実施形態に係るロウデコーダの回路構成の一例を説明する図である。
【図１３】第３実施形態に係る基準電圧生成回路の回路構成の一例を説明する図である。
【図１４】第３実施形態に係る１ブロックアクセス判定回路の回路構成の一例を説明する図である。
【図１５】第３実施形態に係る半導体記憶装置のテスト工程の一例を説明する図である（その１）。
【図１６】第３実施形態に係る半導体記憶装置のテスト工程の一例を説明する図である（その２）。
【図１７】信号線がショートして、複数のロウデコーダが選択されてしまう状態を説明する図である。
【図１８】信号線がオープンになり、ロウデコーダが選択されてない状態を説明する図である。
【図１９】従来の半導体記憶装置におけるテスト工程を説明する図である（その１）。
【図２０】従来の半導体記憶装置におけるテスト工程を説明する図である（その２）。
【図２１】従来のロウデコーダの回路構成の一例を説明する図である。
【図２２】別の従来のロウデコーダの回路構成の一例を説明する図である。
【符号の説明】
１０ メモリセルアレイ
２０ ロウデコーダ回路
３０ カラムデコーダ回路
４０ ラッチ回路
５０ アドレスデコーダ回路
６０ コマンドラッチ回路
７０ 制御回路
８０ ＩＯバッファ回路
Claims (20)
- 複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
指定されたブロックアドレスに基づいてアクセスされるべきロウデコーダがアクセスされ、且つ、指定されたブロックアドレスに基づいてアクセスされるべきロウデコーダ以外のロウデコーダがアクセスされたかどうかを判定する判定回路と、
を備えることを特徴とする半導体記憶装置。 - 前記判定回路は、各ブロックに対応して設けられた複数のテスト結果判定回路により構成されており、各テスト結果判定回路は、アクセス情報読み出し部で読み出したアクセス情報と、指定されたブロックアドレスに基づいて定まるアクセス情報についての理論上の期待値である期待アクセス情報とを比較し、両者が一致したかどうかを示すテスト結果信号を出力する、ことを特徴とする請求項１に記載の半導体記憶装置。
- 前記アクセス情報保持部のそれぞれに保持されたアクセス情報は、リセット信号により一括してリセット可能であることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
- 複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
を備え、
前記アクセス情報保持部は、１回だけアクセスされたという情報をアクセス情報として保持できることを特徴とする半導体記憶装置。 - 複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
を備え、
前記アクセス情報保持部は、１回もアクセスされていない第１状態と、１回だけアクセスされたという第２状態と、２回以上アクセスされたという第３状態とを、アクセス情報として保持することを特徴とする半導体記憶装置。 - 複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
を備え、
前記アクセス情報保持部は、リセット状態から１回アクセスされるとセット状態に移行し、セット状態からもう１回アクセスされると２回目のリセット状態に移行するが、２回目のリセット状態でもう１回アクセスされたとしてもセット状態には移行しないラッチ回路を備えることを特徴とする半導体記憶装置。 - 複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
前記アクセス情報保持部に保持されているアクセス情報を読み出す、アクセス情報読み出し部と、
すべてのロウデコーダのアクセス情報保持部から前記アクセス情報を読み出して、２以上のブロックに対応するロウデコーダがアクセスされているかどうかを判定する判定回路と、
を備えることを特徴とする半導体記憶装置。 - 前記判定回路は、
アクセスされたブロック数に比例した第１電流を生成する、第１電流生成回路と、
１つのブロックがアクセスされた場合に流れる電流と、２つのブロックがアクセスされた場合に流れる電流との間の電流を第２電流として生成する、第２電流生成回路と、
前記第１電流と前記第２電流とを比較する、比較回路と、
を備えることを特徴とする請求項７に記載の半導体記憶装置。 - 前記比較回路は、前記第１電流の方が前記第２電流よりも小さい場合に、テストパスのテスト結果信号を出力し、前記第１電流の方が前記第２電流よりも大きい場合に、テストフェイルのテスト結果信号を出力する、ことを特徴とする請求項８に記載の半導体記憶装置。
- すべてのロウデコーダの前記アクセス情報保持部からアクセス情報を読み出して、アクセスされていないブロックがあるかどうかを判断する、ことを特徴とする請求項９に記載の半導体記憶装置。
- 複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
を有する半導体記憶装置のテスト方法であって、
ブロックアドレスを指定して、対応するブロックアドレスのロウデコーダにアクセスするステップと、
すべての前記アクセス情報保持部からアクセス情報を読み出すステップと、
読み出したアクセス情報にもとづいて、アクセスされたロウデコーダが、指定されたブロックアドレスのみであるかどうかを判断するステップと、
すべてのブロックアドレスを指定したかどうかを判断し、すべてのブロックアドレスを指定していない場合には、新たなブロックアドレスを指定して、前記ロウデコーダにアクセスするステップからを繰り返す、ステップと、
を備えることを特徴とする半導体記憶装置のテスト方法。 - アクセスされたロウデコーダが、指定されたブロックアドレスのみであるかどうかを判断するステップは、
アクセス情報保持部から読み出したアクセス情報と、指定されたブロックアドレスに基づいて定まるアクセス情報についての理論上の期待値である期待アクセス情報とを比較し、両者が一致したかどうかを示すテスト結果信号を出力するステップを含むことを特徴とする請求項１１に記載の半導体記憶装置のテスト方法。 - 前記アクセス情報保持部のそれぞれに保持されたアクセス情報を、リセット信号により一括してリセットするステップを、さらに備えることを特徴とする請求項１１又は請求項１２に記載の半導体記憶装置。
- 複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダが１回だけアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
を有する半導体記憶装置のテスト方法であって、
すべてのブロックアドレスを順次指定して、すべてのブロックアドレスに対応するロウデコーダに順次アクセスするステップと、
すべての前記アクセス情報保持部からアクセス情報を読み出すステップと、
読み出したアクセス情報にもとづいて、すべてのロウデコーダが１回だけアクセスされたかどうかを判断するステップと、
を備えることを特徴とする半導体記憶装置のテスト方法。 - 前記アクセス情報保持部は、１回もアクセスされていない第１状態と、１回だけアクセスされたという第２状態と、２回以上アクセスされたという第３状態とを、アクセス情報として保持することを特徴とする請求項１４に記載の半導体記憶装置のテスト方法。
- 前記アクセス情報保持部は、リセット状態から１回アクセスされるとセット状態に移行し、セット状態からもう１回アクセスされると２回目のリセット状態に移行するが、２回目のリセット状態でもう１回アクセスされたとしてもセット状態には移行しないラッチ回路を備えることを特徴とする請求項１４に記載の半導体記憶装置のテスト方法。
- 複数のメモリセルを有する複数のブロックに区分された、メモリセルアレイと、
前記ブロックにそれぞれ対応して設けられた、複数のロウデコーダであって、対応するロウデコーダがアクセスされたかどうかを示すアクセス情報を保持するアクセス情報保持部を有する、ロウデコーダと、
を有する半導体記憶装置のテスト方法であって、
ブロックアドレスを指定して、対応するブロックアドレスのロウデコーダにアクセスするステップと、
すべての前記アクセス情報保持部からアクセス情報を読み出すステップと、
前記アクセス情報に基づいて、２以上のブロックに対応するロウデコーダがアクセスされているかどうかを判断するステップと、
すべてのブロックアドレスを指定したかどうかを判断し、すべてのブロックアドレスを指定していない場合には、新たなブロックアドレスを指定して、前記ロウデコーダにアクセスするステップからを繰り返す、ステップと、
を備えることを特徴とする半導体記憶装置のテスト方法。 - アクセスされたブロック数に比例した第１電流を生成するステップと、
１つのブロックがアクセスされた場合に流れる電流と、２つのブロックがアクセスされた場合に流れる電流との間の電流を第２電流として生成するステップと、
前記第１電流と前記第２電流とを比較するステップと、
を備えることを特徴とする請求項１７に記載の半導体記憶装置のテスト方法。 - 前記第１電流の方が前記第２電流よりも小さい場合に、テストパスのテスト結果信号を出力し、前記第１電流の方が前記第２電流よりも大きい場合に、テストフェイルのテスト結果信号を出力するステップを、さらに備えることを特徴とする請求項１８に記載の半導体記憶装置。
- すべてのブロックアドレスにアクセスした後に、すべてのロウデコーダの前記アクセス情報保持部からアクセス情報を読み出して、アクセスされていないブロックがあるかどうかを判断するステップを、さらに備えることを特徴とする請求項１９に記載の半導体記憶装置のテスト方法。
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