JP3844930B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、データ書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にページ単位でデータ書き換えを行うＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
従来より、バイト単位でデータ書き換えを行うＥＥＰＲＯＭ（バイト型ＥＥＰＲＯＭ）が知られている（例えば、Ｗ．Ｊｏｈｎｓｏｎ ｅｔ ａｌ， ”Ａ １６Ｋｂ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ”， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．１５２−１５３， Ｆｅｂ． １９８２）。
【０００３】
このバイト型ＥＥＰＲＯＭのメモリセルアレイは、図１１に示すように、一つのメモリセルＭＣが一つの選択ゲートトランジスタＳＧを介してビット線ＢＬに接続される。メモリセルＭＣは、浮遊ゲート下のゲート絶縁膜のうちドレイン寄りの部分に書き換え用のトンネル絶縁膜が形成されたＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｔｕｎｎｅｌｉｎｇ Ｏｘｉｄｅ）構造を有する。メモリセルＭＣの制御ゲート線ＣＧＬは、１バイト分のメモリセルＭＣに共通に設けられ、これが選択スイッチＳにより選択され、バイト単位でのデータ書き換えが行われるようになっている。
【０００４】
このバイト型ＥＥＰＲＯＭに比べて、より大きな規模でのデータ書き換えに適したものとして、ＮＡＮＤ型ＥＥＰＲＯＭがある（例えば、Ｆ．Ｍａｓｕｏｋａｅｔ ａｌ，”Ａ ｎｅｗ Ｆｌａｓｈ ＥＥＰＲＯＭ ｃｅｌｌ ｕｓｉｎｇ ｔｒｉｐｌｅ ｐｏｌｙｓｉｌｉｃｏｎ ｔｅｃｈｎｏｌｏｇｙ”， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ．４６４−４６７， Ｄｅｃ． １９８４）。
【０００５】
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイは、図１２に示すように、例えば１６個のメモリセルＭＣ０〜ＭＣ１５が直列接続され、その一端は選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続される。メモリセルＭＣは、浮遊ゲートと制御ゲートが積層されたスタックトゲート構造を有し、浮遊ゲート下は全面トンネル絶縁膜として、浮遊ゲートとチャネルの間でＦＮトンネリングにより電子の授受が行われる。ロウ方向の例えば１２８バイト分のメモリセルＭＣの制御ゲートが共通に制御ゲート線ＣＧＬ０〜ＣＧＬ１５に接続される。ＮＡＮＤ型ＥＥＰＲＯＭでは、１ページ分の書き込みデータをロードできるページバッファを備えることにより、ページ単位でのデータ書き込みが可能とされる。
【０００６】
図１３は、バイト型ＥＥＰＲＯＭでのデータ書き換えの動作タイミングを示している。ここでは、１バイト乃至３２バイトの任意の単位でデータ書き換えができる場合を示している。チップイネーブル信号／ＣＥを“Ｌ”にしてチップを選択する。そして、書き込みイネーブル信号／ＷＥを“Ｌ”にする毎に、書き換えたいアドレスＡｄｄとデータＤａｔａをバイト単位で順次入力する。書き換えたいアドレスＡｄｄとデータＤａｔａを入力した後、一定のページウインドウ期間の後に自動的に書き換え動作が始まり、データ消去（イレーズ）とデータ書き込み（プログラム）が行われる。
【０００７】
ＮＡＮＤ型ＥＥＰＲＯＭの場合は通常、消去単位と書き込み単位が異なり、データ書き換え動作は、独立したデータ消去動作とデータ書き込み動作により行われる。即ち、データ消去は、図１４に示すタイミングで、ＮＡＮＤセルブロック単位で行われる。まずチップイネーブル信号／ＣＥを“Ｌ”として、チップを選択する。その後、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”、書き込みイネーブル信号／ＷＥを“Ｌ”として、Ｉ／Ｏ端子からブロック消去のセットアップコマンドを入力する。次にアドレスラッチイネーブル信号ＡＬＥを“Ｈ”とし、書き込みイネーブル信号／ＷＥを順次“Ｌ”として、消去すべきブロックアドレスをＩ／Ｏ端子からシリアル入力する。その後、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”、書き込みイネーブル信号／ＷＥを“Ｌ”として、消去実行コマンドをＩ／Ｏ端子から入力すると、データ消去が行われる。データ消去には通常、消去状態を確認する消去ベリファイ読み出し動作が含まれる。
【０００８】
以上の動作でブロック消去された後、そのブロック内へのデータ書き込みは、図１５に示す動作タイミングに従って行われる。まずチップイネーブル信号／ＣＥを“Ｌ”として、チップを選択する。その後、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”、書き込みイネーブル信号／ＷＥを“Ｌ”として、Ｉ／Ｏ端子からデータ書き込みのセットアップコマンドを入力する。次にアドレスラッチイネーブル信号ＡＬＥを“Ｈ”とし、書き込みイネーブル信号／ＷＥを順次“Ｌ”として、書き込むべきページアドレスをＩ／Ｏ端子から順に入力する。続いて、アドレスラッチイネーブル信号ＡＬＥを“Ｌ”とし、書き込みイネーブル信号／ＷＥを順次“Ｌ”として、１ページ分の書き込むべきデータを入力する。データロードが終了後、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”、書き込みイネーブル信号／ＷＥを“Ｌ”として、書き込み実行コマンドをＩ／Ｏ端子から入力すると、選択されたページのデータ書き込みが行われる。データ書き込みには通常、書き込み状態を確認する書き込みベリファイ読み出し動作が含まれる。
【０００９】
【発明が解決しようとする課題】
バイト型ＥＥＰＲＯＭは、１ビットの記憶にメモリセルと選択ゲートトランジスタの２素子を必要とし、従って単位セル面積が大きく、大容量化、低コスト化が難しいという難点がある。
ＮＡＮＤ型ＥＥＰＲＯＭは、この様なバイト型ＥＥＰＲＯＭの難点を解消するものとして開発された。ＮＡＮＤ型ＥＥＰＲＯＭでは、複数個（例えば１６個）のメモリセルについて２個の選択ゲートトランジスタが設けられるため、１ビットの記憶に要する単位セル面積がバイト型ＥＥＰＲＯＭに比べて極めて小さくなり、大容量化、低コスト化が可能である。従って、大容量のファイルメモリ等に適している。
【００１０】
しかし、ＮＡＮＤ型ＥＥＰＲＯＭの場合、通常消去単位と書き込み単位が異なるため、データ書き換えには独立したデータ消去動作とデータ書き込み動作を必要とし、データ書き換え制御が容易ではない。加えて、通常はコマンド入力方式が採用されるため、書き換え制御は一層複雑になる。例えばデータ書き込み動作では、（１）書き込みセットアップコマンド入力、（２）ページアドレス入力、（３）データ入力、（４）書き込み実行コマンド入力、という一連の入力動作が必要になる。更に、ＮＡＮＤ型ＥＥＰＲＯＭは、複数のメモリセルが直列接続されるため、ＮＯＲ型ＥＥＰＲＯＭのような高速アクセス性能を得ることができない。
【００１１】
ＮＡＮＤ型ＥＥＰＲＯＭにおいて、データ消去をページ単位で行うことは不可能ではない。しかし、従来のデータ書き換え制御の仕様を踏襲した場合には、データ書き換え制御が複雑であり、また高速性能が得られないという難点はそのまま残る。
この発明は、簡単な制御によりページ単位のデータ書き換えを可能としたＥＥＰＲＯＭを提供することを目的としている。
【００１２】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、不揮発性メモリセルがマトリクス配列されたメモリセルアレイと、外部端子から供給されるアドレス信号を取り込むアドレスバッファ回路と、このアドレスバッファ回路により取り込まれるページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持するためのページバッファと、前記ページアドレス信号により選択される不揮発性メモリセルのうち、カラムアドレス信号により選択される複数ビットのデータを検知増幅するセンスアンプ回路と、データ書き換えモードで前記ページバッファに１ページ分のデータを複数ビットずつ順次ロードするために、１ページ内のカラムアドレス信号を順次発生する内部カラムアドレス発生回路と、この内部カラムアドレス発生回路により発生されるカラムアドレス信号と、前記アドレスバッファ回路により取り込まれるカラムアドレス信号とを切り換える選択ゲート回路と、前記ページアドレスにより選択された不揮発性メモリセルについて、一括してデータ消去し、引き続き前記ページバッファにロードされた１ページ分のデータを一括してデータ書き込みするデータ書き換えモードを制御する制御回路と、を有することを特徴としている。
【００１３】
この発明によると、ページアドレスの指定と１ページ分のデータロードを行うことにより、ページ単位でデータ消去と引き続くデータ書き込みを含むデータ書き換え動作が自動的に行われるようにしている。従って、データ書き換えの制御が通常のＮＡＮＤ型ＥＥＰＲＯＭやバイト型ＥＥＰＲＯＭに比べて簡単になる。
【００１４】
この発明において、好ましくは、データ書き換えモードは、データ書き込み後に書き込み状態を確認するベリファイ読み出し動作を含むものとする。
またこの発明において、好ましくは、ページバッファへの１ページ分のデータを複数ビットずつ順次ロードする際に、ある複数ビットのデータをロードした後、一定時間経過しても次の複数ビットのデータが供給されない場合にデータ書き換えモードがリセットされるようにデータロード待ち時間が設定されるようにする。
【００１５】
この発明において、内部カラムアドレス発生回路は具体的には、制御回路の制御により初期化とインクリメントが行われてカラムアドレス信号を発生するアドレスレジスタにより構成される。
【００１６】
この発明において、メモリセルアレイには、好ましくは、１ページ分の不揮発性メモリセルの制御ゲートが制御ゲート線に共通接続され、各不揮発性メモリセルのドレインが第１の選択ゲートトランジスタを介してビット線に接続され、ソースが第２の選択ゲートトランジスタを介して共通ソース線に接続された、３トランジスタのメモリセルユニットが用いられる。
【００１７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＥＥＰＲＯＭのブロック構成を示す。メモリセルアレイ１は、図２に示すように、不揮発性メモリセルＭＣをマトリクス配列して構成される。メモリセルＭＣのドレインは、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソースは選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続される。即ち、メモリセルＭＣと選択ゲートトランジスタＳＧ１，ＳＧ２の３トランジスタによりメモリセルユニットが構成されている。
【００１８】
ロウ方向のメモリセルＭＣの制御ゲートは共通に制御ゲート線ＣＧＬに接続される。同様にロウ方向の選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極は共通に選択ゲート線ＧＳＬ，ＳＳＬに接続される。この実施の形態の場合、制御ゲート線ＣＧＬに沿った１０２４個（１２８バイト分）のメモリセルＭＣの範囲が、データ書き換えの単位となる１ページである。
【００１９】
メモリセルアレイ１のビット線ＢＬには、データ書き換え時に１ページ分の書き込むべきデータをロードするページバッファ２が設けられている。具体的にページバッファ２は、各ビット線ＢＬ毎に接続されたデータラッチにより構成される。ビット線ＢＬはまたカラムデコーダ１０により制御されるカラムゲート３により、１カラムずつ選択されて、センスアンプ回路４及びＩ／Ｏバッファ５に接続される。ここで１カラムが１バイトの場合を説明するが、１ワード（１６ビット）でもよいし、或いは他の適当な複数ビット単位でもよい。データ書き換え時には、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から１バイト分ずつ順次供給される１ページ分のデータが、１バイトずつＩ／Ｏバッファ５を介し、カラムゲート３により選択されたカラム毎にページバッファ２にロードされる。またデータ読み出し時は、カラムゲート３により選択された１バイトの読み出しデータがセンスアンプ回路４で検知増幅され、Ｉ／Ｏバッファ５を介して入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に取り出される。
【００２０】
メモリセルアレイ１の制御ゲート線ＣＧＬ及び選択ゲート線ＧＳＬ，ＳＳＬを選択するのがロウデコーダ６である。ページアドレス信号ＰＡは外部端子からロウアドレスバッファ７に取り込まれてラッチされる。このラッチされたページアドレス信号はロウデコーダ６によりデコードされて、選択されたページの制御ゲート線ＣＧＬ及び選択ゲート線ＧＳＬ，ＳＳＬに動作モードに応じて所定の電位が与えられる。
【００２１】
データ読み出しモードにおいては、外部から供給されるカラムアドレス信号ＣＡがカラムアドレスバッファ８により取り込まれて、内部カラムアドレス信号ＣＡａが得られる。一方、データ書き換えモードにおいては、内部カラムアドレス信号ＣＡｂを自動発生するカラムアドレス発生回路として、アドレスレジスタ１１が設けられている。アドレスレジスタ１１は、データ書き換えモードにおいて、制御回路１３から発生されるカラムアドレスリセット信号ＣＡ−ＲＳにより初期化され、カラムアドレスインクリメント信号ＣＡ−ＩＮＣにより順次更新される内部カラムアドレス信号ＣＡｂを発生する。
【００２２】
データ読み出しモードにおいてカラムアドレスバッファ８に取り込まれる内部カラムアドレス信号ＣＡａと、データ書き換えモードにおいてアドレスレジスタ１１から発生される内部カラムアドレス信号ＣＡｂとは、選択ゲート回路９により選択されてカラムデコーダ１０に転送される。選択ゲート回路９は制御回路１３から発生される制御信号Ｅ／Ｗにより切り換え制御がなされる。
【００２３】
制御回路１３には、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥが動作モードに応じて入力される。制御回路１３は、オシレータやカウンタを含み、制御入力信号の論理に従って、アドレスレジスタ１１を制御するカラムアドレスリセット信号ＣＡ−ＲＳ、カラムアドレスインクリメント信号ＣＡ−ＩＮＣ、選択ゲート回路９を制御する制御信号Ｅ／Ｗ等を発生する。
【００２４】
昇圧回路１２は、動作モードに応じて、書き込み電位Ｖｐｇｍ、消去電位Ｖｅｒａ等を発生する。この昇圧回路１２も制御回路１３により制御される。制御回路１３はその他、データ書き換えモードでの自動データ書き換えのシーケンス制御を行う各種内部タイミング信号を発生する。
【００２５】
図３は、メモリセルアレイ１のレイアウトを示し、図４（ａ），（ｂ）はそれぞれ図３のＡ−Ａ’及びＢ−Ｂ’断面を示している。ｐ型シリコン基板３０にｎ型ウェル３１が形成され、このｎ型ウェル３１内にセルアレイ領域となるｐ型ウェル３２が形成されている。この様なウェル構造の基板に、ストライプ状の素子分離絶縁膜３３が例えばＳＴＩ技術により形成される。素子分離絶縁膜３３により挟まれたｐ型ウェル３２上に、トンネル絶縁膜３４を介して第１層ゲート膜により浮遊ゲート３５が形成され、浮遊ゲート３５上に絶縁膜３６を介して第２層ゲート膜により制御ゲート３７が形成されて、スタックトゲート構造のメモリセルＭＣが作られる。
【００２６】
浮遊ゲート３５は、各メモリセルＭＣ毎に分離される。制御ゲート３７は、ロウ方向に連続的にパターン形成されて、これが制御ゲート線ＣＧＬとなる。選択ゲートトランジスタＳＧ１，ＳＧ２は、メモリセルＭＣと同様の構造を有するが、第１層ゲート膜と第２層ゲート膜が適当な箇所で短絡されて一体としてパターン形成されて、選択ゲート線ＧＳＬ，ＳＳＬが形成される。メモリセルＭＣ及び選択ゲートトランジスタＳＧ１，ＳＧ２のソース、ドレイン拡散層３８は、制御ゲート線ＣＧＬ及び選択ゲート線ＧＳＬ，ＳＳＬに自己整合的に拡散形成される。素子形成された基板は層間絶縁膜３９で覆われ、この上にビット線４０が配設される。
【００２７】
この実施の形態による３トランジスタのメモリセルユニットを持つＥＥＰＲＯＭは、ページ単位でのデータ書き換えを行うこと、１ページのデータ書き換え動作のなかにデータ消去とデータ書き込み、及びその後の書き込みベリファイ読み出しの一連の動作を含むこと、及びデータ書き換えモードがコマンド入力によらずに簡単な外部制御信号により制御されること、等を特徴としている。
【００２８】
図５は、データ書き換えモードの基本動作フローを示している。データ書き換えモードに入ると、まず１ページ分の書き込みデータがページバッファ２にロードされる（Ｓ１）。その後、ページアドレスにより選択されたページのデータが一括消去される（Ｓ２）。続いて、消去されたページのメモリセルに、ページバッファ２にロードされているデータが一括書き込みされる（Ｓ３）。書き込みが終わると、次に書き込みベリファイ読み出しが行われる（Ｓ４）。書き込みベリファイ読み出しは、バイト単位で行われる。
【００２９】
ベリファイ読み出しの際、書き込みが十分であるメモリセルについて、ページバッファ２の対応するデータを反転させる。この結果、選択されたページに書き込み不十分のメモリセルが一つでもある間は、フェイルのフラグが立ち、選択されたページの全てのメモリセルが書き込み十分になると、ベリファイの結果がパスとなって、フェイルのフラグが立たなくなる。こうして、１ページ分のベリファイ読み出しが終わった後、ベリファイの結果がパスとなったか否かが、書き込みループ数が最大に達したか否かと併せて判定される（Ｓ５）。判定がＹＥＳであれば書き換え動作は終了し、フェイルのフラグが立っていて且つ、書き込みループ数が最大に達していない場合には、書き換え終了の判定はＮＯとなり、再度データ書き込みが行われる（Ｓ３）。この再書き込み動作では、ページバッファ２のデータが書き込み十分の箇所では書き換えられているから、実質的には書き込み不十分であったビットについてのみ、再度の書き込み動作が行われる。なお、フェイルのフラグが立っているにも拘わらず、書き込みと書き込みベリファイの繰り返しループ数が最大に達したため書き込み終了と判定された場合、書き換え失敗による強制終了である。
【００３０】
図６は、以上のデータ書き換えモードの動作タイミング図である。まずチップイネーブル信号／ＣＥを“Ｌ”として、チップを選択する。出力イネーブル信号／ＯＥは書き換え動作の間、“Ｈ”に保持される。チップが選択された後、書き込みイネーブル信号／ＷＥ＝“Ｌ”にする毎に１ページのバイト数分のデータを順次入力する。アドレスは、最初に書き込みイネーブル信号／ＷＥを“Ｌ”としたときにページアドレス信号ＰＡのみを入力する。これにより、内部ページアドレス信号ＰＡは、アドレスバッファ７にラッチされ、書き換え動作が終了するまで保持される。
【００３１】
外部カラムアドレス信号ＣＡの入力は行わず、そのアドレス端子はデータ書き換え動作の間、“Ｌ”に保持される。書き換えモードにおいて、内部カラムアドレス信号は、アドレスレジスタ１１からの出力が用いられる。内部カラムアドレス信号は、最初の書き込みイネーブル信号／ＷＥの立ち下がりで、制御回路１３から発生されるカラムアドレスリセット信号ＣＡ−ＲＳによりアドレスレジスタ１１において先頭カラムアドレスＣｏｌ．１にセット（初期化）される。最初の書き込みイネーブル信号／ＷＥが立ち上がると、制御回路１３はレディ／ビジー信号“Ｌ”（＝Ｂｕｓｙ）を外部に出力する。そして、以後書き込みイネーブル信号／ＷＥが“Ｌ”になる毎に、制御回路１３から発生されるインクリメント信号ＣＡ−ＩＮＣによりインクリメントされて、順次内部カラムアドレスＣｏｌ．２，Ｃｏｌ．３，…が自動的に発生される。また、Ｉ／Ｏバッファ５は、書き込みイネーブル信号／ＷＥに同期して制御されて、１バイトずつＩ／Ｏ端子から供給される書き込みデータを取り込む。取り込まれたデータは、インクリメントされる内部カラムアドレス信号により１カラムずつページバッファ２に格納される。
【００３２】
図８は、書き込みイネーブル信号／ＷＥに基づいて、上述したカラムアドレスリセット信号ＣＡ−ＲＳ及びカラムアドレスインクリメント信号ＣＡ−ＩＮＣを発生するタイミング図を示している。また図８には、内部カラムアドレス信号の切り替えを行う選択ゲート回路９の制御信号Ｅ／Ｗを示している。これは、チップイネーブル信号／ＣＥの“Ｌ”と書き込みイネーブル信号／ＷＥの“Ｌ”の論理で立ち上がって、書き換え動作の間“Ｈ”を保持する信号として、やはり制御回路１３で作られ、その間アドレスレジスタ１１からの内部カラムアドレス信号ＣＡｂが選択されることになる。
【００３３】
１ページ分のデータがロードされ、内部カラムアドレスが最終アドレスまでインクリメントされると、自動的に実際のデータ書き換え動作に入る。書き換え動作時間Ｔは予めタイマーにより設定されている。この書き換え動作では、保持されている内部ページアドレス信号により指定されたページの全メモリセルのデータ一括消去、続いて消去されたページの全メモリセルに対する一括データ書き込みが行われ、自動ベリファイ機能がある場合にはベリファイ読み出しが行われる。データ書き換え動作が終了すると、制御回路１３は、レディ／ビジー信号“Ｈ”（＝Ｒｅａｄｙ）を出す。
なお、ベリファイ読み出し動作においては、１バイト単位でセンスアンプ回路４によりデータ読み出しを行うために、制御回路１３により内部カラムアドレスの初期化とインクリメント動作が行われる。
【００３４】
図７は、データロード後の自動的な消去、書き込み及びベリファイ読み出しの制御を行う内部信号を示している。Ｎ回のデータロードが終了し、内部カラムアドレスが最終アドレスまでインクリメントされると、カラムアドレスエンド信号ＣＡ−ＥＮＤが“Ｈ”になり、これを受けて、データロードエンドパルスＤａｔａ ｌｏａｄ ＥＮＤが出る。このデータロードエンドパルスＤａｔａ ｌｏａｄＥＮＤをトリガとして、消去パルスＥｒａｓｅが発生される。この消去パルスＥｒａｓｅのパルス時間Ｔ１は予めタイマ設定されており、このパルス時間Ｔ１内で選択されたページの一括消去が行われる。消去パルスＥｒａｓｅは具体的には、図１における昇圧回路１２の制御パルスであり、これに対応して、昇圧された消去電位Ｖｅｒａのパルスが発生されることになる。なおこの消去動作内に消去ベリファイ動作を含むものであってもよい。
【００３５】
消去動作が終了すると、消去エンドパルスＥｒａｓｅ ＥＮＤが出て、これをトリガとして書き込みパルスＰｒｏｇｒａｍ＝“Ｈ”が発生される。この書き込みパルスＰｒｏｇｒａｍのパルス時間Ｔ２も予めタイマ設定されている。この書き込みパルスＰｒｏｇｒａｍは具体的には、図１において昇圧回路１２を制御するパルスであり、これに対応して、昇圧された書き込み電位Ｖｐｇｍのパルスが発生されることになる。書き込み動作が終了すると、書き込みエンドパルスＰｒｏｇｒａｍ ＥＮＤが出る。これをトリガとして書き込みベリファイ信号Ｖｅｒｉｆｙが“Ｈ”になり、ベリファイ読み出し動作が行われる。ベリファイの結果が書き込み不十分であれば、ベリファイフェイルパルスＶｅｒｉｆｙ ＦＡＩＬが出て、再度書き込みとベリファイを繰り返す。
【００３６】
ベリファイ結果がパス、又はループ数が最大になると、ベリファイエンドパルスＶｅｒｉｆｙ ＥＮＤが出て、これをトリガとしてリカバリ信号Ｒｅｃｏｖｅｒｙが出る。このリカバリ信号Ｒｅｃｏｖｅｒｙに基づいてチップ内部が初期化される。そしてリカバリエンドパルスＲｅｃｏｖｅｒｙ ＥＮＤが出ると、レディ／ビジー信号を“Ｈ”（レディ状態）として、書き換えモードが終了する。
なお、データロード終了後の書き込みイネーブル信号／ＷＥの受付を禁止するためには、図７に示すように、データロードエンドパルスＤａｔａ ｌｏａｄ ＥＮＤに基づいて、書き換え動作終了まで“Ｈ”を保持する受付禁止信号を発生させればよい。これにより、Ｎ回のデータロード後のデータロードが無視されるようにすることができる。
【００３７】
図７に示した内部信号は、全て制御回路１３に含まれる内部タイミング信号発生回路及びタイマ回路により作られる。その詳細は示さないが、内部タイミング信号は基本的な論理ゲートやフリップフロップ、シフトレジスタ、インクリメンタル回路等の組み合わせで実現でき、タイマはシステムクロックをカウントするカウンタにより構成される。
【００３８】
図９は、この実施の形態での３トランジスタ型メモリセルユニットの各動作モードにおける電位関係の一例を示している。基本的な電位関係は、ＮＡＮＤ型ＥＥＰＲＯＭと同様であるが、ＮＡＮＤ型ＥＥＰＲＯＭと異なり、選択ブロックのなかで非選択メモリセルを導通トランジスタとして用いるための中間電位（パス電位）を必要としない。
【００３９】
書き換えモードにおけるデータ消去動作では、セルアレイのｐ型ウェルに消去電位Ｖｅｒａが与えられ、選択ページの制御ゲート線ＣＧＬに０Ｖ、その両側の選択ゲート線ＧＳＬ，ＳＳＬはフローティングとされる。非選択ページでは、制御ゲート線、選択ゲート線全てフローティングとされる。ビット線ＢＬ及び共通ソース線ＳＬは、ｐ型ウェルに与えられる消去電位Ｖｅｒａにより、これからｐｎ接合のビルトイン電圧Ｖｂだけ低下した電位となる。これにより、選択ページの全メモリセルでは浮遊ゲートの電子がＦＮトンネリングによりチャネルに放出され、しきい値の低い消去状態（“１”データ状態）になる。
【００４０】
データ書き込み動作では、予めビット線ＢＬにデータ“１”，“０”に応じて、電源電位Ｖｃｃ，０Ｖが与えられ、選択ページのビット線側選択ゲート線ＧＳＬにＶｃｃ、共通ソース線側選択ゲート線ＳＳＬに０Ｖが与えられる。これにより、ビット線電位に応じて、メモリセルのチャネルがＶｃｃ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値電圧），０Ｖに予備充電される。“１”データのビット線に沿ったメモリセルではビット線側の選択ゲートトランジスタがオフになる。非選択ページでは、制御ゲート線、選択ゲート線全て０Ｖとされる。
【００４１】
そしてｐ型ウェルは０Ｖとして、選択ページの制御ゲート線ＣＧＬに書き込み電位Ｖｐｇｍが与えられる。このとき、“０”データが与えられたビット線に沿う選択ページのメモリセルでは、浮遊ゲートとチャネル間に大きな電界がかかり、チャネルから浮遊ゲートにＦＮトンネリングにより電子注入され、しきい値電圧の高い書き込み状態（“０”データ状態）になる。“１”データが与えられたビット線に沿う選択ページのメモリセルでは、フローティングのチャネルが制御ゲートとの容量結合により電位上昇して、電子注入は生じず、“１”状態が保持される。
【００４２】
データ読み出し動作は、チップイネーブル信号／ＣＥ＝“Ｌ”とした後、出力イネーブル信号／ＯＥ＝“Ｈ”として、動作開始する。このデータ読み出し時、図１においては、外部からアドレスバッファ８により取り込まれるカラムアドレス信号ＣＡａが用いられるように、制御回路１３により選択ゲート回路９が切り換え制御される。選択ページの選択ゲート線ＧＳＬ，ＳＳＬにＶｃｃ、制御ゲート線ＣＧＬに０Ｖが与えられ、カラムアドレスにより選択された１バイトのデータがセンスアンプ回路４により検知され、Ｉ／Ｏバッファ５を介してＩ／Ｏ端子に取り出される。非選択ページでは、制御ゲート線、選択ゲート線全て０Ｖとされる。
【００４３】
この実施の形態によると、次のような効果が得られる。
（ａ）データ消去単位と書き込み単位を共にページ単位として、ページアドレスを入力し、書き込むべき１ページ分のデータをロードすると、自動的に消去、書き込み及び書き込みベリファイの一連の動作が自動的に行われる。従って、通常のＮＡＮＤ型ＥＥＰＲＯＭにおけるように、消去モードと書き込みモードを別々に制御する必要がない。
（ｂ）カラムアドレス信号は内部的に自動発生させているから、バイト型ＥＥＰＲＯＭにおけるようにデータロード毎にアドレス信号を入力するという複雑な操作が必要ない。即ちページアドレス信号を一度入力すれば、データロード毎のアドレス入力を必要としない。
（ｃ）通常のＮＡＮＤ型ＥＥＰＲＯＭにおけるコマンド入力方式におけるような、複雑な制御入力動作が必要ない。データ書き換え制御は基本的に、書き込みイネーブル信号／ＷＥに基づいて、ページアドレス入力とデータロードのみにより行われるため、極めて制御が簡単である。
【００４４】
またこの実施の形態では、３トランジスタのメモリセルユニットを用いることにより次のような効果が得られる。
（ｄ）通常のＮＡＮＤ型ＥＥＰＲＯＭにおけるように、書き込みや読み出し動作において、選択ブロック内で非選択メモリセルを導通させるための制御、即ち非選択の制御ゲート線にパス電圧を与える制御が必要ない。このためメモリセルに無用のストレスがかからず、信頼性が高いものとなる。
（ｅ）通常のＮＡＮＤ型ＥＥＰＲＯＭでは、上述のように、非選択メモリセルの導通、非導通を考慮しなければならないため、消去や書き込みのしきい値制御が厳しく要求される。具体的には、過消去や過書き込みがないように、しきい値分布を狭い範囲に制御することが要求される。従って、書き込みや消去の制御は難しく、時間もかかる。これに対してこの実施の形態の場合、非選択メモリセルを導通トランジスタとして用いることはないから、厳しいしきい値制御が要求されることはなく、書き込みや消去も容易である。この意味で、書き込みベリファイ動作を省略することも可能である。
（ｆ）通常のＮＡＮＤ型ＥＥＰＲＯＭのように電流パスが長くならず、高速動作が可能になる。
【００４５】
上記実施の形態において、Ｎ回のデータロード動作が途中で中断された場合には、一定の待ち時間をもって、書き換えモードがリセットされるようにしてもよい。図１０は、そのような制御を行う場合のタイミング図である。図１０に示すように、各書き込みイネーブル信号／ＷＥの立ち上がりエッジからのデータロード待ち時間Ｔ３を予め設定しておくものとする。ある書き込みイネーブル信号／ＷＥの立ち上がりから、待ち時間Ｔ３内に次の書き込みイネーブル信号／ＷＥとデータが供給されれば、先に説明したように、順次１ページ分のデータロードがなされる。
【００４６】
そして、図１０に破線で示すように、予定の書き込みイネーブル信号／ＷＥの入力がデータロード待ち時間Ｔ３内にない場合には、リセット信号ＲＥＳＥＴが発生されるようにする。このリセット信号ＲＥＳＥＴにより、それまでにロードされたデータ、アドレスバッファ７に保持されたページアドレス、更にそれまでインクリメントされたカラムアドレスが保持されたアドレスレジスタ１１を全てリセットする。これにより、メモリシステムの高速性を確保することが可能になる。
【００４７】
なお上記実施の形態において、チップイネーブル信号／ＣＥと書き込みイネーブル信号／ＷＥとは、端子の入れ替えが可能であり、例えば図１６に示すように、書き込みイネーブル／ＷＥの端子にＮサイクル分の“Ｌ”を与え、チップイネーブル／ＣＥの端子に繰り返し“Ｌ”を入れるようにすることができる。或いは図１７に示すように、チップイネーブル／ＣＥと書き込みイネーブル／ＷＥの端子に同期して、繰り返し“Ｌ”を入力するうにしてもよい。
【００４８】
ここまでの実施の形態では、３トランジスタのメモリセルユニットを用いた場合を説明したが、この発明の手法は、通常のＮＡＮＤ型ＥＥＰＲＯＭやバイト型ＥＥＰＲＯＭのセルアレイ構成のものにも適用が可能である。即ち、ＮＡＮＤ型ＥＥＰＲＯＭにおいても、電位関係の設定によりページ単位の消去を行うことは可能であるから、カラムアドレスを内部で自動的に発生させるようにして、データ書き換えモード内にページ単位の消去と書き込み、及びベリファイを含ませるという仕様を適用することができる。バイト型ＥＥＰＲＯＭについても同様である。
【００４９】
【発明の効果】
以上述べたようにこの発明によれば、ページアドレスの指定とデータロードを行うだけで、ページ単位のデータ消去とデータ書き込み、及び必要に応じて書き込みベリファイの一連の動作が自動的に行われるようにした、制御が簡単なデータ書き換えモードを持つＥＥＰＲＯＭを得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＥＥＰＲＯＭのブロック構成を示す図である。
【図２】同実施の形態のメモリセルアレイの等価回路を示す図である。
【図３】同メモリセルアレイのレイアウトを示す図である。
【図４】図３のＡ−Ａ’及びＢ−Ｂ’断面を示す図である。
【図５】同実施の形態のデータ書き換えの基本動作フローを示す図である。
【図６】同実施の形態のデータ書き換え動作のタイミング図である。
【図７】同実施の形態の詳細な内部タイミング信号を示す図である。
【図８】データ書き換えモードにおける図１のアドレスレジスタの制御信号を示す図である。
【図９】同実施の形態における各動作の電位関係を示す図である。
【図１０】データロードに待ち時間を設定した場合の動作タイミング図である。
【図１１】バイト型ＥＥＰＲＯＭのセルアレイ等価回路を示す図である。
【図１２】ＮＡＮＤ型ＥＥＰＲＯＭのセルアレイ等価回路を示す図である。
【図１３】バイト型ＥＥＰＲＯＭのデータ書き換え動作タイミング図である。
【図１４】ＮＡＮＤ型ＥＥＰＲＯＭのデータ消去モードのタイミング図である。
【図１５】ＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込みモードのタイミング図である。
【図１６】他の実施の形態による／ＣＥ及び／ＷＥ信号の入力方法を示す図である。
【図１７】他の実施の形態による／ＣＥ及び／ＷＥ信号の入力方法を示す図である。
【符号の説明】
１…メモリセルアレイ、２…ページバッファ、３…カラムゲート、４…センスアンプ回路、５…Ｉ／Ｏバッファ、６…ロウデコーダ、７…ロウアドレスバッファ、８…カラムアドレスバッファ、９…選択ゲート回路、１０…カラムデコーダ、１１…アドレスレジスタ、１２…昇圧回路、１３…制御回路。

Claims (5)

1. 不揮発性メモリセルがマトリクス配列されたメモリセルアレイと、
   外部端子から供給されるアドレス信号を取り込むアドレスバッファ回路と、
   このアドレスバッファ回路により取り込まれるページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持するためのページバッファと、
   前記ページアドレス信号により選択される不揮発性メモリセルのうち、カラムアドレス信号により選択される複数ビットのデータを検知増幅するセンスアンプ回路と、
   データ書き換えモードで前記ページバッファに１ページ分のデータを複数ビットずつ順次ロードするために、１ページ内のカラムアドレス信号を順次発生する内部カラムアドレス発生回路と、
   この内部カラムアドレス発生回路により発生されるカラムアドレス信号と、前記アドレスバッファ回路により取り込まれるカラムアドレス信号とを切り換える選択ゲート回路と、
   前記ページアドレスにより選択された不揮発性メモリセルについて、一括してデータ消去し、引き続き前記ページバッファにロードされた１ページ分のデータを一括してデータ書き込みするデータ書き換えモードを制御する制御回路と、
   を有することを特徴とする不揮発性半導体記憶装置。
2. 前記データ書き換えモードは、データ書き込み後に書き込み状態を確認するベリファイ読み出し動作を含む
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記ページバッファへの１ページ分のデータを複数ビットずつ順次ロードする際に、ある複数ビットのデータをロードした後、一定時間経過しても次の複数ビットのデータが供給されない場合にデータ書き換えモードがリセットされるようにデータロード待ち時間が設定されている
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記内部カラムアドレス発生回路は、前記制御回路の制御により初期化とインクリメントが行われてカラムアドレス信号を発生するアドレスレジスタである
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記メモリセルアレイは、１ページ分の不揮発性メモリセルの制御ゲートが制御ゲート線に共通接続され、各不揮発性メモリセルのドレインが第１の選択ゲートトランジスタを介してビット線に接続され、ソースが第２の選択ゲートトランジスタを介して共通ソース線に接続されている
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。

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