JP3853905B2 - 量子効果装置とｂｌトンネル素子を用いた装置 - Google Patents

量子効果装置とｂｌトンネル素子を用いた装置 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、電子回路の超高集積化に用いられる量子効果装置等に関する。
【０００２】
【従来の技術】
半導体産業は、機能素子一つ当たりの占める面積を小さくすることによって高集積化を達成し、その為の技術（プロセスや素子・回路設計等）の改良と共に発展してきた。
【０００３】
半導体チップにおいてスウィッチングに用いられるスウィッチング素子には、従来からＭＯＳトランジスタが支配的に用いられているが、素子を微細化するにつれＳｉ基板に形成される拡散層の制御が困難になる上、界面に電界をかけて動作させるため絶縁酸化膜の信頼性向上が大きな課題となっていた。特に後者では、酸化膜中の不純物や欠損等に起因するトラップ準位や高電界が電子のトンネリングを増長し、リーク電流を引き起こすことが広く知られている。
【０００４】
そこで、問題解決の為膜質を分子レベルに遡って向上させる努力が払われているが、膜質をどのように改質すべきかまだ良く解っていない上、現在の技術水準では半導体製造プロセスにおいて膜質を分子レベルに遡って向上させることは困難であり、事実上不可能と思わざるを得ない。又、構造的・成分的に均質な半導体基板を用いるため、同一チップ内に多様な装置を作ることが困難であった。
【０００５】
【発明が解決しようとする課題】
このような理由から、膜質にゆとりを持たせ、多少リーク電流があってもスウィッチング機能を損なわず、同時に拡散層を省略した機能素子が求められている。具体的には、１Ｖ以下の低電圧で動作し、導通時はリーク電流に比べ飛躍的に大きな電流を流すことが可能な機能素子、或いは、半導体複合基板と各種変換装置を用い、光信号、アナログ信号、デジタル信号等を同時に処理できる回路装置である。
【０００６】
本発明の目的は、上記の特徴を有する新規なスウィッチング素子及びこれを用いた回路装置等を提供することにある。
【０００７】
【課題を解決するための手段】
本発明における量子効果装置は、トンネル電子に量子を吸収もしくは放出させることにより、トンネル電流を指数関数的に増大させることを特徴とする。
【０００８】
また、本発明における量子効果装置は、トンネル電子に量子を吸収もしくは放出させることにより、トンネル電流を指数関数的に増大させ、このトンネル電流の指数関数的増大の有無に基づいてスウィッチングを行うことを特徴とする。
【０００９】
前記量子効果装置において、前記量子としては例えば光子又はポテンシャルの高周波振動によるエネルギーの励起を用いる。特に、後者によるトンネル電流の増大をＢＬトンネリングと呼ぶ。
【００１０】
また、本発明における量子効果装置は、トンネル膜と、このトンネル膜を挟んで設けられた一対の電極とを有し、前記トンネル膜を透過する光と前記一対の電極間を流れるトンネル電子との量子交換により、前記一対の電極間に流れるトンネル電流を指数関数的に増大させることを特徴とする。
【００１１】
また、本発明における量子効果装置は、トンネル膜と、このトンネル膜にトンネル電流を流す第１及び第２の端子とを有し、少なくとも前記第１及び第２の端子の一方に高周波を印加することにより前記トンネル膜のポテンシャルバリアに高周波振動を与え、所定のしきい振動数を境に前記トンネル膜に流れるトンネル電流を指数関数的に増大させること（ＢＬトンネリング）を特徴とする。特に、このような量子効果装置を２端子型ＢＬトンネル素子と呼ぶ。
【００１２】
また、本発明における量子効果装置は、トンネル膜と、このトンネル膜にトンネル電流を流す第１及び第２の端子と、前記トンネル膜のポテンシャルバリアに高周波振動を与える第３の端子とを有し、所定のしきい振動数を境に前記トンネル膜に流れるトンネル電流を指数関数的に増大させること（ＢＬトンネリング）を特徴とする。特に、このような量子効果装置を３端子型ＢＬトンネル素子と呼ぶ。
【００１３】
また、本発明における量子効果装置は、基板上に形成された第１のトンネル膜と、この第１のトンネル膜上に形成された第１のゲートと、この第１のゲート上に形成された第２のトンネル膜と、この第２のトンネル膜上に形成された第２のゲートとを有し、前記第１又は第２のゲートに入力される高周波振動により、所定のしきい振動数を境に前記第１のゲートと前記基板との間又は前記第１のゲートと前記第２のゲートとの間に流れるトンネル電流を指数関数的に増大させることを特徴とする。
【００１４】
また、本発明における量子効果装置は、絶縁膜下の半導体に形成されるチャネル領域と、前記チャネル領域の両端部に対応して設けられ前記チャネル領域にトンネル電流を流す第１及び第２の端子と、前記絶縁膜を介して前記チャネル領域のポテンシャルバリアに高周波振動を与える第３の端子とを有し、所定のしきい振動数を境に前記チャネル領域に流れるトンネル電流を指数関数的に増大させることを特徴とする。
【００１５】
本発明における半導体複合基板は、成分又は構造の異なる複数種類の半導体領域を基板分離領域を挟んで帯状に設けたことを特徴とする。
【００１６】
本発明によれば、トンネル電子の量子吸収を動作原理としたことにより、絶縁膜の信頼性に余裕があることを特徴とする新規なデバイスを得ることができる。
【００１７】
また、前記半導体複合基板を用いることにより、同一チップ内に特性の異なる半導体領域が形成されるので、例えば高周波発生装置と前記量子効果装置とをそれぞれに適した半導体領域に形成することができる。
【００１８】
以下、本発明のより詳細な態様について、発明部分Ａ〜発明部分Ｍに別けて記載する。
【００１９】
［発明部分Ａの構成］
（Ａ１）トンネル電子と人為的に量子を交換することにより、トンネル電流の量を指数関数的に調節して、量子効果スウィッチング装置を構成することを特徴とする。
【００２０】
（Ａ２）Ａ１記載のスウィッチング装置は、トンネル電子が透過する薄いトンネル膜を挟んだ二つの電極間及びトンネル膜中のトンネル電子と直接量子を交換できる量子発生装置からなることを特徴とする。
【００２１】
（Ａ３）Ａ２記載のトンネル膜中のトンネル電子が、Ａ２記載の量子発生装置から量子［ｈバーω］（ｈバーω＝ｈν）を吸収したとき、トンネル電流が、ｅｘｐ（２ω／ωT ）倍に増大し、吸収しないときはこのように指数関数的には増大しないようにして前記スウィッチング装置を構成することを特徴とする。ただし、前記しきい振動数ωT は、
【数１】
Figure 0003853905
【００２２】
であり、Ｕ（ｘ）はトンネル膜のポテンシャル、Ｔoxはトンネル膜の膜厚、ｍはトンネル電子の有効質量である。
【００２３】
（Ａ４）Ａ３記載のトンネル電流の指数関数的増大があるときをスウィッチＯＮ、そうでないときをスウィッチＯＦＦとして用いることを特徴とする。
【００２４】
（Ａ５）Ａ１記載の量子として、光子或いはポテンシャルの電気的高周波振動によるエネルギー励起等を用いることを特徴とする。
【００２５】
（Ａ６）Ａ１記載の量子としてＡ５記載の光子を用いた場合、トンネル膜としては絶縁性が高く光を透過する材料（石英ガラス、ソーダ石灰ガラス、ホウケイ酸ガラス、鉛ガラス、有機ガラス等）の薄膜を用い、更にこの薄膜の両電極側で屈折率が小さくなるように内部構造を構成することにより、効率を上げることができる。
【００２６】
（Ａ７）Ａ２記載の二つの電極の内、一方をソース、他方をドレインとし、トンネル膜にエネルギー量子を注入する端子を組み合わせて３端子のスウィッチング装置を構成することを特徴とする。
【００２７】
（Ａ８）Ａ１記載の量子としてＡ５記載の光子を用いたスウィッチング装置は、光信号を電気信号に変換する光／電気変換装置としても応用できるように構成することを特徴とする。
【００２８】
（Ａ９）電気的に独立した二つの電極を直径方向に取り付けた光ファイバーをＡ６記載のトンネル膜の代わりに用いて光／電気変換装置を構成することを特徴とする。光ファイバーは数本を束ねて利用しても良い。
【００２９】
（Ａ１０）Ａ５記載の電気的高周波は、トンネルバリアを周期的に高周波で振動させるものであり、この周波数が十分高いとき、トンネル電子はトンネルバリアの振動から量子を吸収し、トンネル電流を指数関数的に増大させること（ＢＬトンネリング）を特徴とする。
【００３０】
［発明部分Ａの作用効果］
トンネル電子の量子交換を動作原理とした新規なトンネル素子を実現することができる。
【００３１】
［発明部分Ｂの構成］
（Ｂ１）周期的に振動する入力信号を印加し、その信号に対しある特定の閾振動数が存在することを特徴とするスウィッチング素子であり、このスウィッチング素子は、印加信号の振動数が閾振動数より大きいとき導通し小さいとき導通しないことを特徴とする。
【００３２】
（Ｂ２）Ｂ１記載の入力信号は、非振動部分と前記閾振動数よりも大きい振動数を有する振動部分とを有し、これら非振動部分及び振動部分は制御装置によって制御されることを特徴とする。全体的には、スウィッチング素子、制御装置及び周辺機能素子を含む回路として設計される。制御装置により、入力信号の非振動部分はその大きさと符号を、入力信号の振動部分はその位相、振幅及び振動数が制御される。制御装置の仕組みは、スウィッチング素子の利用方法によって異なる。入力信号が電圧の場合、入力信号の非振動部分は直流電源により制御される直流電圧であり、その制御パラメータは直流電圧の大きさと符号であり、入力信号の振動部分は交流電源により制御される交流電圧であり、その制御パラメータは交流電圧の位相、振幅及び振動数である。入力信号が電流の場合、入力信号の非振動部分は直流電源により制御される直流電流であり、その制御パラメータは直流電流の大きさと符号であり、入力信号の振動部分は交流電源により制御される交流電流であり、その制御パラメータは交流電流の位相、振幅及び振動数である。
【００３３】
（Ｂ３）Ｂ１記載のスウィッチング素子は、導通及び非導通のどちらか一方をＯＮ状態、他方をＯＦＦ状態とすることを特徴とする。
【００３４】
（Ｂ４）Ｂ１記載のスウィッチング素子は、トンネル絶縁膜を有し、ＢＬトンネリングにより基板表面でなくトンネル絶縁膜に直接電流を流すものであり、この電流は振動数にしたがって指数関数的に増大することを特徴とする。
【００３５】
（Ｂ５）Ｂ１記載の閾振動数は、Ｂ２記載の周期的振動入力信号の非振動部分を制御することにより製造後も自由に調節でき、或いはＢ４記載のトンネル絶縁膜の種類を選ぶことによって製造段階で予め選択的に設定できるものであり、トンネル絶縁膜の種類は、材料、製法、厚さ、不純物等で区別することができる。また、トンネル絶縁膜の種類以外に、基板やゲート電極の種類を選ぶことによっても閾振動数は製造段階で予め選択的に設定でき、基板やゲート電極の種類は、基板やゲート電極の構成元素やその成分比を変えることにより製造段階から予め選択的に設定できる。
【００３６】
（Ｂ６）Ｂ１記載の入力信号は、周期的に振動する電圧、光、化学的反応或いは化学物質とそれに準ずる原子分子サイズの微少物質の交換等によりポテンシャルバリアを周期的に振動させ、或いはポテンシャルバリアに隣接する層のフェルミ面又はそれと一層或いは複数層の薄い絶縁膜を挟んで存在する層のフェルミ面を何らかの方法で周期的に振動させることにより、相対的にポテンシャルバリアを周期的に振動させることを特徴とする。
【００３７】
（Ｂ７）Ｂ６記載の化学物質及びそれに準ずる原子分子サイズの微少物質は、正又は負の電荷を輸送することを特徴とし、Ｂ６記載のポテンシャルバリアは、Ｂ４記載のトンネル絶縁膜よりなることを特徴とするトンネルバリアである。
【００３８】
（Ｂ８）Ｂ１記載のスウィッチング素子は、端子数が２であり、Ｂ１記載の周期的に振動する信号を端子の両方又は片方に入力するものであり、Ｂ１記載の入力信号の振動数がＢ１記載の閾振動数より大きいとき２端子間を導通し、小さいとき導通しないことを特徴とする。２端子間を流れる電流は、２端子間に印加する電圧や、入力信号の周期的振動部分或いは非振動部分で調節される。
【００３９】
（Ｂ９）Ｂ１記載のスウィッチング素子は、端子数が３であり、そのうち１端子にＢ１記載の周期的に振動する信号を入力し、その振動数がＢ１記載の閾振動数より大きいとき残り２端子間が導通し、小さいとき導通しないことを特徴とする。前記残りの２端子間を流れる電流は、２端子間に印加する電圧や、入力信号の非振動部分或いは振動部分で調節される。
【００４０】
（Ｂ１０）Ｂ４記載のトンネル絶縁膜及びＢ６記載の薄い絶縁膜には、シリコン窒化膜或いはシリコン酸化膜等のシリコンを含む化合物からなる絶縁薄膜、有機物もしくは無機物からなる絶縁薄膜、或いは化合物半導体を使用することができる。
【００４１】
（Ｂ１１）Ｂ６記載のポテンシャルバリアの周期的振動の振幅は、ポテンシャルバリアの高さ（ポテンシャルバリアの高さの時間平均）に比べ小さく、ポテンシャル振動を生じさせる入力が電圧である場合、入力として利用される周期的振動電圧の振幅は０．０２Ｖより高いことが好ましい。
【００４２】
（Ｂ１２）Ｂ６記載の薄い絶縁膜は、Ｂ４記載のトンネル絶縁膜より低いバリアを持つか或いは厚さが薄いことが好ましい。
【００４３】
（Ｂ１３）Ｂ１記載の閾振動数は、Ｂ４記載のトンネル絶縁膜を薄くするか或いはＢ６記載のポテンシャルバリアの高さの時間平均を低くすることにより、低くすることができる。
【００４４】
（Ｂ１４）Ｂ１記載のスウィッチング素子及びＢ２記載の入力信号の振動部分を発振する発振装置を含む集積回路を作成する基板には、シリコン基板、化合物半導体基板、シリコン基板と化合物半導体基板を貼り合わせた複合基板を用いることができる。特に複合基板である場合、発振装置はシリコン基板と化合物半導体基板のどちらかの上或いは両方の上に跨って作製され、スウィッチング素子はシリコン基板と化合物半導体基板のどちらかの上か或いは両方の上に跨って作製される。
【００４５】
（Ｂ１５）Ｂ１記載のスウィッチング素子は、独立の電極と接しているｎ型或いはｐ型のウェルの上に絶縁膜、ゲート１、絶縁膜、ゲート２の垂直構造により実現され、ウェル、ゲート１及びゲート２はそれぞれ独立の電極に接続され、Ｂ１記載の入力信号は、ウエル、ゲート１又はゲート２に印加されることを特徴とする。
【００４６】
（Ｂ１６）ゲート２はゲート１の上方に作成されるコンタクトの底部に形成されるポリシリコンからなり、ゲート１はウェルとゲート２の間を通り基板の表面と平行に走るメタルもしくはポリシリコンよりなる細線であり、基板は単位セル分の垂直素子構造をその上に構築する領域内にソース／ドレインを作りこまないことを特徴とし、単体のセルの大きさは前記コンタクトの幅とゲート１の幅の大きい方で決定される。
【００４７】
（Ｂ１７）Ｂ４記載のトンネル絶縁膜は、ウェルとゲート１との間、ゲート１とその上に存在するゲート２との間に構成されることを特徴とし、トンネル絶縁膜の膜厚の比を変えることにより、Ｂ１記載の閾振動数とＢ４記載の電流の量を自由に変えることができる。
【００４８】
（Ｂ１８）ゲート１に印加される入力信号として電圧を用いた場合、Ｂ２記載の入力信号の非振動部分である定電圧の大きさは、入力信号の振動部分である交流電圧の振幅より大きいことを特徴とする。
【００４９】
（Ｂ１９）Ｂ４記載のトンネル絶縁膜は、Ｂ１８記載の定電圧を調節することにより流れる電流の量が調節されることを特徴とする。
【００５０】
（Ｂ２０）Ｂ１記載の閾振動数は、Ｂ１５記載の構造において、Ｂ１８記載の定電圧の大きさを使って調節できることを特徴とする。
【００５１】
（Ｂ２１）Ｂ８記載の２端子スウィッチング素子は、素子構造が通常のキャパシタ構造と同様であり、Ｂ１記載の入力信号として電圧を用いることを特徴とし、この電圧はキャパシタの両極に電位差を印加し、その振動部分の振幅に電子の素電荷を乗じたものはＢ６記載のポテンシャルバリアより小さく、振動電圧部分の振動数がＢ１記載の閾振動数より大きいときキャパシタを導通し小さいと導通しないことを特徴とする。
【００５２】
（Ｂ２２）Ｂ２１記載の入力電圧の定電圧部分が振動電圧部分より小さいときはキャパシタ構造を導通時に流れる電流は交流となり、逆に大きいときは直流となることを特徴とする。
【００５３】
（Ｂ２３）Ｂ７記載のトンネルバリアはｎ−ＭＯＳトランジスタのチャネル領域であり、このトンネルバリアはゲートに印加された高周波交流電圧によって振動し、このとき指数関数的に増大するトンネル電流はＢＬトンネル電流であることを特徴とするＭＯＳ型ＢＬトンネル素子により、前記スウィッチング装置を構成することを特徴とする。
【００５４】
［発明部分Ｂの作用効果］
ＢＬトンネリングを動作原理としたことにより、絶縁膜の信頼性に余裕のある振動数閾値型スウィッチング素子（ＢＬトンネル素子）を実現することができる。また、セル一つ当たりの占める面積がゲートコンタクト一つ分であるため、従来にない微細なスウィッチング素子を形成することができ、さらにソース／ドレインを必要としないので、拡散工程を節約することができる。その結果、２端子及び３端子のスウィッチング素子を簡単に作製することができる。また、閾値を製造過程で予め選択的に設定する、或いは素子動作中でも選択的に調節することが可能となる。
【００５５】
［発明部分Ｃの構成］
（Ｃ１）ＭＯＳトランジスタを用いたスウィッチング装置の代わりに、ＢＬトンネル素子を用いたスウィッチング装置により読み出し専用メモリ装置を構成することを特徴とする。
【００５６】
（Ｃ２）Ｃ１記載の読み出し専用メモリ装置において、ワードラインへのスウィッチ入力がＣ１記載のトンネル素子への交流入力であり、トンネル素子の閾振動数が読み出し専用メモリ装置の入力信号の振動数に対する閾値として存在し、読み出し専用メモリ装置の出力電流量は、前記振動数と前記閾値の指数関数として制御できることを特徴とする。
【００５７】
（Ｃ３）Ｃ２記載の閾値は、Ｃ１記載のトンネル素子に用いたトンネル絶縁膜の種類或いはゲートや基板の種類等により、製造段階から予め選択的に設定できることを特徴とする。
【００５８】
（Ｃ４）Ｃ３記載のトンネル絶縁膜の種類は、製造工程、材料、膜厚、形状、不純物の種類及びその量によって区別され、Ｃ３記載のゲートや基板の種類は、不純物の種類や量或いは製造工程等で区別される。
【００５９】
（Ｃ５）Ｃ１記載の読み出し専用メモリ装置は、Ｃ２記載の出力電流量が有限であるか或いは無視出来るほど小さいかを０／１の出力として利用する２値の読み出し専用メモリ装置であることを特徴とする。また、電流量そのものを出力とし、多値出力を実現できる多値（３値以上）読み出し専用メモリ装置として用いることもできる。
【００６０】
［発明部分Ｃの作用効果］
ＢＬトンネル素子を用いたことにより、量子効果素子を用いた読み出し専用メモリ装置を実現することができ、セル一個当たりの専有面積が小さく、ソース／ドレインを作製する必要がなく、低電界で動作し、多値化に有利である等の利点を有する。
【００６１】
［発明部分Ｄの構成］
（Ｄ１）ＭＯＳトランジスタを用いず、各セル内に拡散層を必要としないことを特徴とするダイナミカル・ランダム・アクセス・メモリ装置であり、ＭＯＳトランジスタを用いたスウィッチング装置の代わりに、ＢＬトンネル素子を用いたスウィッチング装置により構成されることを特徴とする。
【００６２】
（Ｄ２）Ｄ１記載のダイナミカル・ランダム・アクセス・メモリ装置において、ワードラインへのスウィッチ入力がＤ１記載のＢＬトンネル素子への交流入力であり、トンネル素子の閾振動数がダイナミカル・ランダム・アクセス・メモリ装置の入力信号の振動数に対する閾値として存在し、ダイナミカル・ランダム・アクセス・メモリ装置の出力は、前記振動数と前記閾値の指数関数として制御できることを特徴とする。
【００６３】
（Ｄ３）Ｄ２記載の閾値は、Ｄ１記載のトンネル素子に用いたトンネル絶縁膜の種類或いはゲートや基板の種類等により、製造段階から予め選択的に設定できることを特徴とする。
【００６４】
（Ｄ４）Ｄ３記載のトンネル絶縁膜の種類は、製造工程、材料、膜厚、形状、不純物の種類及びその量によって区別され、Ｄ３記載のゲートや基板の種類は、不純物の種類や量或いは製造工程等で区別されることを特徴とする。
【００６５】
（Ｄ５）Ｄ１記載のＢＬトンネル素子は２端子と３端子の２種類が存在し、２種類のＢＬトンネル素子にそれぞれ単独に制御するワードラインを接続し、２種類のＢＬトンネル素子をＤ１記載のダイナミカル・ランダム・アクセス・メモリ装置を構成する一つのセルに同時に利用することを特徴とする。
【００６６】
（Ｄ６）Ｄ１記載のダイナミカル・ランダム・アクセス・メモリ装置は、３端子ＢＬトンネル素子のみで構成されることを特徴とする。
【００６７】
［発明部分Ｄの作用効果］
ＢＬトンネル素子を用いたことにより、量子効果素子を用いたダイナミカル・ランダム・アクセス・メモリ装置を実現することができる。また、セル一個当たりの専有面積が小さく、ソース／ドレインを作製する必要がなく、低電界で動作する等の利点がある。さらに、シリコン基板の上に作製した集積回路のさらにその上に積層して形成することができる。
【００６８】
［発明部分Ｅの構成］
（Ｅ１）ＭＯＳトランジスタを用いたスウィッチング装置の代わりに、ＢＬトンネル素子を用いたスウィッチング装置により不揮発性メモリ装置を構成することを特徴とする。
【００６９】
（Ｅ２）Ｅ１記載の不揮発性メモリ装置において、ワードラインへのスウィッチ入力がＥ１記載のトンネル素子への交流入力であり、トンネル素子の閾振動数が不揮発性メモリ装置の入力信号の振動数に対する閾値として存在し、不揮発性メモリ装置の出力は、前記振動数と前記閾値の指数関数として制御できることを特徴とする。
【００７０】
（Ｅ３）Ｅ２記載の閾値は、Ｅ１記載のトンネル素子に用いたトンネル膜の種類或いはゲートや基板の種類等により、製造段階から予め選択的に設定できることを特徴とする。
【００７１】
（Ｅ４）Ｅ３記載のトンネル膜の種類は、製造工程、材料、膜厚、形状、不純物の種類及びその量によって区別され、Ｅ３記載のゲートや基板の種類は、不純物の種類や量或いは製造工程等で区別されることを特徴とする。
【００７２】
（Ｅ５）Ｅ１記載の不揮発性メモリ装置に用いるスウィッチング装置は、Ｅ２記載の出力電流量が有限であるか或いは無視出来るほど小さいかを０／１の出力として利用することを特徴とする。
【００７３】
［発明部分Ｅの作用効果］
ＢＬトンネル素子を用いたことにより、量子効果素子を用いた不揮発性メモリ装置を実現することができる。また、低電界で動作するため、トンネル膜の信頼性の問題を根本的に回避することができる。
【００７４】
［発明部分Ｆの構成］
（Ｆ１）直流部分と交流部分の組み合わせからなるアナログ入力を０と１からなるデジタル量に変換して出力することにより、アナログ／デジタル変換装置を構成することを特徴とする。
【００７５】
（Ｆ２）Ｆ１記載のアナログ／デジタル変換装置は、入力周波数に対しある特定の閾値を有し、入力周波数が前記閾値より大きいとき直流電流を流すことのできるＢＬトンネル素子からなるスウィッチング装置を用いて構成されることを特徴とする。
【００７６】
（Ｆ３）Ｆ１記載の０と１からなる数列の大きさは、Ｆ２記載のスウィッチング装置の数で決定されることを特徴とする。
【００７７】
（Ｆ４）Ｆ２記載のスウィッチング装置は、トンネル膜を有し、トンネル膜の種類によってＦ２記載の閾値を調節でき、この閾値はＦ１記載の直流部分によって制御できることを特徴とする。
【００７８】
（Ｆ５）Ｆ４記載のトンネル膜の種類は、膜厚、材質、不純物の濃度や種類等で区別できることを特徴とする。
【００７９】
（Ｆ６）Ｆ１記載のアナログ／デジタル変換装置において、一語につき用いられるスウィッチング装置の数は複数個であり、この個数によりＦ１記載の数列の一語当たりの大きさが決定されることを特徴とする。
【００８０】
（Ｆ７）Ｆ１記載のアナログ／デジタル変換装置において、Ｆ２記載のスウィッチング装置の入力の交流部分は並列に接続されており、アナログ／デジタル変換装置の入力と同じであることを特徴とする。
【００８１】
（Ｆ８）Ｆ１記載のアナログ／デジタル変換装置において、一語内の各スウィッチング装置に印加する入力の直流部分は、各スウィッチング装置毎に独立に印加することが可能であることを特徴とする。
【００８２】
（Ｆ９）Ｆ１記載の０と１は、データラインに直流電流が流れたかどうかによって判断することを特徴とする。
【００８３】
［発明部分Ｆの作用効果］
ＢＬトンネル素子を用いたことにより、量子効果を用いたアナログ／デジタル変換装置を実現することができる。また、シリコン基板の上に作製した集積回路のさらにその上に積層して形成することが容易にできる。
【００８４】
［発明部分Ｇの構成］
（Ｇ１）ある周波数を持った入力に対し該周波数がアナログであってもデジタルであっても出力を０と１の数列で表す周波数カウンタ装置を構成したことを特徴とする。
【００８５】
（Ｇ２）Ｇ１記載の周波数カウンタ装置は、Ｇ１記載の入力周波数に対してある特定の閾値を有し、入力周波数が前記閾値より大きいとき直流電流を流すＢＬトンエル素子からなるスウィッチング装置を用いたことを特徴とする。
【００８６】
（Ｇ３）Ｇ１記載の０と１からなる数列の大きさが、Ｇ２記載のスウィッチング装置の数で決定されることを特徴とする。
【００８７】
（Ｇ４）Ｇ２記載のスウィッチング装置は、トンネル膜を有し、このトンネル膜の種類によってＧ２記載の閾値を調節できることを特徴とする。
【００８８】
（Ｇ５）Ｇ４記載のトンネル膜の種類は、膜厚、材質、不純物の濃度や種類等で区別できることを特徴とする。
【００８９】
（Ｇ６）Ｇ１記載の周波数カウンタ装置は、Ｇ２記載のスウィッチング装置を複数含み、スウィッチング装置のどの２つを取っても同じ閾値を有しないことを特徴とする。
【００９０】
（Ｇ７）Ｇ１記載の周波数カウンタ装置において、複数個用いられるＧ２記載のスウィッチング装置の入力は並列に接続されており、周波数カウンタ装置の入力と同じであることを特徴とする。
【００９１】
（Ｇ８）Ｇ２記載のスウィッチング装置をハイパスフィルタ装置として用いることを特徴とする。
【００９２】
［発明部分Ｇの作用効果］
ＢＬトンネル素子を用いたことにより、量子効果を用いたデジタル出力の周波数カウンタ装置を実現することができる。
【００９３】
［発明部分Ｈの構成］
（Ｈ１）ＭＯＳ型ＢＬトンネル素子を用いた読み出し専用メモリ装置であり、ＭＯＳ型ＢＬトンネル素子のゲート長はチャネル長と比べて長くても短くてもよく、チャネル領域に反転層を作らなくても動作可能であることを特徴とする。チャネル領域を流れる電流は、ＢＬトンネリングによるＢＬトンネル電流であり、このＢＬトンネル電流はゲートに印加する交流電流によって操作されることを特徴とする。
【００９４】
（Ｈ２）Ｈ１記載の読み出し専用メモリ装置において、ワードラインへのスウィッチ入力がＨ１記載のＭＯＳ型ＢＬトンネル素子への交流入力であり、ＭＯＳ型ＢＬトンネル素子の閾振動数が読み出し専用メモリ装置の入力信号の振動数に対する閾値として存在し、読み出し専用メモリ装置の出力電流量は、前記振動数と前記閾値の指数関数として制御できることを特徴とする。
【００９５】
（Ｈ３）Ｈ２記載の閾値は、Ｈ１記載のＭＯＳ型ＢＬトンネル素子に用いた絶縁膜の種類、ゲート長、チャネル長、ゲートや基板の種類等により、製造段階から予め選択的に設定できることを特徴とする。
【００９６】
（Ｈ４）Ｈ３記載の絶縁膜の種類は、製造工程、材料、膜厚、形状、不純物の種類及びその量によって区別され、Ｈ３記載のゲートや基板の種類は、不純物の種類や量、製造工程等で区別されることを特徴とする。
【００９７】
（Ｈ５）Ｈ１記載の読み出し専用メモリ装置は、Ｈ２記載の出力電流量が有限であるか或いは無視できるほど小さいかを０／１の出力として利用する２値の読み出し専用メモリ装置であることを特徴とする。また、前記電流量そのものを出力とし、多値（３値以上）出力を実現できる読み出し専用メモリ装置としてもよい。
【００９８】
［発明部分Ｈの作用効果］
ＭＯＳ型ＢＬトンネル素子を用いたことにより、量子効果素子を用いた読み出し専用メモリ装置を実現することができる。また、反転層を使わないため低電界で動作し、絶縁膜の信頼性に余裕が生まれる。さらに、ゲート長を変えるだけで電流量を指数関数的に調節できるので多値化に対して有利である。
【００９９】
［発明部分Ｉの構成］
（Ｉ１）ＭＯＳ型ＢＬトンネル素子を用いたダイナミカル・ランダム・アクセス・メモリ装置であり、ＭＯＳ型ＢＬトンネル素子のゲート長はチャネル長と比べて長くても短くてもよく、チャネル領域に反転層を作らずに動作可能であることを特徴とする。チャネル領域を流れる電流はＢＬトンネリングによるＢＬトンネル電流であり、このＢＬトンネル電流はゲートに印加する交流電圧によって操作されることを特徴とする。
【０１００】
（Ｉ２）Ｉ１記載のダイナミカル・ランダム・アクセス・メモリ装置において、ワードラインへのスウィッチ入力がＩ１記載のＭＯＳ型ＢＬトンネル素子への交流入力であり、トンネル素子の閾振動数がダイナミカル・ランダム・アクセス・メモリ装置の入力信号の振動数に対する閾値として存在し、ダイナミカル・ランダム・アクセス・メモリ装置の出力は、前記振動数と前記閾値の指数関数として制御できることを特徴とする。
【０１０１】
（Ｉ３）Ｉ２記載の閾値は、Ｉ１記載のトンネル素子に用いた絶縁膜の種類、ゲート長、チャネル長或いはゲートや基板の種類等により、製造段階から予め選択的に設定できることを特徴とする。
【０１０２】
（Ｉ４）Ｉ３記載の絶縁膜の種類は、製造工程、材料、膜厚、形状、不純物の種類及びその量によって区別され、Ｉ３記載のゲートや基板の種類は、形状、不純物の種類や量或いは製造工程等で区別されることを特徴とする。
【０１０３】
（Ｉ５）Ｉ１記載のＭＯＳ型ＢＬトンネル素子は、基板中に形成したｎ+ 拡散領域からなるソースとドレイン、及びＩ２記載のワードラインからの入力である交流電圧を印加するゲートからなる３端子素子であり、ソースとドレインはそれぞれ、キャパシタを挟んでグラウンド線或いはデータ線に接続されることを特徴とする。
【０１０４】
［発明部分Ｉの作用効果］
ＭＯＳ型ＢＬトンネル素子を用いたことにより、量子効果素子を用いたダイナミカル・ランダム・アクセス・メモリ装置を実現することができる。また、反転層を使わないため低電界で動作し、絶縁膜の信頼性に余裕が生まれる。
【０１０５】
［発明部分Ｊの構成］
（Ｊ１）直流電圧と交流電圧の組み合わせからなるアナログ入力を０と１からなるデジタル量に変換して出力するアナログ／デジタル変換装置を構成したことを特徴とする。
【０１０６】
（Ｊ２）Ｊ１記載のアナログ／デジタル変換装置は、入力交流電圧の振動数に対してある特定の閾値を有し、入力振動数が前記閾値より大きいときに拡散層間に直流電流を流すＭＯＳ型ＢＬトンネル素子をスウィッチング装置として用いたことを特徴とする。
【０１０７】
（Ｊ３）Ｊ１記載のアナログ／デジタル変換装置は、Ｊ１記載の０と１からなる数列の大きさが、Ｊ２記載のＭＯＳ型ＢＬトンネル素子の数で決定されることを特徴とする。
【０１０８】
（Ｊ４）Ｊ１記載のアナログ／デジタル変換装置において、Ｊ２記載の閾値は、製造工程においてＪ３記載のＭＯＳ型ＢＬトンネル素子の内部変数を調整することによって予め設定する、或いは、Ｊ１記載の入力の直流電圧を調節することにより動作中に調整することができることを特徴とする。
【０１０９】
（Ｊ５）Ｊ４記載のＭＯＳ型ＢＬトンネル素子の内部変数は、拡散層の不純物の種類或いは濃度、チャネル領域の不純物の種類或いは濃度、絶縁膜の材質や膜厚、絶縁膜中の不純物の種類或いは濃度、ゲート電極の材料や不純物の種類或いは濃度等であることを特徴とする。
【０１１０】
（Ｊ６）Ｊ１記載のアナログ／デジタル変換装置において、Ｊ１記載の直流入力電圧はデータライン制御装置を用いて制御され、Ｊ１記載の交流入力電圧はワードライン制御装置を用いて制御され、ワードラインはＪ２記載のＭＯＳ型ＢＬトンネル素子のゲートに接続され、データラインはＪ２記載のＭＯＳ型ＢＬトンネル素子の拡散層に接続されることを特徴とする。
【０１１１】
（Ｊ７）Ｊ１記載のアナログ／デジタル変換装置において、一語につき用いられるＪ２記載のスウィッチング装置の数は複数個であり、この個数によりＪ１記載の数列の一語当たりの大きさが決定されることを特徴とする。
【０１１２】
（Ｊ８）Ｊ１記載のアナログ／デジタル変換装置において、Ｊ２記載のスウィッチング装置の入力の交流部分は並列に接続されており、アナログ／デジタル変換装置の入力と同一であることを特徴とする。
【０１１３】
（Ｊ９）Ｊ１記載のアナログ／デジタル変換装置において、一語内の各スウィッチング装置に印加する入力の直流部分は、Ｊ６記載のデータライン制御装置を用いて各スウィッチング装置毎に独立に印加することが可能であることを特徴とする。
【０１１４】
（Ｊ１０）Ｊ１記載のアナログ／デジタル変換装置において、Ｊ１記載の０と１は、データラインに直流電流が流れたかどうかによって判断することを特徴とする。
【０１１５】
［発明部分Ｊの作用効果］
ＭＯＳ型ＢＬトンネル素子を用いたことにより、量子効果を用いたアナログ／デジタル変換装置を実現することができる。
【０１１６】
［発明部分Ｋの構成］
（Ｋ１）ある周波数を持った入力に対し、該周波数がアナログであってもデジタルであっても出力を０と１の数列で表す周波数カウンタ装置を構成することを特徴とする。
【０１１７】
（Ｋ２）Ｋ１記載の周波数カウンタ装置は、入力周波数に対しある特定の閾値を有し、入力周波数が前記閾値より大きいときに直流電流を流すＭＯＳ型ＢＬトンネル素子をスウィッチング装置として用いたことを特徴とする。
【０１１８】
（Ｋ３）Ｋ１記載の周波数カウンタ装置は、Ｋ１記載の０と１からなる数列の大きさがＫ２記載のスウィッチング装置の数で決定されることを特徴とする。
【０１１９】
（Ｋ４）Ｋ１記載の周波数カンウタ装置において、Ｋ２記載の閾値はＫ２記載のＭＯＳ型ＢＬトンネル素子の閾振動数であり、この閾振動数はＭＯＳ型ＢＬトンネル素子の内部変数によって製造段階で予め設定できることを特徴とする。
【０１２０】
（Ｋ５）Ｋ４記載のＭＯＳ型ＢＬトンネル素子の内部変数は、拡散層の不純物の種類或いは濃度、チャネル領域の不純物の種類或いは濃度、絶縁膜の材質や膜厚、絶縁膜中の不純物の種類或いは濃度、ゲート電極の材料や不純物の種類或いは濃度等であることを特徴とする。
【０１２１】
（Ｋ６）Ｋ１記載の周波数カウンタ装置は、Ｋ２記載のスウィッチング装置を複数含み、スウィッチング装置のどの２つを取っても同じ閾値を有しないことを特徴とする。
【０１２２】
（Ｋ７）Ｋ１記載の周波数カウンタ装置において、複数個用いられるＫ２記載のスウィッチング装置の入力は並列に接続されており、周波数カウンタ装置の入力と同じであることを特徴とする。
【０１２３】
（Ｋ８）Ｋ２記載のスウィッチング装置を用いてハイパスフィルタ装置を構成するようにしてもよい。
【０１２４】
［発明部分Ｋの作用効果］
ＢＬトンネル素子を用いたことにより、量子効果を用いたデジタル出力の周波数カウンタ装置及びハイパスフィルタを実現することができる。
【０１２５】
［発明部分Ｌの構成］
（Ｌ１）光子型量子交換スウィッチング装置を用いて超高周波発信装置及び光信号／電気信号変換装置を構成したことを特徴とする。
【０１２６】
（Ｌ２）Ｌ１記載の光子型量子交換スウィッチング装置は、直接トンネリングによる極微少電流を光導波管を横切って流しておき、導波管を透過する光が光子を放出することによって、トンネル電流を指数関数的に増大させることを特徴とする。
【０１２７】
（Ｌ３）Ｌ１記載の超高周波発信装置及び光信号／電気信号変換装置は、一本の光導波管にＬ２記載の光子型量子交換スウィッチング装置を複数個並列し、各スウィッチング装置からのトンネル電流を加算したものを出力電流とするこを特徴とする。
【０１２８】
（Ｌ４）Ｌ１記載の超高周波発信装置及び光信号／電気信号変換装置は、導波管内を進行する光の速さ、セル間隔、各セルの電極形状、直接トンネル電流を流すために各セルに印可している電圧の符号や大きさ等を調節することにより、出力電流の波形を調整することが可能であることを特徴とする。
【０１２９】
（Ｌ５）Ｌ１記載の超高周波発信装置及び光信号／電気信号変換装置は、光が各セル間を透過するのに要する時間が、各セルで増大したトンネル電流が出力に現れるまでに要する時間に比べ大きいことを特徴とする。
【０１３０】
（Ｌ６）Ｌ１記載の光信号／電気信号変換装置は、光を連続して放出する際の時間間隔のシークエンスを出力のトンネル電流の波形に対応させるものであり、前記波形は前記シークエンスに応じて数種類の大きさを持つピークからなり、それぞれの大きさのピークは前記シークエンスに応じた数だけ前記波形の中に存在することを特徴とする。
【０１３１】
［発明部分Ｌの作用効果］
トンネル電子のエネルギー量子吸収を動作原理とした光子型量子交換スウィッチング装置を用いることにより、超高周波発信装置及び光信号／電気信号変換装置を実現することができる。
【０１３２】
［発明部分Ｍの構成］
（Ｍ１）材料、面方位、分子構造等が異なる２種類以上の半導体領域を持つことを特徴とする半導体複合基板であり、前記各半導体領域は一枚のウエハー上に帯上に作製され、前記各帯状の半導体領域は基板分離領域により分離されていることを特徴とする。
【０１３３】
（Ｍ２）Ｍ１記載の半導体複合基板において、各半導体領域に対して各材料等に適した機能を持つ半導体装置を集積することを特徴とする。
【０１３４】
（Ｍ３）Ｍ１記載の半導体複合基板から切り出した各半導体チップ内にＭ１記載の２種類以上の半導体領域を持つことを特徴とする半導体複合チップであり、各チップ内のそれぞれの半導体領域にそれぞれの材料に適した半導体装置を集積することを特徴とする。
【０１３５】
（Ｍ４）Ｍ３記載の半導体複合チップにおいて、各半導体領域に用いられる半導体材料の特性によってより有利となる半導体装置を各領域毎に作製し、かつ、各領域毎に作製された半導体装置を半導体複合チップ上若しくは外部に作製した連関装置を通じて連関し、半導体複合チップ全体として単一の半導体チップより高機能な集積回路を形成することを特徴とする。
【０１３６】
（Ｍ５）Ｍ１記載の半導体複合基板がシリコン、ＧａＡｓ、基板分離領域からなる場合、高周波装置や光デバイス等のＧａＡｓに有利な半導体装置はＧａＡｓ領域に作り、記憶装置や論理装置等のシリコンに有利な半導体装置はシリコン領域に作り、両領域間の信号をＭ４記載の連関装置を通じてやり取りし、両領域の機能を統一的に制御することによって、Ｍ３記載の半導体複合チップ全体として単一の半導体装置より高機能な集積回路を実現することを特徴とする。
【０１３７】
（Ｍ６）Ｍ５記載のシリコン基板上にＢＬトンネル素子を用いた機能装置を形成し、ＢＬトンネル素子の入力として約１０ＧＨｚ以上の高周波が必要な場合、高周波を機能的に制御する高周波機能装置をＭ５記載のＧａＡｓ基板上に形成し、両基板上の機能装置間の信号をＭ４記載の関連装置を通じてやり取りし、両機能を統一的に制御することによって、半導体チップ全体として単一の半導体装置より高機能な集積回路を実現することを特徴とする。
【０１３８】
［発明部分Ｍの作用効果］
半導体複合基板を用いることにより、同一チップ内でそれぞれ特性の異なる半導体材料を複数種類用いることが可能となり、高機能の集積回路を実現することができる。また、シリコンとＧａＡｓの複合基板の場合、ＧａＡｓ領域には高周波装置や光デバイス等を形成し、シリコン領域には記憶装置や論理装置等を形成し、両者を連関させることにより高機能集積回路を実現することができる。
【０１３９】
【発明の実施の形態】
以下、本発明（発明部分Ａ〜Ｍ）の各実施形態について説明する。
【０１４０】
［発明部分Ａの実施形態］
まず、発明部分Ａの基本的な構成について説明する。
【０１４１】
半導体装置等に用いられる超微細スウィッチング素子を実現するために、量子交換効果を利用した全く新しいタイプの量子スウィッチング素子である。素子材料としては、化合物半導体を用いて構成することも可能であるが、現在半導体産業で使用されているものだけでも十分であり、最低限、シリコン基板、シリコン酸化膜、ポリシリコン、電極材、砒素、臭素、燐等の不純物が有ればよい。又、スウィッチングを直接操作するため、入力信号を発生させる発振回路と共に用いられる。望ましい実施態様としては、以下のものがあげられる。
【０１４２】
電気的絶縁性が高く、且つ光を良く透過する材質でできた薄膜をトンネル膜とし、その両端を電気的に独立した電極で挟み小さな電界を印加しておく。トンネル膜は光制御装置に直結しており、前記装置によって発生した光がトンネル膜中で前記電極間を透過するトンネル電子と光子を交換する。この時、光から光子を吸収したトンネル電子は、トンネル確率を指数関数的に増大させ、増大したトンネル電流が流れるようになる。このようにして、トンネル電流の量を光により制御することによって、スウィッチング装置或いは光／電気変換装置或いは超高周波発振装置として用いることができる。
【０１４３】
トンネル膜中を透過する光（ｈバーω（ｈバーω＝ｈν）の光子の流れ）、或いはトンネルバリアそのものの高周波振動（振動数ωで本振動に対応する量子はｈバーω）によるエネルギー励起を量子として、トンネル電子に吸収させることにより、トンネル電流を指数関数的に増大させる。このような量子を吸収したとき、トンネル電流はｅｘｐ［２ω／ωT ］倍に増大する。ただし、
【数２】
Figure 0003853905
【０１４４】
であり、ｍは有効質量、Ｔoxはトンネル膜厚、Ｕ（ｘ）はトンネル膜のポテンシャル、Ｅはトンネル電子が点ｘ＝０でトンネル膜に入射する前に持っているエネルギーである。
【０１４５】
なお、上述の量子はトンネル電子に吸収可能でありさえすれば、上記の光やトンネルバリアの振動によるエネルギー励起以外のものであっても構わない。
【０１４６】
以下、発明部分Ａの具体的実施形態を図面を参照して説明する。
【０１４７】
まず、第１の具体的実施形態について説明する。図１に、トンネル電子が光子を吸収する場合の例を示す。本例では、２つの電極１２に挟まれ、電極側で屈折率が小さくなるような構造で形成され、光を透過し電気的に絶縁性の高い材質 （石英ガラス、ソーダ石灰ガラス、ホウケイ酸ガラス、鉛ガラス、有機ガラス等）を用いた薄膜１１（トンネル膜）に、光制御装置１３を連結する。ソース・ドレイン（Ｓ・Ｄ）となる２つの電極１１間には予め低めの電圧（１Ｖ以下で十分）を印加しておき、光制御装置１３からトンネル電子に光を照射したときトンネル確率が指数関数的に増大し、ソース・ドレイン間にトンネル電流が流れる。図２に、時刻ｔ0 からｔ1 の間に光を照射した場合に、ソース・ドレイン間に流れる電流を示してある。
【０１４８】
つぎに、第２の具体的実施形態について説明する。図３等にその構成例を示したが、上記第１の具体的実施形態で示したトンネル膜の代わりに光ファイバー１１ａを用いたものである。光ファイバー１１ａの外周近傍の屈折率は内部の屈折率よりも小さくなるよう構成されている。なお、図３に示すように光ファイバー１１ａは１本のみでもよいが、図４に示すように光ファイバー１１ｂを複数本束ねて用いてもよい。
【０１４９】
［発明部分Ｂの実施形態］
まず、発明部分Ｂの基本的な構成について説明する。
【０１５０】
半導体装置等に用いられる超微細スウィッチング素子を実現するために、ビッタカーランダウアトンネリング（ＢＬトンネリング）を利用した新しいタイプの量子スウィッチング素子である。素子材料としては、化合物半導体を用いて構成することも可能であるが、現在半導体産業で使用されているものだけでも十分であり、最低限、シリコン基板、シリコン酸化膜、ポリシリコン、電極材、砒素、臭素、燐等の不純物が有ればよい。又、スウィッチングを直接操作する為、入力信号を発生させる発振回路と共に用いられる。望ましい実施態様としては、以下のものがあげられる。
【０１５１】
（ａ）通常のキャパシタ構造を有し、二つの端子に印加する電圧は交流部分と直流部分からなり、どちらも入力として自由に調節することが可能で、キャパシタの絶縁膜をＢＬトンネリングで透過する電子を出力電流とする。
【０１５２】
（ｂ）シリコン基板の上に絶縁膜で覆われた二つのゲートを有し、この二つのゲートと基板とを合わせて三つの端子を有し、基板側のゲートに入力電圧を印加し、交流部分と直流部分を操作して絶縁膜をＢＬトンネリングしてくる電流を調節し、その電流を出力とする。
【０１５３】
（ｃ）通常のｎＭＯＳトランジスタと同様の構造を持ち、特に不純物濃度の高い拡散層をソース／ドレインに用いることを特徴とし、チャネル領域の数百ｍｅＶのポテンシャルバリアをトンネルバリアとする。ゲートに高周波交流電圧を印加することにより、前記高不純物濃度拡散層の電子がトンネル電子となってチャネル領域をＢＬトンネリングし、ソース・ドレイン間に電流を流す。
【０１５４】
トンネル絶縁膜のポテンシャルバリアを周期的に振動させたときに生じるＢＬトンネリングを用い、極めて低電界でも動作するスウィッチング素子を実現する。図９に、ＢＬトンネリングの原理を示す。図中のポテンシャルバリアは、
Ｕ＝Ｕ0 ＋ Ｕ1cosωt
を満たしており、周波数（ω／２π）、振幅Ｕ1 で周期的に振動している。ここで、
Ｕ1 <<ｈバーω<<Ｕ0 −Ｅ
のとき、
【数３】
Figure 0003853905
【０１５５】
となり、ωが閾振動数ωT より大きいときＢＬトンネリングによって電流が流れ、小さいとき電流が流れない。
【０１５６】
電流−ω特性と電流−電圧特性を図１０及び図１１にそれぞれ示す。図１０において、傾きは２／ωT である。振動数閾型スウィッチング素子（ＢＬトンネル素子）の回路図を図１２及び図１３に示す。発振装置ＯＳからの振動数に基づいてＢＬトンネル素子の導通状態を制御し、電流が流れる（導通している）状態をＯＮ、流れない（導通していない）状態をＯＦＦとしている。どちらの回路も入力を交流電圧とし、その振動数ωをパラメータとして、ω＞ωT をＯＮ、ω＜ωT をＯＦＦとして用いている。図１２は３端子素子の場合に対応し、ＯＮ時に端子Ｔ２及びＴ３間に電位差があると電流が流れ“１”となるが、電位差がなければ電流が流れず“０”である。ＯＦＦ時は、電位差に関係なく電流が流れず“０”である。図１３は２端子素子の場合に対応し、ＯＮであれば即電流が流れ“１”となり、ＯＦＦであれば電流は流れず“０”である。又、図１３において、Ｖが十分小さいと端子Ｔ１，Ｔ２間を流れる電流は振動数ωを持つ交流となり、逆に大きければ直流となる。
【０１５７】
以下、発明部分Ｂの具体的実施形態を図面を参照して説明する。
【０１５８】
まず、第１の具体的実施形態（３端子ＮＡＮＤ型のＢＬトンネル素子）について説明する。
【０１５９】
３端子構成のＢＬトンネル素子について、そのバンド構造を図１４に、セル断面図を図１５及び図１６に示す。図１４において、ゲートＧ１には予め選択的にバイアスＶ0 が印加されている。次に、ゲートＧ１又はＧ２にＶ1cosωt を印加すると、ゲートＧ１のフェルミ面が周波数ω、振幅ｅＶ1 で振動する。この振動が酸化膜の伝導帯を周期的に揺らし、ω＞ωT のときＢＬトンネリングを起こし、（ａ）、（ｂ）の場合は基板ＳｕｂとゲートＧ１との間又はゲートＧ１とゲートＧ２との間に電流を流し、（ｃ）の場合は基板ＳｕｂとゲートＧ２との間に電流を流す。
【０１６０】
図１５に、このバンド構造を実現するセルの一例を示す。ゲートＧ１、ゲートＧ２それぞれに独立にコンタクトを取り、ゲートＧ１には入力信号として交流電圧を印加したものが図１４（ａ）、（ｂ）に対応する。Ｔ2 からＶ0 を印加したものが図１４（ａ）に対応する。
【０１６１】
図１６に、上記バンド構造を実現するセルの他の例を示す。この例では、ゲートＧ１が紙面の垂直方向に走る細線として予めパターニングされており、そのまま配線として利用される。ゲートＧ２はコンタクトの下地となるポリシリコンによって構成される。この方法では、セル一個当たりの占める面積がコンタクトの大きさで決まり、またソース・ドレインを含まないので、高集積化に適している。なお、基板コンタクトＳＢは図のように基板上面から取っても構わないが、基板下面から取ることもできる。
【０１６２】
図１７に、図１６のセルを上から見た図を示す。なお、図１７中の点線におけるセル断面が図１６である。このような構造ではωT は、
【数４】
Figure 0003853905
【０１６３】
の逆数に比例することが知られている。ただし、ＵFBはフラットバンドポテンシャルで、その前の符号±は、Ｖ0 ＝０のとき、カソード側のバリアが高いと＋、逆に低いと−である。ｘは、カソード側の境界からの距離で、ＴOXはトンネル絶縁膜厚、ｅは電子の素電荷、ｍはトンネル電子の有効質量である。ここで、ωT はＶ0 によって調節できるが、膜厚、バリアの高さ、絶縁膜の材質、その他ゲートや基板の種類、トンネル電子の有効質量等でも予め選択的に設定しておくことができる。
【０１６４】
つぎに、第２の具体的実施形態（２端子構成のＢＬトンネル素子）について説明する。
【０１６５】
２端子構成のＢＬトンネル素子のバンド図を図１８に示す。予めＶ0 の電圧を印加しておき、これに更に図１３に示すようなＶ1cosωt の交流電圧を印加する。Ｖ0 ，Ｖ1 ，ω，ωT の定義は前記（第１の具体的実施形態）と同様であり、動作の仕組みも同様である。ゲートＧ１或いはゲートＧ２には基板等を用いても良く、素子構造そのものは従来のキャパシタと同様である。図１９に、セル構造の断面構成の一例を示す。この例では、単位セル当たりの占める面積はゲートコンタクトで決定される。なお、基板コンタクトＳＢは基板の下面から取ることもできる。図２０は、この断面図に対応するセルを上から見た図であり、図中点線部における断面が図１９の断面図に対応している。
【０１６６】
つぎに、第３の具体的実施形態について説明する。図５及び図６に、ＭＯＳ型ＢＬトンネル素子の断面図を示す。ソース（Ｓ）・ドレイン（Ｄ）はｎ+ になっており（ｐ+ であっても原理は同様）、点線部分のポテンシャルは図７に示してある。バリアの高さＥc (i) の大きさは、ゲートＧの電圧ＶG に比例することが特徴である。ＶG ＝Ｖ1cosωｔの高周波交流電圧をゲートに印加することにより、図８に示すように、Ｅc (i) が高周波で振動し、図５及び図６の点線部分をＢＬトンネリングにより電子が透過する。この時、｜Ｖ1 ｜は反転層を作らない程度に小さくて良い。また、ゲート長はチャネル長に比べて長くても短くても良く、短い方が図５に対応し、長い方が図６に対応する。
【０１６７】
［発明部分Ｃの実施形態］
まず、発明部分Ｃの基本的な構成について説明する。
【０１６８】
ビッタカーランダウアトンネリング（ＢＬトンネリング）を利用したＢＬトンネル素子を用いた新しいタイプの読み出し専用メモリ装置である。素子材料等については、発明部分ＡやＢで述べたものと同様であり、またスウィッチングを直接操作する為、入力信号を発生させる発振回路と共に用いられる。望ましい実施態様としては、以下のものがあげられる。
【０１６９】
シリコン基板の上に絶縁膜で覆われた２つのゲートを有し、この２つのゲートと基板とを合わせて３つの端子を有し、基板側のゲートをワードラインとして交流及び直流の入力電圧を印加し、交流部分と直流部分を操作して、絶縁膜をＢＬトンネリングする電子による電流を調節し出力とする。
【０１７０】
上記構成よりなるＢＬトンネル素子は、閾振動数ωT を持ち、入力の交流の振動数ωがωT より大きくなると（ω＞ωT ）、トンネル確率が指数関数的に大きくなり、この性質を用いてトンネル電流を操作することができる。このような構成に基づくバンド図を図２１に示す。ゲートＧ２と基板との間に電位差を設け、ゲートＧ１に加える交流の振動数が大きいとき（ω＞ωT ）、電子がゲートＧ２から基板に透過し、小さいとき（ω＜ωT ）透過しない。このトンネリングによる基板−ゲートＧ２間の電流の増分をセンスアンプを用いて読み取る。また、前記電流の増分は、２ω／ωT を用いて指数関数的に制御できるので、多値化にも適している。
【０１７１】
以下、発明部分Ｃの具体的実施形態を図面を参照して説明する。
【０１７２】
まず、第１の具体的実施形態について説明する。
【０１７３】
ＢＬトンネル素子を読み出し専用メモリとして用いた場合のセル断面図を図２２に示す。ゲートＧ１は、紙面に垂直方向に走るポリシリコン、シリコン或いはメタルの細線であり、この細線に入力として交流電圧（Ｖ1cosωｔ）を印加する。また、ゲートＧ２に接続するコンタクトとＳｉ基板に接続するコンタクトとの間には電位差を加えておく。入力振動数が閾値を越えれば、ゲートＧ２とゲートＧ１との間にある絶縁膜（ＳｉＯ2 ）とゲートＧ１と基板との間にある絶縁膜（ＳｉＯ2 ）の両方に、ＢＬトンネリングによって電流が流れる。本例においては、閾値はゲートＧ１とゲートＧ２の間の絶縁膜の膜厚によって製造段階で予め設定することができる。０／１の２値を取る場合には、本例の様にこの膜厚は２種類のみとする。また、製造工程を簡潔にするため、基板とゲートＧ１の間の膜厚は全セルで一定とする。
【０１７４】
次に、このセル構造を持つ読み出し専用メモリ装置の製法を説明する。まず、広く作ったｎ+ ウェルを持つ基板を熱酸化して薄い酸化膜を形成し、その上にマスクを設け、ゲートＧ１となるポリシリコン、シリコン又はメタルの細線を形成する。次に、ＣＶＤ膜を付け、その上にマスクを設け、選択的にポリシリコンのゲートＧ２を形成する。ゲートＧ２はドット状であり、このドットの大きさがそのままセル一つ当たりが占める面積となる。また、このドット大きさは、ドットがゲートＧ１として形成した細線間を股がない程度に小さくしなくてはならない。逆に細線間距離は、隣の細線、或いは隣のドットとの間で電荷のやり取りをしない程度に十分大きく取っておかなければならない。再度ＣＶＤ膜を形成し、その上にマスクを設け、前回のマスクで選択されなかったセルを選択し、ドット状のポリシリコンを形成する。その上に再度ＣＶＤ膜を形成し、最後に全てのセルを選択するマスクを設け、２種類の深さのゲートコンタクトを選択的に形成し、その上にデータラインＤＬを形成する。
【０１７５】
このようにして形成された読み出し専用メモリ装置を上から見た図を図２３に示す。図中点線における断面が図２２に対応する。なお、これと同じセル構造で基板がｐタイプのものを構成したり、ゲートＧ１或いはゲートＧ２のタイプを選択的に変えて閾値を調節することも可能である。その場合、全セルにおける酸化膜厚を同じにしても、同様の機能を持つ読み出し専用メモリ装置を形成することができる。更に、本例においてゲートＧ１とゲートＧ２の間の酸化膜厚は２種類としたが、この内の薄い方の酸化膜のみ基板とゲートＧ１間に形成した熱酸化膜より薄くなることが許される。この他、選択的に酸化膜に不純物や欠損を加え、閾値を選択的に設定することも可能である。なお、上記酸化膜をチッ化膜やその他の絶縁膜で代用する事もできる。
【０１７６】
図２４に回路図を示す。実際の動作は、ローデコーダＲ／Ｄで選んだワードラインＷＬのみ振動電圧を与えると、導通したセルに接続しているデータラインＤＬにのみ電流が流れ、これをセンスアンプＳ／Ａで読み取る。
【０１７７】
つぎに、第２の具体的実施形態について説明する。
【０１７８】
本具体的実施形態のセル断面図を図２５に示す。ゲートＧ１は、紙面に垂直方向に走るポリシリコン、シリコン、或いはメタルの細線であり、この細線に入力として交流電圧（Ｖ1cosωｔ）印加する。ゲートＧ２に接続するコンタクトとＳｉ基板に接続するコンタクトとの間には電位差を加えておく。入力振動数が閾値を越えればゲートＧ２とゲートＧ１との間にある絶縁膜（ＳｉＮ）とゲートＧ１と基板との間にある絶縁膜（ＳｉＯ2 ）の両方に、ＢＬトンネリングによって電流が流れる。本例においては、閾値はゲートＧ１とゲートＧ２の間の絶縁膜の種類によって製造段階で予め設定することができる。０／１の２値を取る場合には、本例の様にこの絶縁膜は２種類のみとする。
【０１７９】
次に、このセル構造を持つ読み出し専用メモリ装置の製法を説明する。まず、広く作ったｎ+ ウェルを持つ基板を熱酸化して薄い酸化膜を形成し、その上にマスクを設け、ゲートＧ１となるポリシリコン、シリコン又はメタルの細線を形成する。次に、ＣＶＤ膜を形成し、その上にマスクを設け、選択的にポリシリコンの上に穴を開ける。この穴はその前に形成した細線上に位置するようにする。この穴のなかにドット状の窒化膜を堆積して形成する。このドットの大きさがそのままセル一個当たりの占める大きさになる。また、このドットの大きさは、ゲートＧ１として形成した細線間を股がない程度に小さくしなくてはならない。逆に細線間距離は、隣の細線或いは隣のドットとの間で電荷のやり取りをしない程度に十分大きく取っておかなければならない。この上に、ゲートＧ１の細線と直行するようにポリシリコン、シリコン又はメタルの平行細線群をゲートＧ２として形成する。このとき、先に形成した各ドットが、この細線群の１本とゲートＧ１の細線の内の１本に挟まれるようにする。ドットを形成する際、選択されなかったゲートＧ１とゲートＧ２の間は酸化膜がトンネル絶縁膜となり、選択されたゲートＧ１とゲートＧ２のトンネル絶縁膜はチッ化膜となる。最後に、ゲートＧ２の上にＣＶＤ膜を形成する。このように、絶縁膜の種類によって、閾値を選択的に設定することが可能である。
【０１８０】
図２６に、上記セルを上から見た図を示す。図中点線沿った断面が図２５に示したものである。データラインＤＬとワードラインＷＬとの交差する所にセルが形成され、網線で示したセルがチッ化膜を使ったセルである。
【０１８１】
回路図は図２４と同様であり、ローデコーダで選んだワードラインＷＬのみ振動電圧を与えると、導通したセルに接続しているデータラインＤＬにのみ電流が流れ、これをセンスアンプＳ／Ａで読み取る。
【０１８２】
つぎに、第３の具体的実施形態について説明する。
【０１８３】
本実施形態（多値読み出し専用メモリ）のセル断面図を図２７に示す。ゲートＧ１は、紙面に垂直方向に走るポリシリコン、シリコン、或いはメタルの細線であり、この細線に入力として交流電圧（Ｖ1cosωｔ）を印加する。ゲートＧ２に接続するコンタクトと基板に接続するコンタクトとの間には電位差を加えておく。入力振動数が閾値を越えると、ゲートＧ２とゲートＧ１との間にある絶縁膜とゲートＧ１と基板との間にある絶縁膜の両方に、ＢＬトンネリングによって電流が流れる。本例においては、閾値はゲートＧ１とゲートＧ２の間の膜厚によって製造段階で予め設定することができる。０／１／２の３値を取る場合、本例の様にこの膜厚は３種類のみとする。Ｎ値では、膜厚をＮ種類に拡張すればよい。また製造工程を簡潔にするため、基板とゲートＧ１の間の膜厚は全セルで一定とする。
【０１８４】
次に、このセル構造を持つ読み出し専用メモリ装置の製法を説明する。以下の説明は、第１の具体的実施形態を３値に拡張したものであり、Ｎ値はこれをさらに拡張することで同様に実現される。まず、広く作ったｎ+ ウェルを持つ基板を熱酸化して薄い酸化膜をつけ、その上にマスクを設け、ゲートＧ１となるポリシリコン、シリコン又はメタルの細線を形成する。次にＣＶＤ膜を形成し、その上にマスクを設け、選択的にポリシリコンのゲートＧ２を形成する。ゲートＧ２はドット状である。このドット大きさは、ドットがゲートＧ１として形成した細線間を股がない程度に小さくしなくてはならない。逆に細線間距離は、隣の細線或いは隣のドットとの間で電荷のやり取りをしない程度に十分大きく取っておかなければならない。再度ＣＶＤ膜を形成し、その上にマスクを設け、前回のマスクで選択されなかったセルの中からさらにセルを選択し、ドット状のポリシリコンを形成する。その上に再度ＣＶＤ膜を形成し、まだ選択されていない全てのセルを選択するマスクを設け、ドット状のポリシリコンを形成する。このようして、深さが３種類あるゲートコンタクトを選択的に形成し、その上にデータラインＤＬを形成する。
【０１８５】
このようにして形成された読み出し専用メモリ装置を上から見た図は、２値 （第１の具体的実施形態）のときと同様、図２３に示されている。図中点線で示した断面が図２７に対応する。これと同じセル構造で、基板がｐタイプのものを構成したり、ゲートＧ１或いはゲートＧ２のタイプを選択的に変えて閾値を調節することも可能である。この場合、全セルにおける酸化膜厚を同じ或いは２種類にしておいても、同様の機能を持つ読み出し専用メモリ装置を形成することができる。さらに、本例において、ゲートＧ１とゲートＧ２の間の酸化膜厚は３種類であるが、この内最も薄いもののみ基板とゲートＧ１間に形成した熱酸化膜より薄くなることが許される。この他、選択的に酸化膜に不純物や欠損を加え、閾値を選択的に設定することも可能である。
【０１８６】
回路図は図２４に示した通りであり、ローデコーダで選んだワードラインＷＬのみ振動電圧を与えると、導通したセルに接続しているデータラインＤＬにのみ電流が流れ、これをセンスアンプＳ／Ａで読み取る。本例のように３値以上で動作する場合、電流量をメモリとして扱うことになる。
【０１８７】
つぎに、第４の具体的実施形態について説明する。
【０１８８】
本具体的実施形態のセル断面図を図２８に示す。ゲートＧ１は、紙面に垂直方向に走るポリシリコン、シリコン、或いはメタルの細線であり、この細線に入力として交流電圧（Ｖ1cosωｔ）を印加する。ゲートＧ２に接続するコンタクトとＳｉ基板に接続するコンタクトとの間には電位差を加えておく。入力振動数が閾値を越えると、ゲートＧ２とゲートＧ１との間にある絶縁膜とゲートＧ１と基板との間にある絶縁膜の両方に、ＢＬトンネリングによって電流が流れる。本例においては、閾値はゲートＧ１とゲートＧ２の間の絶縁膜の種類及び膜厚によって製造段階で予め設定することができる。本例では、２種類の膜厚を持つ酸化膜と窒化膜の組み合わせで０／１／２の３値を取ることができる。
【０１８９】
次に、このセル構造を持つ読み出し専用メモリ装置の製法を説明する。まず、広く作ったｎ+ ウェルを持つ基板を熱酸化して薄い酸化膜を形成し、その上にマスクを設け、ゲートＧ１となるポリシリコン、シリコン又はメタルの細線を形成する。次にＣＶＤ膜を形成し、その上にマスクを設け、選択的にポリシリコンの上に穴を開ける。この穴は、その前に形成した細線上に位置するようにする。この穴の中にドット状の窒化膜を堆積して形成する。このドット大きさは、ゲートＧ１として形成した細線間を股がない程度に小さくしなくてはならない。逆に細線間距離は、隣の細線或いは隣のドットとの間で電荷のやり取りをしない程度に十分大きく取っておかなければならない。その上に、マスクを設け、ゲートＧ２に対応するポリシリコンを形成する。この過程で選択されなかったセルの内からさらに選択的にゲートＧ２を形成する。再度ＣＶＤ膜を形成し、マスクを設け、これまで選択されずに残っていたセルにゲートＧ２を形成する。最後に、ゲートＧ１の細線と直行するように、ポリシリコン、シリコン又はメタルの平行細線群をデータラインとして形成する。このとき、先に形成した各ドットが、この細線群の１本とゲート１の細線の内の１本に挟まれるようにする。最初にドットを形成する際、選択されなかったゲートＧ１とゲートＧ２の間は、厚さの異なると２種類の酸化膜がトンネル絶縁膜となり、選択されたゲートＧ１とゲートＧ２の間のトンネル絶縁膜は薄い窒化膜となる。このように、絶縁膜の種類と厚さの組み合わせによって、閾値を選択的に設定することが可能である。なお、４値以上も同様にして作製することができる。
【０１９０】
回路図は図２４と同様であり、ローデコーダで選んだワードラインＷＬのみに振動電圧を与えると、導通したセルに接続しているデータラインＤＬにのみ電流が流れ、これをセンスアンプで読み取る。本例のように３値以上で動作する場合、電流量をメモリとして扱う事になる。
【０１９１】
［発明部分Ｄの実施形態］
まず、発明部分Ｄの基本的な構成について説明する。
【０１９２】
ビッタカーランダウアトンネリング（ＢＬトンネリング）を利用したＢＬトンネル素子を用いた新しいタイプのダイナミカル・ランダム・アクセス・メモリ装置である。素子材料等については、発明部分ＡやＢで述べたものと同様であり、またスウィッチングを直接操作する為、入力信号を発生させる発振回路と共に用いられる。望ましい実施態様としては、以下のものがあげられる。
【０１９３】
（ａ）各セル毎に２端子と３端子のＢＬトンネル素子を一つずつ用い、ワードラインを２種類に分ける。これらのワードライン下にそれぞれトンネル膜と絶縁膜を挟んでフローティングゲートを形成する。また、フローティングゲートは、プレート電極との間にキャパシタを形成する。さらに、フローティングゲートの下にトンネル膜を挟んでデータラインを形成する。
【０１９４】
（ｂ）３端子ＢＬトンネル素子のみを用い、ワードラインとデータラインが立体的に交差する点付近に、トンネル膜としてチッ化膜を形成し、その上にゲートキャパシタを形成する。
【０１９５】
上記構成の一部をなすＢＬトンネル素子は、絶縁膜の構造に基づいて調節できる閾振動数ωT を持ち、入力の交流の振動数ωがそれより大きくなると（ω＞ωT ）トンネル確率が指数関数的に大きくなり、逆に小さくなるとトンネル確率は小さいままである。この性質を用いて、データラインとキャパシタの接続及びワードラインとキャパシタの間の電荷交換を制御する。
【０１９６】
上記ＢＬトンネル素子は、構成によって２端子のものと３端子のものが存在する。図２９に２端子ＢＬトンネル素子のバンド図を、図３０に２端子ＢＬトンネル素子を回路的に表した図を示す。端子Ｔ１とＴ２との間にＶ0 ＋Ｖ1cosωt を印加し、ωがωT より大きいか小さいかによって、両電極間に電流を流したり （ＯＮ状態）流さなかったり（ＯＦＦ状態）する。電流の向きはＶ0 の符号で制御する。
【０１９７】
図３１に３端子−ＮＡＮＤ型ＢＬトンネル素子のバンド図を、図３２に３端子ＢＬトンネル素子を回路的に表した図を示す。バリアの高さの違う２種類の絶縁膜が存在し、その内低い方をトンネル膜として使い、端子Ｔ１とＴ２で挟み、高い方を端子Ｔ２とＴ３で挟む。端子Ｔ３にＶ1cosωt を印加し、ωの大小を操って端子Ｔ１とＴ２のＯＮ／ＯＦＦを制御する。さらに、３つの端子の内いずれかにＶ0 を印加し、その符号によって端子Ｔ１とＴ２の間をＯＮ時に流れる電流の向きを制御する。
【０１９８】
図３３に、ＢＬトンネル素子を用いたダイナミカル・ランダム・アクセス・メモリ装置の回路図を示す。ワードラインＷＬ１とキャパシタの間に２端子ＢＬトンネル素子を設け、キャパシタとＢＬトンネル素子の端子をつなぐ電極はフローティングゲートＦＧである。このフローティングゲートＦＧとデータラインＤＬを、３端子ＢＬトンネル素子の端子Ｔ１とＴ２に接続する。残りの端子Ｔ３は、ワードラインＷＬ２に接続する。
【０１９９】
まず、ワードラインＷＬ１に高周波を印加し、２端子ＢＬトンネル素子をＯＮ状態とし、キャパシタに電荷を注入する。Ｖ0 の符号によって正負を制御し、この操作によって書き込み／消去を行う。次に、ワードラインＷＬ１に高周波を印加するのを止め、２端子ＢＬトンネルをＯＦＦとしておく。ワードラインＷＬ２に高周波を印加し、３端子ＢＬトンネル素子の端子Ｔ１とＴ２の間をＯＮ状態にする。このとき、キャパシタの電荷によってデータラインＤＬの電位が変化する。この変化をセンスアンプを用いて読み取れば良い。
【０２００】
一方、３端子ＢＬトンネル素子のみを用いてもダイナミカル・ランダム・アクセス・メモリ装置は構成でき、その回路を図３８に示す。ワードラインＷＬでキャパシタとデータラインＤＬとの間のＢＬトンネル素子によるスウィッチングを制御し、ＯＮ時にデータライン制御装置を用いてキャパシタに蓄える電荷量を制御したり読み取ったりする。
【０２０１】
以下、発明部分Ｄの具体的実施形態を説明する。
【０２０２】
まず、第１の具体的実施形態について説明する。図３４〜図３６に本具体的実施形態の断面図を示す。本実施形態においては、ワードラインＷＬ１とフローティングゲートＦＧの間にチッ化膜を用いたトンネル膜を挟み、２端子ＢＬトンネル素子を形成している。また、ワードラインＷＬ２とフローティングゲートＦＧの間を酸化膜で絶縁し、データラインＤＬとフローティングゲートＦＧの間にチッ化膜を用いたトンネル膜を挟む。即ち、データラインＤＬ、チッ化膜、フローティングゲートＦＧ、絶縁酸化膜、ワードラインＷＬ２の積層構造で３端子−ＮＡＮＤ型ＢＬトンネル素子を形成している。フローティングゲートの上にはコンタクトが形成され、プレート電極との間にキャパシタを作っている。なお、シリコン基板の上に集積回路を作製しておき、その上のコーティングとして用いている酸化膜の上に、更にＢＬトンネル素子を用いたダイナミック・ランダム・アクセス・メモリ装置を形成することも可能である。
【０２０３】
つぎに、第２の具体的実施形態について説明する。図３７に本具体的実施形態の断面図を示す。本実施形態においては、ワードラインＷＬ１とフローティングゲートＦＧの間にチッ化膜を用いたトンネル膜を挟み、２端子ＢＬトンネル素子を形成している。また、ワードラインＷＬ２とフローティングゲートＦＧの間を酸化膜で絶縁し、シリコン基板中に細長い拡散層として作製したデータラインＤＬとフローティングゲートＦＧの間にチッ化膜を用いたトンネル膜を挟む。即ち、データラインＤＬ、チッ化膜、フローティングゲートＦＧ、絶縁酸化膜、ワードラインＷＬ２の積層構造で、３端子−ＮＡＮＤ型ＢＬトンネル素子を形成している。フローティングゲートの上にはコンタクトが形成され、プレート電極との間にキャパシタを作っている。
【０２０４】
つぎに、第３の具体的実施形態について説明する。図３９に本具体的実施形態の断面図を示す。本実施形態においては、３端子ＢＬトンネル素子のみを用いるため、ワードラインＷＬは一種類のみである。基板中若しくは基板の上に形成したワードラインＷＬの上に絶縁膜としての酸化膜を挟んで、ワードラインＷＬと直交するようにデータラインＤＬを形成する。その直上にトンネル膜としてチッ化膜（ＳｉＮ）を形成し、その上にマトリックス状のゲートを形成する。更にキャパシタを積層する為に、絶縁膜（ＳｉＯ2 ）を挟んでプレートを形成する。
【０２０５】
［発明部分Ｅの実施形態］
まず、発明部分Ｅの基本的な構成について説明する。
【０２０６】
ビッタカーランダウアトンネリング（ＢＬトンネリング）を利用した低電界注入を動作原理とする新しいタイプの不揮発性半導体メモリ装置である。素子材料等については、発明部分ＡやＢで述べたものと同様であり、またスウィッチングを直接操作する為、入力信号を発生させる発振回路と共に用いられる。望ましい実施態様としては、以下のものがあげられる。
【０２０７】
（ａ）シリコン基板上に絶縁膜を挟んでフローティングゲートが有り、さらにその上に酸化膜を挟んでコントロールゲートが存在する構造を持つ。フローティングゲートは、ＢＬトンネリングによって基板中の拡散層と電荷のやり取りをすることを特徴とし、ＢＬトンネリングは、コントロールゲート若しくは基板に印加される電圧で制御される。前記拡散層とフローティングゲートの間のＢＬトンネル膜としてチッ化膜を用いる。
【０２０８】
（ｂ）シリコン基板の上に絶縁膜を挟んでフローティングゲートが有り、さらにその上に酸化膜を挟んでコントロールゲートが存在する構造を持つ。フローティングゲートは、ＢＬトンネリングによって基板中のチャネル領域と電荷のやり取りをすることを特徴とし、ＢＬトンネリングは、コントロールゲート若しくは基板に印加される電圧で制御される。前記チャネル領域とフローティングゲートの間のＢＬトンネル膜としてチッ化膜を用いる。
【０２０９】
（ｃ）シリコン基板の上に絶縁膜を挟んでフローティングゲートが有り、さらにその上に酸化膜を挟んでコントロールゲートが存在する構造を持つ。フローティングゲートは、ＢＬトンネリングによってコントロールゲートと電荷のやり取りをすることを特徴とし、ＢＬトンネリングは、コントロールゲート若しくは基板に印加される電圧で制御される。コントロールゲートとフローティングゲートの間のＢＬトンネル膜としてチッ化膜を用いる。
【０２１０】
上記構成は、図４０に示すＢＬトンネル膜の種類に基づいて調節できる閾振動数ωT を持ち、基板若しくはコントロールゲートに印加される交流電圧（Ｖ0 ＋Ｖ1cosωt ）の振動数ωがそれより大きくなると（ω＞ωT ）、トンネル確率が指数関数的に大きくなり、逆に小さくなるとトンネル確率は小さいままである。この性質を用いて、ω＞ωT のときフローティングゲートは、基板若しくはコントロールゲートと電荷を交換し、逆にω＜ωT のときは交換しない。特に注目すべきは、交流電圧によりＢＬトンネル膜の両端に印加される電位差の最大値が０．１Ｖを下回っても、ω＞ωT でありさえすれば、電荷の交換が可能という点である。その為、ＢＬトンネル膜は破壊もストレスリークも起こさず、絶縁膜の信頼性の問題を根本的に回避することが可能となる。
【０２１１】
以下、発明部分Ｅの具体的実施形態を説明する。
【０２１２】
まず、第１の具体的実施形態について説明する。ＢＬトンネル素子を不揮発性半導体メモリ装置として用いた場合のセル断面図を図４１に示す。本例においては、ドレインとフローティングゲートＦＧの間に、ＢＬトンネル膜としてチッ化膜を用いている。コントロールゲートＣＧをワードラインＷＬに接続し、ドレインをデータラインＤＬに接続する。書き込みとして利用する際は、ワードラインに印加する交流電圧の振動数をω＞ωT とし、かつデータラインに負の直流電圧（Ｖ0 ＜０）を加え、ドレイン領域からフローティングゲートに電子を注入する。消去として利用する際は、ω＞ωT 、かつＶ0 ＞０として、フローティングゲートからドレインに電子を引き抜く。以上のようにして、フローティングゲートの電荷量を調節し、ソース・ドレイン間に電流を流す際の閾電圧を制御する。読み出しとして利用する際は、ワードラインに直流電圧Ｖ2 を加え、ソース・ドレイン間に電流が流れるかどうかをデータライン制御装置内のセンスアンプで読み取る。ここで、Ｖ2 が前記閾電圧より大きければソース・ドレイン間に電流が流れ、小さければ流れない。なお、本例における回路構成を図４３に示す。
【０２１３】
つぎに、第２の具体的実施形態について説明する。本例におけるセル断面図を図４２に示す。本例において、ＢＬトンネル膜としてのチッ化膜は、拡散層及びチャネル領域に渡って形成されているが、データラインをドレインに接続することによって、第１の実施形態と同様の動作を得ることができる。
【０２１４】
つぎに、第３の具体的実施形態について説明する。図４４（ａ）にセル断面図を示す。ＢＬトンネル膜としてのチッ化膜が、基板のチャネル領域の上に形成されており、フローティングゲートとチャネル領域の間で、ＢＬトンネリングによって電荷をやり取りし、閾電圧を制御する。本例では、図４４（ｂ）のように、ワードラインＷＬを接続するＭＯＳトランジスタと共に用いられることが必要であり、データラインも２種類（ＤＬ１，ＤＬ２）必要となる。ワードラインＷＬ及びデータラインＤＬ１は、それぞれＭＯＳトランジスタのドレイン及びゲートに接続する。ＭＯＳトランジスタのソースは、コントロールゲートＣＧに接続し、データラインＤＬ１に加わる電圧が、ＭＯＳトランジスタの閾電圧より大きいとき、ワードラインＷＬに印加される交流電圧（Ｖ0 ＋Ｖ1cosωt ）がコントロールゲートＣＧに印加される。逆に、小さいとき、コントロールゲートＣＧとワードラインＷＬは遮断される。交流電圧の振動数が閾振動数より大きいとき（ω＞ωT ）、Ｖ0 ＞０ならＢＬトンネリングによってチャネル領域からフローティングゲートＦＧに電子が注入され、書き込み状態となる。反対に、Ｖ0 ＜０ならば、消去状態となる。図４４（ａ）のソース、ドレインは、それぞれグラウンドラインＧＲとデータラインＤＬ２に接続する。読み出し状態は、データラインＤＬ１にＭＯＳトランジスタの閾電圧より高い電圧を印加し、ワードラインＷＬに適当な直流電圧を加え、データラインＤＬ２に電流が流れるかどうかをデータライン２制御装置内（図４５参照）のセンスアンプで読み取ることによって実現する。図４６に図４４の構成を上から見た図を示す。破線で示した断面が図４４に対応する。図４５は本例に対応する回路構成を示した図である。
【０２１５】
つぎに、第４の具体的実施形態について説明する。図４７にセル断面図を示す。ＢＬトンネル膜としてのチッ化膜は、本例のようにコントロールゲートＣＧとフローティングゲートＦＧの間に作製し、ＢＬトンネリングによって両ゲート間で電荷のやり取りをすることで、第３の具体的実施形態と同様の機能を持った不揮発性メモリ装置を実現できる。
【０２１６】
つぎに、第５の具体的実施形態について説明する。第３の具体的実施形態で用いられたＭＯＳトランジスタは、ＳＯＩ技術を用いて積層化することができる。本例のセル断面図を図４８に示す。図４９は、図４８の構成を上から見た図であり、破線部における断面が図４８に対応する。なお、回路構成は図４５と同様である。
【０２１７】
つぎに、第６の具体的実施形態について説明する。第４の具体的実施形態で用いられたＭＯＳトランジスタは、ＳＯＩ技術を用いて積層化することができる。本例のセル断面図を図５０に示す。図４９は、図５０の構成を上から見た図であり、破線部における断面が図５０に対応する。なお、回路構成は図４５と同様である。
【０２１８】
［発明部分Ｆの実施形態］
まず、発明部分Ｆの基本的な構成について説明する。
【０２１９】
ビッタカーランダウアトンネリング（ＢＬトンネリング）を動作原理とするスウィッチング装置を一語について複数個用いることを特徴とした新しいタイプの半導体アナログ／デジタル変換装置である。素子材料等については、発明部分ＡやＢで述べたものと同様である。望ましい実施態様としては、以下のものがあげられる。
【０２２０】
図５１にＢＬトンネル素子の動作原理を示す。ＢＬトンネル素子は、交流入力に対する閾値として閾振動数ωT を持つ。入力として振動数ωの交流電圧を印加すると、ω＞ωT のとき直流電流を流し（“１”、或いは交流電流を流さない状態。）、ω＜ωT のとき直流電流は流さない（“０”、或いは交流電流を流す状態。）ことを特徴とする。図５１に示すように電圧Ｖ0 ，Ｖ1 を印加することによって、閾振動数ωT が、
［φB −ｅ（Ｖ0 ＋Ｖ1 ）］1/2
に比例するように制御することができる。ただし、φB はＢＬトンネル素子中に存在するトンネル膜のポテンシャルバリアの高さである。
【０２２１】
図５２に、上記ＢＬトンネル素子を並列に接続して構成したアナログ／デジタル変換装置を示す。ここで用いるＢＬトンネル素子は２端子型でも３端子型でもどちらでもよい。各ＢＬトンネル素子は、それぞれω1 ，ω2 ，ω3 ，ω4 ，…，ωN の閾振動数を持ち、各閾振動数はデータライン制御装置６２を用いて図５１のＶ1 を調節することによって独立に制御することができる。
【０２２２】
まず、Ｎ＝２の場合を考える。ω1 ＜ω2 のとき、入力信号ωは、「ω＜ω1 、ω1 ＜ω＜ω2 、ω2 ＜ω」の条件の何れかを満たす。このとき、ω＜ω1 のとき出力は（００）、ω1 ＜ω＜ω2 のとき出力は（１０）、ω2 ＜ωのとき出力は（１１）である。一方、ω1 ＞ω2 のとき、ω1 ＞ω＞ω2 であれば出力は（０１）である。こうして、アナログ／デジタル変換装置を用いて（００），（０１），（１０），（１１）のデジタル情報に変換されるという訳である。一般には、Ｎ個のアナログ量の組み合わせ（ωとＮ−１個のＶ1 ）が、２N 個のデジタル情報（０／１シークエンス）に変換される。
【０２２３】
以下、発明部分Ｆの具体的実施形態を説明する。
【０２２４】
まず、第１の具体的実施形態について説明する。図５３に、本実施形態を説明する断面図を示す。基板中に細長い拡散層を形成し、データラインＤＬとして平行細線群を作製する。その上に絶縁膜として酸化膜を形成し、前記平行細線群と直交するようにワードラインＷＬを形成する。ワードラインＷＬとデータラインＤＬが立体的に交差したところにトンネル膜としてチッ化膜を形成する。
【０２２５】
つぎに、第２の具体的実施形態について説明する。図５４に、本実施形態を説明する断面図を示す。酸化膜中にデータラインＤＬとして平行細線群を形成し、その上に前記平行細線群と直交するようにワードラインＷＬを形成する。データラインＤＬとワードラインＷＬが立体的に交差するところにトンネル膜としてチッ化膜を形成する。本例では、シリコン基板の上に形成された集積回路のコーティング用に作製された酸化膜の上に、Ｄ／Ａ変換装置を形成することも可能であることを示している。
【０２２６】
つぎに、第３の具体的実施形態について説明する。図５５に、本実施形態を説明する断面図を示す。酸化膜中にワードラインＷＬを形成し、その上にワードラインＷＬと直交するようにデータラインＤＬとして平行細線群を形成する。データラインＤＬとワードラインＷＬが立体的に交差する点にトンネル膜としてチッ化膜を形成する。本例は、シリコン基板の上に形成された集積回路のコーティング用に作製された酸化膜の上に、Ｄ／Ａ変換装置を形成することも可能であることを示している。
【０２２７】
つぎに、第４の具体的実施形態について説明する。図５６に、本実施形態を説明する断面図を示す。基板中に、ワードラインＷＬとして、細長い拡散層を形成する。その上に絶縁膜として酸化膜を形成し、更にデータラインＤＬとして平行細線群を形成する。データラインＤＬとワードラインＷＬが立体的に交差する点に、トンネル膜としてチッ化膜を形成する。
【０２２８】
上記窒化膜の形成方法は、［発明部分Ｃ］で説明した形成方法と同様であり、説明は省略する。
【０２２９】
［発明部分Ｇの実施形態］
まず、発明部分Ｇの基本的な構成について説明する。
【０２３０】
ビッタカーランダウアトンネリング（ＢＬトンネリング）を動作原理とするスウィッチング装置を多数個用いることを特徴とした新しいタイプの半導体周波数カウンタ装置である。素子材料等については、発明部分ＡやＢで述べたものと同様である。望ましい実施態様としては、以下のものがあげられる。
【０２３１】
（ａ）トンネル膜の両端にゲートを設け高周波の電圧を印加する。ワードラインとデータラインは、それぞれトンネル膜の両側にあるゲートに接続される。図５７に対応するバンド図を、これにより実現される２端子ＢＬトンネル素子を図５８に、このＢＬトンネル素子を用いた周波数カウンタ装置を図５９に示す。
【０２３２】
（ｂ）２つのトンネル膜と３つのゲート電極のサンドウィッチ構造であり、ワードラインは中央のゲートに接続し、データラインとグラウンドラインは外側の２つの電極に接続する。図６０に対応するバンド図を、これにより実現される３端子ＢＬトンネル素子の回路図を図６１に、このＢＬトンネル素子を用いた周波数カウンタ装置を図６２に示す。
【０２３３】
ＢＬトンネル素子はＢＬトンネル膜の種類に基づいて調節できる閾値ωT を持ち、ワードラインに印加する入力の交流電圧（Ｖ1cosωt ）の振動数ωがωT より大きくなると（ω＞ωT ）トンネル確率が指数関数的に大きくなり、逆に小さくなるとトンネル確率は小さいままである。
【０２３４】
このような性質を用いて、図５８及び図６１に示すような単体のＢＬトンネル素子だけでハイパスフィルタが実現できる。即ち、ω＞ωT のときトンネル膜を直流電流が流れ、ω＜ωT のとき直流電流が流れない。この直流電流をセンスアンプで検出し、直流電流が流れているときを“１”、流れていないとき“０”とする。
【０２３５】
図５９及び図６２に示すように、それぞれ異なる閾値（ω1 ＜ω2 ＜ω3 ＜…＜ωN ）を持つＮ個のＢＬトンネル素子を順に並べ、ワードラインＷＬに接続する。ここで、入力がωn ＜ω＜ωn+1 を満たすとき、出力は左からｎ個“１”が続き、ｎ＋１個目から最後まで“０”が続き、（１１１…１０００…０）となる。ＢＬトンネル素子の数を十分増やしてωn とωn+1 の間を挟めれば、精度良く周波数をカウントすることができる。
【０２３６】
以下、発明部分Ｇの具体的実施形態を説明する。
【０２３７】
まず、第１の具体的実施形態について説明する。図６３は周波数カウンタ装置を上から見た図であり、図６３の点線部分の断面図が図６４である。ワードラインＷＬとデータラインＤＬとの交点に設けた不純物を含有したトンネル膜に対応して、２端子ＢＬトンネル素子が一つずつ形成されている。各素子毎に不純物の量や種類を変えて閾値を調節する。
【０２３８】
つぎに、第２の具体的実施形態について説明する。図６５は周波数カウンタ装置を上から見た図であり、図６５の点線部分の断面図が図６６及び図６７である。基板中にデータラインＤＬとして細長い拡散層が形成されており、その上にトンネル膜及びマトリックス状の電極ＭＴを挟んでワードラインＷＬを形成し、２端子ＢＬトンネル素子が一つずつ形成されている。トンネル膜としては酸化膜を用いており、マトリックス状の電極ＭＴを利用して酸化膜の膜厚を変え、閾値を調節する。
【０２３９】
つぎに、第３の具体的実施形態について説明する。図６８は周波数カウンタ装置を上から見た図であり、図中の点線部分の断面図が図６９である。ワードラインＷＬとデータラインＤＬとの交点に設けた不純物を含有したトンネル膜に対応して、２端子ＢＬトンネル素子が一つずつ形成されている。各素子毎に不純物の量や種類を変えて閾値を調節する。
【０２４０】
つぎに、第４の具体的実施形態について説明する。図７０は周波数カウンタ装置を上から見た図であり、図中の点線部分の断面図が図７１及び図７２である。基板中にワードラインＷＬとして細長い拡散層が形成されており、この上にトンネル膜及びマトリックス状の電極ＭＴをを挟んでデータラインＤＬを形成し、２端子ＢＬトンネル素子が一つずつ形成されている。トンネル膜としては酸化膜を用いており、マトリックス状の電極ＭＴによって酸化膜の膜厚を変え、閾値を調節している。
【０２４１】
つぎに、第５の具体的実施形態について説明する。図７３に周波数カウンタ装置の断面図を示す。基板にグラウンドラインＧＲとして拡散層を形成し、その上にトンネル膜、ワードラインＷＬ、トンネル膜、データラインＤＬの積層構造を作る。こうして３端子ＢＬトンネル素子を形成し、トンネル膜の不純物の量や種類を変化させて、閾値を調節する。
【０２４２】
つぎに、第６の具体的実施形態について説明する。図７４に周波数カウンタ装置の断面図を示す。基板中にデータラインＤＬとして細長い拡散層を形成し、その上にトンネル膜、ワードラインＷＬ、トンネル膜、グラウンドラインＧＲの積層構造を作る。こうして各セル毎に３端子ＢＬトンネル素子を形成し、トンネル膜の不純物の量や種類を変化させて、閾値を調節する。
【０２４３】
つぎに、第７の具体的実施形態について説明する。図７５に周波数カウンタ装置の断面図を示す。基板にグラウンドラインＧＲとして拡散層を形成し、その上にトンネル膜、ワードラインＷＬ、トンネル膜、データラインＤＬの積層構造を作る。こうして各セル毎に３端子ＢＬトンネル素子を形成し、マトリックス状の電極ＭＴによってトンネル膜の膜厚を変え、閾値を調節する。
【０２４４】
つぎに、第８の具体的実施形態について説明する。図７６に周波数カウンタ装置の断面図を示す。基板中にデータラインＤＬとして細長い拡散層を形成し、その上にトンネル膜、ワードラインＷＬ、トンネル膜、グラウンドラインＧＲの積層構造を作る。こうして各セル毎に３端子ＢＬトンネル素子を形成し、マトリックス状の電極ＭＴによってトンネル膜の膜厚を変え、閾値を調節する。
【０２４５】
なお、以上発明部分Ｃ〜Ｇの応用例では、特に半導体基板を必要としないため、基板の上に形成された通常のＩＣを覆う被膜の中に形成できるという特徴を有している。
【０２４６】
［発明部分Ｈの実施形態］
まず、発明部分Ｈの基本的な構成について説明する。
【０２４７】
ビッタカーランダウアトンネリング（ＢＬトンネリング）を利用したＭＯＳ型ＢＬトンネル素子を用いた新しいタイプの読み出し専用メモリ装置である。素子材料等については、発明部分ＡやＢで述べたものと同様であり、またスウィッチングを直接操作する為、入力信号を発生させる発振回路と共に用いられる。望ましい実施態様としては、以下のものがあげられる。
【０２４８】
シリコン基板にソースとドレインに対応するｎ+ 拡散層を形成し、ソースとドレインの間のチャネル領域上に薄い絶縁膜を形成し、その上にゲート電極を形成する。従って、本構造ではソース、ドレイン、ゲートの３つの端子を有し、それぞれグラウンドライン（ＧＬ）、データライン（ＤＬ）、ワードライン（ＷＬ）に接続する。もちろんＧＬとＤＬとは交換できる。又、ゲート長はチャネル長に比べて長くても短くてもよい。ワードラインＷＬに高周波の交流電圧を印加し、この交流電圧の振動数や直流成分を操作する事によって、チャネル領域をＢＬトンネリングする電子による電流を調節する。
【０２４９】
ＭＯＳ型ＢＬトンネル素子は、その素子構造により予め閾振動数ωT を持ち、ゲートに印加する交流電圧（ＶG ＝Ｖ1cosωt ）によりチャネル領域のポテンシャルを周期的に振動させることができる。入力の交流の振動数ωが前記閾振動数ωT より大きくなると（ω＞ωT ）、トンネル確率が指数関数的に大きくなり、この性質を用いてチャネル領域を流れるＢＬトンネル電流を操作することができる。
【０２５０】
上記構成に基づく素子断面図を図７７に示す。ソースとドレインの間に電位差を与えておき（ドレイン側を高電位の場合で説明する。）、ゲートに加える交流の振動数が大きいとき（ω＞ωT ）、ｎ+ ソース領域の伝導電子がチャネル領域の作る数百ｍｅＶのポテンシャルバリアをＢＬトンネリングしてｎ+ ドレイン領域の伝導帯へ透過し、ＢＬトンネル電流が流れる。逆に小さいとき（ω＜ωT ）は透過しないので、電流は流れない。このＢＬトンネリングによるソース・ドレイン間の電流の増分をセンスアンプを用いて読み取る。又、前記電流の増分は、２ω／ωT を用いて指数関数的に制御できるので多値化にも適している。
【０２５１】
前記ωT は、ゲート長やチャネル長、基板、ゲート及び絶縁膜の種類等により予め調節できる。又、印加する交流電圧の大きさＶ1 は、チャネル領域に反転層を作らない程度に小さく押えることができるので、絶縁膜の信頼性に余裕が生まれる。
【０２５２】
以下、発明部分Ｈの具体的実施形態を説明する。
【０２５３】
図７７に示したセル断面図を持つＭＯＳ型ＢＬトンネル素子をスウィッチング素子として利用した読み出し専用メモリ装置の回路図を図７８に示す。ワードラインＷＬの入力振動数が閾値を越えれば、ソース・ドレイン間にＢＬトンネル電流が流れる。本例において、閾値はゲート長やチャネル長、絶縁膜、ゲート、基板の種類等によって製造段階で予め設定することができる。
【０２５４】
図７９に、０／１の２値を取る場合について示す。本例では、ゲートとチャネルの重なりあっている部分の長さ（Ｌ１、Ｌ２）を２種類設定することにより、閾振動数を２種類にして用いている。
【０２５５】
実際の動作は、ワードライン制御装置８１で選んだワードラインＷＬのみに振動電圧を与えると、導通したセルに接続しているデータラインＤＬにのみ電流が流れる。これをデータライン制御装置８２内のセンスアンプで読み取る。
【０２５６】
なお、ＢＬトンネル電流量は、閾振動数を変化させると指数関数的に変化するので、多値化に対しても有利である。
【０２５７】
［発明部分Ｉの実施形態］
まず、発明部分Ｉの基本的な構成について説明する。
【０２５８】
ビッタカーランダウアトンネリング（ＢＬトンネリング）を利用したＭＯＳ型ＢＬトンネル素子を用いた新しいタイプのダイナミカル・ランダム・アクセス・メモリ装置である。素子材料等については、発明部分ＡやＢで述べたものと同様であり、またスウィッチングを直接操作する為、入力信号を発生させる発振回路と共に用いられる。望ましい実施態様としては、以下のものがあげられる。
【０２５９】
各セル毎に３端子のＭＯＳ型ＢＬトンネル素子を一つずつ用い、ワードラインに接続したゲート電極に高周波の交流電圧を印加する。セル基板中に２つのｎ+ 拡散層を形成し、一方はキャパシタを挟んでグラウンド線に接続し、他方はデータラインに接続する。ワードラインはワードライン制御装置により制御し、データラインはデータライン制御装置によって制御する。
【０２６０】
上記構成の一部となるＭＯＳ型ＢＬトンネル素子は、絶縁膜、基板、ゲート構造、ゲート長、チャネル長を調節することによって操作できる閾振動数ωT を持ち、ゲートに印加する交流電圧（ＶG ＝Ｖ1cosωt ）によりチャネル領域のポテンシャルを周期的に振動させることができる。入力の交流の振動数ωが前記閾振動数ωT より大きくなると（ω＞ωT ）、トンネル確率が指数関数的に大きくなり、チャネル領域をＢＬトンネル電流が流れ、逆に小さくなるとＢＬトンネル電流は流れない。この性質を用いて、データラインとキャパシタの接続及び電荷量の調節を行う。チャネル領域に反転層を作らなくて良いので、ゲートに印加する交流電圧の大きさ｜Ｖ1 ｜は小さくてすむ。従って、絶縁膜の信頼性に余裕が生まれる。
【０２６１】
以下、発明部分Ｈの具体的実施形態を説明する。
【０２６２】
図８０に、ＭＯＳ型ＢＬトンネル素子を用いたダイナミカル・ランダム・アクセス・メモリ装置の断面図を示す。本実施形態においては、ワードラインＷＬからゲートＧに印加した交流電圧によって、ｎ+ 拡散層間のチャネル領域のポテンシャルを周期的に振動させてＢＬトンネリングを起こし、反転層を使わずに、データラインＤＬとグラウンドラインＧＬに接続されたキャパシタとの間を導通させる。図８１に、本例に対応する回路図を示す。データラインＤＬはデータライン制御装置９２によって制御され、ワードラインＷＬはワードライン制御装置９１によって制御される。
【０２６３】
［発明部分Ｊの実施形態］
まず、発明部分Ｊの基本的な構成について説明する。
【０２６４】
ビッタカーランダウアトンネリング（ＢＬトンネリング）を利用したＭＯＳ型ＢＬトンネル素子を一語について複数個用いた新しいタイプのアナログ／デジタル変換装置である。素子材料等については、発明部分ＡやＢで述べたものと同様である。望ましい実施態様としては、以下のものがあげられる。
【０２６５】
図８２に、ＭＯＳ型ＢＬトンネル素子の動作原理を示す。ＢＬトンネル素子は、交流入力に対する閾値として閾振動数ωT を持つ。ゲート入力として振動数ωの交流電圧を印加すると、ω＞ωT のとき直流電流Ｉを流す（“１”とする）。逆にω＜ωT のときは、直流電流を流さない（“０”とする）。図８２に示すように、電圧Ｖ0 を印加することによって、上記閾振動数ωT が、
（φB −ｅＶ0 ）1/2
に比例するように制御することができる。ただし、φB はＭＯＳ型ＢＬトンネル素子内のチャネル領域の伝導帯の下限からｎ+ 拡散層の伝導電子のエネルギーを引いたものである。
【０２６６】
図８３に、図８２に示した回路の電気特性を示す。Ｖ0 を大きくすると閾振動数ωT が減少する様子が描かれている。図８４に、上記ＢＬトンネル素子を並列に接続して構成したアナログ／デジタル変換装置を示す。各ＢＬトンネル素子はそれぞれω1 ，ω2 ，ω3 ，ω4 ，…ωN の閾振動数を持ち、各閾振動数はデータライン制御装置１０２を用いて図８２のＶ0 を調節することによって独立に制御される。
【０２６７】
まず、Ｎ＝２の場合を考える。ω1 ＜ω2 のとき、入力信号ωは次の条件「ω＜ω1 ，ω1 ＜ω＜ω2 ，ω2 ＜ω」の何れかを必ず満たす。そして、ω＜ω1 のとき出力を（００）、ω1 ＜ω＜ω2 のとき出力を（１０）、ω2 ＜ωのとき出力を（１１）とする。一方、Ｖ0 を調節してω1 ＞ω2 にした場合、ω1 ＞ω＞ω2 のとき出力を（０１）とする。こうして、アナログ／デジタル変換装置を用いて（００），（０１），（１０），（１１）のデジタル情報に変換されるという訳である。一般には、Ｎ個のアナログ量の組み合わせ（ωとＮ−１個のＶ0 ）が、２N 個のデジタル情報（０／１シークエンス）に変換される。なお、Ｖ01〜Ｖ0Nのうち一つはグラウンドに落とすことができる。
【０２６８】
以下、発明部分Ｊの具体的実施形態を説明する。
【０２６９】
図８５及び図８６に本実施形態の素子構成を示す。図８６は図８５の点線部分に対応する断面図である。ワードラインＷＬをゲートＧに接続するとともに、各セルのｎ+ 拡散層の内、一方をグラウンドラインＧＬに、他方をデータラインＤＬに接続している。ワードラインＷＬには、ワードライン制御装置から入力の一部として交流電圧が印加される。データラインＤＬには、データライン制御装置から入力の一部として直流電圧が印加される。各セルがスウィッチＯＮのときチャネルに電流が流れ（“１”）、ＯＦＦのとき電流は流れない（“０”）。
【０２７０】
［発明部分Ｋの実施形態］
まず、発明部分Ｋの基本的な構成について説明する。
【０２７１】
ビッタカーランダウアトンネリング（ＢＬトンネリング）を利用したＭＯＳ型ＢＬトンネル素子を多数個用いた新しいタイプの周波数カウンタ装置である。素子材料等については、発明部分ＡやＢで述べたものと同様である。望ましい実施態様としては、以下のものがあげられる。
【０２７２】
ｎ+ 拡散層を有するＭＯＳ型ＢＬトンネル素子のゲートにワードラインを接続し、ワードライン制御装置から交流の入力電圧を印可する。ＭＯＳ型ＢＬトンネル素子のゲートはワードラインによって並列に接続されている。ｎ+ 拡散層の一方をグラウンドラインに接続し、他方のｎ+ 拡散層をデータラインに接続し、データライン制御装置内の検流計で各セルに流れる電流の大きさを測定する。
【０２７３】
上記構成は、内部変数に基づいて調節できる閾値ωT を持つ多数個のＭＯＳ型ＢＬトンネル素子をワードラインに並列に設けることによって実現できる。ワードラインに印加する入力の交流電圧（Ｖ1cosωt ）の振動数ωが閾振動数ωT より大きくなると（ω＞ωT ）、トンネル確率が指数関数的に大きくなり、チャネル領域にＢＬトンネル電流が流れる。逆に小さくなると、トンネル確率は小さいままなので電流は流れない。この性質を用いて、単体のＢＬトンネル素子だけでハイパスフィルタが実現できる。即ち、ω＞ωT のとき直流電流が流れ、ω＜ωT のとき直流電流が流れない。この直流電流をセンスアンプで検出し、直流電流が流れているときを“１”、流れていないとき“０”とする。
【０２７４】
次に、それぞれ異なる閾値（ω1 ＜ω2 ＜ω3 ＜... ＜ωN ）を持つＮ個のＢＬトンネル素子をワードラインに並列接続する。ここで、入力がωn ＜ω＜ωn+1 を満たすとき、出力は左からｎ個“１”が続き、ｎ＋１個目から最後まで“０”が続き、（１１１．．．１０００．．．０）となる。ＢＬトンネル素子の数を十分増やしてωn とωn+1 の間を挟めれば、精度良く周波数をカウントすることができる。
【０２７５】
以下、発明部分Ｋの具体的実施形態を説明する。
【０２７６】
図８７は、周波数カウンタ装置を上から見た図であり、図中の点線部分の断面図が図８８である。図８９に回路図を示す。ワードラインＷＬはワードライン制御装置１１２に接続され、データラインＤＬはデータライン制御装置１１１に接続されている。
【０２７７】
［発明部分Ｌの実施形態］
まず、発明部分Ｌの基本的な構成について説明する。
【０２７８】
光放出装置、光導波管及び複数個の光子型量子交換スウィッチング装置を組み合わせて構成することを特徴としている。複数個の光子型量子交換スウィッチング装置の入力は、光放出装置で発生し光導波管を透過してくる光であり、この光によって各セルに対応する光子型量子交換スウイッチング装置に流れる極微少の直接トンネル電流を指数関数的に増大させることを特徴とする。望ましい実施態様としては次のものがあげられる。
【０２７９】
（ａ）複数個の光子型量子交換スウィッチング装置はセンスアンプに並列に接続しており、各セルの出力はセンスアンプに流れる。光が各セルを透過する際に光子一個分のエネルギー量子をトンネル電子に渡し、その度にその瞬間だけ指数関数的にトンネル電流が増大する。この時、セル同士の間隔を調節することによって、出力電流のピーク同士の間隔を自由に操作することができる。このような特徴を利用して、超高周波発信装置が実現できる。
【０２８０】
（ｂ）光をある時間間隔で連続して２回入射すると、センスアンプへの出力電流の波形は、大小２種類のピークを含む。このうち大きい方のピークの数をｍ、小さい方のピークの数をｎとすると、セル数はｎ＋２ｍである。また、前記時間間隔を調節することによってｍを自由に調節することもできる。光の入射回数を３回以上にしたとき、光放出時間のシークエンスを光の信号として捉えることができ、上記２回の場合の単純な拡張から、前記シークエンスを電気信号（前記出力電流波形）に変換することができる。こうして、光信号／電気信号変換装置が実現する。
【０２８１】
図９０に装置の原理的構成を示す。光放出装置１２２に光導波管１２１が直結しており、この光導波管は複数個の電極対で挟んである。この電極対には低電圧Ｖm （ｍ＝１，２，．．．，Ｎ）が印可してあり、直接トンネリングにより一方の電極中の電子が光導波管を透過して他方の電極に流れ込み、極微少の電流が流れている。光放出装置１２２から光導波管１２１を通って電極対に光が入射すると、トンネル電子は光子一個分のエネルギー量子を吸収し、電極対間を透過するトンネル電流が指数関数的に増大する（２光子吸収の散乱過程は確率的に極希なので無視する。）。
【０２８２】
セルｍとｍ＋１の間の光の伝導距離をｌm,m+1 とする。ある時刻ｔ1 にΔｔ1 の時間をかけて光がセル１の占める光導波間の領域（Ｗ1 ）を透過すると、出力電流はセル１からの電流の指数関数的な増大を受けて、図９１の左端のようなピークを示す。次に、この光はセル２を透過する際、やはり一光子分のエネルギー量子をトンネル電子に渡して、図９１の左から２番目のピークを示す。同様にして、光が各セルを透過する度に出力電流のピークが生じる。ここで、Δｔm は光がセルｍの占める光導波間の領域Ｗm を透過するのに要する時間であり、ｔm は光がその領域の中心辺りを透過する際の時刻であり、図９１中のピークの位置で定義できるものである。光導波管を透過する光の速さをｃとすると、ｔm+1 −ｔm ＝ｌm,m+1 ／ｃとなる。従って、図９１に示した波形をなるべく綺麗にするために、
Figure 0003853905
という条件が必要である。ｌm,m+1 、Ｗm を調節することによって、上記条件を満たすよう装置をデザインすることが可能である。
【０２８３】
光が伝搬する速度は非常に速いため、各セルから流れてくる電流がセンスアンプに到達するまでの時間（遅延時間）に注意する必要がある。セルｍに対応する遅延時間をτm とするとき、
Figure 0003853905
という条件を満たすことが必要である。この条件を満たすため、ｌm,m+1 、寄生容量、センスアンプまでの配線の長さ等を調節する必要がある。更に、Ｖm の符号や大きさを変えることでも波形を調節することができる。
【０２８４】
以上により、光の放出を一回行った場合、出力電流の波形はＮ個のピークを持つことになる。一回目の放出の後、時間をΔだけずらしてもう一度光を放出すると、新たな出力波形は、前の光の放出により出力された波形との重ね合わせによって得られる。従って、Δを操作することによっても、出力波形を調節することができる。
【０２８５】
以下、発明部分Ｌの具体的実施形態を説明する。
【０２８６】
まず、第１の具体的実施形態について説明する。Ｖm ＝Ｖ、ｌm,m+1 ＝ｌとし、時間Δ＝Ｎｌ／ｃだけ隔てて光を放出し続ける場合を考える。この時、得られる出力波形を図９２に示すと、２つの波形が連続的に接続されていることがわかる。出力波形のピークとピークの間の時間はｌ／ｃなので、こうして周波数ｃ／ｌの超高周波発振装置が実現する。
【０２８７】
つぎに、第２の具体的実施形態について説明する。Ｖm ＝Ｖ、ｌm,m+1 ＝ｌとし、時間Δだけ隔てて光を２回だけ発振する場合を考える。図９３（ａ）にΔ＝（Ｎ−１）ｌ／ｃの場合の出力波形を示す。中央の大きなピークは、セルＮを透過する光の寄与とセル１を透過する光の寄与とが重なり合う為に生じる。図９３（ｂ）にΔ＝（Ｎ−２）ｌ／ｃの場合の波形を示す。中央の２つの大きなピークは、左側がセルＮ−１とセル１、右側がセルＮとセル２からの電流増大の重ね合わせによって生じる。図９３（ｃ）にΔ＝［Ｎ−（Ｎ−１）］ｌ／ｃ＝ｌ／ｃの場合の出力波形を示す。大きなピークは、それぞれ左から、セル２とセル１、セル３とセル２、セル４とセル３，…、セルＮ−１とセルＮ−２、セルＮとセルＮ−１の電流増大の重ね合わせから生じる。光を３回以上発振する場合は、以上の簡単な拡張であり、詳細な説明は省略するが、Ｑ回光を発振する場合、発振の時間間隔のシークエンス（Δ1,2 ，Δ2,3 ，... ，ΔQ-1,Q ）と出力波形を対応させることが可能となる。こうして、光の発振シークエンスを光信号としたとき、光信号を電気信号に変換する装置が実現する。
【０２８８】
［発明部分Ｍの実施形態］
まず、発明部分Ｍの基本的な構成について説明する。
【０２８９】
例えばシリコンとＧａＡｓの２種類の半導体を同一の基板として帯上に設けた半導体複合基板である。なお、シリコンとＧａＡｓ以外の半導体を含む複合基板でも良く、さらに、面方位や分子構造が異なる複数の半導体を同一の基板に帯状に設けたものでもよい。
【０２９０】
図９４に、２種類の半導体Ａ，Ｂよりなる半導体複合ウェハーを示す。図中、斜線部が半導体Ａ、白地部が半導体Ｂ、黒塗り部が基板分離領域である。図９５に、この複合ウェハーからのチップの取り出し方法を示す。図９５に示すとおり、切り出し方によって、複合基板から３種類のチップ、即ち、複合基板チップ、半導体Ａチップ、半導体Ｂチップが切り出される。３種類の半導体を用いた複合ウェハーからは、同様に３種の半導体Ａ，Ｂ，Ｃの内、任意の１つ、２つ若しくは３つを含む半導体チップ、又は半導体複合チップを切り出すことができる。４種類以上についても同様である。
【０２９１】
以下、発明部分Ｍの具体的実施形態を説明する。
【０２９２】
図１０７に示すように、酸化膜を用いて作製した基板分離領域を挟む単結晶半導体Ａ（ｃ−Ａ）と単結晶半導体Ｂ（ｃ−Ｂ）の上に、それぞれ独立に集積回路（Ａ−ＩＣとＢ−ＩＣ）を作製し、基板分離領域となる酸化膜を跨いでＡ−ＩＣとＢ−ＩＣを連関させる配線を形成している。また、前記配線は、光配線や電気配線など、Ａ−ＩＣとＢ−ＩＣの間の信号の交換を行うことが可能であるすべての手法を含む物とする。
【０２９３】
以下、製造工程を順を追って説明する。まず、図９６に示すように、適当な方向にほぼ平面的に切り出した単結晶半導体Ａと単結晶半導体Ｂの間に接着剤を挟み、加圧加熱することによって単結晶半導体Ａと単結晶半導体Ｂを接着し、図９７に示すように接着層Ａ／Ｂを形成する。この工程は、接着剤なしで行うことも可能である。
【０２９４】
つぎに、図９７に示す点線の部分で切断し、図９８に示すように、表面に酸化膜を形成する。続いて、図９９に示すように、前記酸化膜上にマスクを形成した後エッチングをして基板Ａを露出させる。続いて、図１００及び図１０１に示すように、基板Ａの露出表面に半導体Ａをエピタキシャル成長させる。続いて、再度酸化を行った後、図１０２に示すように、マスクを形成した後エッチングを行い、基板Ｂを露出させる。続いて、図１０３び図１０４に示すように、基板Ｂの露出表面に半導体Ｂをエピタキシャル成長させる。つぎに、図１０５に示すように、全体を酸化した後、マスクを形成し、エッチングを行い、図１０６のように酸化膜による基板分離領域を作製する。
【０２９５】
最後に、両基板ＡとＢにそれぞれ独立に集積回路を作製し、基板分離領域となる酸化膜を跨ぐように配線を形成する。こうして複合基板上に、図１０７に示すような集積回路を作製することができる。
【０２９６】
【発明の効果】
本発明によれば、トンネル電子のエネルギー量子吸収を動作原理としたことにより、絶縁膜の信頼性に余裕がある等の特徴を有する新規なデバイスを得ることができる。
【図面の簡単な説明】
【図１】本願の発明部分Ａに係る図であり、光照射型量子スウィッチング装置の構成を示した図。
【図２】本願の発明部分Ａに係り、光照射型量子スウィッチング装置の電気特性を示した図。
【図３】本願の発明部分Ａに係り、光ファイバーを１本だけ用いた量子スウィッチング装置の説明図。
【図４】本願の発明部分Ａに係り、光ファイバーを複数本用いた量子スウィッチング装置の説明図。
【図５】本願の発明部分Ｂに係り、ＭＯＳ型ＢＬトンネル素子の断面構成を示した図。
【図６】本願の発明部分Ｂに係り、ＭＯＳ型ＢＬトンネル素子の断面構成を示した図。
【図７】本願の発明部分Ｂに係り、トンネルバリアのポテンシャルを示す図。
【図８】本願の発明部分Ｂに係り、トンネルバリアの振動する機構を説明する図。
【図９】本願の発明部分Ｂに係り、ＢＬトンネリングの原理を示した図。
【図１０】本願の発明部分Ｂに係り、ＢＬトンネリングの電流−ω特性を示した図。
【図１１】本願の発明部分Ｂに係り、ＢＬトンネリングの電流−電圧特性を示した図。
【図１２】本願の発明部分Ｂに係り、３端子ＢＬトンネル素子の構成を示した等価回路図。
【図１３】本願の発明部分Ｂに係り、２端子ＢＬトンネル素子の構成を示した等価回路図。
【図１４】本願の発明部分Ｂに係り、３端子ＢＬトンネル素子のバンド図。
【図１５】本願の発明部分Ｂに係り、３端子ＢＬトンネル素子のセル断面図。
【図１６】本願の発明部分Ｂに係り、３端子ＢＬトンネル素子のセル断面図。
【図１７】本願の発明部分Ｂに係り、図１６の構成に対応するセルを平面的に表した図。
【図１８】本願の発明部分Ｂに係り、２端子ＢＬトンネル素子のバンド図。
【図１９】本願の発明部分Ｂに係り、２端子ＢＬトンネル素子のセル断面図。
【図２０】本願の発明部分Ｂに係り、図１９の構成に対応するセルを平面的に表した図。
【図２１】本願の発明部分Ｃに係り、ＢＬトンネル素子のバンド図。
【図２２】本願の発明部分Ｃに係り、読み出し専用メモリの第１の具体的実施形態について、セルの断面構成を示した図。
【図２３】本願の発明部分Ｃに係り、図２２の構成に対応するセルを平面的に表した図。
【図２４】本願の発明部分Ｃに係り、読み出し専用メモリの回路構成を示した図。
【図２５】本願の発明部分Ｃに係り、読み出し専用メモリの第２の具体的実施形態について、セルの断面構成を示した図。
【図２６】本願の発明部分Ｃに係り、図２５の構成に対応するセルを平面的に表した図。
【図２７】本願の発明部分Ｃに係り、読み出し専用メモリの第３の具体的実施形態について、セルの断面構成を示した図。
【図２８】本願の発明部分Ｃに係り、読み出し専用メモリの第４の具体的実施形態について、セルの断面構成を示した図。
【図２９】本願の発明部分Ｄに係り、２端子ＢＬトンネル素子のバンド図。
【図３０】本願の発明部分Ｄに係り、２端子ＢＬトンネル素子を回路的に示した図。
【図３１】本願の発明部分Ｄに係り、３端子−ＮＡＮＤ型ＢＬトンネル素子のバンド図。
【図３２】本願の発明部分Ｄに係り、３端子ＢＬトンネル素子を回路的に示した図。
【図３３】本願の発明部分Ｄに係り、ダイナミカル・ランダム・アクセス・メモリ装置の回路構成を示した図。
【図３４】本願の発明部分Ｄに係り、ダイナミカル・ランダム・アクセス・メモリ装置の断面構成を示した図。
【図３５】本願の発明部分Ｄに係り、ダイナミカル・ランダム・アクセス・メモリ装置の断面構成を示した図。
【図３６】本願の発明部分Ｄに係り、ダイナミカル・ランダム・アクセス・メモリ装置の断面構成を示した図。
【図３７】本願の発明部分Ｄに係り、ダイナミカル・ランダム・アクセス・メモリ装置の断面構成を示した図。
【図３８】本願の発明部分Ｄに係り、３端子ＢＬトンネル素子のみによるダイナミカル・ランダム・アクセス・メモリ装置の回路構成を示した図。
【図３９】本願の発明部分Ｄに係り、３端子−ＮＡＮＤ型ＢＬトンネル素子のみによるダイナミカル・ランダム・アクセス・メモリ装置の断面構成を示した図。
【図４０】本願の発明部分Ｅに係り、ＢＬトンネリングによる不揮発性メモリ装置の原理を説明する図。
【図４１】本願の発明部分Ｅに係り、第１の具体的実施形態におけるセルの断面構成を示した図。
【図４２】本願の発明部分Ｅに係り、第２の具体的実施形態におけるセルの断面構成を示した図。
【図４３】本願の発明部分Ｅに係り、第１及び第２の具体的実施形態における回路構成を示した図。
【図４４】本願の発明部分Ｅに係り、第３の具体的実施形態におけるセルの断面構成を示した図。
【図４５】本願の発明部分Ｅに係り、第３〜第６の具体的実施形態における回路構成を示した図。
【図４６】本願の発明部分Ｅに係り、第３及び第４の具体的実施形態における構成を平面的に表した図。
【図４７】本願の発明部分Ｅに係り、第４の具体的実施形態におけるセルの断面構成を示した図。
【図４８】本願の発明部分Ｅに係り、第５の具体的実施形態におけるセルの断面構成を示した図。
【図４９】本願の発明部分Ｅに係り、第５及び第６の具体的実施形態における構成を平面的に表した図。
【図５０】本願の発明部分Ｅに係り、第６の具体的実施形態におけるセルの断面構成を示した図。
【図５１】本願の発明部分Ｆに係り、アナログ／デジタル変換装置に用いるＢＬトンネル素子の原理を示した図。
【図５２】本願の発明部分Ｆに係り、ＢＬトンネル素子を用いたアナログ／デジタル変換装置の原理を示した図。
【図５３】本願の発明部分Ｆに係り、第１の具体的実施形態における素子の断面構成を示した図。
【図５４】本願の発明部分Ｆに係り、第２の具体的実施形態における素子の断面構成を示した図。
【図５５】本願の発明部分Ｆに係り、第３の具体的実施形態における素子の断面構成を示した図。
【図５６】本願の発明部分Ｆに係り、第４の具体的実施形態における素子の断面構成を示した図。
【図５７】本願の発明部分Ｇに係り、周波数カウンタ装置に用いる２端子ＢＬトンネル素子のバンド図。
【図５８】本願の発明部分Ｇに係り、周波数カウンタ装置に用いる２端子ＢＬトンネル素子の等価回路を示した図。
【図５９】本願の発明部分Ｇに係り、２端子ＢＬトンネル素子を用いた周波数カウンタ装置の構成を示した図。
【図６０】本願の発明部分Ｇに係り、周波数カウンタ装置に用いる３端子ＢＬトンネル素子のバンド図。
【図６１】本願の発明部分Ｇに係り、周波数カウンタ装置に用いる３端子ＢＬトンネル素子の等価回路を示した図。
【図６２】本願の発明部分Ｇに係り、３端子ＢＬトンネル素子を用いた周波数カウンタ装置の構成を示した図。
【図６３】本願の発明部分Ｇに係り、第１の具体的実施形態における素子の平面構成を示した図。
【図６４】本願の発明部分Ｇに係り、第１の具体的実施形態における素子の断面構成を示した図。
【図６５】本願の発明部分Ｇに係り、第２の具体的実施形態における素子の平面構成を示した図。
【図６６】本願の発明部分Ｇに係り、第２の具体的実施形態における素子の断面構成を示した図。
【図６７】本願の発明部分Ｇに係り、第２の具体的実施形態における素子の断面構成を示した図。
【図６８】本願の発明部分Ｇに係り、第３の具体的実施形態における素子の平面構成を示した図。
【図６９】本願の発明部分Ｇに係り、第３の具体的実施形態における素子の断面構成を示した図。
【図７０】本願の発明部分Ｇに係り、第４の具体的実施形態における素子の平面構成を示した図。
【図７１】本願の発明部分Ｇに係り、第４の具体的実施形態における素子の断面構成を示した図。
【図７２】本願の発明部分Ｇに係り、第４の具体的実施形態における素子の断面構成を示した図。
【図７３】本願の発明部分Ｇに係り、第５の具体的実施形態における素子の断面構成を示した図。
【図７４】本願の発明部分Ｇに係り、第６の具体的実施形態における素子の断面構成を示した図。
【図７５】本願の発明部分Ｇに係り、第７の具体的実施形態における素子の断面構成を示した図。
【図７６】本願の発明部分Ｇに係り、第８の具体的実施形態における素子の断面構成を示した図。
【図７７】本願の発明部分Ｈに係り、読み出し専用メモリ装置に用いるＭＯＳ型ＢＬトンネル素子のセルの断面構成を示した図。
【図７８】本願の発明部分Ｈに係り、ＭＯＳ型ＢＬトンネル素子を用いた読み出し専用メモリ装置の回路構成図。
【図７９】本願の発明部分Ｈに係り、ＭＯＳ型ＢＬトンネル素子を用いた読み出し専用メモリ装置の２値の場合の構成例を示した図。
【図８０】本願の発明部分Ｉに係り、ＭＯＳ型ＢＬトンネル素子を用いたダイナミカル・ランダム・アクセス・メモリ装置の断面構成を示した図。
【図８１】本願の発明部分Ｉに係り、ＭＯＳ型ＢＬトンネル素子を用いたダイナミカル・ランダム・アクセス・メモリ装置の回路構成図。
【図８２】本願の発明部分Ｊに係り、アナログ／デジタル変換装置に用いるＭＯＳ型ＢＬトンネル素子の回路構成を示した図。
【図８３】本願の発明部分Ｊに係り、ＭＯＳ型ＢＬトンネル素子の電気的特性について示した図。
【図８４】本願の発明部分Ｊに係り、ＭＯＳ型ＢＬトンネル素子を用いたアナログ／デジタル変換装置の回路構成を示した図。
【図８５】本願の発明部分Ｊに係り、ＭＯＳ型ＢＬトンネル素子を用いたアナログ／デジタル変換装置の平面構成を示した図。
【図８６】本願の発明部分Ｊに係り、ＭＯＳ型ＢＬトンネル素子を用いたアナログ／デジタル変換装置の断面構成を示した図。
【図８７】本願の発明部分Ｋに係り、ＭＯＳ型ＢＬトンネル素子を用いた周波数カウンタ装置の平面構成を示した図。
【図８８】本願の発明部分Ｋに係り、ＭＯＳ型ＢＬトンネル素子を用いた周波数カウンタ装置の断面構成を示した図。
【図８９】本願の発明部分Ｋに係り、ＭＯＳ型ＢＬトンネル素子を用いた周波数カウンタ装置の回路構成を示した図。
【図９０】本願の発明部分Ｌに係り、光信号／電気信号変換装置及び超高周波発振装置の構成を示した図。
【図９１】本願の発明部分Ｌに係り、出力電流の波形を示した図。
【図９２】本願の発明部分Ｌに係り、大きなピークがない場合の出力波形を示した図。
【図９３】本願の発明部分Ｌに係り、重ね合わせにより大きなピークを生じる場合の出力波形を示した図。
【図９４】本願の発明部分Ｍに係り、２種類の半導体からなる半導体複合ウエハの構成を示した図。
【図９５】本願の発明部分Ｍに係り、半導体複合ウエハからチップを切り出す方法を示した図。
【図９６】本願の発明部分Ｍに係り、半導体複合基板の製造工程の一部を示した図。
【図９７】本願の発明部分Ｍに係り、半導体複合基板の製造工程の一部を示した図。
【図９８】本願の発明部分Ｍに係り、半導体複合基板の製造工程の一部を示した図。
【図９９】本願の発明部分Ｍに係り、半導体複合基板の製造工程の一部を示した図。
【図１００】本願の発明部分Ｍに係り、半導体複合基板の製造工程の一部を示した図。
【図１０１】本願の発明部分Ｍに係り、半導体複合基板の製造工程の一部を示した図。
【図１０２】本願の発明部分Ｍに係り、半導体複合基板の製造工程の一部を示した図。
【図１０３】本願の発明部分Ｍに係り、半導体複合基板の製造工程の一部を示した図。
【図１０４】本願の発明部分Ｍに係り、半導体複合基板の製造工程の一部を示した図。
【図１０５】本願の発明部分Ｍに係り、半導体複合基板の製造工程の一部を示した図。
【図１０６】本願の発明部分Ｍに係り、半導体複合基板の製造工程の一部を示した図。
【図１０７】本願の発明部分Ｍに係り、半導体複合基板に高機能集積回路を作製した場合の構成を示した図。
【符号の説明】
Ｓ…ソース
Ｄ…ドレイン
Ｇ…ゲート
ＢＰ…トンネル素子
ＷＬ…ワードライン
ＤＬ…データライン

Claims (12)

  1. トンネル電子が通り抜けるポテンシャルバリアと、
    トンネル電子が前記ポテンシャルバリアを通り抜ける際に前記ポテンシャルバリア中に存在しているトンネル電子にエネルギーを吸収させることによりトンネル電流を変化させる手段とを具備する量子効果装置。
  2. トンネル膜と、
    前記トンネル膜を挟んで設けられた一対の電極と、
    前記トンネル膜を透過する光と、前記一対の電極間を流れる前記トンネル膜中のトンネル電子との光量子変換により、前記一対の電極間を流れるトンネル電流を指数関数的に変化させる手段とを具備する量子効果装置。
  3. ポテンシャルバリアを有するトンネル膜と、
    前記トンネル膜にトンネル電流を流す第１及び第２の端子と、
    前記第１及び第２の端子の少なくとも一方に周波数ωの高周波電圧を印加して、前記トンネル膜のポテンシャルバリアに周波数ωの高周波振動を与え、前記トンネル膜に流れるトンネル電流を、前記高周波振動の周波数ωが所定のしきい振動数ω T であるときを境にして、ｅｘｐ（２ω／ω T ）にしたがって指数関数的に増大させる手段と、
    を具備し、
    前記所定のしきい振動数ω T は、ｍをトンネル電子の有効質量、Ｔ ox をトンネル膜の膜厚、Ｕ（ｘ）を位置ｘでのトンネル膜のポテンシャルエネルギー、Ｅをトンネル電子が持っているエネルギーとして、
    Figure 0003853905
     である量子効果装置。
  4. ポテンシャルバリアを有するトンネル膜と、
    前記トンネル膜にトンネル電流を流す第１及び第２の端子と、
    前記トンネル膜のポテンシャルバリアに周波数ωの高周波振動を与える第３の端子と、
    前記トンネル膜を流れるトンネル電流を、前記高周波振動の周波数ωが所定のしきい振動周波数ω T であるときを境にして、ｅｘｐ（２ω／ω T ）にしたがって指数関数的に増大させる手段と、
    を具備し、
    前記所定のしきい振動周波数ω T は、ｍをトンネル電子の有効質量、Ｔ ox をトンネル膜の膜厚、Ｕ（ｘ）を位置ｘでのトンネル膜のポテンシャルエネルギー、Ｅをトンネル電子が持っているエネルギーとして、
    Figure 0003853905
     である量子効果装置。
  5. 基板と、
    前記基板上に形成された第１のトンネル膜と、
    前記第１のトンネル膜上に形成された第１のゲートと、
    前記第１のゲート上に形成された第２のトンネル膜と、
    前記第２のトンネル膜上に形成された第２のゲートと、
    前記第１のゲートに周波数ωの高周波振動を与えて、前記第１のゲートと前記基板との間、または前記第１のゲートと前記第２のゲートとの間を流れるトンネル電流を、前記高周波振動の周波数ωが所定のしきい振動周波数ω T であるときを境にして、ｅｘｐ（２ω／ω T ）にしたがって指数関数的に増大させる手段と、
    を具備し、
    前記所定のしきい振動周波数ω T は、ｍをトンネル電子の有効質量、Ｔ ox を第１または第２のトンネル膜の膜厚、Ｕ（ｘ）を位置ｘでの第１または第２のトンネル膜のポテンシャルエネルギー、Ｅをトンネル電子が持っているエネルギーとして、
    Figure 0003853905
     である量子効果装置。
  6. 基板と、
    前記基板上に形成された第１のトンネル膜と、
    前記第１のトンネル膜上に形成された第１のゲートと、
    前記第１のゲート上に形成された第２のトンネル膜と、
    前記第２のトンネル膜上に形成された第２のゲートと、
    前記第２のゲートに周波数ωの高周波振動を与えて、前記第１のゲートと前記第２のゲートとの間を流れるトンネル電流を、前記高周波振動の周波数ωが所定のしきい振動周波数ω T であるときを境にして、ｅｘｐ（２ω／ω T ）にしたがって指数関数的に増大させる手段と、
    を具備し、
    前記所定のしきい振動周波数ω T は、ｍをトンネル電子の有効質量、Ｔ ox を第２のトンネル膜の膜厚、Ｕ（ｘ）を位置ｘでの第２のトンネル膜のポテンシャルエネルギー、Ｅをトンネル電子が持っているエネルギーとして、
    Figure 0003853905
     である量子効果装置。
  7. 半導体層と、
    前記半導体層上に形成された絶縁膜と、
    前記半導体層に形成され、ポテンシャルバリアを有するチャネル領域と、
    前記チャネル領域の両端部に対応して設けられ、前記チャネル領域内にトンネル電流を流す第１及び第２の端子と、
    前記絶縁膜上に形成され、前記絶縁膜を介して前記チャネル領域のポテンシャルバリアに周波数ωの高周波振動を与える第３の端子と、
    前記チャネル領域に流れるトンネル電流を、前記高周波振動の周波数ωが所定のしきい振動周波数ω T であるときを境にして、ｅｘｐ（２ω／ω T ）にしたがって指数関数的に増大させる手段と、
    を具備し、
    前記所定のしきい振動周波数ω T は、ｍをトンネル電子の有効質量、Ｔ ox を前記ポテンシャルバリアのバリア厚、Ｕ（ｘ）を位置ｘでの前記ポテンシャルバリアのポテンシャルエネルギー、Ｅをトンネル電子が持っているエネルギーとして、
    Figure 0003853905
     である量子効果装置。
  8. 半導体層と、
    前記半導体層上に形成された絶縁膜と、
    前記半導体層に設けられ、ポテンシャルバリアを有するチャネル領域と、
    前記チャネル領域の両端部に対応して設けられ、前記チャネル領域内にトンネル電流を流す第１及び第２の端子と、
    前記絶縁膜上に形成され、前記絶縁膜を介して前記チャネル領域のポテンシャルバリアに周波数ωの高周波振動を与えるように構成された第３の端子と、
    前記チャネル領域内に流れるトンネル電流を、前記高周波振動の周波数ωが所定のしきい振動周波数ω T であるときを境にして、ｅｘｐ（２ω／ω T ）にしたがって指数関数的に増大させる手段と、を備えるＢＬトンネル素子を複数備え、さらに
    前記複数のＢＬトンネル素子の前記第３の端子の各々に連結されたワードライン制御装置と、
    前記複数のＢＬトンネル素子の前記第１の端子の各々に連結されたデータライン制御装置と、
    前記複数のＢＬトンネル素子の前記第２の端子の各々に連結されたレファレンスラインと、を含み、
    前記所定のしきい振動周波数ω T は、ｍをトンネル電子の有効質量、Ｔ ox を前記ポテンシャルバリアのバリア厚、Ｕ（ｘ）を位置ｘでの前記ポテンシャルバリアのポテンシャルエネルギー、Ｅをトンネル電子が持っているエネルギーとして、
    Figure 0003853905
     であるＢＬトンネル素子を用いた装置。
  9. ポテンシャルバリアを有するトンネル膜と、
    前記トンネル膜にトンネル電流を流す第１及び第２の端子と、
    前記第１及び第２の端子の少なくとも一方に周波数ωの高周波電圧を印加して、前記トンネル膜のポテンシャルバリアに周波数ωの高周波振動を与え、前記トンネル膜に流れるトンネル電流を、前記高周波振動の周波数ωが所定のしきい振動数ω T であるときを境にして、ｅｘｐ（２ω／ω T ）にしたがって指数関数的に増大させる手段と、を備えるＢＬトンネル素子を複数備え、さらに
    前記複数のＢＬトンネル素子の前記第１の端子の各々に連結されたワードライン制御装置と、
    前記複数のＢＬトンネル素子の前記第２の端子の各々に連結されたデータライン制御装置と、を含み、
    前記所定のしきい振動数ω T は、ｍをトンネル電子の有効質量、Ｔ ox をトンネル膜の膜厚、Ｕ（ｘ）を位置ｘでのトンネル膜のポテンシャルエネルギー、Ｅをトンネル電子が持っているエネルギーとして、
    Figure 0003853905
     であるＢＬトンネル素子を用いた装置。
  10. ポテンシャルバリアを有するトンネル膜と、
    前記トンネル膜にトンネル電流を流す第１及び第２の端子と、
    前記トンネル膜のポテンシャルバリアに周波数ωの高周波振動を与える第３の端子と、
    前記トンネル膜に流れるトンネル電流を、前記高周波振動の周波数ωが所定のしきい振動周波数ω T であるときを境にして、ｅｘｐ（２ω／ω T ）にしたがって指数関数的に増大させる手段と、を備えるＢＬトンネル素子を複数備え、さらに
    前記複数のＢＬトンネル素子の前記第３の端子の各々に連結されたワードライン制御装置と、
    前記複数のＢＬトンネル素子の前記第１の端子の各々に連結されたデータライン制御装置と、
    前記複数のＢＬトンネル素子の前記第２の端子の各々に連結されたレファレンスラインと、を含み、
    前記所定のしきい振動周波数ω T は、ｍをトンネル電子の有効質量、Ｔ ox をトンネル膜の膜厚、Ｕ（ｘ）を位置ｘでのトンネル膜のポテンシャルエネルギー、Ｅをトンネル電子が持っているエネルギーとして、
    Figure 0003853905
     であるＢＬトンネル素子を用いた装置。
  11. 基板と、
    前記基板上に形成された第１のトンネル膜と、
    前記第１のトンネル膜上に形成された第１のゲートと、
    前記第１のゲート上に形成された第２のトンネル膜と、
    前記第２のトンネル膜上に形成された第２のゲートと、
    前記第１のゲートに周波数ωの高周波振動を与えて、前記第１のゲートと前記基板との間、または前記第１のゲートと前記第２のゲートとの間を流れるトンネル電流を、前記高周波振動の周波数ωが所定のしきい振動周波数ω T であるときを境にして、ｅｘｐ（２ω／ω T ）にしたがって指数関数的に増大させる手段と、を備えるＢＬトンネル素子を複数備え、さらに
    前記複数のＢＬトンネル素子の前記第１のゲートの各々に連結されたワードライン制御装置と、
    前記複数のＢＬトンネル素子の第２のゲートの各々に連結されたデータライン制御装置と、
    前記複数のＢＬトンネル素子の基板の各々に連結されたレファレンスラインと、を含み 、
    前記所定のしきい振動周波数ω T は、ｍをトンネル電子の有効質量、Ｔ ox を第１または第２のトンネル膜の膜厚、Ｕ（ｘ）を位置ｘでの第１または第２のトンネル膜のポテンシャルエネルギー、Ｅをトンネル電子が持っているエネルギーとして、
    Figure 0003853905
     であるＢＬトンネル素子を用いた装置。
  12. 基板と、
    前記基板上に形成された第１のトンネル膜と、
    前記第１のトンネル膜上に形成された第１のゲートと、
    前記第１のゲート上に形成された第２のトンネル膜と、
    前記第２のトンネル膜上に形成された第２のゲートと、
    前記第２のゲートに周波数ωの高周波振動を与えて、前記第１のゲートと前記第２のゲートとの間を流れるトンネル電流を、前記高周波振動の周波数ωが所定のしきい振動周波数ω T であるときを境にして、ｅｘｐ（２ω／ω T ）にしたがって指数関数的に増大させる手段と、を備えるＢＬトンネル素子を複数備え、さらに
    前記複数のＢＬトンネル素子の第２のゲートの各々に連結されたワードライン制御装置と、
    前記複数のＢＬトンネル素子の第１のゲートの各々に連結されたデータライン制御装置と、
    前記複数のＢＬトンネル素子の基板の各々に連結されたレファレンスラインと、を具備し、
    前記所定のしきい振動周波数ω T は、ｍをトンネル電子の有効質量、Ｔ ox を第２のトンネル膜の膜厚、Ｕ（ｘ）を位置ｘでの第２のトンネル膜のポテンシャルエネルギー、Ｅをトンネル電子が持っているエネルギーとして、
    Figure 0003853905
     であるＢＬトンネル素子を用いた装置。
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