JP3112208B2 - Matrix network circuit - Google Patents

Matrix network circuit

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JP3112208B2
JP3112208B2 JP26503292A JP26503292A JP3112208B2 JP 3112208 B2 JP3112208 B2 JP 3112208B2 JP 26503292 A JP26503292 A JP 26503292A JP 26503292 A JP26503292 A JP 26503292A JP 3112208 B2 JP3112208 B2 JP 3112208B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、情報処理装置、通信用
交換機、特にATM交換機、その他バスにより共通に接
続された複数のリソースを有するシステムに利用する。
ここでリソースとは、メモリ装置、出力装置、表示装
置、入力装置、印字装置、機能ユニット、その他システ
ムを運用するためのハードウエアを伴う設備を言う。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is applied to an information processing apparatus, a communication exchange, in particular, an ATM exchange, and other systems having a plurality of resources commonly connected by a bus.
Here, the resource refers to a memory device, an output device, a display device, an input device, a printing device, a functional unit, and other facilities including hardware for operating the system.

【0002】本発明は、一つのシステムに配置された複
数の共有リソースに対して、そのシステム内から発生す
る複数のアクセス要求の調停に関する。
[0002] The present invention relates to arbitration of a plurality of access requests generated within a system with respect to a plurality of shared resources arranged in one system.

【0003】[0003]

【従来の技術】第6図に示すモデルにより従来技術によ
るアクセス要求の調停を説明すると、これはリングアー
ビタの制御手法によるものである。このモデルには8個
のアクセス要求発生源R(1) 〜R(8) と、このアクセス
要求を受け付ける8個のリソースS(1) 〜S(8) があ
る。これらはそれぞれマトリクススイッチ手段の入力端
子群と出力端子群に接続されている。このマトリクスス
イッチ手段は図示するようなマトリクス構成のハードウ
エアを備えていてもよく、またアクセス要求を伝達でき
る図示するマトリクス機能を有する論理回路により構成
される仮想的なものでもよい。アクセス要求発生源の数
とリソースの数は必ずしも等しくなくともよい。
2. Description of the Related Art Arbitration of access requests according to the prior art will be described with reference to a model shown in FIG. 6. This is based on a control method of a ring arbiter. In this model, there are eight access request sources R (1) to R (8) and eight resources S (1) to S (8) for receiving the access requests. These are connected to the input terminal group and the output terminal group of the matrix switch means, respectively. The matrix switch means may be provided with hardware having a matrix configuration as shown in the figure, or may be a virtual one constituted by a logic circuit having a matrix function as shown and capable of transmitting an access request. The number of access request sources and the number of resources need not necessarily be equal.

【0004】アクセス要求発生源R(1) 〜R(8) は次々
にアクセス要求を発生する。アクセス要求は発生源側の
都合にしたがって発生するから、一つのリソースに対し
て同時に複数のアクセス要求が競合することがある。マ
トリクススイッチ手段によりその競合を調停して、一つ
のアクセス要求発生源を要求先の一つのリソースにその
アクセス要求を伝達する。このときリングアービタRA
(1) 〜RA(8) が、それぞれ図6に矢印で示すようにア
クセス要求を掃引して、該当するアクセス要求に行き当
たるとその交点C(n,m) を介してそのアクセス要求を一
つだけリソース側に伝達しリソースはそのアクセス要求
を受け付ける。
The access request sources R (1) to R (8) generate access requests one after another. Since an access request is generated according to the circumstances of the source, a plurality of access requests may simultaneously compete for one resource. The contention is arbitrated by the matrix switch means, and one access request source is transmitted to one request destination resource. At this time, ring arbiter RA
(1) to RA (8) sweep the access requests as indicated by arrows in FIG. 6, and when they hit the corresponding access request, the access request is unified via the intersection C (n, m). Only one is transmitted to the resource side, and the resource accepts the access request.

【0005】一つのアクセス要求が受け付けられると、
当該アクセス要求を送出していた要求源に対して要求が
受け付けられた旨の情報が送出される。また一つのアク
セス要求を受け付けることにより、そのリングアービタ
に送出されていた別のアクセス要求は待たされ、その別
のアクセス要求は次のタイミングで、あるいはその次の
タイミングで検出されることになる。アクセス要求が受
け付けられてからは、このマトリクススイッチ手段を介
して、あるいは別のバス信号線を介して必要なデータが
転送されるなど処理が実行される。
When one access request is accepted,
Information indicating that the request has been accepted is sent to the request source that sent the access request. By receiving one access request, another access request sent to the ring arbiter is waited, and the other access request is detected at the next timing or at the next timing. After the access request is accepted, processing such as transfer of necessary data via the matrix switch means or another bus signal line is executed.

【0006】このようなアクセス要求の調停制御では、
競合する場合の調停を行うためのリングアービタRA
(1) 〜RA(8) はそれぞれ、1回のタイムスロットで各
要求発生源から出されているアクセス要求を一つだけ受
け付けることができる。
In such arbitration control of access requests,
Ring arbiter RA for arbitration in case of conflict
Each of (1) to RA (8) can accept only one access request issued from each request source in one time slot.

【0007】[0007]

【発明が解決しようとする課題】図6に示した従来例装
置で説明したものは要求発生源R(1) 〜R(8) が8個で
あるが、この個数は現実には数十個または数百個であ
り、このときリングアービタが一巡するに要する時間は
無視できない時間になる。
The device described in the prior art apparatus shown in FIG. 6 has eight request sources R (1) to R (8), but this number is actually several tens. Alternatively, the number is several hundred, and the time required for the ring arbiter to make a circuit at this time is not negligible.

【0008】本発明はこれを改良するもので、大規模な
マトリクススイッチを多数の小規模マトリクススイッチ
に分割し、競合調停を並行的に処理させることにより、
全体の競合調停時間および各種データの転送経路を短縮
できるマトリクス網回路を提供することを目的とする。
The present invention improves on this by dividing a large-scale matrix switch into a number of small-scale matrix switches and processing contention arbitration in parallel.
It is an object of the present invention to provide a matrix network circuit capable of shortening the overall contention arbitration time and various data transfer paths.

【0009】[0009]

【課題を解決するための手段】本発明は、アクセス要求
を発生するN個(Nは3以上の整数)の要求発生源(R
(n) 、nは1からNまでの整数)と、このN個のアクセ
ス要求源に共有されるM個(Mは3以上の整数)のリソ
ース(S(m) 、mは1からMまでの整数)との間に設け
られ、前記要求発生源から発生するアクセス要求の調停
接続およびその調停接続にしたがって前記要求発生源か
ら前記リソースへのデータ転送接続を行うマトリクス網
回路である。
According to the present invention, there are provided N (N is an integer of 3 or more) request sources (R
(n), n is an integer from 1 to N) and M (M is an integer of 3 or more) resources (S (m), m is 1 to M) shared by the N access request sources And an arbitration connection for an access request generated from the request generation source, and a data transfer connection from the request generation source to the resource in accordance with the arbitration connection.

【0010】ここで、本発明の特徴とするところは、前
記N個の要求発生源はI個(Iは2以上の整数)のグル
ープに分割され、かつ前記M個のリソースはJ個(Jは
2以上の整数)のグループに分割され、分割された前記
要求発生源のグループおよび前記リソースのグループが
相互にそれぞれ一つの小規模のマトリクススイッチ(G
(i,j)、iは1からIまでの整数、jは1からJま
での整数、全部でI×J個)により接続され、前記要求
発生源からのアクセス要求およびまたはデータをその要
求発生源が接続された小規模マトリクススイッチに直接
転送する入力側接続線(LI(i) 、iは1からIまでの
整数)と、前記小規模マトリクススイッチから前記リソ
ースへのアクセス要求およびまたはデータをその小規模
マトリクススイッチに接続されたリソースに直接転送す
る出力側接続線(LO(j) 、jは1からJまでの整数)
との少なくとも一方を備えたところにある。
Here, a feature of the present invention is that the N request sources are divided into I (I is an integer of 2 or more) groups, and the M resources are J (J Is an integer of 2 or more), and the divided groups of the request source and the groups of the resources are mutually one small matrix switch (G
(I, j), i is an integer from 1 to I, j is an integer from 1 to J, and a total of I × J), and generates an access request and / or data from the request source. An input connection line (LI (i), i is an integer from 1 to I) for directly transferring to a small matrix switch to which a source is connected, and an access request and / or data from the small matrix switch to the resource. An output connection line (LO (j), where j is an integer from 1 to J) that directly transfers to the resources connected to the small-scale matrix switch
And at least one of them.

【0011】前記小規模マトリクススイッチの出力側
で、一つの単位タイムスロット内では高々1回のアクセ
ス要求を許可する競合調停手段を備えることが望まし
い。
It is preferable that the output side of the small-scale matrix switch includes a contention arbitration means for permitting at most one access request within one unit time slot.

【0012】前記M個のリソースのそれぞれと前記小規
模マトリクススイッチの出力側との接続回路に論理和回
路を含むことが望ましい。
It is desirable that a connection circuit between each of the M resources and the output side of the small-scale matrix switch includes an OR circuit.

【0013】前記M個のリソースのそれぞれと前記小規
模マトリクススイッチの出力側との接続回路に速度変換
回路(M(j) )を備え、この速度変換回路は一つの単位
タイムスロット内に複数の小規模マトリクススイッチに
アクセス要求が発生しているときに、この複数のアクセ
ス要求およびデータをいったん蓄積する手段と、この蓄
積する手段に蓄積されたアクセス要求およびデータをそ
の次の単位タイムスロット内に当該リソースに全部転送
する手段とを含むことが望ましい。
A connection circuit between each of the M resources and the output side of the small-scale matrix switch includes a speed conversion circuit (M (j)), and this speed conversion circuit includes a plurality of speed conversion circuits in one unit time slot. When an access request is issued to the small-scale matrix switch, the means for temporarily storing the plurality of access requests and data, and the access requests and data stored in the means for storing are stored in the next unit time slot. It is desirable to include means for transferring all of the resources.

【0014】前記小規模マトリクススイッチ(全部でI
×J個)について、一つの単位タイムスロット毎に、そ
の出力側に接続されたリソース一つについて1個の小規
模マトリクススイッチを選択するように競合調停を実行
する手段を備えることが望ましい。
The small-scale matrix switch (total I
× J), it is desirable to have means for executing contention arbitration so as to select one small matrix switch for one resource connected to the output side for each unit time slot.

【0015】[0015]

【作用】大規模マトリクススイッチを分割して小規模マ
トリクススイッチの集合にする。この分割されたそれぞ
れの小規模マトリクススイッチが関与する要求発生源お
よびリソースはあらかじめ定まっているので、アクセス
に無関係な交点は飛び越え、競合調停に関与する小規模
マトリクススイッチにデータは直接入力される。
The large-scale matrix switch is divided into a set of small-scale matrix switches. Since the request sources and resources involved in each of the divided small matrix switches are predetermined, the intersection irrelevant to the access is skipped, and data is directly input to the small matrix switches involved in contention arbitration.

【0016】これにより、通過交点数が削減され、さら
にリングアービタによる競合調停が各小規模マトリクス
スイッチ単位で並行的に行われるので全体の動作時間が
高速化できる。
As a result, the number of passing intersections is reduced, and competition arbitration by the ring arbiter is performed in parallel for each small-scale matrix switch, so that the overall operation time can be shortened.

【0017】[0017]

【実施例】本発明第一実施例の構成を図1を参照して説
明する。図1は本発明第一実施例装置の構成図である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The configuration of a first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a configuration diagram of the first embodiment of the present invention.

【0018】本発明第一実施例は、アクセス要求を発生
する8個の要求発生源R(1) 〜R(8) と、この8個のア
クセスの要求発生源R(1) 〜R(8) に共有される8個の
リソースS(1) 〜S(8) との間に設けられ、要求発生源
R(1) 〜R(8) から発生するアクセス要求の調停接続お
よびその調停接続にしたがって要求発生源R(1) 〜R
(8) からリソースS(1) 〜S(8) へのデータ転送接続を
行うマトリクス網回路である。
In the first embodiment of the present invention, eight request sources R (1) to R (8) for generating access requests, and eight request source sources R (1) to R (8) for the eight accesses are provided. ) Are provided between the eight resources S (1) to S (8) shared by the request sources R (1) to R (8). Therefore, the request sources R (1) to R
This is a matrix network circuit for performing data transfer connection from (8) to resources S (1) to S (8).

【0019】ここで、本発明の特徴とするところは、8
個の要求発生源R(1) 〜R(8) は4個のグループに分割
され、かつ8個のリソースは4個のグループに分割さ
れ、分割された要求発生源R(1) 〜R(8) のグループお
よびリソースS(1) 〜S(8) のグループが相互にそれぞ
れ一つの小規模マトリクススイッチG(1,1) 〜G(4,4)
により接続され、要求発生源R(1) 〜R(8) からのアク
セス要求およびまたはデータをその要求発生源R(1) 〜
R(8) が接続された小規模マトリクススイッチG(1,1)
〜G(4,4) に直接転送する入力側接続線LI(1) 〜LI
(8) と、小規模マトリクススイッチG(1,1) 〜G(4,4)
からリソースS(1) 〜S(8) へのアクセス要求およびま
たはデータをその小規模マトリクススイッチG(1,1) 〜
G(4,4) に接続されたリソースS(1) 〜S(8) に直接転
送する出力側接続線LO(1) 〜LO(8) との少なくとも
一方を備えたところにある。
The feature of the present invention is as follows.
Request sources R (1) -R (8) are divided into four groups, and the eight resources are divided into four groups, and the divided request sources R (1) -R ( 8) and one group of resources S (1) to S (8) are mutually small one matrix switch G (1,1) to G (4,4).
And transmits access requests and / or data from the request sources R (1) to R (8) to the request sources R (1) to R (8).
R (8) connected small matrix switch G (1,1)
To the input-side connection lines LI (1) to LI for direct transfer to G (4,4).
(8) and small matrix switches G (1,1) to G (4,4)
To the resources S (1) to S (8) from the small matrix switch G (1,1) to
At least one of output side connection lines LO (1) to LO (8) for directly transferring the resources to the resources S (1) to S (8) connected to G (4,4).

【0020】次に、図1を参照して本発明第一実施例の
動作を説明する。要求発生源R(1)〜R(8) とリソース
S(1) 〜S(8) との間のアクセス権の有無を便宜上格子
状の横線と縦線の結線図で示し、その交点をC(1,1) 〜
C(8,8) とする。
Next, the operation of the first embodiment of the present invention will be described with reference to FIG. The presence or absence of an access right between the request sources R (1) to R (8) and the resources S (1) to S (8) is indicated by a grid-like horizontal line and a vertical line diagram for convenience. (1,1) 〜
Let C (8,8).

【0021】小規模マトリクススイッチG(1,1) 〜G
(4,4) を交点C(1,1) 〜C(8,8) の集合で表すと、 {C(1,1) 、C(1,2) 、C(2,1) 、C(2,2) }⊂G(1,
1) {C(1,3) 、C(1,4) 、C(2,3) 、C(2,4) }⊂G(1,
2) {C(1,5) 、C(1,6) 、C(2,5) 、C(2,6) }⊂G(1,
3) {C(1,7) 、C(1,8) 、C(2,7) 、C(2,8) }⊂G(1,
4) {C(3,1) 、C(3,2) 、C(4,1) 、C(4,2) }⊂G(2,
1) {C(3,3) 、C(3,4) 、C(4,3) 、C(4,4) }⊂G(2,
2) {C(3,5) 、C(3,6) 、C(4,5) 、C(4,6) }⊂G(2,
3) {C(3,7) 、C(3,8) 、C(4,7) 、C(4,8) }⊂G(2,
4) {C(5,1) 、C(5,2) 、C(6,1) 、C(6,2) }⊂G(3,
1) {C(5,3) 、C(5,4) 、C(6,3) 、C(6,4) }⊂G(3,
2) {C(5,5) 、C(5,6) 、C(6,5) 、C(6,6) }⊂G(3,
3) {C(5,7) 、C(5,8) 、C(6,7) 、C(6,8) }⊂G(3,
4) {C(7,1) 、C(7,2) 、C(8,1) 、C(8,2) }⊂G(4,
1) {C(7,3) 、C(7,4) 、C(8,3) 、C(8,4) }⊂G(4,
2) {C(7,5) 、C(7,6) 、C(8,5) 、C(8,6) }⊂G(4,
3) {C(7,7) 、C(7,8) 、C(8,7) 、C(8,8) }⊂G(4,
4) となる。各要求発生源R(1) 〜R(8) と小規模マトリク
ススイッチG(1,1) 〜G(4,4) とは入力側接続線LI
(1) 〜LI(8) によってそれぞれ独立に、 R(1) ⇔[LI(1) ]⇔G(1,1) 、G(1,2) 、G(1,3)
、G(1,4) R(2) ⇔[LI(2) ]⇔G(1,1) 、G(1,2) 、G(1,3)
、G(1,4) R(3) ⇔[LI(3) ]⇔G(2,1) 、G(2,2) 、G(2,3)
、G(2,4) R(4) ⇔[LI(4) ]⇔G(2,1) 、G(2,2) 、G(2,3)
、G(2,4) R(5) ⇔[LI(5) ]⇔G(3,1) 、G(3,2) 、G(3,3)
、G(3,4) R(6) ⇔[LI(6) ]⇔G(3,1) 、G(3,2) 、G(3,3)
、G(3,4) R(7) ⇔[LI(7) ]⇔G(4,1) 、G(4,2) 、G(4,3)
、G(4,4) R(8) ⇔[LI(8) ]⇔G(4,1) 、G(4,2) 、G(4,3)
、G(4,4) と接続される。また、小規模マトリクススイッチG(1,
1) 〜G(4,4) とリソースS(1) 〜S(8) とは出力側接
続線LO(1) 〜LO(8) によってそれぞれ独立に、 G(1,1) 、G(2,1) 、G(3,1) 、G(4,1) ⇔[LO(1)
]⇔S(1) G(1,1) 、G(2,1) 、G(3,1) 、G(4,1) ⇔[LO(2)
]⇔S(2) G(1,2) 、G(2,2) 、G(3,2) 、G(4,2) ⇔[LO(3)
]⇔S(3) G(1,2) 、G(2,2) 、G(3,2) 、G(4,2) ⇔[LO(4)
]⇔S(4) G(1,3) 、G(2,3) 、G(3,3) 、G(4,3) ⇔[LO(5)
]⇔S(5) G(1,3) 、G(2,3) 、G(3,3) 、G(4,3) ⇔[LO(6)
]⇔S(6) G(1,4) 、G(2,4) 、G(3,4) 、G(4,4) ⇔[LO(7)
]⇔S(7) G(1,4) 、G(2,4) 、G(3,4) 、G(4,4) ⇔[LO(8)
]⇔S(8) と接続される。要求発生源R(1) からリソースS(8) へ
とデータ転送する場合は、 R(1) ⇒[LI(1) ]⇒G(1,4) ⇒[LO(8) ]⇒S
(8) となる。小規模マトリクススイッチG(1,4) でのデータ
転送経路を交点で表すと、 C(1,7) ⇒C(1,8) ⇒C(2,8) となる。すなわち、3個の交点C(1,7) 、C(1,8) 、C
(2,8) により転送経路が構成されることを示す。これ
は、従来例装置における15個の交点C(1,1) 、C(1,
2) 、C(1,3) 、C(1,4) 、C(1,5) 、C(1,6) 、C(1,
7) 、C(1,8) 、C(2,8) 、C(3,8) 、C(4,8) 、C(5,
8) 、C(6,8) 、C(7,8) 、C(8,8) により構成される
転送経路に比較してはるかに小規模な転送経路が実現で
きる。
Small-scale matrix switches G (1,1) to G
When (4,4) is represented by a set of intersections C (1,1) to C (8,8), {C (1,1), C (1,2), C (2,1), C (2,1) 2,2)} ⊂G (1,
1) {C (1,3), C (1,4), C (2,3), C (2,4)} ⊂G (1,
2) {C (1,5), C (1,6), C (2,5), C (2,6)} ⊂G (1,
3) {C (1,7), C (1,8), C (2,7), C (2,8)} ⊂G (1,
4) {C (3,1), C (3,2), C (4,1), C (4,2)} ⊂G (2,
1) {C (3,3), C (3,4), C (4,3), C (4,4)} ⊂G (2,
2) {C (3,5), C (3,6), C (4,5), C (4,6)} ⊂G (2,
3) {C (3,7), C (3,8), C (4,7), C (4,8)} ⊂G (2,
4) {C (5,1), C (5,2), C (6,1), C (6,2)} ⊂G (3,
1) {C (5,3), C (5,4), C (6,3), C (6,4)} ⊂G (3,
2) {C (5,5), C (5,6), C (6,5), C (6,6)} ⊂G (3,
3) {C (5,7), C (5,8), C (6,7), C (6,8)} ⊂G (3,
4) {C (7,1), C (7,2), C (8,1), C (8,2)} ⊂G (4,
1) {C (7,3), C (7,4), C (8,3), C (8,4)} ⊂G (4,
2) {C (7,5), C (7,6), C (8,5), C (8,6)} ⊂G (4,
3) {C (7,7), C (7,8), C (8,7), C (8,8)} ⊂G (4,
4) Each of the request generation sources R (1) to R (8) and the small-scale matrix switches G (1,1) to G (4,4) are connected to the input side connection line LI.
R (1) ⇔ [LI (1)] ⇔G (1,1), G (1,2), G (1,3)
, G (1,4) R (2) ⇔ [LI (2)] G (1,1), G (1,2), G (1,3)
, G (1,4) R (3) ⇔ [LI (3)] ⇔G (2,1), G (2,2), G (2,3)
, G (2,4) R (4) ⇔ [LI (4)] ⇔G (2,1), G (2,2), G (2,3)
, G (2,4) R (5) ⇔ [LI (5)] ⇔G (3,1), G (3,2), G (3,3)
, G (3,4) R (6) {[LI (6)]} G (3,1), G (3,2), G (3,3)
, G (3,4) R (7) {[LI (7)]} G (4,1), G (4,2), G (4,3)
, G (4,4) R (8) {[LI (8)]} G (4,1), G (4,2), G (4,3)
, G (4,4). In addition, the small matrix switch G (1,
1) to G (4,4) and the resources S (1) to S (8) are independently G (1,1) and G (2) by output side connection lines LO (1) to LO (8), respectively. , 1), G (3,1), G (4,1) ⇔ [LO (1)
] ⇔S (1) G (1,1), G (2,1), G (3,1), G (4,1) ⇔ [LO (2)
] ⇔S (2) G (1,2), G (2,2), G (3,2), G (4,2) ⇔ [LO (3)
] ⇔S (3) G (1,2), G (2,2), G (3,2), G (4,2) ⇔ [LO (4)
] ⇔S (4) G (1,3), G (2,3), G (3,3), G (4,3) ⇔ [LO (5)
] ⇔S (5) G (1,3), G (2,3), G (3,3), G (4,3) ⇔ [LO (6)
] ⇔S (6) G (1,4), G (2,4), G (3,4), G (4,4) ⇔ [LO (7)
] {S (7) G (1,4), G (2,4), G (3,4), G (4,4)} [LO (8)
] ⇔ (8) is connected. To transfer data from the request source R (1) to the resource S (8), R (1) ⇒ [LI (1)] ⇒ G (1,4) ⇒ [LO (8)] ⇒ S
(8) If the data transfer path in the small-scale matrix switch G (1,4) is represented by an intersection, it is expressed as C (1,7) ⇒ C (1,8) ⇒ C (2,8). That is, three intersections C (1,7), C (1,8), C
(2,8) indicates that the transfer path is configured. This corresponds to the 15 intersections C (1,1) and C (1,1) in the conventional device.
2), C (1,3), C (1,4), C (1,5), C (1,6), C (1,
7), C (1,8), C (2,8), C (3,8), C (4,8), C (5,
8), a transfer path much smaller than the transfer path composed of C (6,8), C (7,8) and C (8,8) can be realized.

【0022】出線側の競合調停は本発明第一実施例では
特に説明しないが、これは本発明第二実施例以降で詳し
く説明する。
The contention arbitration on the outgoing side is not specifically described in the first embodiment of the present invention, but will be described in detail in the second and subsequent embodiments of the present invention.

【0023】次に、図2を参照して本発明第二実施例を
説明する。図2は本発明第二実施例装置の構成図であ
る。本発明第二実施例では出力側接続線L(1) 〜L(8)
の競合調停をリングアービタRA(1) 〜RA(8) を用い
て行う。それぞれのリングアービタRA(1) 〜RA(2)
は、 C(1,1) ⇔C(2,1) ⇔C(3,1) ⇔C(4,1) ⇔C(5,1) ⇔
C(6,1) ⇔C(7,1) ⇔C(8,1) …RA(1) C(1,2) ⇔C(2,2) ⇔C(3,2) ⇔C(4,2) ⇔C(5,2) ⇔
C(6,2) ⇔C(7,2) ⇔C(8,2) …RA(2) C(1,3) ⇔C(2,3) ⇔C(3,3) ⇔C(4,3) ⇔C(5,3) ⇔
C(6,3) ⇔C(7,3) ⇔C(8,3) …RA(3) C(1,4) ⇔C(2,4) ⇔C(3,4) ⇔C(4,4) ⇔C(5,4) ⇔
C(6,4) ⇔C(7,4) ⇔C(8,4) …RA(4) C(1,5) ⇔C(2,5) ⇔C(3,5) ⇔C(4,5) ⇔C(5,5) ⇔
C(6,5) ⇔C(7,5) ⇔C(8,5) …RA(5) C(1,6) ⇔C(2,6) ⇔C(3,6) ⇔C(4,6) ⇔C(5,6) ⇔
C(6,6) ⇔C(7,6) ⇔C(8,6) …RA(6) C(1,7) ⇔C(2,7) ⇔C(3,7) ⇔C(4,7) ⇔C(5,7) ⇔
C(6,7) ⇔C(7,7) ⇔C(8,7) …RA(7) C(1,8) ⇔C(2,8) ⇔C(3,8) ⇔C(4,8) ⇔C(5,8) ⇔
C(6,8) ⇔C(7,8) ⇔C(8,8) …RA(8) を巡回し、競合調停を行う。要求発生源R(1) からリソ
ースS(8) へのデータ転送を説明すると、(1)要求発
生源R(1) からのデータを入力側接続線LI(1) によっ
て小規模マトリクススイッチG(1,4) に転送する、
(2)交点C(1,7) を経由してデータを交点C(1,8) に
転送する、(3)リソースS(8) に対する他の要求発生
源R(2) 〜R(8) の競合調停をリングアービタRA(8)
で行い、一つの候補のみを選出する、(4)選ばれたの
がR(1) の候補だとすると、データは入力側接続線LI
(1) を用いて小規模マトリクススイッチG(1,4) に送ら
れ、出力側接続線L(8) を経由してリソースS(8) に転
送される。
Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 2 is a configuration diagram of the second embodiment of the present invention. In the second embodiment of the present invention, the output side connection lines L (1) to L (8)
Is performed using the ring arbiters RA (1) to RA (8). Each ring arbiter RA (1)-RA (2)
Is C (1,1) ⇔C (2,1) ⇔C (3,1) ⇔C (4,1) ⇔C (5,1) は
C (6,1) ⇔C (7,1) ⇔C (8,1) ... RA (1) C (1,2) ⇔C (2,2) ⇔C (3,2) ⇔C (4,1) 2) ⇔C (5,2) ⇔
C (6,2) ⇔C (7,2) ⇔C (8,2) ... RA (2) C (1,3) ⇔C (2,3) ⇔C (3,3) ⇔C (4,2) 3) ⇔C (5,3) ⇔
C (6,3) ⇔C (7,3) ⇔C (8,3) ... RA (3) C (1,4) ⇔C (2,4) ⇔C (3,4) ⇔C (4, 4) ⇔C (5,4) ⇔
C (6,4) ⇔C (7,4) ⇔C (8,4)… RA (4) C (1,5) ⇔C (2,5) ⇔C (3,5) ⇔C (4,4) 5) ⇔C (5,5) ⇔
C (6,5) ⇔C (7,5) ⇔C (8,5)… RA (5) C (1,6) ⇔C (2,6) ⇔C (3,6) ⇔C (4,5) 6) ⇔C (5,6) ⇔
C (6,6) ⇔C (7,6) ⇔C (8,6)… RA (6) C (1,7) ⇔C (2,7) ⇔C (3,7) ⇔C (4,6) 7) ⇔C (5,7) ⇔
C (6,7) ⇔C (7,7) ⇔C (8,7) ... RA (7) C (1,8) ⇔C (2,8) ⇔C (3,8) ⇔C (4,7) 8) ⇔C (5,8) ⇔
C (6,8) ⇔C (7,8) ⇔C (8,8)... RA (8) is circulated to perform contention arbitration. The data transfer from the request source R (1) to the resource S (8) will be described. (1) Data from the request source R (1) is transferred to the small-scale matrix switch G (1) by the input connection line LI (1). 1,4)
(2) Transfer data to the intersection C (1,8) via the intersection C (1,7). (3) Other request sources R (2) to R (8) for the resource S (8) Arbiter RA (8)
To select only one candidate. (4) Assuming that the selected candidate is R (1), the data is input line connection line LI
It is sent to the small-scale matrix switch G (1,4) using (1), and is transferred to the resource S (8) via the output side connection line L (8).

【0024】要求発生源R(1) からリソースS(8) への
アクセス要求に対する競合制御データを転送する場合の
経路は、 R(1) ⇒[LI(1) ]⇒G(1,4) ⇒[L(8) ] となる。これを交点C(1,1) 〜C(8,8) で表すと、 C(1,7) ⇒{C(1,8) ⇔C(2,8) ⇔C(3,8) ⇔C(4,8)
⇔C(5,8) ⇔C(6,8) ⇔C(7,8) ⇔C(8,8) }⇒C(1,
7) となり、リングアービタRA(8) が双方向に通過する交
点数を含めて最大で、 1+8+8+1=18個 の通過交点数となる。また要求発生源R(1) からリソー
スS(8) へデータを転送する場合の経路は最大で、 C(1,7) ⇒C(1,8) ⇒C(2,8) ⇒C(3,8) ⇒C(4,8) ⇒
C(5,8) ⇒C(6,8) ⇒C(7,8) ⇒C(8,8) となり、通過交点数は9個である。これは従来例装置に
おいて、競合制御データを転送する場合の通過交点数が
最大で、 7+8+8+7=32個 となり、データ転送に関与する通過交点数が最大で、 7+8=15個 であることと比較すると全体動作を高速化できることを
示している。
The route for transferring contention control data from the request source R (1) to the access request to the resource S (8) is as follows: R (1) → [LI (1)] ⇒G (1,4) ⇒ [L (8)]. If this is represented by intersections C (1,1) to C (8,8), C (1,7) ⇒ {C (1,8) ⇔C (2,8) ⇔C (3,8) ⇔C (4,8)
⇔C (5,8) ⇔C (6,8) ⇔C (7,8) ⇔C (8,8)} ⇒C (1,
7), and the maximum is 1 + 8 + 8 + 1 = 18 passing intersections including the number of intersections that the ring arbiter RA (8) passes in both directions. The maximum route for transferring data from the request source R (1) to the resource S (8) is C (1,7) ⇒ C (1,8) ⇒ C (2,8) ⇒ C (3 , 8) ⇒ C (4,8) ⇒
C (5,8) ⇒ C (6,8) ⇒ C (7,8) ⇒ C (8,8), and the number of passing intersections is nine. This is compared with the conventional example device in which the number of passing intersections when transferring conflict control data is maximum, 7 + 8 + 8 + 7 = 32, and the number of passing intersections involved in data transfer is maximum, 7 + 8 = 15. This shows that the overall operation can be speeded up.

【0025】次に、図3を参照して本発明第三実施例を
説明する。図3は本発明第三実施例装置の構成図であ
る。本発明第三実施例装置では、それぞれの小規模マト
リクススイッチG(1,1) 〜G(4,4) 毎に縦方向に並行に
巡回するリングアービタRA(1,1) 〜RA(4,8) を設
け、リングアービタRA(1,1) 〜RA(4,8) 毎に1つの
候補を選出する。出力側接続線D(1) 〜D(8) に4本の
平行バス線を用い、これを4入力1出力のFIFO(Fir
st-In-First-Out)により構成される速度変換回路M(1)
〜M(8) に接続する。小規模マトリクススイッチG(1,
1) 〜G(4,4) は4個づつ縦に並んでいるから、それぞ
れのリングアービタRA(1,1) 〜RA(4,8) 毎に1個づ
つ選出されたアクセス要求を出力側接続線D(1) 〜D
(8) を用いて並行的に4入力1出力の速度変換回路M
(1) 〜M(8) に接続し、データ到着順にリソースS(1)
〜S(8) で定められた速度でこのデータをリソースS
(1) 〜S(8) に順次出力する。
Next, a third embodiment of the present invention will be described with reference to FIG. FIG. 3 is a block diagram of the device according to the third embodiment of the present invention. In the device of the third embodiment of the present invention, the ring arbiters RA (1,1) to RA (4,4) circulate in the vertical direction in parallel for each of the small matrix switches G (1,1) to G (4,4). 8), and one candidate is selected for each of the ring arbiters RA (1,1) to RA (4,8). Four parallel bus lines are used for the output side connection lines D (1) to D (8), and these are connected to a four-input one-output FIFO (Fir
st-In-First-Out) speed conversion circuit M (1)
To M (8). Small-scale matrix switch G (1,
Since 1) to G (4,4) are vertically arranged four by one, an access request selected one by one for each of the ring arbiters RA (1,1) to RA (4,8) is output. Connection lines D (1) to D
Using (8), a four-input one-output speed conversion circuit M
(1) to M (8) and connect to resource S (1)
This data is transferred to the resource S at the speed determined by
(1) Output sequentially to S (8).

【0026】この動作をさらに詳しく説明すると、小規
模マトリクススイッチG(1,1) 〜G(4,4) 内での競合調
停はそれぞれのリングアービタRA(1,1) 〜RA(4,8)
毎に行われ、出力側接続線D(1) 〜D(8) によってそれ
ぞれ並行的に、 G(1,1) 、G(2,1) 、G(3,1) 、G(4,1) ⇒D(1) ⇒M
(1) ⇒S(1) G(1,1) 、G(2,1) 、G(3,1) 、G(4,1) ⇒D(2) ⇒M
(2) ⇒S(2) G(1,2) 、G(2,2) 、G(3,2) 、G(4,2) ⇒D(3) ⇒M
(3) ⇒S(3) G(1,2) 、G(2,2) 、G(3,2) 、G(4,2) ⇒D(4) ⇒M
(4) ⇒S(4) G(1,3) 、G(2,3) 、G(3,3) 、G(4,3) ⇒D(5) ⇒M
(5) ⇒S(5) G(1,3) 、G(2,3) 、G(3,3) 、G(4,3) ⇒D(6) ⇒M
(6) ⇒S(6) G(1,4) 、G(2,4) 、G(3,4) 、G(4,4) ⇒D(7) ⇒M
(7) ⇒S(7) G(1,4) 、G(2,4) 、G(3,4) 、G(4,4) ⇒D(8) ⇒M
(8) ⇒S(8) と転送される。要求発生源R(1) およびR(2) のリソー
スS(8) に対するアクセス要求発生時における競合制御
データおよびデータの転送の手順を説明すると、(1)
要求発生源R(1) およびR(2) からの競合制御データが
入力側接続線LI(1) およびLI(2) によって小規模マ
トリクススイッチG(1,4) に転送される、(2)この競
合制御データは、交点C(1,7) およびC(2,7) を経由し
て交点C(1,8) およびC(2,8) に転送される、(3)交
点C(1,8) およびC(2,8) を巡回するリングアービタR
A(1,8) により競合調停が行われ、要求発生源R(1) ま
たはR(2) の何れかのアクセス要求を一つ選出する、
(4)リングアービタRA(1,8) 、RA(2,8) 、RA
(3,8) 、RA(4,8) によるそれぞれ独立のアクセス許可
に対し、要求発生源R(1) 〜R(8) は、それぞれデータ
を入力側接続線LI(1) 〜LI(8) の経路を用いて小規
模マトリクススイッチG(1,4) 、G(2,4) 、G(3,4) 、
G(4,4) に転送する、(5)これら小規模マトリクスス
イッチG(1,4) 、G(2,4) 、G(3,4) 、G(4,4) からの
データを4本の平行バス線である出力側接続線D(1) 〜
D(8) により速度変換回路M(8) に転送する、(6)速
度変換回路M(8) において、データを4対1に変換して
リソースS(8)へ転送する。
This operation will be described in more detail. The contention arbitration in the small matrix switches G (1,1) to G (4,4) is performed by the respective ring arbiters RA (1,1) to RA (4,8). )
G (1,1), G (2,1), G (3,1), G (4,1) in parallel by output side connection lines D (1) to D (8), respectively. ) ⇒ D (1) ⇒ M
(1) ⇒ S (1) G (1,1), G (2,1), G (3,1), G (4,1) ⇒ D (2) ⇒ M
(2) ⇒ S (2) G (1,2), G (2,2), G (3,2), G (4,2) ⇒ D (3) ⇒ M
(3) ⇒ S (3) G (1,2), G (2,2), G (3,2), G (4,2) ⇒ D (4) ⇒ M
(4) ⇒ S (4) G (1,3), G (2,3), G (3,3), G (4,3) ⇒ D (5) ⇒ M
(5) ⇒ S (5) G (1,3), G (2,3), G (3,3), G (4,3) ⇒ D (6) ⇒ M
(6) ⇒ S (6) G (1,4), G (2,4), G (3,4), G (4,4) ⇒ D (7) ⇒ M
(7) ⇒ S (7) G (1,4), G (2,4), G (3,4), G (4,4) ⇒ D (8) ⇒ M
(8) Transferred as S (8). The procedure for transferring contention control data and data when an access request to the resource S (8) of the request sources R (1) and R (2) occurs will be described.
Contention control data from request sources R (1) and R (2) are transferred to small matrix switch G (1,4) by input side connection lines LI (1) and LI (2), (2) The conflict control data is transferred to the intersections C (1,8) and C (2,8) via the intersections C (1,7) and C (2,7). , 8) and a ring arbiter R circulating through C (2,8)
Contention arbitration is performed by A (1,8), and one access request from either request source R (1) or R (2) is selected.
(4) Ring arbiter RA (1,8), RA (2,8), RA
In response to the independent access permission by (3,8) and RA (4,8), the request sources R (1) to R (8) transmit the data to the input side connection lines LI (1) to LI (8 ), The small-scale matrix switches G (1,4), G (2,4), G (3,4),
G (4,4), (5) Data from these small matrix switches G (1,4), G (2,4), G (3,4), G (4,4) Output side connection lines D (1)
D (8) transfers the data to the speed conversion circuit M (8). (6) In the speed conversion circuit M (8), the data is converted to 4: 1 and transferred to the resource S (8).

【0027】この場合のデータの転送経路は、 {R(1) 、R(2) }⇒{[LI(1) ]、[LI(2) ]}
⇒G(1,4) ⇒[D(8) ]⇒M(8) ⇒S(8) となる。また、競合制御データの転送経路は、 {R(1) 、R(2) }⇒{[LI(1) ]、[LI(2) ]}
⇒G(1,4) ⇒{R(1) 、R(2) } となる。そこで、競合制御データの通過点は、 G(1,4) ={C(1,8) ⇔C(2,8) } となる。データの転送経路の通過点は、 C(1,7) ⇒{C(1,8) ⇒C(2,8) } となる。したがって、競合制御データの通過転送に関与
する交点数は最大で、 1+2+2+1=6個 となり、データ転送に関与する交点数は最大で、 1+2=3個 となる。従来例装置において競合制御データの通過転送
に関与する交点数は最大で、 7+8+8+7=30個 であり、データ転送に関与する交点数は最大で、 7+8=15個 であることから通過交点数が大幅に削減され、速度変換
回路M(1) 〜M(8) の遅延時間を考慮しても全体動作を
従来例装置に比較して高速化できる。
In this case, the data transfer path is {R (1), R (2)} ⇒ {[LI (1)], [LI (2)]}.
⇒ G (1,4) ⇒ [D (8)] ⇒ M (8) ⇒ S (8). The transfer path of the conflict control data is as follows: {R (1), R (2)}) {[LI (1)], [LI (2)]}
⇒ G (1,4) ⇒ {R (1), R (2)}. Therefore, the passing point of the competition control data is G (1,4) = {C (1,8) {C (2,8)}. The passing point of the data transfer path is C (1,7) → {C (1,8) → C (2,8)}. Therefore, the maximum number of intersections involved in the passing transfer of the contention control data is 1 + 2 + 2 + 1 = 6, and the maximum number of intersections involved in the data transfer is 1 + 2 = 3. In the prior art device, the number of intersections involved in passing transfer of competitive control data is a maximum of 7 + 8 + 8 + 7 = 30, and the number of intersections involved in data transfer is a maximum of 7 + 8 = 15. The overall operation can be performed at a higher speed as compared with the conventional device even when the delay time of the speed conversion circuits M (1) to M (8) is taken into consideration.

【0028】本発明第三実施例装置では、速度変換回路
M(1) 〜M(8) に転送された最大4つのデータのすべて
を一つの単位タイムスロット内にリソースS(1) 〜S
(8) に取り込むため、速度変換回路M(1) 〜M(8) の出
力は最大4倍高速になる。これに対する第一の方法は、
リソースS(1) 〜S(8) に4倍高速なものを用いる。第
二の方法は、速度変換回路M(1) 〜M(8) の出力を直列
並列変換して4つの並列な低速データに変換し、リソー
スS(1) 〜S(8) はそれらを並行的に受け入れる構成と
する。さらに、第三の方法は、速度変換回路M(1) 〜M
(8) の中にさらに調停手段を備え、一つの単位タイムス
ロット内に入ってきた最大4つのアクセス要求およびデ
ータをとにかく全部蓄積し、それらを機会を得るごとに
リソースS(1) 〜S(8) に引き渡すなどの方法を利用し
た構成とすることができる。この第三の方法の場合は所
定時間に処理を実行できないときはアクセス要求側に警
報を返送する構成とする。
In the device according to the third embodiment of the present invention, all of the maximum four data transferred to the speed conversion circuits M (1) to M (8) are stored in one unit time slot in the resources S (1) to S (S).
(8), the outputs of the speed conversion circuits M (1) to M (8) are four times faster at the maximum. The first way around this is
Four times faster resources S (1) to S (8) are used. In the second method, the outputs of the speed conversion circuits M (1) to M (8) are serial-parallel converted to four parallel low-speed data, and the resources S (1) to S (8) convert them into parallel data. Configuration. Further, the third method is that the speed conversion circuits M (1) to M
(8) is further provided with arbitration means for accumulating up to four access requests and data which have entered in one unit time slot anyway, and reserving the resources S (1) to S ( 8) It is possible to adopt a configuration using a method such as handing over to. In the case of the third method, when processing cannot be executed within a predetermined time, an alarm is returned to the access requesting side.

【0029】次に、図4を参照して本発明第四実施例を
説明する。図4は本発明第四実施例装置の構成図であ
る。本発明第四実施例装置は、本発明第三実施例装置に
おける速度変換回路M(1) 〜M(8) に替えて4入力1出
力の論理和回路OR(1) 〜OR(8) を設ける。リングア
ービタRA(1) 〜RA(8) は本発明第二実施例装置と同
じである。小規模マトリクススイッチG(1,1) 〜G(4,
4) を通過したデータは出力側接続線LO(1) 〜LO(8)
によってそれぞれ独立に、 G(1,1) 、G(2,1) 、G(3,1) 、G(4,1) ⇒[LO(1)
]⇒OR(1) ⇒S(1) G(1,1) 、G(2,1) 、G(3,1) 、G(4,1) ⇒[LO(2)
]⇒OR(2) ⇒S(2) G(1,2) 、G(2,2) 、G(3,2) 、G(4,2) ⇒[LO(3)
]⇒OR(3) ⇒S(3) G(1,2) 、G(2,2) 、G(3,2) 、G(4,2) ⇒[LO(4)
]⇒OR(4) ⇒S(4) G(1,3) 、G(2,3) 、G(3,3) 、G(4,3) ⇒[LO(5)
]⇒OR(5) ⇒S(5) G(1,3) 、G(2,3) 、G(3,3) 、G(4,3) ⇒[LO(6)
]⇒OR(6) ⇒S(6) G(1,4) 、G(2,4) 、G(3,4) 、G(4,4) ⇒[LO(7)
]⇒OR(7) ⇒S(7) G(1,4) 、G(2,4) 、G(3,4) 、G(4,4) ⇒[LO(8)
]⇒OR(8) ⇒S(8) と転送される。要求発生源R(8) からリソースS(8) へ
の競合制御データおよびデータの転送経路を説明する
と、(1)R(1) からの競合制御データを入力側接続線
LI(1) によってG(1,4) に転送する、(2)交点C
(1,7 )を経由して交点C(1,8) に転送する、(3)リソ
ースS(8) に対する競合調停をリングアービタRA(8)
により行い、一つの候補を選出する、(4)その結果、
要求発生源R(1) が選出されたとすると、データは入力
側接続線LI(1) を用いてG(1,4) に送られ、出力側接
続線LO(8) を経由して転送される。この場合のデータ
の転送経路は、 {R(1) 、R(2) }⇒{[LI(1) ]、[LI(2) ]}
⇒G(1,4) ⇒[LO(8)]⇒OR(8) ⇒S(8) となる。また、競合制御データの転送経路は、 {R(1) 、R(2) }⇒{[LI(1) ]、[LI(2) ]}
⇒G(1,4) ⇒RA(8)となる。そこで、競合制御データ
の通過点は、 C(1,7) ⇒{C(1,8) ⇔C(2,8) ⇔C(3,8) ⇔C(4,8)
⇔C(5,8) ⇔C(6,8) ⇔C(7,8) ⇔C(8,8) }⇒C(1,
7) となる。データの通過点は、 C(1,7) ⇒{C(1,8) ⇒C(2,8) } となる。したがって、競合制御データの通過転送に関与
する交点数は最大で、 1+8+8+1=18個 であり、データの通過転送に関与する交点数は最大で、 1+2=3個 となる。従来例装置における競合制御データの通過転送
に関与する交点数は最大で、 7+8+8+7=30個 であり、データの通過転送に関与する交点数は最大で、 7+8=15個 であることから通過交点数が大幅に削減され、論理和回
路OR(1) 〜OR(8) の遅延時間を考慮しても全体動作
を従来例装置に比較して高速化できる。
Next, a fourth embodiment of the present invention will be described with reference to FIG. FIG. 4 is a block diagram of an apparatus according to a fourth embodiment of the present invention. The device according to the fourth embodiment of the present invention includes OR circuits OR (1) to OR (8) having four inputs and one output instead of the speed conversion circuits M (1) to M (8) in the device according to the third embodiment of the present invention. Provide. The ring arbiters RA (1) to RA (8) are the same as those in the second embodiment of the present invention. Small matrix switches G (1,1) to G (4,
The data that passed through 4) are output connection lines LO (1) to LO (8).
G (1,1), G (2,1), G (3,1), G (4,1) ⇒ [LO (1)
] ⇒OR (1) ⇒S (1) G (1,1), G (2,1), G (3,1), G (4,1) ⇒ [LO (2)
] ⇒OR (2) ⇒S (2) G (1,2), G (2,2), G (3,2), G (4,2) ⇒ [LO (3)
] ⇒OR (3) ⇒S (3) G (1,2), G (2,2), G (3,2), G (4,2) ⇒ [LO (4)
] ⇒OR (4) ⇒S (4) G (1,3), G (2,3), G (3,3), G (4,3) ⇒ [LO (5)
] ⇒OR (5) ⇒S (5) G (1,3), G (2,3), G (3,3), G (4,3) ⇒ [LO (6)
] OR (6) ⇒ S (6) G (1,4), G (2,4), G (3,4), G (4,4) ⇒ [LO (7)
] ⇒OR (7) ⇒S (7) G (1,4), G (2,4), G (3,4), G (4,4) ⇒ [LO (8)
] ⇒OR (8) ⇒S (8). The contention control data and the data transfer path from the request source R (8) to the resource S (8) will be described. (1) The contention control data from R (1) is transmitted to the input side connection line LI (1) by G Transfer to (1,4), (2) Intersection C
(3) The contention arbitration for the resource S (8) is transferred to the intersection C (1,8) via (1,7), and the ring arbiter RA (8)
And select one candidate. (4) As a result,
Assuming that the request source R (1) is selected, the data is sent to G (1,4) using the input connection line LI (1) and transferred via the output connection line LO (8). You. The data transfer path in this case is {R (1), R (2)} ⇒ {[LI (1)], [LI (2)]}.
⇒ G (1,4) ⇒ [LO (8)] ⇒ OR (8) ⇒ S (8). The transfer path of the conflict control data is as follows: {R (1), R (2)}) {[LI (1)], [LI (2)]}
=> G (1,4) => RA (8). Therefore, the passing point of the competitive control data is as follows: C (1,7) ⇒ {C (1,8) ⇔C (2,8) ⇔C (3,8) ⇔C (4,8)
⇔C (5,8) ⇔C (6,8) ⇔C (7,8) ⇔C (8,8)} ⇒C (1,
7) The data passing point is C (1,7) ⇒ {C (1,8) ⇒ C (2,8)}. Therefore, the maximum number of intersections involved in the passing transfer of the competition control data is 1 + 8 + 8 + 1 = 18, and the maximum number of intersections involved in the passing transfer of the data is 1 + 2 = 3. The maximum number of intersections involved in passing transfer of competitive control data in the conventional example device is 7 + 8 + 8 + 7 = 30, and the maximum number of intersections involved in passing transfer of data is 7 + 8 = 15. Is greatly reduced, and the overall operation can be speeded up as compared with the conventional device even in consideration of the delay time of the OR circuits OR (1) to OR (8).

【0030】次に、図5を参照して本発明第五実施例を
説明する。図5は本発明第五実施例装置の構成図であ
る。本発明第五実施例装置では、小規模マトリクススイ
ッチG(1,2) 、G(2,3) 、G(3,4) 、G(4,1) により構
成されるグループを調停グループとする。この調停グル
ープを構成する小規模マトリクススイッチG(1,1) 〜G
(4,4) は順次右方向にシフトされる。すわなち、小規模
マトリクススイッチG(i1,j1) 、G(i2,j2) 、G(i3,j
3) 、G(i4,j4) {i1≠i2 ≠i3≠i4かつj1≠j 2≠j3≠
j4}により調停グループは構成される。
Next, a fifth embodiment of the present invention will be described with reference to FIG. FIG. 5 is a block diagram of a device according to a fifth embodiment of the present invention. In the device according to the fifth embodiment of the present invention, a group composed of small-scale matrix switches G (1,2), G (2,3), G (3,4), G (4,1) is defined as an arbitration group. . Small matrix switches G (1,1) to G constituting this arbitration group
(4,4) is sequentially shifted rightward. That is, the small-scale matrix switches G (i1, j1), G (i2, j2), G (i3, j
3), G (i4, j4) {i1 ≠ i2 ≠ i3 ≠ i4 and j1 ≠ j 2 ≠ j3 ≠
An arbitration group is formed by j4}.

【0031】図5における小規模マトリクススイッチG
(1,2) 、G(2,3) 、G(3,4) 、G(4,1) は要求発生源R
(1) 〜R(8) およびリソースS(1) 〜S(8) に関与する
が、その組合せはそれぞれ、 G(1,2) ;R(1) 、R(2) ⇔S(3) 、S(4) G(2,3) ;R(3) 、R(4) ⇔S(5) 、S(6) G(3,4) ;R(5) 、R(6) ⇔S(7) 、S(8) G(1,2) ;R(7) 、R(8) ⇔S(1) 、S(2) となる。これは、一つのアクセス機会にアクセス調停を
行う範囲を示している。例えば、小規模マトリクススイ
ッチG(3,4) は、要求発生源R(5) およびR(6)のリソ
ースS(7) およびS(8) に対するアクセス要求に関与
し、それ以外のアクセス要求には関与しない。
The small matrix switch G in FIG.
(1,2), G (2,3), G (3,4), G (4,1) are the request source R
(1) to R (8) and resources S (1) to S (8), the combination of which is G (1,2); R (1), R (2) ⇔S (3) , S (4) G (2,3); R (3), R (4) ⇔S (5), S (6) G (3,4); R (5), R (6) ⇔S ( 7), S (8) G (1,2); R (7), R (8) ⇔S (1), S (2). This indicates a range in which access arbitration is performed at one access opportunity. For example, the small matrix switch G (3,4) is involved in access requests to the resources S (7) and S (8) of the request sources R (5) and R (6), and Does not participate.

【0032】つぎのタイミングでは調停グループは図5
の右方向にシフトするので、次回の調停グループは小規
模マトリクススイッチG(1,3) 、G(2,4) 、G(3,1) 、
G(4,2) により構成され、それらが関与する要求発生源
R(1) 〜R(8) およびリソースS(1) 〜S(8) の組合せ
はそれぞれ、 G(1,3) ;R(1) 、R(2) ⇔S(5) 、S(6) G(2,4) ;R(3) 、R(4) ⇔S(7) 、S(8) G(3,1) ;R(5) 、R(6) ⇔S(1) 、S(2) G(4,2) ;R(7) 、R(8) ⇔S(3) 、S(4) となる。データの転送経路は、要求発生源R(1) のリソ
ースS(8) に対するアクセス要求についてみると、 R(1) ⇒[LI(1) ]⇒G(1,4) ⇒[LO(8) ]⇒S
(8) となる。また、競合制御データの転送経路は、 R(1) ⇒{[LI(1) ]、[LI(1) ]}⇒G(1,4) となる。そこで、調停制御データの通過交点は、 C(1,7) ⇒{{C(1,8) ⇔C(2,8) }⇔{C(1,7) ⇔C
(1,8) }}⇒C(1,7) となり、データの通過交点は、 C(1,7) ⇒{C(1,8) ⇔C(2,8) } となる。したがって、競合制御データの通過転送に関与
する交点数は最大で、 1+2+2+2+2+1=10個 となり、データの通過転送に関与する交点数は最大で、 1+2=3個 となる。従来例装置における競合制御データの通過転送
に関与する交点数は最大で、 7+8+8+7=30個 であり、データの通過転送に関与する交点数は最大で、 7+8=15個 であることから通過交点数が大幅に削減され、全体動作
を従来例装置に比較して高速化できる。
At the next timing, the arbitration group is
To the right, the next arbitration group will be the small matrix switches G (1,3), G (2,4), G (3,1),
G (4,2), and the combination of the request sources R (1) to R (8) and the resources S (1) to S (8) in which they are involved is G (1,3); R (1), R (2) ⇔S (5), S (6) G (2,4); R (3), R (4) ⇔S (7), S (8) G (3,1) R (5), R (6) ⇔S (1), S (2) G (4,2); R (7), R (8) ⇔S (3), S (4). Regarding the data transfer route, regarding the access request to the resource S (8) of the request source R (1), R (1) ⇒ [LI (1)] ⇒ G (1,4) ⇒ [LO (8) ] ⇒S
(8) The transfer route of the conflict control data is as follows: R (1) → {[LI (1)], [LI (1)]} → G (1,4). Therefore, the passing intersection of the arbitration control data is as follows: C (1,7) ⇒ {{C (1,8) ⇔C (2,8)} ⇔ {C (1,7) ⇔C
(1,8)}} ⇒C (1,7), and the intersection of data passing is C (1,7) ⇒ {C (1,8) 2C (2,8)}. Therefore, the maximum number of intersections involved in the transfer of contention control data is 1 + 2 + 2 + 2 + 2 + 1 = 10, and the maximum number of intersections involved in the transfer of data is 1 + 2 = 3. The maximum number of intersections involved in passing transfer of competitive control data in the conventional example device is 7 + 8 + 8 + 7 = 30, and the maximum number of intersections involved in passing transfer of data is 7 + 8 = 15. Is greatly reduced, and the overall operation can be speeded up as compared with the conventional device.

【0033】本発明第一ないし第五実施例において、要
求発生源R(1) 〜R(8) およびリソースS(1) 〜S(8)
を8個とし、これらの分割数を4とし、調停グループの
分割数も4としたが、これらの数に制限はなく任意に構
成することができる。
In the first to fifth embodiments of the present invention, the request sources R (1) to R (8) and the resources S (1) to S (8)
, The number of these divisions is set to four, and the number of divisions of the arbitration group is also set to four, but these numbers are not limited and can be arbitrarily configured.

【0034】[0034]

【発明の効果】以上説明したように、本発明によれば大
規模なマトリクススイッチを多数の小規模マトリクスス
イッチの集合とし、分割して競合調停を並行的に処理さ
せることにより、競合調停時間および各種データ転送経
路を短縮して装置全体の動作を高速化できる。上記例で
はアクセス要求発生源またはリソースがいずれも4であ
ったが現実には数十ないし数百であり、この時間短縮の
効果はきわめて大きい。また、実装形態の融通性が図れ
る。
As described above, according to the present invention, a large-scale matrix switch is formed into a set of a large number of small-scale matrix switches, and the large-scale matrix switches are divided and processed in parallel to perform contention arbitration. The operation of the entire apparatus can be accelerated by shortening various data transfer paths. In the above example, the number of access request sources or resources is 4, but it is actually tens to hundreds, and the effect of this time reduction is extremely large. In addition, flexibility of the mounting form can be achieved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明第一実施例装置の構成図。FIG. 1 is a configuration diagram of an apparatus according to a first embodiment of the present invention.

【図2】本発明第二実施例装置の構成図。FIG. 2 is a configuration diagram of an apparatus according to a second embodiment of the present invention.

【図3】本発明第三実施例装置の構成図。FIG. 3 is a configuration diagram of an apparatus according to a third embodiment of the present invention.

【図4】本発明第四実施例装置の構成図。FIG. 4 is a configuration diagram of an apparatus according to a fourth embodiment of the present invention.

【図5】本発明第五実施例装置の構成図。FIG. 5 is a configuration diagram of an apparatus according to a fifth embodiment of the present invention.

【図6】従来例装置の構成図。FIG. 6 is a configuration diagram of a conventional device.

【符号の説明】[Explanation of symbols]

C(1,1) 〜C(8,8) 交点 D(1) 〜D(8) 、L(1) 〜L(8) 、LO(1) 〜LO(8)
出力側接続線 G(1,1) 〜G(4,4) 小規模マトリクススイッチ LI(1) 〜LI(8) 入力側接続線 M(1) 〜M(8) 速度変換回路 OR(1) 〜OR(8) 論理和回路 R(1) 〜R(8) 要求発生源 S(1) 〜S(8) リソース
C (1,1) to C (8,8) intersection D (1) to D (8), L (1) to L (8), LO (1) to LO (8)
Output connection line G (1,1) to G (4,4) Small-scale matrix switch LI (1) to LI (8) Input connection line M (1) to M (8) Speed conversion circuit OR (1) ~ OR (8) OR circuit R (1) ~ R (8) Request source S (1) ~ S (8) Resource

───────────────────────────────────────────────────── フロントページの続き (72)発明者 源田 浩一 東京都千代田区内幸町一丁目1番6号 日本電信電話株式会社内 (58)調査した分野(Int.Cl.7,DB名) H04Q 3/52 G06F 13/362 H04L 12/28 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Koichi Genda 1-6, Uchisaiwaicho, Chiyoda-ku, Tokyo Nippon Telegraph and Telephone Corporation (58) Field surveyed (Int.Cl. 7 , DB name) H04Q 3 / 52 G06F 13/362 H04L 12/28

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 アクセス要求を発生するN個(Nは3以
上の整数)の要求発生源(R(n) 、nは1からNまでの
整数)と、このN個のアクセス要求源に共有されるM個
(Mは3以上の整数)のリソース(S(m) 、mは1から
Mまでの整数)との間に設けられ、前記要求発生源から
発生するアクセス要求の調停接続およびその調停接続に
したがって前記要求発生源から前記リソースへのデータ
転送接続を行うマトリクス網回路において、 前記N個の要求発生源はI個(Iは2以上の整数)のグ
ループに分割され、かつ前記M個のリソースはJ個(J
は2以上の整数)のグループに分割され、分割された前
記要求発生源のグループおよび前記リソースのグループ
が相互にそれぞれ一つの小規模のマトリクススイッチ
(G(i,j)、iは1からIまでの整数、jは1から
Jまでの整数、全部でI×J個)により接続され、 前記要求発生源からのアクセス要求またはデータをその
要求発生源が接続された小規模マトリクススイッチに直
接転送する入力側接続線(LI(i) 、iは1からIまで
の整数)と、 前記小規模マトリクススイッチから前記リソースへのア
クセス要求またはデータをその小規模マトリクススイッ
チに接続されたリソースに直接転送する出力側接続線
(LO(j) 、jは1からJまでの整数)との少なくとも
一方を備えたことを特徴とするマトリクス網回路。
1. An N (N is an integer of 3 or more) request sources (R (n), where n is an integer from 1 to N) for generating an access request, and the request sources are shared by the N access request sources. (M is an integer of 3 or more) (S (m), where m is an integer from 1 to M), and an arbitration connection for an access request generated from the request source and its connection. In a matrix network circuit for making a data transfer connection from said request source to said resource according to an arbitration connection, said N request sources are divided into I (I is an integer of 2 or more) groups, and said M Resources are J resources (J
Is an integer of 2 or more), and the divided groups of the request source and the groups of the resources are mutually one small matrix switch (G (i, j), i is 1 to I). integer from an integer j is from 1 to J, connected by I × J pieces) in total, a small matrix switch request source is the data access requirements Motomema from the request source is connected connect directly transferred to the input side connection line and (LI (i), i is an integer from 1 to I), wherein from the small matrix switches Motomema principal access to the resource data to the small-scale matrix switch And at least one of output connection lines (LO (j), where j is an integer from 1 to J) for directly transferring the data to a specified resource.
【請求項2】 前記小規模マトリクススイッチの出力側
で、一つの単位タイムスロット内では高々1回のアクセ
ス要求を許可する競合調停手段を備えた請求項1記載の
マトリクス網回路。
2. The matrix network circuit according to claim 1, further comprising: contention arbitration means for permitting at most one access request within one unit time slot on the output side of said small-scale matrix switch.
【請求項3】 前記M個のリソースのそれぞれと前記小
規模マトリクススイッチの出力側との接続回路に論理和
回路を含む請求項2記載のマトリクス網回路。
3. The matrix network circuit according to claim 2, wherein a connection circuit between each of said M resources and an output side of said small-scale matrix switch includes an OR circuit.
【請求項4】 前記M個のリソースのそれぞれと前記小
規模マトリクススイッチの出力側との接続回路に速度変
換回路(M(j) )を備え、 この速度変換回路は一つの単位タイムスロット内に複数
の小規模マトリクススイッチにアクセス要求が発生して
いるときに、この複数のアクセス要求およびデータをい
ったん蓄積する手段と、この蓄積する手段に蓄積された
アクセス要求およびデータをその次の単位タイムスロッ
ト内に当該リソースに全部転送する手段とを含む請求項
1記載のマトリクス網回路。
4. A speed conversion circuit (M (j)) is provided in a connection circuit between each of the M resources and the output side of the small-scale matrix switch, and the speed conversion circuit is provided in one unit time slot. A means for temporarily storing the plurality of access requests and data when an access request is issued to the plurality of small matrix switches; and storing the access requests and data stored in the storing means in the next unit time slot. Means for transferring all of said resources to said resources.
【請求項5】 前記小規模マトリクススイッチ(全部で
I×J個)について の出力側に接続されたリソース
一つについて1個の小規模マトリクススイッチからなる
小規模マトリクススイッチのグループをアクセス要求の
調停を実行するグループとし、 一つの単位タイムスロット毎にこのアクセス要求の調停
を行うグループをシフトして前記要求発生源からのアク
セス要求の競合調停を実行させる 手段を備えた請求項1
記載のマトリクス網回路。
5. The small-scale matrix switch (total)
I × J), SoResources connected to the output side of the
One small matrix switch for eachConsists of
Group of small matrix switches for access requests
A group that performs mediation, Arbitration of this access request for each unit time slot
The group that performs the
Access request arbitration Claim 1 comprising means
A matrix network circuit as described.
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