JPH0690233A - Access arbitration system - Google Patents

Access arbitration system

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JPH0690233A
JPH0690233A JP23863192A JP23863192A JPH0690233A JP H0690233 A JPH0690233 A JP H0690233A JP 23863192 A JP23863192 A JP 23863192A JP 23863192 A JP23863192 A JP 23863192A JP H0690233 A JPH0690233 A JP H0690233A
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JP
Japan
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request
access
resource
arbitration
request generation
Prior art date
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Application number
JP23863192A
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Japanese (ja)
Inventor
Kanichi Endo
乾一 遠藤
Naoaki Yamanaka
直明 山中
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Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
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  • Small-Scale Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Bus Control (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

PURPOSE:To improve the throughput of an access request by performing one time of arbitration control for the access request generated from each request generation source at every time slot, and controlling the connection/disconnection of a large number of intersections of a matrix switch simultaneously at every time slot according to a result of arbitration control. CONSTITUTION:This system is equipped with a shift register that is a standby register which holds the source number of the request destination of the access request generated at each of the request generation sources R(1)-R(8) as a queue, respectively. A control circuit 4 is provided with an arbitration part 10 including a means which retrieves whether or not the numbers of resources S(1)-S(8) exist up to the depth of the shift register set respectively in accordance with the resources S(1)-S(8), and a means which performs the arbitration control on the request generation sources R(1)-R(8) in which the presence of the numbers of the resources S(1)-S(8) is identified by the retrieval means at every resource number. The connection/disconnection of the intersection >= one of a matrix switch circuit 3 can be controlled at every slot according to the result of such arbitration control.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、情報処理装置、通信用
交換機、特にATM交換機、その他バスにより共通に接
続された複数のリソースを有するシステムに利用する。
ここでリソースとは、メモリ装置、出力装置、表示装
置、入力装置、印字装置、機能ユニット、その他システ
ムを運用するためのハードウエアを伴う設備を言う。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is used in an information processing apparatus, a communication exchange, particularly an ATM exchange, and other systems having a plurality of resources commonly connected by a bus.
Here, the resource means a memory device, an output device, a display device, an input device, a printing device, a functional unit, and other equipment accompanied by hardware for operating the system.

【0002】本発明は、一つのシステムに配置された複
数の共有リソースに対して、そのシステム内から発生す
る複数のアクセス要求の調停に関する。
The present invention relates to arbitration of a plurality of access requests generated from within a system with respect to a plurality of shared resources arranged in one system.

【0003】[0003]

【従来の技術】図5に示すモデルにより従来技術による
アクセス要求の調停を説明すると、これはリングアービ
タの制御手法によるものである。このモデルには8個の
アクセス要求発生源R(1) 〜R(8) と、このアクセス要
求を受け付ける8個のリソースS(1) 〜S(8) がある。
これらはそれぞれマトリクススイッチ手段の入力端子群
と出力端子群に接続されている。このマトリクススイッ
チ手段は図示するようなマトリクス構成のハードウエア
を備えていてもよく、またアクセス要求を伝達できる図
示するマトリクス機能を有する論理回路により構成され
る仮想的なものでもよい。アクセス要求発生源の数とリ
ソースの数は必ずしも等しくなくともよい。
2. Description of the Related Art The arbitration of access requests according to the prior art will be described with reference to a model shown in FIG. 5, which is based on a ring arbiter control method. In this model, there are eight access request sources R (1) to R (8) and eight resources S (1) to S (8) that accept the access requests.
These are respectively connected to the input terminal group and the output terminal group of the matrix switch means. The matrix switch means may be provided with hardware of a matrix structure as shown in the drawing, or may be virtual one composed of a logic circuit having the illustrated matrix function capable of transmitting an access request. The number of access request sources and the number of resources are not necessarily equal.

【0004】アクセス要求発生源R(1) 〜R(8) は次々
にアクセス要求を発生する。アクセス要求は発生源側の
都合にしたがって発生するから、一つのリソースに対し
て同時に複数のアクセス要求が競合することがある。マ
トリクススイッチ手段によりその競合を調停して、一つ
のアクセス要求発生源を要求先の一つのリソースにその
アクセス要求を伝達する。このときリングアービタRA
(1) 〜RA(8) が、それぞれ図5に矢印で示すようにア
クセス要求を掃引して、該当するアクセス要求に行き当
たるとその交点C(n,m) を介してそのアクセス要求を一
つだけリソース側に伝達しリソースはそのアクセス要求
を受け付ける。
The access request sources R (1) to R (8) generate access requests one after another. Since access requests are generated according to the circumstances of the source, a plurality of access requests may compete for one resource at the same time. The contention is arbitrated by the matrix switch means, and one access request generation source transmits the access request to one resource of a request destination. At this time, the ring arbiter RA
Each of (1) to RA (8) sweeps the access request as shown by an arrow in FIG. 5, and when the corresponding access request is reached, the access request is cleared through the intersection C (n, m). Only one is transmitted to the resource side, and the resource accepts the access request.

【0005】一つのアクセス要求が受け付けられると、
当該アクセス要求を送出していた要求源に対して要求が
受け付けられた旨の情報が送出される。また一つのアク
セス要求を受け付けることにより、そのリングアービタ
に送出されていた別のアクセス要求は待たされ、その別
のアクセス要求は次のタイミングで、あるいはその次の
タイミングで検出されることになる。アクセス要求が受
け付けられてからは、このマトリクススイッチ手段を介
して、あるいは別のバス信号線を介して必要なデータが
転送されるなど処理が実行される。
When one access request is accepted,
Information indicating that the request has been accepted is transmitted to the request source that has transmitted the access request. By accepting one access request, another access request sent to the ring arbiter is made to wait, and the other access request is detected at the next timing or at the next timing. After the access request is accepted, processing such as transfer of necessary data via this matrix switch means or via another bus signal line is executed.

【0006】図6はこのリングアービタの動作を説明す
る概念図である。各要求発生源R(1) 〜R(8) からそれ
ぞれ一つづつその要求先のリソースの番号がアクセス要
求として表示されている。調停制御はリソースS(1) 〜
S(8) 毎に実行される。いま図6でm番目のリソースS
(m) について調停制御が実行されている。各要求発生源
R(1) 〜R(8) からのアクセス要求を検索してその中に
当該リソースS(m) に対してアクセス要求を発している
ものがあるかを検索する。いまこの例では2番目の要求
発生源R(2) がm番目のリソースにアクセス要求を出し
ている。調停制御ではこれを発見するとこの要求発生源
R(2) を当該リソースS(m) に接続することになる。一
つが接続されると他の要求発生源R(1) 、R(3) 〜R
(8) については非接続となる。
FIG. 6 is a conceptual diagram for explaining the operation of this ring arbiter. The number of the resource of the request destination is displayed as an access request from each of the request generation sources R (1) to R (8). Arbitration control is performed by resource S (1)
It is executed every S (8). Now, the m-th resource S in FIG.
Arbitration control is being executed for (m). The access request from each of the request generation sources R (1) to R (8) is searched, and it is searched whether or not there is any requesting access to the resource S (m). In this example, the second request generation source R (2) issues an access request to the mth resource. In arbitration control, when this is found, the request generation source R (2) is connected to the resource S (m). When one is connected, another request source R (1), R (3) -R
(8) is not connected.

【0007】いまm番目のリソースS(m) に対してアク
セス要求を出している要求発生源R(1) 〜R(8) が一つ
であればただちにその要求を受け付けるが、それが複数
であればその間の競合について調停を実行して一つを選
択してその要求を受け付ける。この調停の論理はさまざ
まに設定することができる。ここではかりに要求発生源
R(1) 、R(2) 、・・・、R(n) のように循環して実行
されるものとする。この論理は、各要求発生源について
平等に行う、要求発生源に優先順位を付ける、その他任
意の論理を設定することができる。
If there is one request generation source R (1) to R (8) that is currently issuing an access request to the m-th resource S (m), the request will be accepted immediately. If there is any conflict between them, arbitration is performed, one is selected, and the request is accepted. The arbitration logic can be set in various ways. Here, it is assumed that the request generation sources R (1), R (2), ..., R (n) are cyclically executed. This logic can be set equally for each request source, prioritize the request sources, or any other logic.

【0008】[0008]

【発明が解決しようとする課題】このようなアクセス要
求の調停制御では、競合する場合の調停を行うためのリ
ングアービタRA(1) 〜RA(8) はそれぞれ、1回のタ
イムスロットで各要求発生源から出されているアクセス
要求を一つだけ受け付けることができる。各要求発生源
にかりに複数のアクセス要求が既に発生していて、これ
が図6左端に示すように待ち行列を作って待っていたと
しても、その先頭の斜線で示すアクセス要求だけが競合
調停の対象になるのであって、待ち行列二番目以降のア
クセス要求は少なくとも次のタイムスロットを待たなけ
ればならない。
In such access request arbitration control, the ring arbiters RA (1) to RA (8) for performing arbitration in the case of contention each request in one time slot. Only one access request from the source can be accepted. Even if a plurality of access requests have already been generated for each request generation source and are waiting by forming a queue as shown in the left end of FIG. 6, only the access request indicated by the diagonal line at the head is subject to contention arbitration. Therefore, the access request after the second queue must wait at least the next time slot.

【0009】かりに、一つの要求発生源ではその待ち行
列の先頭のアクセス要求が二番目のリソースS(2) であ
り、待ち行列二番目のアクセス要求がリソースS(3) で
あったとすると、このタイムスロットでリソースS(2)
が他の要求発生源との間で競合状態であり受け付けられ
ず、リソースS(3) には他の要求発生源からのアクセス
要求がなかったとすると、リソースS(3) に対するアク
セス要求は受け付けられてもよかったはずである。つま
り、マトリクススイッチ手段のこの要求発生源とリソー
スS(3) との交点はこのタイムスロットで使用されなか
ったことになる。これは、マトリクススイッチ手段にま
だ余裕があるにもかかわらず調停制御の都合で使用され
ず、実質的にアクセス要求のスループットが抑制されて
いることを意味する。
If, at one request source, the access request at the head of the queue is the second resource S (2) and the second access request in the queue is the resource S (3), this Resource S (2) in time slot
Is in a race condition with another request source and is not accepted, and if the resource S (3) has no access request from another request source, the access request to the resource S (3) is accepted. It should have been nice. That is, the intersection of this request generation source of the matrix switch means and the resource S (3) is not used in this time slot. This means that the matrix switch means is not used for the convenience of arbitration control although there is still a margin, and the throughput of access requests is substantially suppressed.

【0010】本発明はこれを改良するもので、アクセス
要求のスループットを向上するアクセス調停方式を提供
することを目的とする。
An object of the present invention is to improve this, and to provide an access arbitration method for improving the throughput of access requests.

【0011】[0011]

【課題を解決するための手段】本発明は、アクセス要求
を発生するN個(Nは2以上の整数)の要求発生源と、
このアクセス要求源に共有されたM個(Mは2以上の整
数)のリソースと、前記N個の要求発生源が入力端子に
接続され、前記M個のリソースが出力端子に接続された
N×Mの容量を有するマトリクススイッチ手段と、この
マトリクススイッチ手段の交点の接断を制御する制御回
路とを備えた装置に実施される。この制御回路は、前記
N個の要求発生源から発生するアクセス要求について、
タイムスロット毎に1回の調停制御を行い、その調停制
御の結果にしたがってそのタイムスロット毎に前記マト
リクススイッチ手段の多数(厳密には1以上)の交点の
接断を同時に制御する構成である。
According to the present invention, N request generation sources (N is an integer of 2 or more) for generating access requests,
M resources (M is an integer of 2 or more) shared by the access request sources, the N request generation sources are connected to input terminals, and the M resources are connected to output terminals N × It is embodied in a device provided with a matrix switch means having a capacity of M and a control circuit for controlling connection / disconnection of intersection points of the matrix switch means. This control circuit, for access requests generated from the N request generation sources,
Arbitration control is performed once for each time slot, and connection / disconnection of a large number (strictly 1 or more) of intersections of the matrix switch means is controlled simultaneously for each time slot according to the result of the arbitration control.

【0012】前記アクセス要求源は、それぞれ広い意味
でリソースであり、装置構成によっては前記M個のリソ
ースの一つであることもできる。前記マトリクススイッ
チ手段は、ハードウエアで構成されたスイッチがマトリ
クスの交点に配列されたマトリクススイッチでもよく、
また、実質的にアクセス要求を前記交点で接続または遮
断する回路をプログラム制御回路により実現する仮想的
なマトリクススイッチでもよい。
Each of the access request sources is a resource in a broad sense, and may be one of the M resources depending on the device configuration. The matrix switch means may be a matrix switch in which switches composed of hardware are arranged at intersections of a matrix,
Further, it may be a virtual matrix switch in which a program control circuit realizes a circuit that substantially connects or disconnects an access request at the intersection.

【0013】ここで本発明の特徴とするところは、各要
求発生源に対応して発生するアクセス要求の要求先のリ
ソース番号をそれぞれ待ち行列として保持するレジスタ
を備えたところにある。そして、前記制御回路は、前記
リソース対応に前記待ちレジスタのそれぞれ設定された
深さまで当該リソースの番号があるかを検索する手段
と、この検索する手段により当該リソースの番号がある
ことが識別された要求発生源についてそのリソース番号
毎に調停制御を行うことを特徴とする。
Here, the feature of the present invention resides in that it is provided with a register for holding, as a queue, resource numbers of request destinations of access requests generated corresponding to respective request generation sources. Then, the control circuit has a means for searching whether or not there is a number of the resource up to the depth set in the wait register corresponding to the resource, and the searching means has identified that there is the number of the resource. An arbitration control is performed for each resource number of the request generation source.

【0014】この待ちレジスタの各段に対応して優先順
位を保持する優先順位レジスタを設け、前記検索する手
段により当該リソースの番号が複数あることが識別され
たときに、対応する優先順位レジスタに保持された優先
順位にしたがって調停制御を行うように構成することが
できる。
A priority order register for holding a priority order is provided corresponding to each stage of the waiting register, and when the searching means identifies a plurality of resource numbers, the corresponding priority order register is designated. The arbitration control can be performed according to the held priority.

【0015】[0015]

【作用】本発明の方式では、マトリクススイッチ手段を
制御する制御回路は、時間の経過にしたがってタイムス
ロット毎に、複数の要求発生源からのアクセス要求につ
いて競合する場合に調停制御を実行して、その調停制御
に結果に基づいて1つのタイムスロットに1回だけマト
リクススイッチ手段の交点を接続状態にしてアクセス要
求を受け付ける。つまり、1回のタイムスロット期間内
では、はじめに調停制御を実行し、その後に一つの交点
について1回だけ接続状態を作る。したがって、一つの
要求発生源は1回のタイムスロットに1回だけアクセス
要求ができる。一つのリソースも1回のタイムスロット
に1回だけアクセス要求を受け付けることができる。
According to the method of the present invention, the control circuit for controlling the matrix switch means executes the arbitration control when the access requests from the plurality of request generation sources compete for each time slot with the passage of time. Based on the result of the arbitration control, the access request is accepted only once in each time slot by setting the intersection of the matrix switch means to the connected state. That is, within one time slot period, the arbitration control is first executed, and then the connection state is created only once at one intersection. Therefore, one request source can make an access request only once in one time slot. One resource can accept an access request only once in one time slot.

【0016】本発明の方式では、各要求発生源に対応し
て設けられたレジスタに、その要求発生源から発生する
アクセス要求の要求先のリソース番号をそれぞれ待ち行
列として保持する。そして、この待ち行列の先頭から順
にあらかじめ設定された深さまで、当該リソース番号に
対してアクセス要求があるかの検索を実行する。したが
って、従来例方式で各要求発生源毎に1つだけアクセス
要求を表示できたものに比べると、待ちレジスタに保持
された複数のアクセス要求について1回のタイムスロッ
ト内に検索を実行できるから、アクセス要求が受け付け
られる可能性が高くなりスループットが向上する。
According to the method of the present invention, the register provided corresponding to each request generation source holds the resource number of the request destination of the access request generated from the request generation source as a queue. Then, a search is performed from the head of the queue to a preset depth in order for an access request to the resource number. Therefore, as compared with the conventional method in which only one access request can be displayed for each request generation source, a search can be executed in one time slot for a plurality of access requests held in the waiting register. The possibility that an access request will be accepted increases, and the throughput improves.

【0017】前記調停制御は、一つのマトリクススイッ
チ手段に接続されたn個のリソースS(1) 〜S(n) につ
いて、順次実行することもできるし、時間的に並行して
実行することもできる。
The arbitration control can be sequentially executed for n resources S (1) to S (n) connected to one matrix switch means, or can be executed in parallel in time. it can.

【0018】[0018]

【実施例】本発明第一実施例の構成を図1および図2を
参照して説明する。図1は本発明第一実施例の構成図で
ある。図2は本発明第一実施例の要求発生源のブロック
図である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The configuration of the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram of the first embodiment of the present invention. FIG. 2 is a block diagram of a request generation source according to the first embodiment of the present invention.

【0019】本発明は、アクセス要求を発生する8個の
要求発生源R(1) 〜R(8) と、このアクセスの要求発生
源R(1) 〜R(8) に共有された8個のリソースS(1) 〜
S(8) と、8個の要求発生源R(1) 〜R(8) が入力端子
1 〜18 に接続され、8個のリソースS(1) 〜S(8)
が出力端子21 〜28 に接続された8×8の容量を有す
るマトリクススイッチ3と、8個の要求発生源R(1) 〜
R(8) から発生するアクセス要求について、タイムスロ
ット毎に1回の調停制御を行い、その調停制御の結果に
したがってそのタイムスロット毎にマトリクススイッチ
3の1以上の交点の接断を制御するマトリクススイッチ
接断部11を含む制御回路4とを備えたアクセス調停方
式である。
According to the present invention, eight request generation sources R (1) to R (8) for generating access requests and eight request generation sources R (1) to R (8) for this access are shared. Resource S (1) ~
S (8) and eight request generation sources R (1) to R (8) are connected to the input terminals 11 to 18 to provide eight resources S (1) to S (8).
A matrix switch 3 but having a capacitance of the output terminal 2 1 to 2 8 is connected to the 8 × 8, 8 pieces of request generation source R (1) ~
A matrix that controls the arbitration control once for each time slot for the access request generated from R (8) and controls the disconnection of one or more intersection points of the matrix switch 3 for each time slot according to the result of the arbitration control. This is an access arbitration system including a control circuit 4 including a switch connection / disconnection section 11.

【0020】ここで、本発明の特徴とするところは、要
求発生源R(1) 〜R(8) 毎に発生するアクセス要求の要
求先のリソース番号をそれぞれ待ち行列として保持する
待ちレジスタであるシフトレジスタ6を備え、制御回路
4は、リソースS(1) 〜S(8) 対応にシフトレジスタ6
のそれぞれ設定された深さまで当該リソースS(1) 〜S
(8) の番号があるかを検索する手段と、この検索する手
段により当該リソースS(1) 〜S(8) の番号があること
が識別された要求発生源R(1) 〜R(8) についてそのリ
ソース番号毎に調停制御を行う手段とを含む調停部10
を備えたところにある。
Here, a feature of the present invention is a wait register that holds, as a queue, resource numbers of request destinations of access requests generated for each of the request generation sources R (1) to R (8). The shift register 6 is provided, and the control circuit 4 corresponds to the resources S (1) to S (8).
Of the resources S (1) to S
(8) means for searching for the numbers, and the request generating sources R (1) -R (8) for identifying the resources S (1) -S (8) by the searching means. ), An arbitration unit 10 including means for performing arbitration control for each resource number.
Is equipped with.

【0021】次に、本発明第一実施例の動作を説明す
る。図2において、SR(1) 〜SR(D) は、シフトレジ
スタ6の構成要素を表す。アクセス要求発生部7では、
アクセス要求するリソースS(1) 〜S(8) の位置番号を
出力し、これをシフトレジスタ6に転送する。ここで、
この位置番号はSR(1) 、…、SR(D) の順にシフトレ
ジスタ6に蓄えられる。
Next, the operation of the first embodiment of the present invention will be described. In FIG. 2, SR (1) to SR (D) represent constituent elements of the shift register 6. In the access request generator 7,
The position numbers of the resources S (1) to S (8) for which access is requested are output and transferred to the shift register 6. here,
This position number is stored in the shift register 6 in the order of SR (1), ..., SR (D).

【0022】制御回路4の調停部10が行うリソースS
(m) に対する要求発生源R(n) のアクセス要求の検索順
序は、SR(1) 、…、SR(8) の順である。このSR
(1) からSR(d) までを検索範囲とし、dを検索個数す
なわち検索深さと呼ぶ。
Resource S performed by the arbitration unit 10 of the control circuit 4
The search order of the access request from the request generation source R (n) for (m) is SR (1), ..., SR (8). This SR
The search range is from (1) to SR (d), and d is called the number of searches, that is, the search depth.

【0023】図2では、要求発生源R(n−1)の検索深さ
はd′、要求発生源R(n) の検索深さはd、要求発生源
R(n+1)の検索深さはd″である。
In FIG. 2, the search depth of the request generation source R (n-1) is d ', the search depth of the request generation source R (n) is d, and the search depth of the request generation source R (n + 1) is. d ″.

【0024】まず、要求発生源R(n−1)のSR (1)(●
印)から検索を開始し、SR(d′)までこの順に検索す
る。要求発生源R(n−1)内のシフトレジスタ6にリソー
スS(m) へのアクセス要求がない場合は、次の要求発生
源R(n) にアクセス権を譲渡する。
First, the SR (1) (●) of the request generation source R (n−1)
The search is started from (), and SR (d ') is searched in this order. If the shift register 6 in the request generation source R (n-1) has no access request to the resource S (m), the access right is transferred to the next request generation source R (n).

【0025】つづいて、要求発生源R(n) では、SR
(1) から検索を開始し、SR(d) までこの順に検索す
る。ここでは、SR(4) にリソースS(m) へのアクセス
要求が存在し、制御回路4の調停部10にSR(4) から
出力許可フラグFが出力される。要求発生源R(n) では
SR(4) のデータを削除し、SR(5) 以降のデータをつ
める。
Next, in the request generation source R (n), SR
The search starts from (1), and SR (d) is searched in this order. Here, an access request to the resource S (m) exists in SR (4), and the output permission flag F is output from SR (4) to the arbitration unit 10 of the control circuit 4. At the request generation source R (n), the data of SR (4) is deleted and the data of SR (5) and thereafter are filled.

【0026】SR(4) からの出力許可フラグFを受け取
った制御回路4の調停部10は、マトリクススイッチ接
断部11を制御してSR(4) に関するアクセスを実行す
る。
Upon receiving the output permission flag F from SR (4), the arbitration unit 10 of the control circuit 4 controls the matrix switch connection / disconnection unit 11 to execute the access relating to SR (4).

【0027】つづいて、要求発生源R(n+1)のSR (1)
(○印)から検索を開始する。今回のアクセス許可は、
要求発生源R(n+1)のSR(3) に与えられる。
Next, SR (1) of the request generation source R (n + 1)
The search starts from (○). This time the permissions are
It is given to SR (3) of the request source R (n + 1).

【0028】次に、図3を参照して本発明第二実施例を
説明する。図3は本発明第二実施例の構成図である。本
発明第二実施例の特徴は、本発明第一実施例においてS
R(d) に蓄えられたリソースS(1) 〜S(8) の位置番号
に優先順位番号NOを付与するところにある。
Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 3 is a block diagram of the second embodiment of the present invention. The feature of the second embodiment of the present invention is that S in the first embodiment of the present invention is
The priority number NO is given to the position numbers of the resources S (1) to S (8) stored in R (d).

【0029】シフトレジスタ6に並行して第二のシフト
レジスタ9を設け、アクセス要求発生部7からシフトレ
ジスタ6に転送されるアクセス要求に同期し、外部から
優先順位番号NOを第二のシフトレジスタ9に転送す
る。
A second shift register 9 is provided in parallel with the shift register 6, and in synchronization with the access request transferred from the access request generator 7 to the shift register 6, the priority number NO is externally assigned to the second shift register. Transfer to 9.

【0030】NC(1) 〜NC(D) は第二のシフトレジス
タ9の構成要素であり、シフトレジスタ6の構成要素で
あるSR(1) 〜SR(D) に一対一で対応している。すな
わち、NC(d) の値k(k=1、…、d 、) は、この順でリ
ソースS(m) に対する要求発生源R(n) 内でのアクセス
要求の検索順序である。NC(d) =1、…、kに対応す
るSR(d) を検索する範囲、kを検索個数、すなわち検
索深さと呼ぶ。要求発生源R(n−1)の検索深さはk′、
要求発生源R(n) の検索深さはk、要求発生源R(n+1)
の検索深さはk″である。
NC (1) to NC (D) are constituent elements of the second shift register 9 and have a one-to-one correspondence with SR (1) to SR (D) which are constituent elements of the shift register 6. . That is, the value k (k = 1, ..., D,) of NC (d) is the search order of access requests in the request generation source R (n) for the resource S (m) in this order. The range in which SR (d) corresponding to NC (d) = 1, ..., K is searched, and k is the number of searches, that is, the search depth. The search depth of the request source R (n-1) is k ',
The search depth of the request source R (n) is k, and the request source R (n + 1)
The search depth of is k ″.

【0031】まず、要求発生源R(n−1)では、優先順位
番号NOが「1」であるNC(2) に対応するSR(2) か
ら検索を開始し、優先順位番号NOが「k′」であるN
C(d′) に対応するSR(d′) まで優先順位番号NOの
小さい順に検索する。すなわち、要求発生源R(n−1)に
おいては、SR (2)(●印)、SR(1) 、SR(4) 、S
R(5) 、…、SR(d′) の順に検索する。要求発生源R
(n−1)内のシフトレジスタ6にリソースS(m) へのアク
セス要求がない場合は、次の要求発生源R(n)にアクセ
ス権を譲渡する。
First, in the request generation source R (n-1), the search is started from SR (2) corresponding to NC (2) whose priority number NO is "1", and the priority number NO is "k". ’” N
SR (d ') corresponding to C (d') is searched in ascending order of priority number NO. That is, in the request generation source R (n−1), SR (2) (marked with ●), SR (1), SR (4), S
Search in the order of R (5), ..., SR (d ′). Request source R
When there is no access request to the resource S (m) in the shift register 6 in (n-1), the access right is transferred to the next request generation source R (n).

【0032】つづいて、要求発生源R(n) において、優
先順位番号NOが「1」であるSR(3) から検索を開始
し、NC(d) =k以下であるSR(d) までこの順に検索
する。優先順位NOが「2」であるSR(5) にリソース
S(m) に対するアクセス要求が存在し、SR(5) は制御
回路4に対して出力許可フラグFを出力する。要求発生
源R(n) ではSR(5) のデータを削除し、SR(6) 以降
のデータをつめる。さらに、優先順位番号NO「2」以
降のデータを持つNC(d) からそれぞれ「1」を減じ、
優先順位番号NOを繰り上げたうえでNC(6) 以降のデ
ータをつめる。
Subsequently, in the request generation source R (n), the search is started from SR (3) whose priority number NO is "1", and the search is continued up to SR (d) where NC (d) = k or less. Search in order. There is an access request for the resource S (m) in SR (5) whose priority number is "2", and SR (5) outputs the output permission flag F to the control circuit 4. At the request generation source R (n), the data of SR (5) is deleted and the data of SR (6) and subsequent ones are filled. Further, subtract each "1" from the NC (d) having the data of the priority number NO "2" or later,
After raising the priority number NO, the data after NC (6) is filled.

【0033】SR(5) からの出力許可フラグFを受け取
った制御回路4の調停部10は、マトリクススイッチ接
断部11を制御してSR(5) に関するアクセスを実行す
る。
Upon receiving the output permission flag F from SR (5), the arbitration unit 10 of the control circuit 4 controls the matrix switch connection / disconnection unit 11 to execute an access regarding SR (5).

【0034】つづいて、要求発生源R(n+1)において、
優先順位NOが「1」であるSR(5) から検索を開始
し、NC(d″) =k″以下であるSR(d″) までこの順
に検索する。優先順位NOが「2」であるSR(3) にリ
ソースS(m) に対するアクセス要求が存在し、SR(3)
は制御回路4に対して出力許可フラグF′を出力する。
要求発生源R(n+1)ではSR(3) のデータを削除し、S
R(4) 以降のデータをつめる。さらに、優先順位番号N
O「2」以降のデータを持つNC(d″) からそれぞれ
「1」を減じ、優先順位番号NOを繰り上げたうえでN
C(4) 以降のデータをつめる。
Subsequently, in the request generation source R (n + 1),
The search is started from SR (5) whose priority number is "1", and SR (d ") whose NC (d") = k "or less are searched in this order. The priority number is" 2 ". SR (3) has an access request for resource S (m), and SR (3)
Outputs an output permission flag F ′ to the control circuit 4.
At the request source R (n + 1), the data of SR (3) is deleted and S
Fill in the data after R (4). Furthermore, the priority number N
N "1" is subtracted from each NC (d ") that has data of" 2 "or later, and the priority number NO is advanced to N.
Fill in the data after C (4).

【0035】SR(3) からの出力許可フラグF′を受け
取った制御回路4の調停部10は、マトリクススイッチ
接断部11を制御してSR(3) に関するアクセスを実行
する。
Upon receiving the output permission flag F'from SR (3), the arbitration unit 10 of the control circuit 4 controls the matrix switch connection / disconnection unit 11 to execute the access relating to SR (3).

【0036】次に、図4を参照して本発明第三実施例を
説明する。図4は本発明第三実施例の要部構成図であ
る。本発明第三実施例の特徴は、本発明第一および第二
実施例における制御回路4に優先順位設定部PR(1) 〜
PR(8) を設けたところにある。この優先順位設定部P
R(1) 〜PR(8) は、要求発生源R(1) 〜R(8) にそれ
ぞれ設けられたシフトレジスタ6であるSRT(1) 〜S
RT(8) に蓄えられたアクセス要求量を監視し、その量
の多い要求発生源R(1) 〜R(8) から検索を開始する優
先順位を付加するものである。
Next, a third embodiment of the present invention will be described with reference to FIG. FIG. 4 is a block diagram of the essential parts of a third embodiment of the present invention. The third embodiment of the present invention is characterized in that the control circuit 4 in the first and second embodiments of the present invention includes a priority order setting unit PR (1).
It is in the place where the PR (8) is provided. This priority setting section P
R (1) to PR (8) are SRT (1) to SRT which are shift registers 6 provided in the request generation sources R (1) to R (8), respectively.
The access request amount stored in RT (8) is monitored, and the priority order of starting the search from the request generation sources R (1) to R (8) having a large amount is added.

【0037】図4においては、要求発生源R(5) 、R
(8) 、R(2) 、R(6) 、R(3) 、R(7) 、R(1) 、R
(4) の順番で検索が行われる。それぞれの要求発生源R
(1) 〜R(8) での検索方法は本発明第一または第二実施
例と同様である。本発明第三実施例の利点は、アクセス
要求量の最も多い順に優先順位を設定するので、各要求
発生源R(1) 〜R(8) が保持しているアクセス要求量を
均等に保つことができるところにある。
In FIG. 4, request sources R (5), R
(8), R (2), R (6), R (3), R (7), R (1), R
The search is performed in the order of (4). Each request source R
The search method in (1) to R (8) is the same as in the first or second embodiment of the present invention. The advantage of the third embodiment of the present invention is that the priorities are set in the order of the largest access request amount, so that the access request amounts held by the respective request generation sources R (1) to R (8) are kept uniform. There is a place where you can do it.

【0038】本発明第一ないし第三実施例において、要
求発生源R(1) 〜R(8) およびリソースS(1) 〜S(8)
の個数は8個で説明したが任意に構成することができ
る。また、要求発生源R(1) 〜R(8) およびリソースS
(1) 〜S(8) の個数は等しくなくてもよい。
In the first to third embodiments of the present invention, the request generation sources R (1) to R (8) and the resources S (1) to S (8).
Although the description has been made with the number of eight, it can be arbitrarily configured. Further, the request generation sources R (1) to R (8) and the resource S
The numbers of (1) to S (8) may not be equal.

【0039】本発明第一および第二実施例では、要求発
生源R(n) のSR(d) の一つに出力許可が与えられると
次の要求発生源R(n+1)にアクセス権を譲渡したが、要
求発生源R(n) の出力許可が与えられたSR(d) の次の
SR(d+1)から再び検索を開始する構成とすることもで
きる。また、一度に複数のアクセスを許可する構成とす
ることもできる。
In the first and second embodiments of the present invention, when output permission is given to one SR (d) of the request generation source R (n), the access right is transferred to the next request generation source R (n + 1). However, the search may be restarted from the SR (d + 1) next to the SR (d) to which the output permission of the request generation source R (n) is given. It is also possible to allow a plurality of accesses at once.

【0040】本発明第三実施例では、優先順位の設定基
準をアクセス要求の蓄積量としたが外部から任意に付与
する構成とすることもできる。
In the third embodiment of the present invention, the reference for setting the priority is the accumulated amount of access requests, but it may be arbitrarily given from the outside.

【0041】[0041]

【発明の効果】以上説明したように、本発明によればア
クセス要求検索の個数が複数なのでアクセス許可を与え
られる確率が大幅に向上される。したがって、アクセス
要求のスループットを向上することができる。
As described above, according to the present invention, since the number of access request searches is plural, the probability of being granted access is greatly improved. Therefore, the throughput of access requests can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明第一実施例の構成図。FIG. 1 is a configuration diagram of a first embodiment of the present invention.

【図2】本発明第一実施例の要求発生源の構成図。FIG. 2 is a configuration diagram of a request generation source according to the first embodiment of the present invention.

【図3】本発明第二実施例の構成図。FIG. 3 is a configuration diagram of a second embodiment of the present invention.

【図4】本発明第三実施例の要部構成図。FIG. 4 is a configuration diagram of main parts of a third embodiment of the present invention.

【図5】従来例の構成図。FIG. 5 is a configuration diagram of a conventional example.

【図6】リングアービタによる競合調停を示す図。FIG. 6 is a diagram showing competitive arbitration by a ring arbiter.

【符号の説明】[Explanation of symbols]

1 〜18 入力端子 21 〜28 出力端子 3 マトリクススイッチ 4 制御回路 6 シフトレジスタ 7 アクセス要求発生部 9 第二のシフトレジスタ 10 調停部 11 マトリクススイッチ接断部 NO 優先順位番号 PR(1) 〜PR(8) 優先順位設定部 R(1) 〜R(8) 要求発生源 RA(1) 〜RA(8) リングアービタ S(1) 〜S(8) リソース1 1 to 1 8 input terminal 2 1 to 2 8 output terminal 3 matrix switch 4 control circuit 6 shift register 7 access request generation unit 9 second shift register 10 arbitration unit 11 matrix switch disconnection unit NO priority number PR (1 ) ~ PR (8) Priority setting section R (1) ~ R (8) Request source RA (1) ~ RA (8) Ring arbiter S (1) ~ S (8) resource

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H04L 12/44 12/48 H04Q 3/52 A 9076−5K 8732−5K H04L 11/20 Z ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical display location H04L 12/44 12/48 H04Q 3/52 A 9076-5K 8732-5K H04L 11/20 Z

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 アクセス要求を発生するN個(Nは2以
上の整数)の要求発生源と、 このアクセス要求源に共有されたM個(Mは2以上の整
数)のリソースと、 前記N個の要求発生源が入力端子に接続され、前記M個
のリソースが出力端子に接続されたN×Mの容量を有す
るマトリクススイッチ手段と、 前記N個の要求発生源から発生するアクセス要求につい
て、タイムスロット毎に1回の調停制御を行い、その調
停制御の結果にしたがってそのタイムスロット毎に前記
マトリクススイッチ手段の1以上の交点の接断を制御す
る制御回路とを備えたアクセス調停方式において、 前記要求発生源毎に発生するアクセス要求の要求先のリ
ソース番号をそれぞれ待ち行列として保持する待ちレジ
スタを備え、 前記制御回路は、前記リソース対応に前記待ちレジスタ
のそれぞれ設定された深さまで当該リソースの番号があ
るかを検索する手段と、この検索する手段により当該リ
ソースの番号があることが識別された要求発生源につい
てそのリソース番号毎に調停制御を行う手段とを含むこ
とを特徴とするアクセス調停方式。
1. N request generation sources (N is an integer of 2 or more) that generate access requests, M resources (M is an integer of 2 or more) shared by the access request sources, and the N Number of request generation sources are connected to input terminals and the M number of resources are connected to output terminals, and matrix switch means having a capacity of N × M, and access requests generated from the N number of request generation sources, In an access arbitration system including a control circuit for performing arbitration control once for each time slot and controlling the connection / disconnection of one or more intersections of the matrix switch means for each time slot according to the result of the arbitration control, The control circuit is provided with a wait register that holds a resource number of a request destination of an access request generated for each request generation source, as a queue, Means for searching for the number of the resource up to the set depth of the storage register, and arbitration control for each resource number of the request generation source identified by the searching means as having the number of the resource And an access arbitration method.
【請求項2】 前記待ちレジスタの各段に対応して優先
順位を保持する優先順位レジスタが設けられ、 前記制御回路には、前記検索する手段により当該リソー
スの番号が複数あることが識別されたときに、対応する
優先順位レジスタに保持された優先順位にしたがって調
停制御を行う手段を備えた請求項1記載のアクセス調停
方式。
2. A priority order register for holding a priority order is provided corresponding to each stage of the waiting register, and the control circuit has identified that the resource number is plural by the searching means. The access arbitration method according to claim 1, further comprising means for performing arbitration control according to the priority held in the corresponding priority register.
JP23863192A 1992-09-07 1992-09-07 Access arbitration system Pending JPH0690233A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5881065A (en) * 1995-10-04 1999-03-09 Ultra-High Speed Network And Computer Technology Laboratories Data transfer switch for transferring data of an arbitrary length on the basis of transfer destination
JP2005352668A (en) * 2004-06-09 2005-12-22 Mitsubishi Electric Corp Bus device

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