JP2016046337A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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彰 満生
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知士 中山
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Shigeaki Shimizu
繁明 清水
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Abstract

【課題】凹部の近傍において電界集中が発生することを抑制する。【解決手段】基板ＳＵＢには、ゲート絶縁膜ＧＩ１が形成されている。さらに基板ＳＵＢには、ドレイン領域ＤＲ１が形成されている。基板ＳＵＢには、凹部ＲＤが形成されている。凹部ＲＤは、ゲート絶縁膜ＧＩ１とドレイン領域ＤＲ１の間に位置している。凹部ＲＤには、絶縁膜ＤＦが埋め込まれている。ゲート絶縁膜ＧＩ１側において絶縁膜ＤＦには、凹部ＲＤ１が形成されている。そしてドレイン領域ＤＲ１のゲート絶縁膜ＧＩ１側では、凹部ＲＤの内側面と基板ＳＵＢの表面によって形成される角ＣＲ１が丸まっている。【選択図】図３

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、例えばパワートランジスタに適用可能な技術である。
半導体装置では、半導体基板に複数のトランジスタが形成されることがある。この場合各トランジスタを電気的に絶縁するために、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が用いられることがある。
特許文献１には、ＳＴＩの一例が記載されている。特許文献１では、まず、シリコン基板の表面に凹部を形成する。次いで、凹部に絶縁膜を埋め込む。次いで、シリコン基板の表面をエッチングする。これにより、上記した絶縁膜の上面をシリコン基板の表面よりも上に位置させる。次いで、熱酸化によりシリコン基板の表面に酸化膜を形成する。次いで、酸化膜を除去する。次いで、熱酸化によりシリコン基板の表面にゲート絶縁膜を形成する。特許文献１には、上記した絶縁膜（凹部）の近傍では、他の領域に比して酸素濃度が高いと記載されている。そして特許文献１には、ゲート絶縁膜の膜厚は、凹部の近傍において他の領域に比べて厚くなると記載されている。
特開２００５−１９７０３号公報
ＳＴＩにおいて形成される凹部の近傍には、ゲート電極及びゲート絶縁膜が形成される場合がある。さらに上記した凹部の近傍には、高い電圧が印加される場合がある。そのような場合、凹部の近傍において電界集中が発生することを抑制する必要がある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、基板及び第１トランジスタを備えている。第１トランジスタは、ゲート絶縁膜を備えている。さらにトランジスタは、ドレイン及びソースの一方となる第１不純物領域を備えている。基板には、第１凹部が形成されている。第１凹部は、ゲート絶縁膜と第１不純物領域の間に位置している。そして第１凹部の前記ゲート絶縁膜側では、第１凹部の内側面と基板の表面によって形成される第１角が丸まっている。
前記一実施の形態によれば、凹部の近傍において電界集中が発生することが抑制される。
第１の実施形態に係る半導体装置に用いられるトランジスタの構成を示す平面図である。 図１のＡ−Ａ´断面図である。 図２に示した凹部を拡大した図である。 図２に示した凹部を拡大した図である。 図２の変形例を示す図である。 図３に示した半導体装置の製造方法を示す断面図である。 図３に示した半導体装置の製造方法を示す断面図である。 図３に示した半導体装置の製造方法を示す断面図である。 図３に示した半導体装置の製造方法を示す断面図である。 図３に示した半導体装置の製造方法を示す断面図である。 図３に示した半導体装置の製造方法を示す断面図である。 図３に示した半導体装置の製造方法を示す断面図である。 図３に示した半導体装置の製造方法を示す断面図である。 図３に示した半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 図６〜図１４に示した方法の変形例を示す図である。 図６〜図１４に示した方法の変形例を示す図である。 図６〜図１４に示した方法の変形例を示す図である。 図６〜図１４に示した方法の変形例を示す図である。 図６〜図１４に示した方法の変形例を示す図である。 図６〜図１４に示した方法の変形例を示す図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。 トランジスタの構成を示す断面図である。 トランジスタの構成を示す平面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置に用いられるトランジスタＴＲ１の構成を示す平面図である。図２は、図１のＡ−Ａ´断面図である。図２に示すように、トランジスタＴＲ１は、基板ＳＵＢを用いて形成されている。具体的には、基板ＳＵＢには、ウェルＷＬ１が形成されている。そしてトランジスタＴＲ１は、ウェルＷＬ１を用いて形成されている。本図に示すように、トランジスタＴＲ１は、ゲート電極ＧＥ１、ゲート絶縁膜ＧＩ１、ドレイン領域ＤＲ１（第１不純物領域）、ソース領域ＳＲ１（第２不純物領域）、ＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）領域ＬＤ１、ＬＤＳ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｓｏｕｒｃｅ）領域ＬＳ１、及びサイドウォールＳＷ１を備えている。
図１を用いてトランジスタＴＲ１の平面レイアウトについて説明する。トランジスタＴＲ１では、ドレイン（ドレイン領域ＤＲ１）、ゲート電極ＧＥ１、及びソース（ソース領域ＳＲ１）が第１方向（Ｘ１方向）にこの順で並んでいる。そしてドレイン領域ＤＲ１、ゲート電極ＧＥ１、及びソース領域ＳＲ１それぞれは、第１方向（Ｘ１方向）に直交する第２方向（Ｙ１方向）に延伸している。
基板ＳＵＢには、分離領域ＩＲが形成されている。図２を用いて後述するように、分離領域ＩＲは、基板ＳＵＢの凹部ＲＥＣ（図２）に埋め込まれた絶縁膜ＤＦ（図２）である。言い換えると、分離領域ＩＲは、ＳＴＩによって形成されている。図１に示すように、ドレイン領域ＤＲ１及びソース領域ＳＲ１は、分離領域ＩＲによって平面視で囲まれている。この場合、図２を用いて後述するように、ドレイン領域ＤＲ１とゲート電極ＧＥ１の間に凹部ＲＤ（分離領域ＩＲ）が形成されている。同様に、ソース領域ＳＲ１とゲート電極ＧＥ１の間に凹部ＲＳ（分離領域ＩＲ）が形成されている。
図１に示すように、ドレイン領域ＤＲ１には、複数のコンタクトＣＴ１が設けられている。これらのコンタクトＣＴ１は、第２方向（Ｙ１方向）に沿って配置されている。ソース領域ＳＲ１には、複数のコンタクトＣＴ１が設けられている。これらのコンタクトＣＴ１は、第２方向（Ｙ１方向）に沿って配置されている。
本図に示すように、ＬＤＤ領域ＬＤ１は、平面視でドレイン領域ＤＲ１を内側に含んでいる。同様に、ＬＤＳ領域ＬＳ１は、平面視でソース領域ＳＲ１を内側に含んでいる。さらにＬＤＤ領域ＬＤ１は、ソース領域ＳＲ１側の側面がゲート電極ＧＥ１に入り込んでいる。同様に、ＬＤＳ領域ＬＳ１は、ドレイン領域ＤＲ１側の側面がゲート電極ＧＥ１に入り込んでいる。
次に、図２を用いてトランジスタＴＲ１の断面構造について説明する。本図に示すように、ウェルＷＬ１には、ＬＤＤ領域ＬＤ１及びＬＤＳ領域ＬＳ１が形成されている。ＬＤＤ領域ＬＤ１には、ドレイン領域ＤＲ１が形成されている。ＬＤＳ領域ＬＳ１には、ソース領域ＳＲ１が形成されている。ＬＤＤ領域ＬＤ１及びＬＤＳ領域ＬＳ１の間には、ゲート絶縁膜ＧＩ１が形成されている。そしてドレイン領域ＤＲ１とゲート絶縁膜ＧＩ１の間には、凹部ＲＤ（第１凹部）が位置している。一方、ソース領域ＳＲ１とゲート絶縁膜ＧＩ１の間には、凹部ＲＳ（第３凹部）が位置している。
なお、ＬＤＤ領域ＬＤ１及びＬＤＳ領域ＬＳ１は、ウェルＷＬ１と反対の導電型を有する領域である。そしてドレイン領域ＤＲ１は、ＬＤＤ領域ＬＤ１より浅く、かつ不純物濃度がＬＤＤ領域ＬＤ１より高い。同様に、ソース領域ＳＲ１は、ＬＤＳ領域ＬＳ１より浅く、かつ不純物濃度がＬＤＳ領域ＬＳ１より高い。
凹部ＲＤには、絶縁膜ＤＦ（第１絶縁膜）が埋め込まれている。同様に、凹部ＲＳには、絶縁膜ＤＦ（第２絶縁膜）が埋め込まれている。絶縁膜ＤＦは、例えば、シリコン酸化膜である。本図に示す例において、凹部ＲＤの絶縁膜ＤＦ及び凹部ＲＳの絶縁膜ＤＦは、ゲート絶縁膜ＧＩ１と一体である。そして凹部ＲＤの絶縁膜ＤＦは、ゲート絶縁膜ＧＩ１側の領域に凹部ＲＤ１（第２凹部）を有している。同様に、凹部ＲＳの絶縁膜ＤＦは、ゲート絶縁膜ＧＩ１側の領域に凹部ＲＳ１（第４凹部）を有している。凹部ＲＤ１及び凹部ＲＳ１それぞれには、ゲート電極ＧＥ１の一部が埋め込まれている。
ゲート電極ＧＥ１は、基板ＳＵＢ上に位置している。さらにゲート電極ＧＥ１の側面には、サイドウォールＳＷ１が形成されている。なお、ゲート電極ＧＥ１は、例えばポリシリコンにより形成されている。サイドウォールＳＷ１は、例えば、シリコン酸化膜又はシリコン窒化膜により形成されている。
トランジスタＴＲ１は、絶縁層ＩＬによって覆われている。絶縁層ＩＬには、コンタクトＣＴ１が埋め込まれている。ドレイン領域ＤＲ１側のコンタクトＣＴ１は、ドレイン領域ＤＲ１に接続している。ソース領域ＳＲ１側のコンタクトＣＴ１は、ソース領域ＳＲ１に接続している。
図３（ａ）は、図２に示した凹部ＲＤを拡大した図である。図３（ｂ）は、図３（ａ）におけるα部分の拡大図である。本図（ａ）に示すように、凹部ＲＤのゲート絶縁膜ＧＩ１側では、凹部ＲＤの内側面と基板ＳＵＢの表面によって形成される角（角ＣＲ１）が位置している。そして本図（ｂ）に示すように、角ＣＲ１は丸まっている。これにより、角ＣＲ１での電界集中が抑制される。
詳細には、本図（ａ）に示すように、基板ＳＵＢの表面は、角ＣＲ１を除いて、一直線（第１直線）上に位置している。同様に、凹部ＲＤのうちゲート絶縁膜ＧＩ１側の内側面は、角ＣＲ１を除いて、一直線（第２直線）上に位置している。この場合、角ＣＲ１は、上記した第１直線及び上記した第２直線のなす角の内側に位置するようになる。なお、第１直線及び第２直線のなす角度は、例えば、９０度以上１２０度以下である。
さらに本図（ａ）に示すように、ゲート絶縁膜ＧＩ１及び絶縁膜ＤＦは、一体となっている。そして凹部ＲＤのゲート絶縁膜ＧＩ１側では、ゲート絶縁膜ＧＩ１及び絶縁膜ＤＦを構成する絶縁膜が角ＣＲ１に沿って形成されている。これにより、凹部ＲＤ１は、上記した絶縁膜のうち角ＣＲ１に沿って形成されている部分を内側面に有するようになる。
なお、凹部ＲＤの深さ（本図（ａ）では、基板ＳＵＢの厚さ方向において、ドレイン領域ＤＲ１の上面と凹部ＲＤの底面の間の距離）は、例えば、２００ｎｍ以上４００ｎｍ以下である。さらに上記した第１直線（基板ＳＵＢの表面に沿った直線）及び上記した第２直線（凹部ＲＤの内側面に沿った直線）のなす角度は、上記したように、例えば、９０度以上１２０度以下である。そして凹部ＲＤの深さ及び上記した角度が上記したようになる場合、角ＣＲ１は、曲率半径の最小値が例えば１０ｎｍ以上２００ｎｍ以下となるように丸まっている。
図４（ａ）は、図２に示した凹部ＲＳを拡大した図である。図４（ｂ）は、図４（ａ）におけるβ部分の拡大図である。本図（ａ）に示すように、凹部ＲＳのゲート絶縁膜ＧＩ１側では、凹部ＲＳの内側面と基板ＳＵＢの表面によって形成される角（角ＣＲ２）が位置している。そして本図（ｂ）に示すように、角ＣＲ２は丸まっている。これにより、角ＣＲ２での電界集中が抑制される。
詳細には、本図（ａ）に示すように、基板ＳＵＢの表面は、角ＣＲ２を除いて、一直線（第３直線）上に位置している。同様に、凹部ＲＳのうちゲート絶縁膜ＧＩ１側の内側面は、角ＣＲ２を除いて、一直線（第４直線）上に位置している。この場合、角ＣＲ２は、上記した第３直線及び上記した第４直線のなす角の内側に位置するようになる。なお、第３直線及び第４直線のなす角度は、例えば、９０度以上１２０度以下である。
さらに本図（ａ）に示すように、ゲート絶縁膜ＧＩ１及び絶縁膜ＤＦは、一体となっている。そして凹部ＲＳのゲート絶縁膜ＧＩ１側では、ゲート絶縁膜ＧＩ１及び絶縁膜ＤＦを構成する絶縁膜が角ＣＲ２に沿って形成されている。これにより、凹部ＲＳ１は、上記した絶縁膜のうち角ＣＲ２に沿って形成されている部分を内側面に有するようになる。
なお、凹部ＲＳの深さ（本図（ａ）では、基板ＳＵＢの厚さ方向において、ソース領域ＳＲ１の上面と凹部ＲＤの底面の間の距離）は、例えば、２００ｎｍ以上４００ｎｍ以下である。さらに上記した第３直線（基板ＳＵＢの表面に沿った直線）及び上記した第４直線（凹部ＲＳの内側面に沿った直線）のなす角度は、上記したように、例えば、９０度以上１２０度以下である。そして凹部ＲＳの深さ及び上記した角度が上記したようになる場合、角ＣＲ２は、曲率半径の最小値が例えば１０ｎｍ以上２００ｎｍ以下となるように丸まっている。
図５は、図２の変形例を示す図である。ソース領域ＳＲ１とウェルＷＬ１の間には、高い耐圧が要求されない場合がある。このような場合、本図に示すように、ＬＤＳ領域ＬＳ１（図２）及び凹部ＲＳ（図２）を形成しなくてもよい。本図に示す例では、ゲート絶縁膜ＧＩ１は、ドレイン領域ＤＲ１側の端部がドレイン領域ＤＲ１に達している。
図６〜図１４は、図３に示した半導体装置の製造方法を示す断面図である。まず、図２に示すように、基板ＳＵＢにウェルＷＬ１を形成する。次いで、ウェルＷＬ１にＬＤＤ領域ＬＤ１及びＬＤＳ領域ＬＳ１を形成する。
次いで、図６に示すように、基板ＳＵＢ上に酸化膜ＯＸ１（例えば、シリコン酸化膜）、窒化膜ＮＴ１（例えば、シリコン窒化膜）（第１絶縁膜）、反射防止膜ＡＲＣ、及びマスク膜ＭＫ１をこの順で積層する。次いで、リソグラフィにより、マスク膜ＭＫ１に開口ＯＰ１を形成する。
次いで、図７に示すように、マスク膜ＭＫ１をマスクとして、窒化膜ＮＴ１、酸化膜ＯＸ１、及び基板ＳＵＢをエッチングする。これにより、窒化膜ＮＴ１及び酸化膜ＯＸ１に開口ＯＰ２が形成される。さらに、開口ＯＰ２を介して基板ＳＵＢに凹部ＲＤが形成される。次いで、マスク膜ＭＫ１及び反射防止膜ＡＲＣを除去する。
次いで、図８に示すように、基板ＳＵＢ上及び窒化膜ＮＴ１上に絶縁膜ＤＦ（例えば、シリコン酸化膜）（第２絶縁膜）を形成する。これにより、凹部ＲＤ及び開口ＯＰ２が絶縁膜ＤＦによって埋め込まれる。さらに、絶縁膜ＤＦは、窒化膜ＮＴ１上に形成される。なお、絶縁膜ＤＦは、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。
次いで、図９に示すように、絶縁膜ＤＦの表層を除去する。これにより、窒化膜ＮＴ１上の絶縁膜ＤＦが除去される。絶縁膜ＤＦの除去には、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いる。
次いで、図１０に示すように、絶縁膜ＤＦの表層をさらに除去する。これにより、絶縁膜ＤＦの上面の高さを窒化膜ＮＴ１の上面の高さよりも低くする。さらに本図に示す例では、絶縁膜ＤＦの上面の高さは、基板ＳＵＢの表面より高い。なお、絶縁膜ＤＦの除去には、例えば、ウェットエッチングを用いる。
次いで、図１１に示すように、絶縁膜ＤＦ上及び窒化膜ＮＴ１上に窒化膜ＮＴ２（例えば、シリコン窒化膜）（第３絶縁膜）を形成する。この場合、本図に示すように、窒化膜ＮＴ２は、凹部ＲＤと重なる領域において凹部ＲＥ１を有するようになる。これは、絶縁膜ＤＦの上面が窒化膜ＮＴ１の上面よりも低いためである。この場合、絶縁膜ＤＦの上面と窒化膜ＮＴ１の上面の間には、段差が生まれる。そしてこの段差によって、窒化膜ＮＴ２の上面に、上記したように凹部ＲＥ１が形成される。なお、凹部ＲＥ１の深さは、例えば１０ｎｍ以上１００ｎｍ以下である。
次いで、図１２に示すように、窒化膜ＮＴ２上にマスク膜ＭＫ２を形成する。この場合、マスク膜ＭＫ２は、凹部ＲＥ１の一部を平面視で内側に含む領域（第１領域ＲＧ１）を覆っている。言い換えると、マスク膜ＭＫ２は、凹部ＲＥ１の残りの部分を平面視で内側に含む領域（第２領域ＲＧ２）を覆っていない。この場合、第２領域ＲＧ２は、後の工程においてゲート絶縁膜ＧＩ１（図３）が形成される領域である。
次いで、図１３に示すように、マスク膜ＭＫ２をマスクとして、窒化膜ＮＴ２、窒化膜ＮＴ１、酸化膜ＯＸ１、及び絶縁膜ＤＦをエッチングする。これにより、第２領域ＲＧ２において、窒化膜ＮＴ２、窒化膜ＮＴ１、及び酸化膜ＯＸ１を除去する。さらに第２領域ＲＧ２において、絶縁膜ＤＦの上面を凹部ＲＤの上端よりも下に位置させる。この場合、第２領域ＲＧ２において、基板ＳＵＢの一部が除去される。そしてこの場合、詳細を後述するように、第２領域ＲＧ２において、凹部ＲＤの内側面と基板ＳＵＢの表面によって形成される角（角ＣＲ１）が丸まる。次いで、マスク膜ＭＫ２を除去する。
角ＣＲ１が丸まる理由について説明する。図１２に示したように、窒化膜ＮＴ２の上面には、凹部ＲＥ１によって段差が生じている。そして図１２及び図１３に示す例では、基板ＳＵＢの厚さ方向におけるエッチングがいずれの領域でもほぼ均一に進行する。この場合、窒化膜ＮＴ２の上記した段差の形状が基板ＳＵＢの表面に転写されるようになる。これにより、角ＣＲ１が丸まる。
次いで、図１４に示すように、第１領域ＲＧ１に窒化膜ＮＴ２を残したまま、第２領域ＲＧ２において、例えば熱酸化により、基板ＳＵＢに酸化膜ＯＸ２を形成する。酸化膜ＯＸ２は、ゲート絶縁膜ＧＩ１になる絶縁膜である。この場合、酸化膜ＯＸ２（ゲート絶縁膜ＧＩ２）を側面に有する凹部（凹部ＲＤ１）が凹部ＲＤの絶縁膜ＤＦに形成される。次いで、ゲート電極ＧＥ１及びサイドウォールＳＷ１を形成する。これにより、図３に示した半導体装置が製造される。
図１５〜図１９は、比較例に係る半導体装置の製造方法を示す断面図である。比較例は、以下の点を除いて、本実施形態と同様である。まず、比較例では、本実施形態と同様にして、図６〜図９に示した工程を実施する。
次いで、図１５に示すように、窒化膜ＮＴ１（図９）を除去する。これにより、絶縁膜ＤＦの上面が酸化膜ＯＸ１（基板ＳＵＢ）の上面よりも上に位置するようになる。
次いで、図１６に示すように、酸化膜ＯＸ１（基板ＳＵＢ）上及び絶縁膜ＤＦ上に窒化膜ＮＴ２を形成する。この場合、本図に示すように、窒化膜ＮＴ２の上面は、凹部ＲＤ上において凸部ＣＯＮを有するようになる。これは、絶縁膜ＤＦの上面が酸化膜ＯＸ１（基板ＳＵＢ）の上面よりも低いためである。この場合、絶縁膜ＤＦの上面と酸化膜ＯＸ１（基板ＳＵＢ）の上面の間には、段差が生まれる。そしてこの段差によって、窒化膜ＮＴ２の上面に、上記したように凸部ＣＯＮが形成される。
次いで、図１７に示すように、窒化膜ＮＴ２上にマスク膜ＭＫ２を形成する。この場合、マスク膜ＭＫ２は、凹部ＲＤの一部を平面視で内側に含む領域（第１領域ＲＧ１）を覆っている。言い換えると、マスク膜ＭＫ２は、凹部ＲＤの残りの部分を平面視で内側に含む領域（第２領域ＲＧ２）を覆っていない。この場合、第２領域ＲＧ２は、後の工程においてゲート絶縁膜ＧＩ１（図３）が形成される領域である。
次いで、図１８に示すように、マスク膜ＭＫ２をマスクとして、窒化膜ＮＴ２、酸化膜ＯＸ１、及び絶縁膜ＤＦをエッチングする。これにより、第２領域ＲＧ２において、窒化膜ＮＴ２及び酸化膜ＯＸ１を除去する。さらに第２領域ＲＧ２において、絶縁膜ＤＦの上面を凹部ＲＤの上端よりも下に位置させる。この場合、第２領域ＲＧ２において、基板ＳＵＢの一部が除去される。そしてこの場合、詳細を後述するように、第２領域ＲＧ２において、凹部ＲＤの内側面と基板ＳＵＢの表面によって形成される角（角ＣＲ１）に突出部ＰＲＯが形成される。突出部ＰＲＯは、基板ＳＵＢの表面から上に向かって突出している。次いで、マスク膜ＭＫ２を除去する。
突出部ＰＲＯが形成される理由について説明する。図１７に示したように、窒化膜ＮＴ２の上面には、凸部ＣＯＮによって段差が生じている。そして図１７及び図１８に示す例では、基板ＳＵＢの厚さ方向におけるエッチングがいずれの領域でもほぼ均一に進行する。そして図１７に示すように、窒化膜ＮＴ２は、上記した段差が形成されている部分の膜厚（基板ＳＵＢの厚さ方向の厚さ）が他の部分の膜厚（基板ＳＵＢの厚さ方向の厚さ）よりも厚い。この場合、上記した段差が形成されている領域のエッチングは、残りの領域のエッチングに比して遅く基板ＳＵＢに達する。これにより、上記した段差が形成されている領域と残りの領域の間で、基板ＳＵＢのエッチング量に差が生じる。結果、突出部ＰＲＯが形成される。
次いで、図１９に示すように、第１領域ＲＧ１に窒化膜ＮＴ２を残したまま、第２領域ＲＧ２において、例えば熱酸化により、基板ＳＵＢに酸化膜ＯＸ２を形成する。酸化膜ＯＸ２は、ゲート絶縁膜ＧＩ１になる絶縁膜である。この場合、基板ＳＵＢの表面には、突出部ＰＲＯが残っている。そしてこのような突出部ＰＲＯは、電界集中の原因になり得る。
本実施形態（図６〜図１４）と比較例（図１５〜図１９）を対比する。本実施形態では、図１１に示すように、窒化膜ＮＴ２の上面は、凹部ＲＤ上において凹部ＲＥ１を有している。そして上記したように、凹部ＲＤの内側面と基板ＳＵＢの表面によって形成される角（角ＣＲ１）は、凹部ＲＥ１に起因して丸まるようになる（図１３）。これに対して、比較例では、図１６に示すように、窒化膜ＮＴ２の上面は、凹部ＲＤ上において凸部ＣＯＮを有している。そして上記したように、角ＣＲ１は、凸部ＣＯＮに起因して突出部ＰＲＯを有するようになる（図１８）。この対比から明らかなように、角ＣＲ１が丸まるか又は突出部ＰＲＯを有するかは、窒化膜ＮＴ２の上面の形状によって決定される。
さらに上記したように、本実施形態では、図１３に示すように、角ＣＲ１が丸まっている。これにより、本実施形態では、角ＣＲ１での電界集中を抑制することができる。これに対して、比較例では、図１８に示すように、角ＣＲ１が突出部ＰＲＯを有している。これにより、比較例では、突出部ＰＲＯが電界集中の原因になり得る。この対比から明らかなように、本実施形態では、比較例よりも、角ＣＲ１での電界集中を抑制することができる。
以上、本実施形態によれば、凹部ＲＤの内側面と基板ＳＵＢの表面によって形成される角（角ＣＲ１）が丸まっている。これにより、角ＣＲ１での電界集中を効果的に抑制することができる。
図２０〜図２５は、図６〜図１４に示した方法の変形例を示す図である。本変形例は、以下の点を除いて、本実施形態と同様である。まず、本変形例では、本実施形態と同様にして、図６〜図９に示した工程を実施する。
次いで、図２０に示すように、絶縁膜ＤＦの表層をさらに除去する。これにより、絶縁膜ＤＦの上面の高さを凹部ＲＤの上端の高さよりも低くする。なお、絶縁膜ＤＦの除去には、例えば、ウェットエッチングを用いる。
次いで、図２１に示すように、窒化膜ＮＴ１（図２０）を除去する。
次いで、図２２に示すように、酸化膜ＯＸ１（基板ＳＵＢ）上及び絶縁膜ＤＦ上に窒化膜ＮＴ２（第３絶縁膜）を形成する。この場合、本図に示すように、窒化膜ＮＴ２は、凹部ＲＤと重なる領域において凹部ＲＥ１を有するようになる。これは、絶縁膜ＤＦの上面が酸化膜ＯＸ１（基板ＳＵＢ）の上面よりも低いためである。この場合、絶縁膜ＤＦの上面と酸化膜ＯＸ１（基板ＳＵＢ）の上面の間には、段差が生まれる。そしてこの段差によって、窒化膜ＮＴ２の上面に、上記したように凹部ＲＥ１が形成される。
次いで、図２３に示すように、窒化膜ＮＴ２上にマスク膜ＭＫ２を形成する。この場合、マスク膜ＭＫ２は、凹部ＲＥ１の一部を平面視で内側に含む領域（第１領域ＲＧ１）を覆っている。言い換えると、マスク膜ＭＫ２は、凹部ＲＥ１の残りの部分を平面視で内側に含む領域（第２領域ＲＧ２）を覆っていない。この場合、第２領域ＲＧ２は、後の工程においてゲート絶縁膜ＧＩ１（図３）が形成される領域である。
次いで、図２４に示すように、マスク膜ＭＫ２をマスクとして、窒化膜ＮＴ２、酸化膜ＯＸ１、及び絶縁膜ＤＦをエッチングする。これにより、第２領域ＲＧ２において、窒化膜ＮＴ２及び酸化膜ＯＸ１を除去する。さらに第２領域ＲＧ２において、絶縁膜ＤＦの上面を凹部ＲＤの上端よりも下に位置させる。この場合、第２領域ＲＧ２において、基板ＳＵＢの一部が除去される。そしてこの場合、本実施形態（例えば、図１３）と同様にして、第２領域ＲＧ２において、凹部ＲＤの内側面と基板ＳＵＢの表面によって形成される角（角ＣＲ１）が丸まる。次いで、マスク膜ＭＫ２を除去する。
次いで、図２５に示すように、第１領域ＲＧ１に窒化膜ＮＴ２を残したまま、第２領域ＲＧ２において、例えば熱酸化により、基板ＳＵＢに酸化膜ＯＸ２を形成する。酸化膜ＯＸ２は、ゲート絶縁膜ＧＩ１になる絶縁膜である。この場合、酸化膜ＯＸ２（ゲート絶縁膜ＧＩ２）を側面に有する凹部（凹部ＲＤ１）が凹部ＲＤの絶縁膜ＤＦに形成される。
本変形例においても、本実施形態と同様にして、凹部ＲＤの内側面と基板ＳＵＢの表面によって形成される角（角ＣＲ１）が丸まっている。これにより、角ＣＲ１での電界集中を効果的に抑制することができる。
（第２の実施形態）
図２６は、第２の実施形態に係る半導体装置の構成を示す平面図である。本実施形態に係る半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
本図に示す例において、半導体装置は、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）ドライバである。詳細には、本図に示すように、半導体装置は、同一の基板ＳＵＢにアナログ領域ＡＮＲ及びデジタル領域ＤＧＲを備えている。基板ＳＵＢは、半導体基板であり、例えば、シリコン基板又はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板である。そして基板ＳＵＢは、平面形状が矩形となっている。アナログ領域ＡＮＲ及びデジタル領域ＤＧＲは、上記した矩形の長手方向に互いに対向している。なお、半導体装置の平面レイアウトは、本図に示す例に限定されるものではない。
アナログ領域ＡＮＲは、アナログ回路ＡＮＣ（第１回路）を含んでいる。デジタル領域ＤＧＲは、デジタル回路ＤＧＣ（第２回路）を含んでいる。アナログ回路ＡＮＣは、電源電位が第１電圧である。デジタル回路ＤＧＣは、電源電位が第２電圧である。第２電圧は、第１電圧より低い。例えば、第１電圧は約１０Ｖであり、第２電圧は約１Ｖである。アナログ回路ＡＮＣは、例えば、ＬＣＤを駆動する電圧を生成する回路である。デジタル回路ＤＧＣは、例えば、ロジック回路である。
図２７は、トランジスタＴＲ１の構成及びトランジスタＴＲ２の構成を示す断面図である。図２８は、トランジスタＴＲ２の構成を示す平面図である。図２７に示したアナログ領域ＡＮＲは、図２に対応している。図２７に示したデジタル領域ＤＧＲは、図２８のＢ−Ｂ´断面に対応している。
本実施形態において、トランジスタＴＲ１は、図２６に示したアナログ回路ＡＮＣを構成している。トランジスタＴＲ２は、図２６に示したデジタル回路ＤＧＣを構成している。図２７に示すように、トランジスタＴＲ１及びトランジスタＴＲ２は、同一の基板ＳＵＢを用いて形成されている。なお、本実施形態に係るトランジスタＴＲ１は、第１の実施形態に係るトランジスタＴＲ１と同様の構成である。
図２７に示すように、基板ＳＵＢは、デジタル領域ＤＧＲにウェルＷＬ２を有している。トランジスタＴＲ２は、ウェルＷＬ２を用いて形成されている。トランジスタＴＲ２は、ゲート電極ＧＥ２、ゲート絶縁膜ＧＩ２、ドレイン領域ＤＲ２、ソース領域ＳＲ２、ＬＤＤ領域ＬＤ２、ＬＤＳ領域ＬＳ２、及びサイドウォールＳＷ２を備えている。
図２８を用いて、トランジスタＴＲ２の平面レイアウトについて説明する。トランジスタＴＲ２では、ドレイン（ドレイン領域ＤＲ２）、ゲート電極ＧＥ２、及びソース（ソース領域ＳＲ２）が第３方向（Ｘ２方向）にこの順で並んでいる。そしてドレイン領域ＤＲ２、ゲート電極ＧＥ２、及びソース領域ＳＲ２それぞれは、第３方向に直交する第４方向（Ｙ２方向）に延伸している。なお、第３方向（Ｘ２方向）及び第４方向（Ｙ２）は、第１方向（Ｘ１方向）及び第２方向（Ｙ１方向）（図１）とそれぞれ同じでもよいし、又は第１方向（Ｘ１方向）及び第２方向（Ｙ１方向）（図１）とそれぞれ異なっていてもよい。
上記したように、基板ＳＵＢには、分離領域ＩＲが形成されている。本図に示すように、ドレイン領域ＤＲ２及びソース領域ＳＲ２は、分離領域ＩＲによって規定されている。なお、本図に示す例では、ドレイン領域ＤＲ２とソース領域ＳＲ２の間には、分離領域ＩＲは形成されていない。ドレイン領域ＤＲ２とソース領域ＳＲ２の間には、ＬＤＤ領域ＬＤ２、ゲート電極ＧＥ２、及びＬＤＳ領域ＬＳ２が位置している。
ドレイン領域ＤＲ２には、複数のコンタクトＣＴ２が設けられている。これらのコンタクトＣＴ２は、第４方向（Ｙ２方向）に沿って配置されている。ソース領域ＳＲ２には、複数のコンタクトＣＴ２が設けられている。これらのコンタクトＣＴ２は、第４方向（Ｙ２方向）に沿って配置されている。
次に、図２７を用いて、トランジスタＴＲ２の断面構造について説明する。本図に示すように、トランジスタＴＲ２は、基板ＳＵＢ上にゲート電極ＧＥ２を有し、基板ＳＵＢ（ウェルＷＬ２）にドレイン領域ＤＲ２及びソース領域ＳＲ２を有している。
本図に示すように、ＬＤＤ領域ＬＤ２は、ゲート電極ＧＥ２とドレイン領域ＤＲ２の間に位置している。ＬＤＤ領域ＬＤ２は、ウェルＷＬ２と反対の導電型を有する領域であり、かつドレイン領域ＤＲ２よりも不純物濃度が低い。同様に、ＬＤＳ領域ＬＳ２は、ゲート電極ＧＥ２とソース領域ＳＲ２の間に位置している。ＬＤＳ領域ＬＳ２は、ウェルＷＬ２と反対の導電型を有する領域であり、かつソース領域ＳＲ２より不純物濃度が低い。
ゲート絶縁膜ＧＩ２は、基板ＳＵＢとゲート電極ＧＥ２の間に位置している。本実施形態において、ゲート絶縁膜ＧＩ２は、例えば、ゲート絶縁膜ＧＩ１と同じ種類の絶縁膜（例えば、シリコン酸化膜）である。そしてゲート絶縁膜ＧＩ２の膜厚Ｔ２は、ゲート絶縁膜ＧＩ１の膜厚Ｔ１よりも薄い。これは、デジタル回路ＤＧＣの電源電位（第２電圧）が上記したようにアナログ回路ＡＮＣの電源電位（第１電圧）よりも低いためである。言い換えると、トランジスタＴＲ２（デジタル回路ＤＧＣを構成するトランジスタ）の耐圧は、トランジスタＴＲ１（アナログ回路ＡＮＣを構成するトランジスタ）の耐圧よりも低くてもよい。これにより、ゲート絶縁膜ＧＩ２の膜厚Ｔ２をゲート絶縁膜ＧＩ１の膜厚Ｔ１よりも薄くすることができる。
さらに本図に示す例において、第３方向（Ｘ２方向）におけるゲート電極ＧＥ２の長さＬ２は、第１方向（Ｘ１）方向におけるゲート電極ＧＥ１の長さＬ１より短い。これは、上記と同様にして、トランジスタＴＲ２の耐圧がトランジスタＴＲ１の耐圧よりも低くてもよいためである。これにより、ゲート電極ＧＥ２の長さＬ２をゲート電極ＧＥ１の長さＬ１よりも短いものにすることができる。
トランジスタＴＲ１と同様にして、トランジスタＴＲ２は、絶縁層ＩＬによって覆われている。絶縁層ＩＬには、コンタクトＣＴ２が埋め込まれている。ドレイン領域ＤＲ２側のコンタクトＣＴ２は、ドレイン領域ＤＲ２に接続している。ソース領域ＳＲ２側のコンタクトＣＴ２は、ソース領域ＳＲ２に接続している。
図２９〜図３９は、図２７に示した半導体装置の製造方法を示す断面図である。まず、図２９に示すように、基板ＳＵＢにウェルＷＬ１，ＷＬ２を形成する。次いで、ウェルＷＬ１にＬＤＤ領域ＬＤ１及びＬＤＳ領域ＬＳ１を形成する。次いで、基板ＳＵＢ上に酸化膜ＯＸ１（例えば、シリコン酸化膜）、窒化膜ＮＴ１、反射防止膜ＡＲＣ、及びマスク膜ＭＫ１をこの順で積層する。次いで、リソグラフィにより、マスク膜ＭＫ１に開口ＯＰ１を形成する。
次いで、図３０に示すように、マスク膜ＭＫ１をマスクとして、窒化膜ＮＴ１、酸化膜ＯＸ１、及び基板ＳＵＢをエッチングする。これにより、窒化膜ＮＴ１及び酸化膜ＯＸ１に開口ＯＰ２が形成される。さらに、開口ＯＰ２を介して基板ＳＵＢに凹部ＲＥＣが形成される。この場合、凹部ＲＥＣは、アナログ領域ＡＮＲに凹部ＲＤ，ＲＳを含んでいる。次いで、マスク膜ＭＫ１及び反射防止膜ＡＲＣを除去する。
次いで、図３１に示すように、基板ＳＵＢ上及び窒化膜ＮＴ１上に絶縁膜ＤＦを形成する。これにより、凹部ＲＥＣ及び開口ＯＰ２が絶縁膜ＤＦによって埋め込まれる。さらに、絶縁膜ＤＦは、窒化膜ＮＴ１上に形成される。なお、絶縁膜ＤＦは、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。
次いで、図３２に示すように、絶縁膜ＤＦの表層を除去する。これにより、窒化膜ＮＴ１上の絶縁膜ＤＦが除去される。絶縁膜ＤＦの除去には、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いる。
次いで、図３３に示すように、絶縁膜ＤＦの表層をさらに除去する。これにより、絶縁膜ＤＦの上面の高さを窒化膜ＮＴ１の上面の高さよりも低くする。さらに本図に示す例では、絶縁膜ＤＦの上面の高さは、基板ＳＵＢの表面より高い。なお、絶縁膜ＤＦの除去には、例えば、ウェットエッチングを用いる。
次いで、図３４に示すように、絶縁膜ＤＦ上及び窒化膜ＮＴ１上に窒化膜ＮＴ２を形成する。この場合、第１の実施形態（図１１）と同様にして、本図に示すように、窒化膜ＮＴ２は、凹部ＲＥＣと重なる領域において凹部ＲＥ１を有するようになる。
次いで、図３５に示すように、窒化膜ＮＴ２上にマスク膜ＭＫ２を形成する。マスク膜ＭＫ２は、第２領域ＲＧ２に開口ＯＰ３を有している。第２領域ＲＧ２は、後の工程においてゲート絶縁膜ＧＩ１（図２７）が形成される領域である。マスク膜ＭＫ２は、第２領域ＲＧ２以外の領域（第１領域ＲＧ１）において、窒化膜ＮＴ２を覆っている。
次いで、図３６に示すように、マスク膜ＭＫ２をマスクとして、窒化膜ＮＴ２、窒化膜ＮＴ１、酸化膜ＯＸ１、及び絶縁膜ＤＦをエッチングする。これにより、第２領域ＲＧ２において、窒化膜ＮＴ２、窒化膜ＮＴ１、及び酸化膜ＯＸ１を除去する。さらに第２領域ＲＧ２において、絶縁膜ＤＦの上面を凹部ＲＥＣの上端よりも下に位置させる。この場合、第２領域ＲＧ２において、基板ＳＵＢの一部が除去される。そしてこの場合、第１の実施形態（例えば、図１３）と同様にして、第２領域ＲＧ２において、凹部ＲＥＣの内側面と基板ＳＵＢの表面によって形成される角（角ＣＲ１，ＣＲ２）が丸まる。次いで、マスク膜ＭＫ２を除去する。
本図に示す工程において、デジタル領域ＤＧＲの基板ＳＵＢは、窒化膜ＮＴ２によって覆われている。このため、本図に示した工程において、デジタル領域ＤＧＲの絶縁膜ＤＦの上面は除去されない。これにより、図２７に示したように、デジタル領域ＤＧＲの絶縁膜ＤＦの上面は、凹部ＲＤ１の底面及び凹部ＲＳ１の底面よりも上に位置するようになる。
次いで、図３７に示すように、第１領域ＲＧ１に窒化膜ＮＴ２を残したまま、第２領域ＲＧ２において、例えば熱酸化により、基板ＳＵＢに酸化膜ＯＸ２を形成する。酸化膜ＯＸ２は、ゲート絶縁膜ＧＩ１になる絶縁膜である。この場合、酸化膜ＯＸ２（ゲート絶縁膜ＧＩ２）を側面に有する凹部ＲＤ１，ＲＳ１がそれぞれ凹部ＲＤ，ＲＳの絶縁膜ＤＦに形成される。
次いで、図３８に示すように、窒化膜ＮＴ２、窒化膜ＮＴ１、及び酸化膜ＯＸ１を除去する。次いで、例えば熱酸化により、基板ＳＵＢに酸化膜ＯＸ３を形成する。酸化膜ＯＸ３は、ゲート絶縁膜ＧＩ２（図２７）になる絶縁膜である。次いで、基板ＳＵＢ上に導電膜ＧＥを形成する。導電膜ＧＥは、ゲート電極ＧＥ１，ＧＥ２（図２７）になる導電膜（例えば、ポリシリコン膜）である。
次いで、図３９に示すように、導電膜ＧＥ及び酸化膜ＯＸ３（図３８）をパターニングする。これにより、ゲート電極ＧＥ１，ＧＥ２及びゲート絶縁膜ＧＩ２を形成する。次いで、デジタル領域ＤＧＲにＬＤＤ領域ＬＤ２及びＬＤＳ領域ＬＳ２を形成する。次いで、サイドウォールＳＷ１，ＳＷ２になる絶縁膜を基板ＳＵＢ上に形成する。次いで、この絶縁膜をエッチバックする。これにより、サイドウォールＳＷ１，ＳＷ２が形成される。次いで、ドレイン領域ＤＲ１及びソース領域ＳＲ１並びにドレイン領域ＤＲ２及びソース領域ＳＲ２を形成する。次いで、基板ＳＵＢ上に絶縁層ＩＬを形成する。次いで、絶縁層ＩＬにコンタクトＣＴ１，ＣＴ２を埋め込む。このようにして、図２７に示した半導体装置が製造される。
本実施形態においても、第１の実施形態と同様の効果が得られる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＮＣ アナログ回路
ＡＮＲ アナログ領域
ＡＲＣ 反射防止膜
ＣＯＮ 凸部
ＣＲ１ 角
ＣＲ２ 角
ＣＴ１ コンタクト
ＣＴ２ コンタクト
ＤＦ 絶縁膜
ＤＧＣ デジタル回路
ＤＧＲ デジタル領域
ＤＲ１ ドレイン領域
ＤＲ２ ドレイン領域
ＧＥ 導電膜
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＩ１ ゲート絶縁膜
ＧＩ２ ゲート絶縁膜
ＩＬ 絶縁層
ＩＲ 分離領域
ＬＤ１ ＬＤＤ領域
ＬＤ２ ＬＤＤ領域
ＬＳ１ ＬＤＳ領域
ＬＳ２ ＬＤＳ領域
ＭＫ１ マスク膜
ＭＫ２ マスク膜
ＮＴ１ 窒化膜
ＮＴ２ 窒化膜
ＯＰ１ 開口
ＯＰ２ 開口
ＯＰ３ 開口
ＯＸ１ 酸化膜
ＯＸ２ 酸化膜
ＯＸ３ 酸化膜
ＰＲＯ 突出部
ＲＤ 凹部
ＲＤ１ 凹部
ＲＥ１ 凹部
ＲＥＣ 凹部
ＲＧ１ 第１領域
ＲＧ２ 第２領域
ＲＳ 凹部
ＲＳ１ 凹部
ＳＲ１ ソース領域
ＳＲ２ ソース領域
ＳＵＢ 基板
ＳＷ１ サイドウォール
ＳＷ２ サイドウォール
ＴＲ１ トランジスタ
ＴＲ２ トランジスタ
ＷＬ１ ウェル
ＷＬ２ ウェル

Claims (8)

  1. 基板と、
    ゲート絶縁膜及びゲート電極を有し、ドレイン及びソースが平面視で前記ゲート絶縁膜を介して互いに対向している第１トランジスタと、
    前記基板に形成され、前記ドレイン及び前記ソースの一方となる第１不純物領域と、
    前記基板に形成され、前記ゲート絶縁膜と前記第１不純物領域の間に位置している第１凹部と、
    前記第１凹部に埋め込まれた第１絶縁膜と、
    前記ゲート絶縁膜側において前記第１絶縁膜に形成された第２凹部と、
    を備え、
    前記第１凹部の前記ゲート絶縁膜側では、前記第１凹部の内側面と前記基板の表面によって形成される第１角が丸まっている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記基板に形成され、前記ドレイン及び前記ソースの他方となる第２不純物領域と、
    前記基板に形成され、前記ゲート絶縁膜と前記第２不純物領域の間に位置している第３凹部と、
    前記第３凹部に埋め込まれた第２絶縁膜と、
    前記ゲート絶縁膜側において前記第２絶縁膜に形成された第４凹部と、
    を備え、
    前記第３凹部の前記ゲート絶縁膜側では、前記第３凹部の内側面と前記基板の表面によって形成される第２角が丸まっている半導体装置。
  3. 請求項１に記載の半導体装置において、
    ゲート絶縁膜及びゲート電極を有し、ドレイン及びソースが平面視で前記ゲート絶縁膜を介して互いに対向している第２トランジスタを備え、
    前記第１トランジスタは、電源電位が第１電圧である第１回路を構成しており、
    前記第２トランジスタは、電源電位が前記第１電圧より低い第２電圧である第２回路を構成しており、
    前記第１トランジスタの前記ゲート絶縁膜は、前記第２トランジスタの前記ゲート絶縁膜より厚い半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記基板に形成され、前記第２トランジスタを平面視で囲んでいる第５凹部と、
    前記第５凹部に埋め込まれた第３絶縁膜と、
    を備え、
    前記第３絶縁膜の上面は、前記第２凹部の底面よりも上に位置している半導体装置。
  5. 基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜に開口を形成する工程と、
    前記開口を形成した後に前記第１絶縁膜をマスクとして前記基板をエッチングすることにより、前記基板に第１凹部を形成する工程と、
    前記第１凹部及び前記開口に第２絶縁膜を埋め込む工程と、
    前記第２絶縁膜をエッチングすることにより、前記第２絶縁膜の上面を前記開口の上端よりも下に位置させる工程と、
    前記第２絶縁膜をエッチングした後に絶縁膜を前記第１絶縁膜上及び第２絶縁膜上に形成することにより、前記開口と重なる領域に第２凹部を備える第３絶縁膜を形成する工程と、
    前記第２凹部の一部を平面視で内側に含む第１領域をマスク膜で覆い、かつ前記第２凹部の残りの部分を平面視で内側に含む第２領域を前記マスク膜で覆わない工程と、
    前記マスク膜をマスクとして前記第１絶縁膜、前記第２絶縁膜、及び前記第３絶縁膜をエッチングすることにより、前記第２領域において前記第１絶縁膜及び前記第３絶縁膜を除去するとともに前記第２領域において前記第２絶縁膜の上面を前記第１凹部の上端よりも下に位置させる工程と、
    前記マスク膜を除去する工程と、
    前記マスク膜を除去した後、前記第１領域に前記第３絶縁膜を残したまま前記第２領域において前記基板に酸化膜を形成する工程と、
    を備える半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記第１絶縁膜は、シリコン窒化膜であり、
    前記第２絶縁膜は、シリコン酸化膜であり、
    前記第３絶縁膜は、シリコン窒化膜である半導体装置の製造方法。
  7. 基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜に開口を形成する工程と、
    前記開口を形成した後に前記第１絶縁膜をマスクとして前記基板をエッチングすることにより、前記基板に第１凹部を形成する工程と、
    前記第１凹部及び前記開口に第２絶縁膜を埋め込む工程と、
    前記第２絶縁膜をエッチングすることにより、前記第２絶縁膜の上面を前記第１凹部の上端よりも下に位置させる工程と、
    前記第２絶縁膜をエッチングした後に前記第１絶縁膜を除去する工程と、
    前記第１絶縁膜を除去した後に前記基板上及び前記第２絶縁膜上に絶縁膜を形成することにより、前記第１凹部と重なる領域に第２凹部を備える第３絶縁膜を形成する工程と、
    前記第２凹部の一部を平面視で内側に含む第１領域をマスク膜で覆い、かつ前記第２凹部の残りの部分を平面視で内側に含む第２領域を前記マスク膜で覆わない工程と、
    前記マスク膜をマスクとして前記第２絶縁膜及び前記第３絶縁膜をエッチングすることにより、前記第２領域において前記第３絶縁膜を除去するとともに前記第２領域において前記第２絶縁膜の上面を前記第１凹部の上端よりも下に位置させる工程と、
    前記マスク膜を除去する工程と、
    前記マスク膜を除去した後、前記第１領域に前記第３絶縁膜を残したまま前記第２領域において前記基板に酸化膜を形成する工程と、
    を備える半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記第１絶縁膜は、シリコン窒化膜であり、
    前記第２絶縁膜は、シリコン酸化膜であり、
    前記第３絶縁膜は、シリコン窒化膜である半導体装置の製造方法。
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