JP2016025272A - 表示装置 - Google Patents

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Abstract

【課題】特性ばらつき及び占有面積の小さい薄膜トランジスタを備えた表示装置を提供する。【解決手段】表示装置は、第１半導体層１２と、第１絶縁膜１４と、ゲート電極ＷＧと、第２絶縁膜１６と、第２半導体層１８と、第１電極と、第２電極と、を具備した薄膜トランジスタを備える。間隔Ｔ１４は、間隔Ｔ１６より大きい。【選択図】図２

Description

本発明の実施形態は、表示装置に関する。
アクティブマトリクス方式の表示装置において、画素のスイッチング素子に薄膜トランジスタ（Thin-film Transistor：ＴＦＴ）が用いられている。また、アクティブエリア（表示領域）の外側の額縁領域（非表示領域）に形成されるドライバのスイッチング素子にも薄膜トランジスタが用いられている。
また、ＴＦＴとしては、オン電流の増大を図る目的で、ダブルチャネル構造のＴＦＴが提案されている。このＴＦＴは、第１のアモルファスシリコン膜と、第１のアモルファスシリコン膜の上方に位置し第１のアモルファスシリコン膜と対向した第２のアモルファスシリコン膜と、第１のアモルファスシリコン膜と第２のアモルファスシリコン膜との間に介在したゲート電極と、を有している。すなわち、上記ＴＦＴは、２個のアモルファスシリコン膜を有している。さらに、上記の場合、第１のアモルファスシリコン膜及び第２のアモルファスシリコン膜を同一レベルの層に形成する場合に比べ、上記ＴＦＴの占有面積の縮小を図ることができる。
特許第３０６１９０７号公報
本実施形態の目的は、特性ばらつき及び占有面積の小さい薄膜トランジスタを備えた表示装置を提供することにある。
一実施形態に係る表示装置は、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置した第１チャネル領域と、を有する第１半導体層と、前記第１半導体層の第１チャネル領域の上に形成された第１絶縁膜と、前記第１絶縁膜の上に形成され前記第１チャネル領域と対向したゲート電極と、前記ゲート電極の上に形成された第２絶縁膜と、前記第２絶縁膜の上に形成され、前記第１半導体層に対向し、前記第１領域に電気的に接続された第３領域と、前記第２領域に電気的に接続された第４領域と、前記第３領域と前記第４領域との間に位置し前記ゲート電極と対向した第２チャネル領域と、を有する第２半導体層と、前記第２半導体層の上方に位置し、前記第３領域に接した第１電極と、前記第２半導体層の上方に位置し、前記第１電極に間隔を置き、前記第４領域に接した第２電極と、を具備した薄膜トランジスタを備え、互いに対向する前記ゲート電極の底面と前記第１チャネル領域の天面との間隔は、互いに対向する前記ゲート電極の天面と前記第２チャネル領域の底面との間隔より大きい。
また、一実施形態に係る表示装置は、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置した第１チャネル領域と、を有する第１半導体層と、前記第１半導体層の第１チャネル領域の上に形成された第１絶縁膜と、前記第１絶縁膜の上に形成され前記第１チャネル領域と対向したゲート電極と、前記ゲート電極の上に形成された第２絶縁膜と、前記第２絶縁膜の上に形成され、前記第１半導体層に対向し、前記第１領域に電気的に接続された第３領域と、前記第２領域に電気的に接続された第４領域と、前記第３領域と前記第４領域との間に位置し前記ゲート電極と対向した第２チャネル領域と、を有する第２半導体層と、前記第２半導体層の上方に位置し、前記第３領域に接した第１電極と、前記第２半導体層の上方に位置し、前記第１電極に間隔を置き、前記第４領域に接した第２電極と、を具備した薄膜トランジスタを備え、前記ゲート電極は、前記第１チャネル領域と対向した底面と、前記第２チャネル領域と対向し前記底面の面積より小さい面積を有した天面と、を備え、順テーパ状に形成されている。
図１は、一実施形態に係る表示装置の構成及び等価回路を示す概略平面図である。 図２は、上記表示装置の一部を概略的に示す断面図であり、薄膜トランジスタを示す図である。 図３は、図２に示した薄膜トランジスタ及び比較例の薄膜トランジスタにおける、ゲート電圧（Ｖｇ）に対するドレイン電流（Ｉｄ）の変化をグラフで示す図である。 図４は、図２に示した薄膜トランジスタの製造方法を説明するための概略断面図である。 図５は、図４に続く、図２に示した薄膜トランジスタの製造方法を説明するための概略断面図である。 図６は、図５に続く、図２に示した薄膜トランジスタの製造方法を説明するための概略断面図である。 図７は、図６に続く、図２に示した薄膜トランジスタの製造方法を説明するための概略断面図である。 図８は、上記実施形態の実施例に係る表示装置を示す概略断面図である。 図９は、上記実施形態の変形例１に係る表示装置のアレイ基板を示す概略断面図である。 図１０は、上記実施形態の変形例２に係る表示装置のアレイ基板を示す概略断面図である。
以下、本発明の一実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
図１は、本実施形態に係る表示装置の構成及び等価回路を示す概略平面図である。ここでは、薄膜トランジスタを有する表示装置として、液晶表示装置を例に説明する。
図１に示すように、表示装置１は、画像を表示するアクティブエリア（表示領域）ＡＣＴと、アクティブエリアＡＣＴの外側の額縁領域（非表示領域）と、を備えている。表示装置１は、液晶表示パネルＰＬＮを備えている。液晶表示パネルＰＬＮは、アレイ基板ＡＲや、後述する対向基板及び液晶層を備えている。アクティブエリアＡＣＴにおいて、アレイ基板ＡＲは、ｎ本のゲート線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース線Ｓ（Ｓ１〜Ｓｍ）、及びｍ×ｎ個のマトリクス状の画素ＰＸを備えている。各画素ＰＸは、隣合う２本のゲート線Ｇと隣合う２本のソース線Ｓとによって区画されている。
ゲート線Ｇ及び補助容量線Ｃは、第１方向Ｘに略平行に延出している。なお、ゲート線Ｇ及び補助容量線Ｃは、必ずしも直線的に延出していなくてもよい。これらのゲート線Ｇ及び補助容量線Ｃは、第２方向Ｙに交互に並べられている。ソース線Ｓは、第２方向Ｙに略平行に延出している。ソース線Ｓは、ゲート線Ｇ及び補助容量線Ｃと略直交している。なお、ソース線Ｓは、必ずしも直線的に延出していなくてもよい。なお、ゲート線Ｇ、補助容量線Ｃ、及びソース線Ｓは、それらの一部が屈曲していてもよい。ゲート線Ｇ、ソース線Ｓ、及び補助容量線Ｃは、例えば、モリブデン、クロム、タングステン、アルミニウム、銅、チタン、ニッケル、タンタル、銀あるいはこれらの合金によって形成されているが、特に限定されるものではなく、その他の金属や合金、またはこれらの積層膜で形成されていてもよい。
各ゲート線Ｇは、アクティブエリアＡＣＴの外部まで延出し、ゲートドライバＧＤに接続されている。各ソース線Ｓは、アクティブエリアＡＣＴの外部まで延出し、ソースドライバＳＤに接続されている。各補助容量線Ｃは、アクティブエリアＡＣＴの外部まで延出し、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
各画素ＰＸは、第１薄膜トランジスタＴＲ１、画素電極ＰＥ、共通電極ＣＥ、保持容量ＣＳを備えている。画素電極ＰＥは、第１薄膜トランジスタＴＲ１を介してソース線Ｓと電気的に接続されている。共通電極ＣＥは、画素電極ＰＥと対向している。共通電極ＣＥは、アクティブエリアＡＣＴの外部に備えられた給電部ＶＣＯＭと、電気的に接続されている。保持容量ＣＳは、画素電極ＰＥに電気的に接続されている。
第１薄膜トランジスタＴＲ１は、ゲートドライバＧＤからゲート線Ｇを経由して与えられる制御信号により、導通状態（オン）又は非導通状態（オフ）に切替えられる。ソースドライバＳＤから出力される映像信号は、ソース線Ｓ及び導通状態の第１薄膜トランジスタＴＲ１を経由して対応する画素電極ＰＥに与えられる。コモン電位に設定される共通電極ＣＥと画素電極ＰＥとの間の電位差により、液晶層に印加される電圧が制御される。
保持容量ＣＳは、液晶層に印加される電圧を一定期間保持するものであり、絶縁層を介して対向する一対の電極で構成されている。例えば、保持容量ＣＳにおいて、一方の電極は補助容量線Ｃの一部あるいは補助容量線Ｃと電気的に接続された補助電極であり、他方の電極は画素電極ＰＥに接続された補助対向電極である。
ゲートドライバＧＤ及びソースドライバＳＤは、額縁領域に形成されている。ゲートドライバＧＤ及びソースドライバＳＤは、それぞれスイッチング素子として機能する複数の第２薄膜トランジスタＴＲ２を備えている。
図２は、本実施形態に係る表示装置１（アレイ基板ＡＲ）の一部を概略的に示す断面図であり、薄膜トランジスタＴＲを示す図である。なお、ここでは、アレイ基板ＡＲのうち、説明に必要な主要部のみを図示している。
図１に示した第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２の少なくとも一方の薄膜トランジスタは、図２に示す薄膜トランジスタＴＲで形成されている。本実施形態において、上述した第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２の両方とも薄膜トランジスタＴＲで形成されている。
図２に示すように、薄膜トランジスタＴＲは、アレイ基板ＡＲの第１絶縁基板１０の主面の上方に形成され、スイッチング素子として機能する。薄膜トランジスタＴＲは、第１半導体層１２、第１絶縁膜１４、ゲート電極ＷＧ、第２絶縁膜１６、第２半導体層１８、及び低抵抗配線２０Ａ，２０Ｂを備えている。
第１絶縁基板１０は、ガラス、樹脂等の光透過性及び絶縁性を有する材料で形成されている。第１絶縁基板１０の主面の平坦化、第１絶縁基板からの不純物拡散防止等を目的に、第１絶縁基板１０上に、下地保護膜（絶縁膜）が形成されていてもよい。ここで、第１絶縁基板１０の主面は、互いに直交する第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面と平行な面である。第３方向Ｚは、第１絶縁基板１０の主面の法線方向であり、第１方向Ｘ及び第２方向Ｙにそれぞれ垂直な方向である。
第１半導体層１２は、第１絶縁基板１０の主面の上方に形成されている。このため、第１半導体層１２は、第１絶縁基板１０の主面に接していてもよく、又は上記主面から離れて位置していてもよい。後者の場合、上記主面と第１半導体層１２との間には、下地保護膜が介在している。第１半導体層１２は、第１領域１２Ａ、第２領域１２Ｂ、及び第１チャネル領域１２Ｃを備えている。第１チャネル領域１２Ｃは、第１絶縁基板１０の主面に沿った方向で第１領域１２Ａと第１領域１２Ｂとの間に位置している。第１チャネル領域１２Ｃは、ゲート電極ＷＧと対向した天面１２Ｃａを備えている。第１及び第２領域１２Ａ，１２Ｂの一方がソース領域として機能し、第１及び第２領域１２Ａ，１２Ｂの他方がドレイン領域として機能している。第１領域１２Ａ及び第１領域１２Ｂは、第１チャネル領域１２Ｃに比べて低抵抗化されている。第１半導体層１２及び第２半導体層１８は、アモルファスシリコン、ポリシリコン、有機物半導体、酸化物半導体等の半導体で形成されている。本実施形態において、第１半導体層１２及び第２半導体層１８は、酸化物半導体で形成されている。
第１絶縁膜１４は、少なくとも第１チャネル領域１２Ｃの上に形成されている。本実施形態において、第１絶縁膜１４は、第１チャネル領域１２Ｃの上のみに形成されている。第１絶縁膜１４及び第２絶縁膜１６は、それぞれゲート絶縁膜として機能するため、薄膜でも短絡などの欠陥が生じにくい無機材料で形成されることが望ましい。このような無機材料は、例えば、シリコン酸化物やシリコン窒化物などが挙げられるが、特に限定されるものではなく、アルミニウムやハフニウムやイットリウムなどの酸化物材料や、これらの積層膜でも良い。
ここでは、第１チャネル領域１２Ｃは、第１絶縁膜１４が重畳した重畳領域である。第１領域１２Ａ及び第２領域１２Ｂは、第１絶縁膜１４から外れた非重畳領域である。第１領域１２Ａ及び第２領域１２Ｂの還元性元素濃度は、第１チャネル領域１２Ｃの還元性元素濃度より高い。
ゲート電極ＷＧは、第１絶縁膜１４の上に形成されている。ゲート電極ＷＧは、第１チャネル領域１２Ｃの天面１２Ｃａと対向した底面ＷＧｂと、第２半導体層１８と対向した天面ＷＧａと、を備えている。底面ＷＧｂの一辺は第１領域１２Ａと第１チャネル領域１２Ｃとの境界と第３方向Ｚに対向し、底面ＷＧｂの他の一辺は第２領域１２Ｂと第１チャネル領域１２Ｃとの境界と第３方向Ｚに対向している。即ち、第１チャネル領域１２Ｃの第１チャネル長Ｌ１は、底面ＷＧｂの対向する一対の辺の間の距離に相当する。ゲート電極ＷＧは順テーパ状に形成されている。ゲート電極ＷＧは、図示しない領域でゲート線Ｇと電気的に接続されている。例えば、ゲート電極ＷＧ及びゲート線Ｇは、同一レベルの層にて、同一材料で一体的に形成されてもよい。
第２絶縁膜１６は、少なくともゲート電極ＷＧの上に形成されている。この実施形態において、第２絶縁膜１６は、第１絶縁基板１０、第１半導体層１２、及びゲート電極ＷＧの上に形成され、絶縁膜１４の側面を覆っている。第２絶縁膜１６には、第１領域１２Ａと対向した領域に第１コンタクトホールＣＨ１が形成されている。また、第２絶縁膜１６には、第２領域１２Ｂと対向した領域に第２コンタクトホールＣＨ２が形成されている。第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２は、第３方向Ｚに沿った方向に延在し、第２絶縁膜１６を貫通している。第１コンタクトホールＣＨ１は、第１領域１２Ａの一部を第２絶縁膜１６の外側に露出させ、第２コンタクトホールＣＨ２は、第２領域１２Ｂの一部を第２絶縁膜１６の外側に露出させている。
第２半導体層１８は、第２絶縁膜１６の上に形成され、第１半導体層１２と対向している。第２半導体層１８は、第１領域１２Ａと電気的に接続された第３領域１８Ａ、第２領域１２Ｂと電気的に接続された第４領域１８Ｂ、及び第２チャネル領域１８Ｃを備えている。この実施形態において、第３領域１８Ａは、第１コンタクトホールＣＨ１を通って第１領域１２Ａに接している。第４領域１８Ｂは、第２コンタクトホールＣＨ２を通って第２領域１２Ｂに接している。第２チャネル領域１８Ｃは、第１絶縁基板１０の主面に沿った方向で第３領域１８Ａと第４領域１８Ｂとの間に位置している。第２チャネル領域１８Ｃは、ゲート電極ＷＧの天面ＷＧａと対向した底面１８Ｃｂを備えている。第３及び第４領域１８Ａ，１８Ｂの一方がソース領域として機能し、第３及び第４領域１８Ａ，１８Ｂの他方がドレイン領域として機能している。本実施形態において、第１チャネル領域１２Ｃの第１チャネル幅と、第２チャネル領域１８Ｃの第２チャネル幅とは、同一である。
低抵抗配線２０Ａは、第２半導体層１８の上方に位置し、第３領域１８Ａに接している。この実施形態において、低抵抗配線２０Ａは、第２絶縁膜１６及び第２半導体層１８の上に形成されている。低抵抗配線２０Ａの一端は、天面ＷＧａに対向し、第３領域１８Ａと第２チャネル領域１８Ｃとの境界に対向している。低抵抗配線２０Ｂは、第２半導体層１８の上方に位置し、第４領域１８Ｂに接している。この実施形態において、低抵抗配線２０Ｂの一端は、天面ＷＧａに対向し、第４領域１８Ｂと第２チャネル領域１８Ｃとの境界に対向している。即ち、第２チャネル領域１８Ｃの第２チャネル長Ｌ２は、対向する低抵抗配線２０Ａの一端から低抵抗配線２０Ｂの一端までの距離に相当する。
低抵抗配線２０Ａは薄膜トランジスタＴＲの第１電極として機能し、低抵抗配線２０Ｂは薄膜トランジスタＴＲの第２電極として機能している。低抵抗配線２０Ａ，２０Ｂの一方はソース電極として機能し、低抵抗配線２０Ａ，２０Ｂの他方はドレイン電極として機能する。例えば、低抵抗配線２０Ａがソース電極として機能する場合、低抵抗配線２０Ａと電気的に接続された第１領域１２Ａ及び第３領域１８Ａは、ともにソース領域として機能する。このような場合、低抵抗配線２０Ｂはドレイン電極として機能し、低抵抗配線２０Ｂと電気的に接続された第２領域１２Ｂ及び第４領域１８Ｂは、ともにドレイン領域として機能する。ゲート電極ＷＧ、低抵抗配線２０Ａ、及び低抵抗配線２０Ｂは、金属として、例えば、モリブデン、タングステン、アルミニウム、チタン、銅、あるいはこれらの合金によって形成されている。
上記のように、薄膜トランジスタＴＲは、第１半導体層１２とゲート電極ＷＧによってトップゲート型薄膜トランジスタの構造をとり、第２半導体層１８とゲート電極ＷＧによってボトムゲート型薄膜トランジスタの構造をとる。すなわち、本実施形態の薄膜トランジスタＴＲは、ダブルチャネル構造の薄膜トランジスタであり、トップゲート型薄膜トランジスタとボトムゲート型薄膜トランジスタとがゲート電極ＷＧを共用している。例えば、ゲート電極ＷＧに、薄膜トランジスタＴＲの閾値電圧Ｖｔｈ以上のゲート電圧Ｖｇが印加されると、低抵抗配線２０Ａと低抵抗配線２０Ｂとの電位差に従い、低抵抗配線２０Ａと低抵抗配線２０Ｂとの間でドレイン電流Ｉｄが流れ始める。このときのドレイン電流Ｉｄをオン電流という。
本実施形態では、第１半導体層１２と第２半導体層１８とは並列に接続されているため、ドレイン電流Ｉｄは、第２半導体層１８を流れる第２ドレイン電流Ｉｄ２と、第１半導体層１２を流れる第１ドレイン電流Ｉｄ１との和である。第１半導体層１２と第２半導体層１８とは、同一レベルの層に並べて設けられているのではなく、第３方向Ｚに対向して設けられている。このような構造の薄膜トランジスタＴＲでは、薄膜トランジスタＴＲの占有面積の縮小を図りつつ、十分なチャネル幅を確保することができる。すなわち、薄膜トランジスタＴＲの占有面積の縮小を図りつつ、オン電流の増大を図ることができる。又は、薄膜トランジスタＴＲの占有面積を変えることなく、チャネル幅を増大させることができる。
このような薄膜トランジスタＴＲを第１薄膜トランジスタＴＲ１に適用することにより、画素ＰＸの開口率の向上に寄与することができ得る。また、薄膜トランジスタＴＲを第２薄膜トランジスタＴＲ２に適用することにより、ソースドライバＳＤ及びゲートドライバＧＤの小型化（占有面積の縮小）に寄与することができ、ひいては狭額縁化（額縁領域の縮小）に寄与することができる。
低抵抗配線２０Ａ，２０Ｂは、第２半導体層１８の上に形成された金属膜をパターニングすることによって形成される。第２半導体層１８において、低抵抗配線２０Ａ，２０Ｂに対向していない領域が第２チャネル領域１８Ｃとなる。従って、パターニングのずれによって、第２チャネル領域１８Ｃとゲート電極ＷＧとの相対的な位置がずれる恐れがある。底面１８Ｃｂが天面ＷＧａと対向する面積が一定でない場合、このような薄膜トランジスタＴＲは性能にばらつきが生じることとなる。そこで、低抵抗配線２０Ａの一端が天面ＷＧａに対向し、かつ低抵抗配線２０Ｂの一端が天面ＷＧａに対向することで、パターニングが多少ずれたとしても、底面１８Ｃｂの全体を天面ＷＧａに対向させることができる。従って、本実施形態によれば、薄膜トランジスタＴＲの性能のばらつきを抑制することができる。
また、本実施形態において、ゲート電極ＷＧは順テーパ状に形成されている。即ち、第１チャネル長Ｌ１は、第２チャネル長Ｌ２より長い（Ｌ２＜Ｌ１）。このような構造の時、第１半導体層１２が構成するトップゲート型薄膜トランジスタの閾値電圧Ｖｔｈ１が、第２半導体層１８が構成するボトムゲート型薄膜トランジスタの閾値電圧Ｖｔｈ２に比べて、正電圧方向にシフトしている場合が多い。
そこで、本実施形態において、天面１２Ｃａと底面ＷＧｂとの間の第３方向Ｚに平行な方向の間隔Ｔ１４は、天面ＷＧａと底面１８Ｃａとの間の第３方向Ｚに平行な方向の間隔Ｔ１６より大きい。第１半導体層１２が構成するトップゲート型薄膜トランジスタのオン電流の値が、第２半導体層１８が構成するボトムゲート型薄膜トランジスタのオン電流の値より高いと、ハンプ特性を持ち設計上使用し辛い薄膜トランジスタＴＲとなるため、上記のようにＴ１６＜Ｔ１４としている。従って、本実施形態の薄膜トランジスタＴＲの構成によれば、薄膜トランジスタＴＲの性能ばらつきを抑制することができる。
ところで、第１ドレイン電流Ｉｄ１は、第２ドレイン電流Ｉｄ２に比べて、複雑な経路をたどる。第１ドレイン電流Ｉｄ１は、第２半導体層１８及び第１半導体層１２を第３方向Ｚに流れる際に抵抗をうける。また、第２半導体層１８と第１半導体層１２との界面を流れる際に接触抵抗を受ける。従って、オン電流が第２半導体層１８を優先的に流れる構造をとることで、抵抗による損失を抑制することができる。
表示装置１は、バックライトユニットを備えている場合がある。バックライトユニットは、第１絶縁基板１０の主面とは反対の外面に対向している。この場合、第１半導体層１２は、バックライトユニットからの光の照射を受けて、特性が変動する場合がある。一例を挙げると、チャネル部に光が照射された状態でトランジスタを非導通状態とするゲートバイアス電圧（負バイアス）が印加される際のストレスに伴って、閾値電圧Ｖｔｈがマイナスシフトする。これは、薄膜トランジスタＴＲの誤作動の原因となる。第１チャネル領域１２Ｃは、第２チャネル領域１８Ｃよりチャネル長が長く、閾値電圧Ｖｔｈがよりプラス側にあるため、多少のマイナスシフトが生じたとしても影響は小さい。また、第２チャネル領域１８Ｃは、第１半導体層１２とゲート電極ＷＧがバックライトユニットからの光を遮光するため、チャネル長が短くても光リーク電流上記原因に伴う閾値電圧Ｖｔｈのマイナスシフトが生じにくい。従って、天面ＷＧａの一対の辺が底面ＷＧｂに対向している構造では、薄膜トランジスタＴＲの誤作動を抑制することができる。
第１半導体層１２及び第２半導体層１８は、酸化物半導体で形成した方が望ましい。このような酸化物半導体としては、インジウム、ガリウム、又は亜鉛のいずれか１つを少なくとも含む酸化物が好適に用いられる。酸化物半導体の体表的な例としては、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムガリウム（ＩＧＯ）、インジウム亜鉛酸化物（ＩＺＯ）、亜鉛スズ酸化物（ＺｎＳｎＯ）、及び亜鉛酸化物（ＺｎＯ）などが挙げられる。このような酸化物半導体から成る半導体層は、アモルファスシリコンからなる半導体層と比較して高移動度を実現できる。また、このような酸化物半導体から成る半導体層は、ポリシリコンからなる半導体層と比較して、低温で大面積に亘って均一に成膜することができ、製造コストの低減を図ることができる。また、第１半導体層１２と第２半導体層１８が同一又は類似の組成の酸化物半導体で形成されることにより、第２領域１２Ｂと第４領域１８Ｂとの界面、及び第１領域１２Ａと第３領域１８Ａとの界面の接触抵抗の低減を図ることができる。
図３は、本実施形態の薄膜トランジスタＴＲ及び比較例の薄膜トランジスタにおける、ゲート電圧（Ｖｇ）に対するドレイン電流（Ｉｄ）の変化をグラフで示す図である。
図３に示すように、横軸ｘ１は、ゲート電圧Ｖｇを示している。左の縦軸ｙ１は、ドレイン電流Ｉｄ（対数表記）を示している。右の縦軸ｙ２は、ドレイン電流Ｉｄ（線形表記）を示している。グラフＡ１及びグラフＡ２は、本実施形態の薄膜トランジスタＴＲのドレイン電流Ｉｄ−ゲート電圧Ｖｇの特性を示している。これらのグラフは、第１チャネル領域１２Ｃの第１チャネル長Ｌ１と第２チャネル領域１８Ｃの第２チャネル長Ｌ２の比を５：３として、薄膜トランジスタＴＲの性能をシミュレーションした結果である。グラフＢ１及びグラフＢ２は、比較例の薄膜トランジスタのドレイン電流Ｉｄ−ゲート電圧Ｖｇの特性を示している。この比較例の薄膜トランジスタは、本実施形態の構成から第１半導体層１２の構成するトップゲート型薄膜トランジスタ構造を除いた薄膜トランジスタである。グラフＡ１及びグラフＢ１は、ゲート電圧Ｖｇに対するドレイン電流Ｉｄ（対数表記）のプロットを示しており、値は縦軸ｙ１に従う。また、グラフＡ２及びグラフＢ２はゲート電圧Ｖｇに対するドレイン電流Ｉｄ（線形表記）のプロットを示しており、値は縦軸ｙ２に従う。
グラフＡ１とグラフＢ１を見ると、薄膜トランジスタＴＲの閾値電圧Ｖｔｈは比較例の薄膜トランジスタの閾値電圧から上昇していない。これは、薄膜トランジスタＴＲが、第２閾値電圧Ｖｔｈ２を閾値電圧Ｖｔｈとして動作していることを示している。すなわち、このような薄膜トランジスタＴＲにおいて、ゲート線Ｇ及びゲート電極ＷＧへの負荷は増加していない。またグラフＡ１は、ハンプ特性を示していない。グラフＡ２とグラフＢ２を見ると、薄膜トランジスタＴＲのドレイン電流は、比較例の薄膜トランジスタのドレイン電流の略１．６倍となっている。なお、第１チャネル領域１２Ｃのチャネル幅は第２チャネル領域１８Ｃのチャネル幅と同一であるが、第１チャネル領域１２Ｃの第１チャネル長Ｌ１は第２チャネル領域１８Ｃの第２チャネル長Ｌ２と同一ではないため、上記のようにドレイン電流が略１．６倍となり、２倍とはなっていない。上記のことから、高性能かつ特性バラつきが抑制された薄膜トランジスタＴＲが得られている。
次に薄膜トランジスタの製造工程について、図４から図７を用いて説明する。図４乃至図７は、本実施形態の薄膜トランジスタＴＲの製造方法を説明するための概略断面図である。
図４に示すように、薄膜トランジスタＴＲの製造が開始されると、まず、第１絶縁基板１０の上に、スパッタリング法などを用いて、例えばＩＧＺＯなどの酸化物半導体膜を成膜する。その後、この酸化物半導体膜を島状にパターニングして、第１酸化物半導体層ＣＯ１が形成される。
図５は、ゲート電極ＷＧの形成までを行った状態を示している。図５に示すように、続いて、第１絶縁基板１０及び第１酸化物半導体層ＣＯ１の上に、絶縁膜を成膜する。更にこの絶縁膜の上に、金属膜を成膜する。これらの絶縁膜や金属膜は、例えば、スパッタリング法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などによって成膜される。この後、これらの絶縁膜及び金属膜は、一括して島状にパターニングされ、絶縁膜から第１絶縁膜１４が形成され、金属膜からゲート電極ＷＧが形成される。その後、第１絶縁膜１４をマスクとして、第１酸化物半導体層ＣＯ１の低抵抗化処理を行っても良い。例えば、露出した第１酸化物半導体層ＣＯ１に、水素プラズマ処理等の還元性ガスプラズマ処理を施す。これにより、露出した第１酸化物半導体層ＣＯ１は、還元性の水素プラズマによって還元され、低抵抗化される。第１絶縁膜１４によってマスクされた領域の第１酸化物半導体層ＣＯ１は、還元されないため、比較的高抵抗な状態が維持される。この結果、第１酸化物半導体層ＣＯ１から第１半導体層１２が形成される。低抵抗化処理の方法は、特に限定されるものではなく、ＵＶ光照射による還元等、適宜選択することができる。
このような工程において、絶縁膜のパターニングと第１酸化物半導体層ＣＯ１の低抵抗化を同時に行うこともできる。具体的には、絶縁膜を、プラズマドライエッチングの一種である反応性イオンエッチング（ＲＩＥ）でパターニングする。このとき、エッチングガスとして、例えば、還元性のフッ素や水素を含むガスを用いる。このようなエッチングガスは、例えば、四フッ化メタン（ＣＦ４）及び酸素の混合ガス、またはパーフルオロシクロブタン（Ｃ４Ｆ８）、水素、及びアルゴンの混合ガスが挙げられる。この結果、絶縁膜及び金属膜のパターニングに際して、フッ素プラズマや水素プラズマにより第１酸化物半導体層ＣＯ１が還元される。このようなドライエッチングに用いるガスでは十分に第１酸化物半導体層ＣＯ１を低抵抗化することができない可能性がある。しかし、ドライエッチング時に補助的に第１酸化物半導体層ＣＯ１を低抵抗化しておくことで、以降に実施する低抵抗化処理の負担を軽減することができる。
図６は、第２酸化物半導体層ＣＯ２の形成まで行った状態を示している。図６に示すように、ゲート電極ＷＧを形成した後、第１絶縁基板１０、第１半導体層１２、及びゲート電極ＷＧを覆う（埋め尽くす）ように、第１絶縁基板１０上に第２絶縁膜１６をプラズマＣＶＤ法などによって成膜する。その後、第２絶縁膜１６に、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２を形成する。次いで、第２絶縁膜１６の上、第１コンタクトホールＣＨ１の内部、及び第２コンタクトホールＣＨ２の内部に、ＩＧＺＯなどの金属酸化物を成膜する。その後、この金属酸化物を島状にパターニングし、第１半導体層１２に対向する領域に、第２酸化物半導体層ＣＯ２を形成する。
本実施例においては、第１酸化物半導体層ＣＯ１及び第２酸化物半導体層ＣＯ２の形成のためにフォトリソグラフィ法が用いられる。この場合、第１酸化物半導体層ＣＯ１と第２酸化物半導体ＣＯ２の形成のために、同一のフォトマスクを用いることが可能である。即ち、第１酸化物半導体層ＣＯ１及び第２酸化物半導体ＣＯ２の形成のために用いるフォトマスクを共用することができるため、製造コストの低減に寄与することができる。なお、第１酸化物半導体層ＣＯ１と第２酸化物半導体ＣＯ２は、サイズ（面積）に関して一致（略一致）する。
図７は、低抵抗配線２０Ａ，２０Ｂの形成まで行った状態を示している。図７に示すように、次いで、金属膜を第２絶縁膜１６及び第２酸化物半導体層ＣＯ２の上に成膜する。その後、金属膜はゲート電極ＷＧに対向する領域で分断するようにパターニングされ、低抵抗配線２０Ａ，２０Ｂを形成する。第２酸化物半導体層ＣＯ２は、低抵抗配線２０Ａ，２０Ｂに覆われていない部分が第２チャネル領域１８Ｃを形成する。第２酸化物半導体層ＣＯ２において、低抵抗配線２０Ａに接した領域が第３領域１８Ａを形成し、第２電極２０Ｂに接した領域が第４領域１８Ｂを形成する。この結果、第３領域１８Ａ、第２チャネル領域１８Ｃ、及び第４領域１８Ｂを有した第２半導体層１８が形成される。
次に、本実施形態の実施例に係る表示装置１について説明する。本実施例において、薄膜トランジスタＴＲを第１薄膜トランジスタＴＲ１に適用している。図８は、本実施例に係る表示装置の液晶表示パネルＰＬＮを示す概略断面図である。
図８に示すように、液晶表示パネルＰＬＮは、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）方式を採っている。しかし、本発明における液晶表示パネルの駆動方式は、特に限定されるものではなく種々変形可能であり、ＦＦＳ方式以外のＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式、ＴＮ（Ｔｗｉｓｔ Ｎｅｍａｔｉｃ）方式、ＶＡ（Ｖａｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式等でもよい。このような液晶表示パネルＰＬＮは、アレイ基板ＡＲの他、対向基板ＣＴ及び液晶層ＬＱを備えている。
アレイ基板ＡＲは、上述した部材の他、第３絶縁膜２２、第４絶縁膜２４、共通電極ＣＥ、第５絶縁膜２６、画素電極ＰＥ、及び第１配向膜ＡＬ１をさらに備えている。
第３絶縁膜２２は、第２絶縁膜１６、第２チャネル領域１８Ｃ、低抵抗配線２０Ａ、及び低抵抗配線２０Ｂの上に形成されている。第３絶縁膜２２は、第２チャネル領域１８Ｃを酸化・還元物質から保護するために形成される。従って、第３絶縁膜２２は、例えば酸素や一酸化炭素などの、酸化性物質や還元性物質の透過率が低い材料が好適に用いられる。
第４絶縁膜２４は、第３絶縁膜２２を覆っている。第４絶縁膜２４は、平坦化膜として機能することにより、アレイ基板ＡＲの表面の凹凸を低減することができる。従って、第４絶縁膜２４は、例えばアクリル樹脂などの、厚膜化に適した有機材料で形成した方が望ましい。
共通電極ＣＥは、第４絶縁膜２４の上の、開口部ＡＰに対応する領域に形成されている。
第５絶縁膜２６は、第４絶縁膜２４及び共通電極ＣＥの上に形成されている。第５絶縁膜２６は、例えばシリコン酸化物やシリコン窒化物などの、無機材料で形成されている。ところで、第３コンタクトホールＣＨ３が、第２電極２０Ｂと対向する領域に形成されている。この第３コンタクトホールＣＨ３は、第３絶縁膜２２、第４絶縁膜２４、及び第５絶縁膜２６のそれぞれを貫通するビアホールによって構成されている。これらのビアホールは、全て重なって配置されている。これにより、第３コンタクトホールＣＨ３は、第５絶縁膜２６から第２電極２０Ｂにまで到達している。
画素電極ＰＥは、第５絶縁膜２６の上、及び第３コンタクトホールＣＨ３の内部に形成されている。画素電極ＰＥは、共通電極ＣＥと対向している。画素電極ＰＥは、第３コンタクトホールＣＨ３において、第２電極２０Ｂと電気的に接続されている。画素電極ＰＥは、共通電極ＣＥと対向する領域に、第１スリットＳＬ１、第２スリットＳＬ２、第１部分電極ＰＡ１、及び第２部分電極ＰＡ２を備えている。なお、スリットの数は２本に限定されるものではなく、所望の本数だけ形成される。画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）や、インジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムやタングステンなど他の金属やそれらの合金によって形成されていても良い。
第１配向膜ＡＬ１は、第５絶縁膜２６及び画素電極ＰＥの上に形成されている。
一方、対向基板ＣＴは、第２絶縁基板３０、遮光層ＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第２配向膜ＡＬ２を備えている。
第２絶縁基板３０は、ガラス、樹脂等の光透過性及び絶縁性を有する材料によって形成されている。
遮光層ＢＭは、第２絶縁基板３０の上に形成されている。遮光層ＢＭは、薄膜トランジスタＴＲに対向し、開口部ＡＰに対応する領域には形成されていない。遮光層ＢＭは、混色による表示品位の低下を抑制し、薄膜トランジスタＴＲでの外光の乱反射を防ぐために設けられる。このため、遮光層ＢＭは、光透過率が低く、反射率が低い素材で形成される。
カラーフィルタＣＦは、第２絶縁基板及び遮光層ＢＭの上に形成されている。カラーフィルタＣＦは、開口部ＡＰを透過する光を、例えば赤、緑及び青に着色するために設けられる。
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸を緩和し、第２配向膜ＡＬ２が設けられる面を平坦にする役割を持っている。また、オーバーコート層ＯＣは、カラーフィルタＣＦから液晶層ＬＱへの汚染物質侵入を防止する役割を担うことができる。オーバーコート層ＯＣは、例えばエポキシアクリレートなどの、透明な樹脂で形成される。
第２配向膜ＡＬ２は、オーバーコート層ＯＣの上に形成されている。第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。このような第1配向膜ＡＬ１及び第２配向膜ＡＬ２は、液晶層ＬＱの液晶分子を初期配向させるための配向処理がなされている。配向処理とは、例えば、ラビングや光配向処理が挙げられる。
液晶層ＬＱは、アレイ基板ＡＲの第１配向膜ＡＬ１と、対向基板ＣＴの第２配向膜ＡＬ２との間に保持されている。液晶層ＬＱの液晶分子は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２により、配向膜の表面に対してプレチルトし、初期配向している。
次に液晶表示パネルＰＬＮの動作について説明する。共通電極ＣＥと画素電極ＰＥとの間に電位差が生じていない状態、すなわちオフ時には、液晶層ＬＱの液晶分子は初期配向を維持する。対して、共通電極ＣＥと画素電極ＰＥとの間に電位差が生じたオン時には、液晶層ＬＱの液晶分子は、共通電極ＣＥと画素電極ＰＥとの間で形成される電界の影響を受けて配向が変化する。電界は、部分電極から生じてＵ字に屈曲し、スリットを通って共通電極ＣＥに向かう。
上記のような本実施形態の実施例によれば、特性ばらつき及び占有面積の小さい薄膜トランジスタを備えた表示装置１を得ることができる。例えば、液晶表示パネルＰＬＮの画素の開口率を高めることができ得る。又は、薄膜トランジスタＴＲ（第１薄膜トランジスタＴＲ１）の性能バラつきによる表示品位の低下を抑制することができ得る。又は、ソースドライバＳＤ及びゲートドライバＧＤの小型化（占有面積の縮小）に寄与することができ得る。
次に、本実施形態の変形例１に係る表示装置１について説明する。本変形例１においても、薄膜トランジスタＴＲを第１薄膜トランジスタＴＲ１に適用している。図９は、本変形例１に係る表示装置の液晶表示パネルのアレイ基板を示す概略断面図である。なお、ここでは、アレイ基板ＡＲのうち、説明に必要な主要部のみを図示している。
図９に示すように、アレイ基板ＡＲは、第１絶縁基板１０の上に、図２で図示した薄膜トランジスタＴＲを備えている。画素電極ＰＥは、第２絶縁膜１６の上に設けられている。画素電極ＰＥは、第２半導体層１８と同一レベルの層にて第２半導体層１８と同一材料で一体的に形成されている。画素電極ＰＥは、例えば、光透過性を有する導電性の酸化物で形成されている。その場合、第３絶縁膜２２の成膜後、アレイ基板ＡＲを還元性ガスに晒す等して、露出している画素電極ＰＥに低抵抗化処理を行っても良い。
第３絶縁膜２２は、低抵抗配線２０Ａ，２０Ｂ及び画素電極ＰＥの上に形成されている。第３絶縁膜２２は、第２チャネル領域１８Ｃを覆い、第１電極２０Ａと第２電極２０Ｂの一部を覆っている。層間容量膜２３は、第２絶縁膜１６、画素電極ＰＥ、第１電極２０Ａ、第２電極２０Ｂ、及び第３絶縁膜２２を覆っている。共通電極ＣＥは、層間容量膜２３の上に形成され、画素電極ＰＥと対向している。共通電極ＣＥは、開口部ＡＰに対応する領域において、第３スリットＳＬ３、第４スリットＳＬ４、第３部分電極ＰＡ３、第４部分電極ＰＡ４、及び第５部分電極ＰＡ５を備えている。このとき、電界は、共通電極ＣＥから生じて、画素電極ＰＥへ向かう。
本変形例１においても、上記の実施例と同様の効果が得られる。また、図８で示した実施例と比較して、本変形例１では製造工程が減少するので、製造コストを抑制することができる。
次に、本実施形態の変形例２に係る表示装置１について説明する。本変形例２においても、薄膜トランジスタＴＲを第１薄膜トランジスタＴＲ１に適用している。図１０は、本変形例２に係る表示装置の液晶表示パネルのアレイ基板の概略断面図である。なお、ここでは、アレイ基板ＡＲのうち、説明に必要な主要部のみを図示している。
図１０に示すように、アレイ基板ＡＲは、第１絶縁基板１０の上に、図２で図示した薄膜トランジスタＴＲを備えている。共通電極ＣＥは、第１絶縁基板１０の上方に設けられている。共通電極ＣＥは、第１半導体層１２と同一レベルの層にて第１半導体層１２と同一材料で形成され、第１半導体層１２に間隔を置いて位置している。共通電極ＣＥは、開口部ＡＰに対応する領域に位置している。画素電極ＰＥは、第２絶縁膜１６を挟んで共通電極ＣＥと対向している。画素電極ＰＥは、第２半導体層１８と同一レベルの層にて第２半導体層１８と同一材料で一体的に形成されている。この場合、画素電極ＰＥは、例えば、光透過性を有する酸化物で形成されている。画素電極ＰＥは、開口部ＡＰに対応する領域において、第１スリットＳＬ１、第２スリットＳＬ２、第１部分電極ＰＡ１及び第２部分電極ＰＡ２を備えている。このとき、電界は、画素電極ＰＥから生じて、共通電極ＣＥへ向かう。
本変形例２においても、上記の実施例と同様の効果が得られる。また、図７で示した実施例や図８で示した変形例１と比較して、本変形例２では製造工程が減少するので、製造コストを抑制することができる。
以上説明したように、本実施形態によれば、特性ばらつき及び占有面積の小さい薄膜トランジスタを備えた表示装置を得ることができる。
なお、本発明の実施形態を説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、薄膜トランジスタＴＲは、上述したチャネル長（Ｌ１，Ｌ２）、チャネル幅及び間隔Ｔ１４，Ｔ１６のうち、少なくともＴ１６＜Ｔ１４の関係を満たしていればよい。特性ばらつき及び占有面積の小さい薄膜トランジスタＴＲを得ることができる。この場合、薄膜トランジスタＴＲは、Ｌ２≦Ｌ１の関係を満たしているとさらに望ましい。一方、薄膜トランジスタＴＲのチャネル幅は特に限定されるものではないが、第２チャネル領域１８Ｃの第２チャネル幅が第１チャネル領域１２Ｃの第１チャネル幅以上であると望ましい。なお、薄膜トランジスタＴＲのチャネル幅を確保する目的では、第１チャネル幅及び第２チャネル幅を同一にした方が望ましい。
又は、薄膜トランジスタＴＲは、上述したチャネル長（Ｌ１，Ｌ２）、チャネル幅及び間隔Ｔ１４，Ｔ１６のうち、少なくともＬ２＜Ｌ１の関係を満たしていればよい。ゲート電極ＷＧは、底面ＷＧｂと、底面ＷＧｂの面積より小さい面積を有した天面ＷＧａと、を備え、順テーパ状に形成されている。特性ばらつき及び占有面積の小さい薄膜トランジスタＴＲを得ることができる。この場合、薄膜トランジスタＴＲは、Ｔ１６≦Ｔ１４の関係を満たしているとさらに望ましい。一方、薄膜トランジスタＴＲのチャネル幅は特に限定されるものではないが、第２チャネル領域１８Ｃの第２チャネル幅が第１チャネル領域１２Ｃの第１チャネル幅以上であると望ましい。なお、薄膜トランジスタＴＲのチャネル幅を確保する目的では、第１チャネル幅及び第２チャネル幅を同一にした方が望ましい。
又は、薄膜トランジスタＴＲは、上述したチャネル長（Ｌ１，Ｌ２）、チャネル幅及び間隔Ｔ１４，Ｔ１６のうち、少なくとも第２チャネル幅が第１チャネル幅を超えていればよい。特性ばらつき及び占有面積の小さい薄膜トランジスタＴＲを得ることができる。この場合、薄膜トランジスタＴＲは、Ｔ１６≦Ｔ１４の関係を満たしているとさらに望ましい。薄膜トランジスタＴＲは、Ｌ２≦Ｌ１の関係を満たしているとさらに望ましい。
上述した実施形態では、表示装置として、液晶表示装置を例に開示した。しかし、上述した実施形態は、有機ＥＬ（electroluminescent）表示装置、その他の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパ型表示装置等、あらゆるフラットパネル型又はフレキシブル型の表示装置に適用可能である。また、上述した実施形態は、中小型の表示装置から大型の表示装置まで、特に限定することなく適用が可能であることは言うまでもない。
上述した薄膜トランジスタＴＲは、表示装置以外の半導体装置に適用可能であり、例えば、各種メモリ、又は各種センサに適用可能である。
１０…第１絶縁基板、１２…第１半導体層、１２Ａ…第１領域、１２Ｂ…第２領域、１２Ｃ…第１チャネル領域、１４…第１絶縁膜、ＷＧ…ゲート電極、１６…第２絶縁膜、１８…第２半導体層、１８Ａ…第３領域、１８Ｂ…第４領域、１８Ｃ…第２チャネル領域、２０Ａ，２０Ｂ…低抵抗配線、ＷＧｂ，１８Ｃｂ…底面、１２Ｃａ，ＷＧａ…天面、Ｔ１４，Ｔ１６…間隔、Ｌ１…第１チャネル長、Ｌ２…第２チャネル長。

Claims (9)

  1. 第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置した第１チャネル領域と、を有する第１半導体層と、
    前記第１半導体層の第１チャネル領域の上に形成された第１絶縁膜と、
    前記第１絶縁膜の上に形成され前記第１チャネル領域と対向したゲート電極と、
    前記ゲート電極の上に形成された第２絶縁膜と、
    前記第２絶縁膜の上に形成され、前記第１半導体層に対向し、前記第１領域に電気的に接続された第３領域と、前記第２領域に電気的に接続された第４領域と、前記第３領域と前記第４領域との間に位置し前記ゲート電極と対向した第２チャネル領域と、を有する第２半導体層と、
    前記第２半導体層の上方に位置し、前記第３領域に接した第１電極と、
    前記第２半導体層の上方に位置し、前記第１電極に間隔を置き、前記第４領域に接した第２電極と、を具備した薄膜トランジスタを備え、
    互いに対向する前記ゲート電極の底面と前記第１チャネル領域の天面との間隔は、互いに対向する前記ゲート電極の天面と前記第２チャネル領域の底面との間隔より大きい表示装置。
  2. 第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置した第１チャネル領域と、を有する第１半導体層と、
    前記第１半導体層の第１チャネル領域の上に形成された第１絶縁膜と、
    前記第１絶縁膜の上に形成され前記第１チャネル領域と対向したゲート電極と、
    前記ゲート電極の上に形成された第２絶縁膜と、
    前記第２絶縁膜の上に形成され、前記第１半導体層に対向し、前記第１領域に電気的に接続された第３領域と、前記第２領域に電気的に接続された第４領域と、前記第３領域と前記第４領域との間に位置し前記ゲート電極と対向した第２チャネル領域と、を有する第２半導体層と、
    前記第２半導体層の上方に位置し、前記第３領域に接した第１電極と、
    前記第２半導体層の上方に位置し、前記第１電極に間隔を置き、前記第４領域に接した第２電極と、を具備した薄膜トランジスタを備え、
    前記ゲート電極は、前記第１チャネル領域と対向した底面と、前記第２チャネル領域と対向し前記底面の面積より小さい面積を有した天面と、を備え、順テーパ状に形成されている表示装置。
  3. 互いに対向する前記ゲート電極の底面と前記第１チャネル領域の天面との間隔は、互いに対向する前記ゲート電極の天面と前記第２チャネル領域の底面との間隔以上である請求項２に記載の表示装置。
  4. 前記第１半導体層及び第２半導体層は、インジウム、ガリウム、及び亜鉛の何れか一つを少なくとも含む酸化物材料で形成されている請求項１乃至３の何れか１項に記載の表示装置。
  5. 前記第１チャネル領域は前記第１絶縁膜が重畳した重畳領域であり、
    前記第１領域及び第２領域は前記第１絶縁膜から外れた非重畳領域であり、
    前記第１領域及び第２領域の還元性元素濃度は、前記第１チャネル領域の還元性元素濃度より高い請求項４に記載の表示装置。
  6. 前記第１電極及び第２電極の上に形成された第３絶縁膜と、
    前記第３絶縁膜の上に形成された共通電極と、
    前記共通電極の上に形成された第４絶縁膜と、
    前記第４絶縁膜の上に形成され前記共通電極と対向し前記第２電極に電気的に接続された画素電極と、をさらに備える請求項１乃至５の何れか１項に記載の表示装置。
  7. 前記第２半導体層と同一レベルの層にて前記第２半導体層と同一材料で一体的に形成された画素電極と、
    前記第１電極、第２電極及び画素電極の上に形成された第３絶縁膜と、
    前記第３絶縁膜の上に形成され、前記画素電極と対向した共通電極と、をさらに備える請求項１乃至５の何れか１項に記載の表示装置。
  8. 前記第１半導体層と同一レベルの層にて前記第１半導体層と同一材料で形成され、前記第１半導体層に間隔を置いて位置した共通電極と、
    前記第２絶縁膜を挟んで前記共通電極と対向し、前記第２半導体層と同一レベルの層にて前記第２半導体層と同一材料で一体的に形成された画素電極と、をさらに備える請求項１乃至５の何れか１項に記載の表示装置。
  9. 前記共通電極と前記画素電極との間に生じる電界が与えられる液晶層をさらに備える請求項６乃至８の何れか１項に記載の表示装置。
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