JPH0595116A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0595116A JPH0595116A JP25325791A JP25325791A JPH0595116A JP H0595116 A JPH0595116 A JP H0595116A JP 25325791 A JP25325791 A JP 25325791A JP 25325791 A JP25325791 A JP 25325791A JP H0595116 A JPH0595116 A JP H0595116A
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Abstract
(57)【要約】
【目的】ダブルチャネル型トランジスタのＯＮ電流を十
分に保ち、ゲートとソース・ドレイン間の破壊する欠陥
を減少させ、歩留を向上させる。 【構成】ガラス基板１０上に、アモルファスシリコン膜
１１、窒化シリコン膜１２、ゲート電極１３、窒化シリ
コン膜１４を形成し、窒化シリコン膜１２，１４をパタ
ーニングしてアモルファスシリコン膜１１を露出させ
る。その上に再びアモルファスシリコン膜１５を形成
し、ゲート電極１３の両端にＮ+ 型アモルファスシリコ
ン膜１７及び電極１８を形成して、それぞれソース領
域、ドレイン領域とする。
分に保ち、ゲートとソース・ドレイン間の破壊する欠陥
を減少させ、歩留を向上させる。 【構成】ガラス基板１０上に、アモルファスシリコン膜
１１、窒化シリコン膜１２、ゲート電極１３、窒化シリ
コン膜１４を形成し、窒化シリコン膜１２，１４をパタ
ーニングしてアモルファスシリコン膜１１を露出させ
る。その上に再びアモルファスシリコン膜１５を形成
し、ゲート電極１３の両端にＮ+ 型アモルファスシリコ
ン膜１７及び電極１８を形成して、それぞれソース領
域、ドレイン領域とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に単一ゲート電極でダブルチャネル構造
の薄膜トランジスタを有する半導体装置及びその製造方
法に関する。
方法に関し、特に単一ゲート電極でダブルチャネル構造
の薄膜トランジスタを有する半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】従来の薄膜トランジスタはアモルファス
シリコンを活性層に用いたトランジスタが多い。ところ
が、アモルファスシリコンは結晶シリコンやポリシリコ
ンと比べ、電子易動度が小さく動作ＯＮ電流が小さい。
このため複数のトランジスタで回路を駆動したり、チャ
ネル幅の大きいトランジスタ構造や、ダブルチャネル構
造を有したトランジスタ構造とする例があった。
シリコンを活性層に用いたトランジスタが多い。ところ
が、アモルファスシリコンは結晶シリコンやポリシリコ
ンと比べ、電子易動度が小さく動作ＯＮ電流が小さい。
このため複数のトランジスタで回路を駆動したり、チャ
ネル幅の大きいトランジスタ構造や、ダブルチャネル構
造を有したトランジスタ構造とする例があった。
【０００３】又、薄膜トランジスタの製造工程歩留は高
くなく、薄膜トランジスタの欠陥が多い。このため、冗
長に対となるトランジスタを設ける場合もあった。
くなく、薄膜トランジスタの欠陥が多い。このため、冗
長に対となるトランジスタを設ける場合もあった。
【０００４】このような、従来の薄膜トランジスタは、
複数のトランジスタやチャネル幅の大きいトランジスタ
とすることで、占有面積が大となり、高精細な回路には
不利となる問題を有していた。
複数のトランジスタやチャネル幅の大きいトランジスタ
とすることで、占有面積が大となり、高精細な回路には
不利となる問題を有していた。
【０００５】一方、ダブルチャネル構造とした図３に示
すような薄膜トランジスタの場合は、ゲート電極をダブ
ルで有し、第一層ゲート電極３１と第二層ゲート電極３
２とでシリコンナイトライド１２，１４を介してアモル
ファスシリコン活性層１１に上下ダブルのチャネルを形
成できる。このため平面的なダブルトランジスタよりも
占有面積は小さいままでＯＮ電流を増大できた。このゲ
ート電極３１とソース・ドレイン電極１８とはオーバー
ラップを有する構造となっていた。このオーバーラップ
距離ｗ′は通常３〜５μｍとすることが多い。これはパ
ターニングプロセス精度のみならず、オーバーラップを
有する方が、ＯＮ電流が得られやすいためである。
すような薄膜トランジスタの場合は、ゲート電極をダブ
ルで有し、第一層ゲート電極３１と第二層ゲート電極３
２とでシリコンナイトライド１２，１４を介してアモル
ファスシリコン活性層１１に上下ダブルのチャネルを形
成できる。このため平面的なダブルトランジスタよりも
占有面積は小さいままでＯＮ電流を増大できた。このゲ
ート電極３１とソース・ドレイン電極１８とはオーバー
ラップを有する構造となっていた。このオーバーラップ
距離ｗ′は通常３〜５μｍとすることが多い。これはパ
ターニングプロセス精度のみならず、オーバーラップを
有する方が、ＯＮ電流が得られやすいためである。
【０００６】しかし、このようなゲート電極とソース・
ドレイン電極とのオーバーラップ構造を有する薄膜トラ
ンジスタでは、ゲートとソース・ドレイン間の電界集中
や、突発的な静電印加による電界により破損する欠点が
問題となっていた。
ドレイン電極とのオーバーラップ構造を有する薄膜トラ
ンジスタでは、ゲートとソース・ドレイン間の電界集中
や、突発的な静電印加による電界により破損する欠点が
問題となっていた。
【０００７】そこで、図４に示す薄膜トランジスタの場
合のように、ゲートとソース・ドレイン間をオフセット
する構造が考えられたが、オフセット距離ｗを３μｍ以
上取らないと前述の破損を防ぐことが困難であった。し
かし、オフセット距離を安全のため４〜５μｍとした場
合、要望のＯＮ電流より１桁も小さいものとなってしま
う問題があった。
合のように、ゲートとソース・ドレイン間をオフセット
する構造が考えられたが、オフセット距離ｗを３μｍ以
上取らないと前述の破損を防ぐことが困難であった。し
かし、オフセット距離を安全のため４〜５μｍとした場
合、要望のＯＮ電流より１桁も小さいものとなってしま
う問題があった。
【０００８】
【発明が解決しようとする課題】前述したように従来の
ダブルチャネル薄膜トランジスタではゲートとソース・
ドレイン間の破壊する欠陥が多く、一方破壊を防ぐオフ
セット距離を取ると、ＯＮ電流が得られにくいというよ
うな問題点があった。
ダブルチャネル薄膜トランジスタではゲートとソース・
ドレイン間の破壊する欠陥が多く、一方破壊を防ぐオフ
セット距離を取ると、ＯＮ電流が得られにくいというよ
うな問題点があった。
【０００９】
【課題を解決するための手段】本発明によれば、基板上
に第１の半導体層を有し、第１の半導体層上に第１の絶
縁膜を有し、第１の絶縁膜上にゲート電極を有し、ゲー
ト電極上に第２の絶縁膜を有し、第２の絶縁膜上に第２
の半導体層を有し、第１の半導体層及び第２の半導体層
と電気的に接続されているソース電極及びドレイン電極
を有する半導体装置が得られる。
に第１の半導体層を有し、第１の半導体層上に第１の絶
縁膜を有し、第１の絶縁膜上にゲート電極を有し、ゲー
ト電極上に第２の絶縁膜を有し、第２の絶縁膜上に第２
の半導体層を有し、第１の半導体層及び第２の半導体層
と電気的に接続されているソース電極及びドレイン電極
を有する半導体装置が得られる。
【００１０】更に、本発明によれば、前述のゲート電極
とソース電極の距離及びゲート電極とドレイン電極の距
離がそれぞれ０．５μｍ以上３μｍ以下である半導体装
置が得られる。
とソース電極の距離及びゲート電極とドレイン電極の距
離がそれぞれ０．５μｍ以上３μｍ以下である半導体装
置が得られる。
【００１１】更にまた、本発明によれば、基板上に第１
の半導体層を形成する工程と、第１の半導体層上に第１
の絶縁体膜を形成する工程と、第１の絶縁体膜上にゲー
ト電極を形成する工程と、ゲート電極及び第１の絶縁体
膜上に第２の絶縁体膜を形成する工程と、第１の絶縁体
膜及び第２の絶縁体膜のゲート電極を含む領域を残して
エッチングし、第１の半導体層を露出させる工程と、第
２の絶縁体膜及び第１の半導体層上に第２の半導体層を
形成する工程と、第２の半導体膜上にソース電極及びド
レイン電極を形成する工程とを含む半導体装置の製造方
法が得られる。
の半導体層を形成する工程と、第１の半導体層上に第１
の絶縁体膜を形成する工程と、第１の絶縁体膜上にゲー
ト電極を形成する工程と、ゲート電極及び第１の絶縁体
膜上に第２の絶縁体膜を形成する工程と、第１の絶縁体
膜及び第２の絶縁体膜のゲート電極を含む領域を残して
エッチングし、第１の半導体層を露出させる工程と、第
２の絶縁体膜及び第１の半導体層上に第２の半導体層を
形成する工程と、第２の半導体膜上にソース電極及びド
レイン電極を形成する工程とを含む半導体装置の製造方
法が得られる。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例を示す薄膜トラン
ジスタの断面図である。
ジスタの断面図である。
【００１４】ガラス等の透明絶縁性基板１０上にプラズ
マＣＶＤによりアモルファスシリコン（ａ−Ｓｉ）を積
層し、第一層ａ−Ｓｉ膜１１を第１の活性層としてパタ
ーニングする。次に、同様にプラズマＣＶＤによりシリ
コンナイトライド（ＳｉＮ）を積層し、第一ゲート絶縁
膜とする第一層ＳｉＮ膜１２を形成する。次にスパッタ
によりクロム（Ｃｒ）膜を積層し、ゲート電極１３をパ
ターニングする。次に、プラズマＣＶＤによりＳｉＮを
積層し、ゲート電極端からオフセット距離ｗとして０．
５μｍを有したソース・ドレイン電極部の開口部を第一
層ＳｉＮ及び第二層ＳｉＮ膜を通してパターニングし、
第一層ａ−Ｓｉ膜が露出される状態とする。その上に、
プラズマＣＶＤによりａ−Ｓｉを積層し、第二層ａ−Ｓ
ｉ膜１５を第２の活性層としてパターニングし、第二層
ａ−Ｓｉ膜が第一層ａ−Ｓｉと前記開口部で接合した構
造とする。さらに上層にプラズマＣＶＤによりＳｉＮを
積層し、パッシベーション膜として第三層ＳｉＮ膜１６
をソース・ドレイン電極部を開口してパターニングす
る。しかる後プラズマＣＶＤによりｎ+ ａ−Ｓｉ膜１７
及びスパッタによりＣｒ膜を積層し、ソース・ドレイン
電極１８をパターニングする。
マＣＶＤによりアモルファスシリコン（ａ−Ｓｉ）を積
層し、第一層ａ−Ｓｉ膜１１を第１の活性層としてパタ
ーニングする。次に、同様にプラズマＣＶＤによりシリ
コンナイトライド（ＳｉＮ）を積層し、第一ゲート絶縁
膜とする第一層ＳｉＮ膜１２を形成する。次にスパッタ
によりクロム（Ｃｒ）膜を積層し、ゲート電極１３をパ
ターニングする。次に、プラズマＣＶＤによりＳｉＮを
積層し、ゲート電極端からオフセット距離ｗとして０．
５μｍを有したソース・ドレイン電極部の開口部を第一
層ＳｉＮ及び第二層ＳｉＮ膜を通してパターニングし、
第一層ａ−Ｓｉ膜が露出される状態とする。その上に、
プラズマＣＶＤによりａ−Ｓｉを積層し、第二層ａ−Ｓ
ｉ膜１５を第２の活性層としてパターニングし、第二層
ａ−Ｓｉ膜が第一層ａ−Ｓｉと前記開口部で接合した構
造とする。さらに上層にプラズマＣＶＤによりＳｉＮを
積層し、パッシベーション膜として第三層ＳｉＮ膜１６
をソース・ドレイン電極部を開口してパターニングす
る。しかる後プラズマＣＶＤによりｎ+ ａ−Ｓｉ膜１７
及びスパッタによりＣｒ膜を積層し、ソース・ドレイン
電極１８をパターニングする。
【００１５】以上のような積層順、パターニングによる
構造とすることで、第一，第二層ａ−Ｓｉ膜１１，１５
にチャネルを単一ゲート電極１３でダブルに形成できる
薄膜トランジスタが得られる。
構造とすることで、第一，第二層ａ−Ｓｉ膜１１，１５
にチャネルを単一ゲート電極１３でダブルに形成できる
薄膜トランジスタが得られる。
【００１６】このような構造の薄膜トランジスタは、ゲ
ート電極１３とソース・ドレイン電極１８とのオーバー
ラップが無く電界集中及び静電気による破壊を防ぐこと
ができる。
ート電極１３とソース・ドレイン電極１８とのオーバー
ラップが無く電界集中及び静電気による破壊を防ぐこと
ができる。
【００１７】次に、上述した構造とは基本的には同じで
あるが、オフセット距離を種々変化させた薄膜トランジ
スタを作成した。その薄膜トランジスタのＯＮ電流をオ
フセット距離をパラメータに評価した結果、図２のよう
な結果が得られた。
あるが、オフセット距離を種々変化させた薄膜トランジ
スタを作成した。その薄膜トランジスタのＯＮ電流をオ
フセット距離をパラメータに評価した結果、図２のよう
な結果が得られた。
【００１８】図２によれば、オフセット距離が３μｍ以
下であれば１０-7ＡのＯＮ電流が得られ、回路の駆動が
可能なレベルとすることができた。
下であれば１０-7ＡのＯＮ電流が得られ、回路の駆動が
可能なレベルとすることができた。
【００１９】つまり、従来構造の薄膜トランジスタと比
べ、オフセット距離を小さくかつ、破壊に強くできる構
造にできるため、０．３μｍ程度の第二層ＳｉＮ膜の膜
厚で規定される距離までに小さくでき、ダブルチャネル
構造の利点を十分活すことができる。
べ、オフセット距離を小さくかつ、破壊に強くできる構
造にできるため、０．３μｍ程度の第二層ＳｉＮ膜の膜
厚で規定される距離までに小さくでき、ダブルチャネル
構造の利点を十分活すことができる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
ソース・ドレイン間の破壊欠陥を減少させ、また破壊を
防ぐためのオフセット距離をとっても、十分なＯＮ電流
が得られる、という効果を有する。
ソース・ドレイン間の破壊欠陥を減少させ、また破壊を
防ぐためのオフセット距離をとっても、十分なＯＮ電流
が得られる、という効果を有する。
【００２１】更に、オフセット距離を０．５μｍ以上３
μｍ以下にすることにより、破壊耐性が向上し、十分な
ＯＮ電流が得られる、信頼性の高い半導体装置が得られ
る。
μｍ以下にすることにより、破壊耐性が向上し、十分な
ＯＮ電流が得られる、信頼性の高い半導体装置が得られ
る。
【００２２】更にまた、本発明の製造方法によれば、単
一ゲート電極でダブルチャネル構造の薄膜トランジスタ
を製造出来、製品の破壊耐性及び歩留を向上させる、と
いう効果を有する。
一ゲート電極でダブルチャネル構造の薄膜トランジスタ
を製造出来、製品の破壊耐性及び歩留を向上させる、と
いう効果を有する。
【図１】本発明による薄膜トランジスタの一実施例を示
す断面図である。
す断面図である。
【図２】本発明による薄膜トランジスタの実施例の特性
図である。
図である。
【図３】従来の薄膜トランジスタを示す断面図である。
【図４】従来の薄膜トランジスタを示す断面図である。
１０ 基板 １１ 第一層アモルファスシリコン膜 １２ 第一層窒化シリコン膜 １３ ゲート電極 １４ 第二層窒化シリコン膜 １５ 第二層アモルファスシリコン膜 １６ 第三層窒化シリコン膜 １７ Ｎ+ 型アモルファスシリコン膜 １８ ソース・ドレイン電極 ３１ 第一層ゲート電極 ３２ 第二層ゲート電極 Ｗ ゲート長 ｗ オフセット距離 ｗ′ オーバーラップ幅
Claims (3)
- 【請求項１】 基板上に第１の半導体層を有し、前記第
１の半導体層上に第１の絶縁膜を有し、前記第１の絶縁
膜上にゲート電極を有し、前記ゲート電極上に第２の絶
縁膜を有し、前記第２の絶縁膜上に第２の半導体層を有
し、前記第１の半導体層及び第２の半導体層と電気的に
接続するソース電極及びドレイン電極を有することを特
徴とする半導体装置。 - 【請求項２】 前記ゲート電極と前記ソース電極の距離
及び前記ゲート電極と前記ドレイン電極の距離がそれぞ
れ０．５μｍ以上３μｍ以下であることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 基板上に第１の半導体層を形成する工程
と、前記第１の半導体層上に第１の絶縁体膜を形成する
工程と、前記第１の絶縁体膜上にゲート電極を形成する
工程と、前記ゲート電極及び前記第１の絶縁体膜上に第
２の絶縁体膜を形成する工程と、前記第１の半導体層の
前記ゲート電極下の部分の両端部の各１部を露出させる
工程と、前記第２の絶縁体膜及び前記第１の半導体層上
に第２の半導体層を形成する工程と、前記第２の半導体
膜上にソース電極及びドレイン電極を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253257A JP3061907B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253257A JP3061907B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595116A true JPH0595116A (ja) | 1993-04-16 |
| JP3061907B2 JP3061907B2 (ja) | 2000-07-10 |
Family
ID=17248761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253257A Expired - Lifetime JP3061907B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061907B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312426A (ja) * | 1994-05-18 | 1995-11-28 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US6933565B2 (en) | 2000-06-08 | 2005-08-23 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
| CN100379016C (zh) * | 2006-02-28 | 2008-04-02 | 友达光电股份有限公司 | 有机电致发光显示单元 |
| CN100449716C (zh) * | 2006-03-20 | 2009-01-07 | 友达光电股份有限公司 | 薄膜晶体管及其制造方法 |
| US20160027921A1 (en) * | 2014-07-23 | 2016-01-28 | Japan Display Inc. | Display device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115864A (ja) * | 1981-12-28 | 1983-07-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS6316674A (ja) * | 1986-07-08 | 1988-01-23 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH01149478A (ja) * | 1987-12-04 | 1989-06-12 | Sumitomo Metal Ind Ltd | 薄膜半導体装置 |
-
1991
- 1991-10-01 JP JP3253257A patent/JP3061907B2/ja not_active Expired - Lifetime
Patent Citations (3)
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| JPH01149478A (ja) * | 1987-12-04 | 1989-06-12 | Sumitomo Metal Ind Ltd | 薄膜半導体装置 |
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|---|---|---|---|---|
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| US6933565B2 (en) | 2000-06-08 | 2005-08-23 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
| US7393731B2 (en) | 2000-06-08 | 2008-07-01 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
| US7838349B2 (en) | 2000-06-08 | 2010-11-23 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| CN100379016C (zh) * | 2006-02-28 | 2008-04-02 | 友达光电股份有限公司 | 有机电致发光显示单元 |
| CN100449716C (zh) * | 2006-03-20 | 2009-01-07 | 友达光电股份有限公司 | 薄膜晶体管及其制造方法 |
| US20160027921A1 (en) * | 2014-07-23 | 2016-01-28 | Japan Display Inc. | Display device |
| JP2016025272A (ja) * | 2014-07-23 | 2016-02-08 | 株式会社ジャパンディスプレイ | 表示装置 |
| US9947798B2 (en) | 2014-07-23 | 2018-04-17 | Japan Display Inc. | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3061907B2 (ja) | 2000-07-10 |
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