JP2010087300A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2010087300A
JP2010087300A JP2008255637A JP2008255637A JP2010087300A JP 2010087300 A JP2010087300 A JP 2010087300A JP 2008255637 A JP2008255637 A JP 2008255637A JP 2008255637 A JP2008255637 A JP 2008255637A JP 2010087300 A JP2010087300 A JP 2010087300A
Authority
JP
Japan
Prior art keywords
pattern
film
dimension
sidewall
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008255637A
Other languages
English (en)
Inventor
Koji Hashimoto
耕治 橋本
Daisuke Kawamura
大輔 河村
Kentaro Matsunaga
健太郎 松永
Iwao Tokawa
巌 東川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008255637A priority Critical patent/JP2010087300A/ja
Priority to US12/556,425 priority patent/US20100081091A1/en
Publication of JP2010087300A publication Critical patent/JP2010087300A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】 所望の寸法のパターンを有する高信頼性の半導体装置の製造方法を提供することを目的とする。
【解決手段】 下地膜１００上に第一の膜１０１及び第二の膜１０２を順に形成し、第二の膜１０２を加工して第二のパターン１０４を形成し、第二のパターン１０４をマスクに第一の膜１０１を加工して第一のパターン１０５を形成し、第二のパターン１０４を除去した後、下地膜１００上及び第一のパターン１０５上に第三の膜１０６を堆積し、第三の膜１０６を加工して第一のパターン１０５側壁に第三の側壁パターン１０７を形成し、第一のパターン１０５を除去した後、第三の側壁パターン１０７をマスクに下地膜１００を加工する半導体装置の製造方法であり、第三の側壁パターン１０７を形成するプロセス条件を、第二のパターン１０４の寸法及び第一のパターン１０５の寸法の少なくとも一方の情報に基づいて決定する。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特にパターンの形成方法に関する。
近年、半導体集積回路等の開発における配線パターン等の微細化を実現するための技術の一つとして、被加工膜上に形成した芯材パターンの側壁に側壁パターンを形成し、さらに側壁パターンあるいは側壁パターン間に埋め込まれたパターンをマスクにして被加工膜を加工して配線パターン、ゲート電極等を形成するパターン形成方法が知られている（例えば、特許文献１参照。）。
しかしながら、このパターン形成方法によれば、被加工膜上に形成した芯材パターン等の寸法にばらつきが生じると側壁パターンのスペース寸法にばらつきが生じ、その結果被加工膜を加工して形成された配線パターンやゲート電極の寸法等がばらつくという問題が生じる。このようにパターン寸法等がばらつくことで、配線間容量が変動するなど半導体装置の信頼性が低下する場合がある。
ＵＳＰ６０６３６８８号
本発明は、上記問題点を解決するためになされたもので、所望の寸法のパターンを有する高信頼性の半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、下地膜上に第一の膜及び第二の膜を順に形成する工程と、前記第二の膜を加工して第二のパターンを形成する工程と、前記第二のパターンをマスクに前記第一の膜を加工して第一のパターンを形成する工程と、前記第二のパターンを除去した後、前記下地膜上及び前記第一のパターン上に第三の膜を堆積する工程と、前記第三の膜を加工して前記第一のパターン側壁に第三の側壁パターンを形成する工程と、前記第一のパターンを除去した後、前記第三の側壁パターンをマスクに前記下地膜を加工する工程と、を備え、前記第三の膜の堆積プロセス条件を前記第一及び第二のパターンの寸法の少なくとも一方の情報に基づいて決定し、又は前記第三の膜の加工プロセス条件を前記第三の膜の堆積膜厚情報に基づいて決定することを特徴とする。
また、本発明の別の態様の半導体装置の製造方法は、下地膜上に第一の膜及び第二の膜を順に形成する工程と、前記第二の膜を加工して第二のパターンを形成する工程と、前記第二のパターンをマスクに前記第一の膜を加工して第一のパターンを形成する工程と、前記第二のパターンを除去した後、前記下地膜上及び前記第一のパターン上に第三の膜を堆積する工程と、前記第三の膜を加工して前記第一のパターン側壁に第三の側壁パターンを形成する工程と、前記側壁パターン間に露出する前記下地膜上に第四のパターンを埋め込み形成する工程と、前記第三の側壁パターンを除去した後、前記第一及び前記第四のパターンをマスクに前記下地膜を加工する工程と、を備え、前記第三の膜の堆積プロセス条件を前記第一及び前記第二のパターンの寸法の少なくとも一方の情報に基づいて決定し、又は前記第三の膜の加工プロセス条件が前記第三の膜の堆積膜厚情報に基づいて決定することを特徴とする。
本発明によれば、所望の寸法のパターンを有する高信頼性の半導体装置の製造方法を提供することを目的とする。
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図１を参照して、本発明の実施例１に係る半導体装置の製造方法により、半導体装置にゲートパターンを形成する例を説明する。図１は、本実施例に係る半導体装置の製造方法を示す工程断面図である。
図１（ａ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等を用いて、単結晶シリコン等の半導体基板（図示を省略）上にシリコン酸化膜等のゲート酸化膜（図示を省略）、ゲート電極となるポリシリコン膜等の下地膜１００、シリコン窒化膜等の第一の膜１０１を順次堆積し、さらに第一の膜１０１上に第二の膜１０２、ここでは例えばレジスト膜１０２を塗布形成する。なお、第一の膜１０１は複数層の膜材料により構成されてもよい。
次に、図１（ｂ）に示すように、フォトリソグラフィにより、露光マスク１０３に形成されたマスクパターンをレジスト膜１０２に転写し、レジスト膜を加工（現像）することにより、第一の膜１０１上にレジストパターン１０４（第二のパターン１０４）を形成する。このとき、上述のプロセスを実施する前に、露光マスク１０３のマスクパターン寸法ｌ１、例えばライン状パターンであればパターンの短径寸法（幅）を予め測長しておき、このマスクパターン寸法ｌ１の測長結果に基づき、フォトリソグラフィにおけるプロセス条件、例えば露光量、フォーカス値等を決定する。
例えば、マスクパターン寸法ｌ１が所望の設定値よりも大きいときは露光量を設定条件よりも小さくし、マスクパターン寸法ｌ１が所望の設定値よりも小さいときは露光量を設定条件よりも大きくすることにより、レジストパターン１０４が所望の寸法となるようにプロセス条件を調整する。このため、測長したマスクパターン寸法ｌ１が所望の設計寸法と異なっている場合でも、それらの誤差に応じて適宜露光量等を調整すれば、レジストパターン１０４を所望の設計寸法に近づけることが可能となる。
またここで、フォトリソグラフィにより形成されたレジストパターン１０４の寸法ｌ２、例えばライン状パターンであればパターンの短径寸法（幅）や、レジストパターン１０４のピッチを測長し、設計寸法どおりか否かを確認することができる。例えば、本実施例に係る半導体装置の製造方法では、レジストパターン１０４のパターンピッチは、それぞれ最終的なゲートパターンのピッチの約２倍となる。したがって、例えば４５ｎｍのゲート幅のゲートパターンを形成するときには、ゲートパターンのピッチは９０ｎｍとなる、レジストパターン１０４のパターンピッチの寸法は約１８０ｎｍとなる。
次に、図１（ｃ）に示すように、エッチングにより、レジストパターン１０４のスリミングを行う。このときのエッチングは、ＣＤＥ（Chemical Dry Etching）法、ウェット法又はレジスト膜１０２下層の反射防止膜（図示を省略）のＲＩＥ（Reactive Ion Etching）時における幅方向のエッチング等が一般的であり、エッチング条件は、スリミングすべき量、エッチングガスの種類／濃度／圧、エッチング溶液の種類／濃度、レジストパターン材料、反射防止膜材料、下地の膜材料等によって決定される。
このスリミング時のエッチング条件（プロセス条件）、例えばエッチングガス種、エッチングガス圧力、エッチング時の放電パワー、エッチングによるスリミング量、エッチングレート等は、先に測長したレジストパターン寸法ｌ２とその設定寸法の差に基づいて決定する。例えば、レジストパターン寸法ｌ２が所望の設定値よりも大きいときは、スリミング量を通常よりも大きくし、レジストパターン寸法ｌ２が設定値よりも細めに形成されたときは、スリミング量を通常よりも小さくするなどして、プロセス条件を適宜調整する。このように、測長したレジストパターンの寸法ｌ２が所望の設計パターン寸法と異なっている場合でも、それらの誤差に応じて適宜スリミング時のプロセス条件を調整すれば、レジストパターン１０４を所望の設計パターン寸法に近づけることが可能となる。
またこのとき、スリミングした後のレジストパターン寸法ｌ２の測長を行う。本実施例に係る半導体装置の製造方法では、スリミング後のレジストパターン１０４のパターン幅ｌ２は、最終的なゲートパターンのスペース幅とほぼ同等となる。すなわち、３０ｎｍのスペースの周期ゲートパターンを製造するとき、スリミング後に形成されるレジストパターン１０４寸法も３０ｎｍとする。
次に、図１（ｄ）に示すように、ＲＩＥ等により、スリミング後のレジストパターン１０４をマスクに下層の第一の膜１０１をエッチング加工し、下地膜１００上に第一のパターン１０５を形成する。このエッチング加工時におけるプロセス条件、例えばエッチング量、エッチングガス種、エッチングガス圧力、エッチング時の放電パワー、エッチングレート等は、先に測長したレジストパターン寸法ｌ２の少なくとも一つに基づき決定する。例えば、レジストパターン寸法ｌ２がそれぞれの所望の寸法よりも大きいときはエッチング時間を設定条件よりも長くし、レジストパターン寸法ｌ２がそれぞれの所望の寸法よりも小さいときは、エッチング時間を設定条件よりも短くするなどして、プロセス条件を適宜調整する。このように、測長したスリミング前後のレジストパターン１０４の寸法ｌ２が所望の設計パターン寸法と異なっている場合でも、それらの誤差に応じて適宜プロセス条件を調整すれば、第一のパターン寸法ｌ３を所望の設計寸法に近づけることが可能となる。
なお、本実施例ではレジストパターン１０４をスリミングしたが、必要に応じて、第一のパターン１０５を形成後、第一のパターン１０５をスリミングしてもよい。このとき、第一のパターン１０５として例えばシリコン窒化膜を使用した場合には、ホットリン酸によるウェットエッチングにより第一のパターン１０５のスリミングを行うことができる。また、第一のパターン１０５のスリミングを行う場合は、所望の設計寸法に近づけるように第一のパターン１０５のスリミング条件を調整する。スリミング後の寸法ｌ３を測長し、寸法の確認を行う。
また、第一の膜１０１の加工後には、酸素雰囲気での灰化プロセス（Ｏ２アッシャー）等によりレジスト膜１０２を剥離する。レジスト膜１０２剥離後の第一のパターン寸法ｌ３の測長を行って寸法の確認を行う。
次に、図１（ｅ）に示すように、ＣＶＤ法等により、第一のパターン１０５上及び下地膜１００上に第三の膜１０６を堆積する。第三の膜１０６には、第一の膜１０１及び下地膜１００に対してエッチング選択比を有するような酸化膜又は窒化膜等が用いられる。
このとき、第三の膜１０６の堆積におけるプロセス条件、例えば原料ガス種、第三の膜１０６の設定堆積膜厚等を、第三の膜１０６が所望の膜厚となるよう調整する。また一方で、堆積した第三の膜１０６の堆積膜厚ｌ４を測長することで所望の設定膜厚との差を確認する。
次に、図１（ｆ）に示すように、第三の膜１０６をＲＩＥ等のエッチング加工により、第一のパターン１０５上及び下地膜１００上に形成された第三の膜１０６を除去して、第一のパターン１０５の側壁のみに第三の膜１０６を残すように第三の側壁パターン１０７を形成する。
このとき、第三の膜１０６のエッチング加工時におけるプロセス条件、例えばエッチング時間、エッチングガス種、エッチングガス圧力、エッチング時の放電パワー等は、先に測長した第三の膜１０６の堆積膜厚ｌ４に基づき決定する。例えば、第三の膜１０６の堆積膜厚ｌ４が設定膜厚よりも厚いときは、エッチング時間を設定時間よりも長くし、第三の膜１０６の堆積膜厚ｌ４が設定膜厚よりも薄いときは、エッチング時間を設定時間よりも短くするなどして、プロセス条件を適宜調整する。このように、第三の膜１０６の堆積膜厚ｌ４が所望の設計膜厚と異なっている場合でも、それらの誤差に応じて適宜プロセス条件を調整すれば、第三の側壁パターン寸法ｌ５を所望の設計パターン寸法に近づけることが可能となる。
次に、図１（ｇ）に示すように、ウェットエッチング法等のエッチングにより、第一のパターン１０５を剥離する。
ここでさらに、第一のパターン１０５を剥離した後、側壁パターン１０７の寸法ｌ５、例えばパターン幅、パターン径、パターン面積等を測長する。本実施例では、側壁パターン１０７の寸法ｌ５は、最終的にはゲートパターンのゲート長とほぼ同じ値になる。
次に、図１（ｈ）に示すように、ＲＩＥ等により、第三の側壁パターン１０７をマスクにして下地膜１００をエッチング加工して、下地膜１００にゲートパターン１０８を形成する。続いて、側壁パターン１０７を剥離する。
この下地膜１００のエッチング加工時におけるプロセス条件、例えばエッチング時間、エッチングガス種、エッチングガス圧力、エッチング時の放電パワー、エッチングレート等は、先に測定した第三の膜１０６の堆積膜厚ｌ４及び第三の側壁パターン寸法ｌ５の少なくとも一方の情報に基づき決定する。例えば、第三の膜１０６の堆積膜厚ｌ４が設定膜厚よりも厚いときは、エッチング時間を設定条件よりも長くし、第三の膜１０６の堆積膜厚ｌ４が設定膜厚よりも薄いときは、エッチング時間を設定条件よりも短くする。同様に、第三の側壁パターン寸法が設定寸法よりも大きいときは、エッチング時間を設定条件よりも長くし、第三の側壁パターン寸法ｌ５が設定寸法よりも小さいときは、エッチング時間を設定条件よりも短くするなどして、適宜プロセス条件を調整する。
このように、第三の膜１０６の堆積膜厚ｌ４又は側壁パターン寸法ｌ５が所望の値と異なっている場合でも、それらの誤差に応じて適宜プロセス条件を調整すれば、ゲートパターン１０８の寸法ｌ６を所望の設計寸法に近づけることが可能となる。
以上が、本実施例に係る半導体装置の製造方法による微細パターンの形成方法である。
第一のパターン１０５側壁に形成した第三の側壁パターン１０７をマスクにして下地膜１００を加工するゲートパターン形成方法では、ゲートパターン１０８は側壁パターン１０７をマスクにして形成される。このため、ゲートパターン１０８の寸法は第三の側壁パターン寸法ｌ５に主に依存する。一方、ゲートパターン１０８間のスペース寸法はレジストパターン１０４の寸法、レジストパターン１０４のスペース寸法、第一のパターン１０５の寸法及び第一のパターン１０５のスペース寸法に主に依存する。従って、ゲートパターン寸法が設計寸法に対してばらつく主な原因は、図１（e）〜（ｈ）に示す、第三の膜１０６の堆積時における膜厚ｌ４及び第三の膜１０６のRIE時及び側壁パターン間の第一のパターン１０５の剥離時における側壁パターン寸法ｌ５のそれぞれの所望の設計値に対するばらつき、加えて下地膜１００の加工時に生じるばらつきであるということができる。一方、ゲートパターンスペース寸法が設計寸法に対してばらつく主な原因は、第三の膜１０６の堆積時における膜厚ｌ４、第三の膜１０６のRIE時及び側壁パターン間の第一のパターン１０５の剥離時における側壁パターン寸法ｌ５のそれぞれの所望の設計値に対するばらつき及び下地膜１００の加工時に生じるばらつきのみならず、露光マスク１０３のマスクパターン寸法ｌ１、スリミング前後のレジストパターン寸法ｌ２、レジストパターン１０４をマスクにした第一の膜１０１加工時における第一のパターン寸法ｌ３のそれぞれの所望の設計値に対するばらつきにあるということができる。
このような側壁パターンをマスクとして利用した従来の半導体装置の製造方法により形成したゲートパターンの断面図を図２に示す。図２に示すように、従来の半導体装置の製造方法によれば、ゲートパターン１０８の寸法ｌ６がばらつく原因よりもゲートパターンスペース１０９の寸法ｌ７がばらつく原因の方が多くなるため、ゲートパターン寸法ｌ６に比べゲートパターンスペース寸法ｌ７の方が所望の設計寸法に対するばらつきが大きくなる可能性が高くなる。
これに対し、本実施例に係る半導体装置の製造方法によれば、図１に示す製造工程の各段階においてパターン寸法等の情報を得て、それらの情報に基づき以降のプロセス条件を決定しつつ最終的なゲートパターン１０８を形成する。このため、半導体装置の微細パターンを形成する所定の製造工程において、レジストパターン寸法ｌ２等を所望の設計値に修正して寸法制御することが可能となり、最終的には所望の設計値に極めて近い高精度な寸法のパターンを形成することができる。
また、本実施例に係るゲートパターン形成方法においては、ゲートパターンの寸法ｌ６のばらつきよりもゲートパターンスペースの寸法ｌ７のばらつきが大きくなる可能性が高いため、プロセスマージンを向上するべくゲートパターンの設計寸法をゲートパターンスペースの設計寸法よりも予め小さくなるようゲートパターンを設計することができる。このような設計パターンに基づいて本実施例に係るゲートパターン形成方法を適用することにより、半導体装置の所望のデバイス性能を確保することがより容易になる。
なお、本実施例に係る半導体装置の製造方法において、図１（ｇ）に示す工程で第一の膜１０１を剥離した後、第三の側壁パターン１０７の寸法ｌ５を測長し、さらに第三の側壁パターン１０７をスリミングして側壁パターン寸法ｌ５を調整してもよい。
ここで、側壁パターン１０７のスリミング時におけるプロセス条件、例えばエッチング時間、エッチングガス種、エッチングガス圧力、放電パワー、スリミング量、エッチングレート等は、第三の膜１０６の堆積膜厚ｌ４及び第三の側壁パターン１０７の寸法ｌ５の少なくとも一方に基づいて決定する。例えば、側壁パターン寸法ｌ５が所望の設計値よりも大きいときは、スリミング量を設定条件よりも大きくし、側壁パターン寸法ｌ５が所望の設計値よりも小さいときは、スリミング量を設定条件よりも小さくするなどして、プロセス条件を適宜調整する。このように、側壁パターン１０７が所望の設計パターン寸法と異なっている場合でも、その誤差に応じて適宜スリミング条件を調整すれば、レジストパターン１０４を所望の設計パターン寸法に近づけることが可能となる。
またスリミング後には側壁パターン寸法を測長し、その寸法に基づいて、図１（ｈ）に示す下地膜１００のエッチング工程におけるエッチング条件を決定する。
このように、スリミングにより側壁パターン寸法を調整し、さらにエッチング条件を調整することで、側壁パターン１０７をマスクに下地膜１００をエッチングして形成されるゲートパターン１０８の寸法をより高精度にすることが可能である。
次に、図３を参照して、本発明の実施例２に係る半導体装置の製造方法を説明する。図３は、本発明の実施例２に係る半導体装置の製造方法を示す工程断面図である。
本実施例に係る半導体装置の製造方法は、実施例１に係る半導体装置の製造方法と、第一のパターン等をマスクにして下地膜を加工する点で異なる。従って以下、本実施例の説明において、上述の実施例１に係る半導体装置の製造方法と同様の部分については同一符号を付して詳細な説明を省略する。
すなわち、図３（ａ）に示すように、半導体基板上に下地膜１００、第一の膜１０１及びレジスト膜１０２（第二の膜１０２）を順に形成した後、フォトリソグラフィにより、マスクパターンが形成された露光マスク１０３を用いてレジスト膜１０２にパターンを転写し、第一の膜１０１上にレジストパターン１０４（第二のパターン１０４）を形成する。
このとき、フォトリソグラフィを行う前に露光マスク１０３のマスクパターン寸法ｌ１を測長しておき、このマスクパターン寸法ｌ１測長結果に基づき、フォトリソグラフィにおけるプロセス条件、例えば露光量等を調整する。さらにまた、フォトリソグラフィにより形成されたレジストパターン１０４の寸法ｌ２を測長する。
次に、図３（ｂ）に示すように、ＣＤＥ法等のエッチングにより、レジストパターン１０４のスリミングを行い、さらにＲＩＥ等により、スリミング後のレジストパターン１０４をマスクに下層の第一の膜１０１をエッチング加工して、下地膜１００上に第一のパターン１０５を形成する。
このスリミング時のプロセス条件、例えばスリミング量等は、先に測長したレジストパターン寸法ｌ２に基づき決定する。このとき、スリミング後のレジストパターン寸法ｌ２の測長を行っておく。また、エッチング時におけるプロセス条件、例えばオーバーエッチング時間等は、先に測長したスリミング前後のレジストパターン寸法ｌ２の少なくとも一つの情報に基づいて決定する。さらに、レジスト膜１０２を剥離した後、第一のパターン寸法ｌ３の測長を行う。
なお、本実施例ではレジストパターン１０４をスリミングしたが、第一のパターン１０５を形成した後、第一のパターン１０５を適宜スリミングしても良い。
次に、図３（ｃ）に示すように、ＣＶＤ法等による第三の膜１０６の堆積及びＲＩＥ等による第三の膜１０６のエッチング加工により、第一のパターン１０５側壁に第三の側壁パターン１０７を形成する。
このとき、第三の膜１０６の堆積におけるプロセス条件、例えば堆積膜厚等は、先に測定したスリミング前後のレジストパターン寸法ｌ２及び第一のパターン寸法ｌ３の少なくとも一つの寸法情報に基づいて決定する。さらに、第三の膜１０６の堆積後には、その膜厚ｌ４を測長する。
またここで、第三の膜１０６のエッチング加工時におけるプロセス条件、例えばオーバーエッチング時間等は、測長した第三の膜１０６の堆積膜厚ｌ４に基づいて決定する。第三の膜１０６のエッチング後には、第三の側壁パターン１０７の寸法ｌ５を測長する。
次に、本実施例では、図３（ｄ）に示すように、ＣＶＤ法等を使用して、窒化膜等の第四の膜を下地膜１００上に堆積して第三の側壁パターン１０７間を埋め込み、さらにＣＭＰ（Chemical Mechanical Polishing）により、側壁パターン１０７上及び第一のパターン１０５上の第四の膜を研磨除去することにより、第四のパターン１１０を形成する。
次に、図３（ｅ）に示すように、ＣＤＥ法やウェットエッチング法などの等方性エッチングにより第三の側壁パターン１０７を剥離し、下地膜１００上に第一及び第四のパターン１１０を形成する。また、この側壁パターン１０７の剥離後には、第一及び第四のパターン寸法ｌ３、ｌ８を測長する。
続いて、図３（ｆ）に示すように、ＲＩＥ等により、第一及び第四のパターン１０５、１１０をマスクに下地膜１００をエッチング加工し、さらに第一及び第四のパターン１０５、１１０を剥離してゲートパターン１０８を形成する。
この下地膜１００のエッチング加工時におけるプロセス条件、例えばオーバーエッチング時間等は先に測長した第三の膜１０６の膜厚ｌ４、第三の側壁パターン１０７寸法ｌ５、第一及び第四のパターン１１０寸法ｌ３、ｌ８に基づいて決定する。例えば、第三の膜１０６の膜厚ｌ４又は側壁パターン寸法ｌ５が所望の設計値よりも大きいときは、第四のパターン寸法ｌ８が所望の設計寸法よりも小さくなるため、下地膜１００のオーバーエッチング時間を通常よりも短くし、第三の膜１０６の膜厚ｌ４又は第三の側壁パターン寸法ｌ５が所望の設計値よりも小さいときは、第四のパターン寸法ｌ８が所望の設計寸法よりも大きくなるため、オーバーエッチング時間を通常よりも長くする。同様に、第一及び第四のパターン１０５、１１０寸法が所望の設計値よりも小さいときは、下地膜１００のオーバーエッチング時間を通常よりも短くし、一方、第一及び第四のパターン寸法ｌ３、ｌ８が所望の設計値よりも大きいときは、下地膜１００のオーバーエッチング時間を通常よりも長くするなどして、プロセス条件の調整を行う。
以上が本実施例に係る半導体装置の製造方法による半導体装置の微細ゲートパターン１０８の形成方法である。
下地膜１００上に形成した第一のパターン１０５とその側壁に設けた側壁パターン１０７間に形成した第四のパターン１１０の二つのパターンをマスクにして下地膜１００を加工する半導体装置の製造方法では、ゲートパターン１０８のスペースは側壁パターン１０７の寸法に依存する。一方、第一のパターン１０５と、第一のパターン１０５側壁に形成した側壁パターン１０７間に埋め込んだ第四のパターン１１０の寸法に依存する。このため、ゲートパターン１０８のスペースの寸法は側壁パターン寸法ｌ５に主に依存し、一方、ゲートパターン１０８の寸法は、レジストパターン１０４、第一及び第四のパターン１０５、１１０、レジストパターンスペース、及び第一のパターンスペースの寸法に主に依存する。すなわち、ゲートパターンスペース寸法の所望の設計寸法に対するばらつきが生じる主な原因は、第三の膜１０６の堆積時における堆積膜厚ｌ４及び側壁パターン１０７のエッチング時における測壁パターン寸法ｌ５のそれぞれの所望の設計値に対するばらつきであるということができる。一方、ゲートパターン寸法の所望の設計寸法に対するばらつきが生じる主な原因は、第三の膜１０６の堆積膜厚ｌ４及び測壁パターン寸法ｌ５のみならず、露光マスク１０３のマスクパターン寸法ｌ１、レジスト膜１０２へのマスクパターン転写時におけるレジストパターン寸法ｌ２、スリミング後のレジストパターン寸法ｌ２、レジストパターン１０４をマスクにした第一の膜１０１加工時における第一のパターン寸法ｌ３それぞれの所望の設計値に対するばらつきであるということができる。
従来の半導体装置の製造方法により形成されたゲートパターンの断面図を図４に示す。図４に示すように、ゲートパターンスペース寸法ｌ６がばらつく原因よりもゲートパターン１０８寸法がばらつく原因の方が多いため、ゲートパターンスペース寸法ｌ７に比べゲートパターン寸法ｌ５の方が所望の設計寸法に対するばらつきが大きくなる恐れがある。
本実施例に係る半導体装置の製造方法によれば、製造工程の所定の段階においてパターン寸法等の情報を得て、それらの情報に基づき以降のプロセス条件を適宜決定しているため、半導体装置の微細パターンを形成する所定の製造工程において、レジストパターン寸法ｌ２等を所望の設計値に適宜修正して寸法制御することが可能となり、最終的には所望の設計値に極めて近い高精度なパターンを形成することができる。
なお、本実施例に係る半導体装置の製造方法においても、図３（ｅ）に示す工程で側壁パターン１０７を剥離した後、第一及び第四のパターン１０５、１１０寸法を測長し、ＣＤＥ法又はウェット法により第一及び第四のパターン１０５、１１０をスリミングして、第一及び第四のパターン寸法ｌ３、ｌ８を調整してもよい。
ここで、第一及び第四のパターンのスリミング時におけるプロセス条件、例えばスリミング量等は、先に測長した第一及び第四のパターン寸法ｌ３、ｌ８に基づいて決定する。このように、測長した第一及び第四のパターン寸法ｌ３、ｌ８が所望の設計パターン寸法と異なっている場合でも、その誤差に応じて適宜スリミング条件を調整すれば、第一及び第四のパターン１０５、１１０を所望の設計パターン寸法に近づけることが可能となる。
またスリミング後には第一及び第四のパターン寸法ｌ３、ｌ８を測長し、その寸法に基づいて、図３（ｆ）に示す下地膜１００のエッチング工程におけるエッチング条件を決定する。
このように、スリミングにより第一及び第四のパターン寸法ｌ３、ｌ８を調整し、さらにエッチング条件を調整することで、第一及び第四のパターン１０５、１１０をマスクに下地膜１００をエッチングして形成されるゲートパターン１０８の寸法をより高精度にすることが可能である。
また、本実施例に係るパターン形成方法においても、ゲートパターンスペースの寸法のばらつきよりもゲートパターン１０８の寸法のばらつきが大きくなる可能性があるため、パターンスペースの設計寸法をパターンの設計寸法よりも予め大きく設定することにより、プロセスマージンの高く所望のデバイス性能が得られるゲートパターン１０８の形成がより容易になる。
なお、上述の実施例１、２では、本発明によるゲートパターン１０８の形成方法を示したが、本発明によれば、ゲートパターン１０８のみならず、微細ホール又は微細配線パターン、特にライン状の配線パターン等を形成することも可能である。
また、上述の実施例１、２では、第一の膜１０１上に形成される第二の膜１０２にレジスト膜１０２を使用しているが、第二の膜１０２にレジスト膜１０２以外の膜、第一の膜１０１に対するエッチング選択比を有するような有機膜等を使用することもできる。このような場合、第二の膜１０２上にさらにレジスト膜を形成し、フォトリソグラフィ及びＲＩＥにより第二の膜１０２を加工して、第一の膜１０１上に第二のパターン１０４を形成することができる。
本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。 従来の半導体装置の製造方法により形成したパターンを示す断面図。 本発明の実施例２に係る半導体装置の製造方法を示す工程断面図。 従来の他の半導体装置の製造方法により形成したパターンを示す断面図。
符号の説明
１００：下地膜
１０１：第一の膜
１０２：レジスト膜（第二の膜）
１０４：レジストパターン（第二のパターン）
１０５：第一のパターン
１０６：第三の膜
１０７：第三の側壁パターン
１１０：第四のパターン
ｌ１：マスクパターン寸法
ｌ２：レジストパターン（第二のパターン）寸法
ｌ３：第一のパターン寸法
ｌ４：第三の膜の膜厚
ｌ５：第三の側壁パターン寸法
ｌ８：第四のパターン寸法

Claims (5)

  1. 下地膜上に第一の膜及び第二の膜を順に形成する工程と、
    前記第二の膜を加工して第二のパターンを形成する工程と、
    前記第二のパターンをマスクに前記第一の膜を加工して第一のパターンを形成する工程と、
    前記第二のパターンを除去した後、前記下地膜上及び前記第一のパターン上に第三の膜を堆積する工程と、
    前記第三の膜を加工して前記第一のパターン側壁に第三の側壁パターンを形成する工程と、
    前記第一のパターンを除去した後、前記第三の側壁パターンをマスクに前記下地膜を加工する工程と、
    を備え、
    前記第三の側壁パターンを形成するプロセス条件を、前記第二のパターンの寸法及び前記第一のパターンの寸法の少なくとも一方の情報に基づいて決定することを特徴とする半導体装置の製造方法。
  2. 前記下地膜の加工プロセス条件を、前記第三の膜の堆積膜厚及び前記第三の側壁パターンの寸法の少なくとも一方の情報に基づいて決定することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第三の側壁パターンを形成する工程と前記下地膜を加工する工程の間に、前記第三の側壁パターンをスリミングする工程を含み、前記第三の側壁パターンのスリミングプロセス条件を、前記第三の膜の堆積膜厚及びスリミングする前の前記第三の側壁パターンの寸法の少なくとも一方の情報に基づき決定することを特徴とする請求項１又は２記載の半導体装置の製造方法。
  4. 下地膜上に第一の膜及び第二の膜を順に形成する工程と、
    前記第二の膜を加工して第二のパターンを形成する工程と、
    前記第二のパターンをマスクに前記第一の膜を加工して第一のパターンを形成する工程と、
    前記第二のパターンを除去した後、前記下地膜上及び前記第一のパターン上に第三の膜を堆積する工程と、
    前記第三の膜を加工して前記第一のパターン側壁に第三の側壁パターンを形成する工程と、
    前記側壁パターン間に露出する前記下地膜上に第四のパターンを埋め込み形成する工程と、
    前記第三の側壁パターンを除去した後、前記第一及び前記第四のパターンをマスクに前記下地膜を加工する工程と、
    を備え、
    前記第三の側壁パターンを形成するプロセス条件を前記第三の膜の堆積膜厚情報に基づいて決定することを特徴とする半導体装置の製造方法。
  5. 前記下地膜の加工プロセス条件を、前記第三の膜の堆積膜厚、前記第一及び前記第四のパターンの寸法の少なくとも一つの情報に基づいて決定することを特徴とする請求項３記載の半導体装置の製造方法。
JP2008255637A 2008-09-30 2008-09-30 半導体装置の製造方法 Pending JP2010087300A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008255637A JP2010087300A (ja) 2008-09-30 2008-09-30 半導体装置の製造方法
US12/556,425 US20100081091A1 (en) 2008-09-30 2009-09-09 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008255637A JP2010087300A (ja) 2008-09-30 2008-09-30 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2010087300A true JP2010087300A (ja) 2010-04-15

Family

ID=42057843

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008255637A Pending JP2010087300A (ja) 2008-09-30 2008-09-30 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20100081091A1 (ja)
JP (1) JP2010087300A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011125806A1 (en) 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8207025B2 (en) 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
DE112011101395B4 (de) 2010-04-23 2014-10-16 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
KR20130045418A (ko) 2010-04-23 2013-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP5739257B2 (ja) 2010-08-05 2015-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8592879B2 (en) 2010-09-13 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2013172082A (ja) * 2012-02-22 2013-09-02 Toshiba Corp パターン形成方法、半導体装置の製造方法および塗布装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS607736A (ja) * 1983-06-27 1985-01-16 Toshiba Corp 半導体装置の製造方法
JPH03108329A (ja) * 1989-09-21 1991-05-08 Nec Corp Ｍｏｓ型電界効果トランジスタの製造方法
JPH10308382A (ja) * 1997-05-08 1998-11-17 Nittetsu Semiconductor Kk ポリシリコン膜のエッチング方法
JP2000182917A (ja) * 1998-12-15 2000-06-30 Toshiba Corp 半導体装置の製造方法、半導体装置の製造システム、半導体装置製造システム用制御プログラムを記録したコンピュ−タ読取り可能な記録媒体及び半導体装置製造システム用制御に用いるデ−タを記録したコンピュ−タ読取り可能な記録媒体
JP2002151465A (ja) * 2000-11-16 2002-05-24 Mitsubishi Electric Corp 半導体装置の製造方法および製造システム、並びに半導体装置
JP2007235133A (ja) * 2006-02-27 2007-09-13 Hynix Semiconductor Inc 半導体素子の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
JP4921723B2 (ja) * 2005-04-18 2012-04-25 株式会社東芝 半導体装置の製造方法
US8158333B2 (en) * 2006-04-11 2012-04-17 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
US7870102B2 (en) * 2006-07-12 2011-01-11 International Business Machines Corporation Apparatus and method to store and manage information and meta data
JP4996155B2 (ja) * 2006-07-18 2012-08-08 株式会社東芝 半導体装置及びその製造方法
US20080181007A1 (en) * 2007-01-29 2008-07-31 Qimonda Ag Semiconductor Device with Reduced Structural Pitch and Method of Making the Same
US7765077B2 (en) * 2007-09-21 2010-07-27 Tokyo Electron Limited Method and apparatus for creating a Spacer-Optimization (S-O) library

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS607736A (ja) * 1983-06-27 1985-01-16 Toshiba Corp 半導体装置の製造方法
JPH03108329A (ja) * 1989-09-21 1991-05-08 Nec Corp Ｍｏｓ型電界効果トランジスタの製造方法
JPH10308382A (ja) * 1997-05-08 1998-11-17 Nittetsu Semiconductor Kk ポリシリコン膜のエッチング方法
JP2000182917A (ja) * 1998-12-15 2000-06-30 Toshiba Corp 半導体装置の製造方法、半導体装置の製造システム、半導体装置製造システム用制御プログラムを記録したコンピュ−タ読取り可能な記録媒体及び半導体装置製造システム用制御に用いるデ−タを記録したコンピュ−タ読取り可能な記録媒体
JP2002151465A (ja) * 2000-11-16 2002-05-24 Mitsubishi Electric Corp 半導体装置の製造方法および製造システム、並びに半導体装置
JP2007235133A (ja) * 2006-02-27 2007-09-13 Hynix Semiconductor Inc 半導体素子の製造方法

Also Published As

Publication number Publication date
US20100081091A1 (en) 2010-04-01

Similar Documents

Publication Publication Date Title
TWI356446B (en) Methods to reduce the critical dimension of semico
TWI471903B (zh) 使用間隙物罩幕以倍增頻率之方法
US8728945B2 (en) Method for patterning sublithographic features
JP2008027978A (ja) 半導体装置及びその製造方法
JP2002217170A (ja) 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US9069249B2 (en) Self aligned patterning with multiple resist layers
JP2010087300A (ja) 半導体装置の製造方法
JP2009071306A (ja) 半導体素子の微細パターン形成方法
JP2009158907A (ja) 半導体素子の微細パターン形成方法
JP2008091851A (ja) 半導体素子のハードマスクパターン形成方法
US7687403B2 (en) Method of manufacturing flash memory device
US8048764B2 (en) Dual etch method of defining active area in semiconductor device
US7413960B2 (en) Method of forming floating gate electrode in flash memory device
US20090246954A1 (en) Method of manufacturing semiconductor device
JP5224919B2 (ja) 半導体装置の製造方法
US8071487B2 (en) Patterning method using stacked structure
US9412612B2 (en) Method of forming semiconductor device
US7541255B2 (en) Method for manufacturing semiconductor device
JP2009032872A (ja) 半導体装置の製造方法
JP2009094379A (ja) 半導体装置の製造方法
JP5164446B2 (ja) 半導体素子の微細パターン形成方法
JP3585039B2 (ja) ホール形成方法
JP2010087298A (ja) 半導体装置の製造方法
US20080280216A1 (en) Method of forming a hard mask pattern in a semiconductor device
US20090305497A1 (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100730

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110107

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110701