JP2010050590A - コンパレータ回路 - Google Patents
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Abstract
【課題】
ＭＯＳトランジスタの閾値電圧の差によって発生するオフセット電圧の影響を軽減させ、比較精度の高いコンパレータ回路を提供する。
【解決手段】
各スイッチがオンにされているキャリブレーションモードにおいて、第１のキャパシタＣａおよび第２のキャパシタＣｂに、出力部５におけるプラス側とマイナス側の出力電圧を記憶させる。各スイッチがオフに切り替わり比較モードに移行すると、第１のＭＯＳトランジスタＭ６および第２のＭＯＳトランジスタＭ７のゲートに、キャパシタＣａおよびＣｂが記憶したそれぞれの電圧が印加されて補正電圧を基準としたラッチ動作の準備が整う。電流ラッチ回路２は、入力電圧と基準電圧の差を増幅させてＨＩＧＨまたはＬＯＷを出力する判定を行う。出力部５では、ＨＩＧＨまたはＬＯＷに応じた電圧差が生じ、これに応じた電流が流れる。
【選択図】 図１
ＭＯＳトランジスタの閾値電圧の差によって発生するオフセット電圧の影響を軽減させ、比較精度の高いコンパレータ回路を提供する。
【解決手段】
各スイッチがオンにされているキャリブレーションモードにおいて、第１のキャパシタＣａおよび第２のキャパシタＣｂに、出力部５におけるプラス側とマイナス側の出力電圧を記憶させる。各スイッチがオフに切り替わり比較モードに移行すると、第１のＭＯＳトランジスタＭ６および第２のＭＯＳトランジスタＭ７のゲートに、キャパシタＣａおよびＣｂが記憶したそれぞれの電圧が印加されて補正電圧を基準としたラッチ動作の準備が整う。電流ラッチ回路２は、入力電圧と基準電圧の差を増幅させてＨＩＧＨまたはＬＯＷを出力する判定を行う。出力部５では、ＨＩＧＨまたはＬＯＷに応じた電圧差が生じ、これに応じた電流が流れる。
【選択図】 図１
Description
本発明は、コンパレータ回路において、とくに、ＭＯＳトランジスタの製造偏差に伴う閾値電圧のばらつきによって発生するオフセット電圧の影響を軽減させる電流ラッチ回路に関する。
コンパレータ回路は、Ａ−Ｄコンバータ、携帯機器、デジタルカメラ等の用途で幅広く利用されており、入力された音や光の強度に応じた電圧と基準の電圧とを比較して大小を判定し、「１」または「０」の論理値として出力する回路である。
このような用途の中では、判定速度の高速化や僅かな電位差をまで判定できるコンパレータ回路の高精度化が必要とされている。
このような用途の中では、判定速度の高速化や僅かな電位差をまで判定できるコンパレータ回路の高精度化が必要とされている。
コンパレータ回路は、主としてＭＯＳトランジスタやキャパシタを組み合わせて構成されている。ＭＯＳトランジスタは、所定の電圧を与えられると電流を流す性質があり、このときの電圧を閾値電圧とされている。
ところで、ＭＯＳトランジスタにおける電流と電圧の関係は、そのチャネル長、チャネル幅の比に依存する性質を持つ。ＭＯＳトランジスタは、製造時における意図しない寸法のずれが少なからず発生して生産される。このようなＭＯＳトランジスタの製造偏差は、それぞれの閾値電圧にばらつきを与えることになる。
ところで、ＭＯＳトランジスタにおける電流と電圧の関係は、そのチャネル長、チャネル幅の比に依存する性質を持つ。ＭＯＳトランジスタは、製造時における意図しない寸法のずれが少なからず発生して生産される。このようなＭＯＳトランジスタの製造偏差は、それぞれの閾値電圧にばらつきを与えることになる。
ＭＯＳトランジスタの閾値電圧のばらつきは、オフセット電圧をコンパレータ回路内に発生させる。このコンパレータ回路内におけるオフセット電圧は、入力電圧と参照電圧を比較するときにおいて精度を悪化させる問題がある。
つまり、コンパレータ回路の入力における閾値電圧の僅かな差は、出力部において増幅されるため比較精度が悪化する問題がある。そのため、素子ばらつきの影響を受けにくいコンパレータ回路が必要とされている。
つまり、コンパレータ回路の入力における閾値電圧の僅かな差は、出力部において増幅されるため比較精度が悪化する問題がある。そのため、素子ばらつきの影響を受けにくいコンパレータ回路が必要とされている。
そこで、オフセット電圧によるコンパレータ回路の精度悪化を改善するために、スイッチと容量素子からなるオフセットキャンセル機能を備えた差動型コンパレータが知られている（特許文献１参照）。
特許文献１に記載された差動型コンパレータは、光電変換信号を入力する際にスイッチを閉じて、ＭＯＳトランジスタの閾値電圧を基準とする光電変換信号の電圧を容量素子および信号容量素子に蓄積することで、閾値電圧や寄生容量などをキャンセルして信号の比較を行っている。
特開２００６−２０１７１号公報
特許文献１に記載された差動型コンパレータは、光電変換信号を入力する際にスイッチを閉じて、ＭＯＳトランジスタの閾値電圧を基準とする光電変換信号の電圧を容量素子および信号容量素子に蓄積することで、閾値電圧や寄生容量などをキャンセルして信号の比較を行っている。
ところで、コンパレータ回路におけるキャリブレーションモードのときは、オフセット電流を０に調整することができる。そのため、比較する信号を電圧から電流に変更すると、オフセット電圧による影響を軽減して比較できる可能性がある。
しかしながら、特許文献１に記載された差動型コンパレータは、電流信号による処理に対する回路構成は設けられていないため、電流による比較を行うことができない。
しかしながら、特許文献１に記載された差動型コンパレータは、電流信号による処理に対する回路構成は設けられていないため、電流による比較を行うことができない。
本発明は、オフセット電圧の影響を軽減させるために入力した電圧比較結果を電流差として出力して、比較精度の高いコンパレータ回路を提供することを目的とする。
この発明にかかるコンパレータ回路は、電圧を入力する入力部と、基準電圧を入力する基準電圧入力部と、電圧および電流を出力する出力部と、からなる差動増幅回路と、互いのゲート端子とドレイン端子をたすきがけに接続した第１のトランジスタおよび第２のトランジスタと、前記出力部のプラス側の電圧を記憶する第１のキャパシタと、前記出力部のマイナス側の電圧を記憶する第２のキャパシタと、キャリブレーションモードと比較モードを切り替えるスイッチとを有し、前記第１のトランジスタのゲートは、前記第２のキャパシタを介して第２のトランジスタのドレインに接続され、前記第２のトランジスタのゲートは、前記第１のキャパシタを介して前記第１のトランジスタのドレインに接続され、かつ、前記スイッチの一端は、固定電圧に接続され、前記スイッチの他端は、前記第１のトランジスタおよび前記第２のトランジスタのそれぞれのゲートに接続される電流ラッチ回路とを、備えることを特徴としている（請求項１）。
したがって本発明のコンパレータ回路では、第１のキャパシタおよび第２のキャパシタに前記出力部におけるオフセット電圧を記憶させ、前記第１のトランジスタおよび第２のトランジスタのゲートに記憶した電圧を印加することで、補正電圧が行われる。
ここで、第１のキャパシタおよび第２のキャパシタによるオフセット電圧の記憶は、スイッチがオンであるキャリブレーションモードのときに第１および第２のトランジスタのゲートに固定電圧を供給して行い、電圧補正は、スイッチがオフである比較モードのときに第１のキャパシタまたは前記第２のキャパシタに記憶した電圧をそれぞれのトランジスタのゲートに供給させて行わせる（請求項２）。
このように、第１のトランジスタおよび第２のトランジスタのゲートに印加される電圧を変更することで、前記キャパシタによるオフセット電圧の記憶と補正電圧を行うことができる。
さらに本発明のコンパレータ回路の差動増幅回路は、出力部におけるオフセット電流を除去する出力電流オフセット除去機能を有することを特徴としている（請求項３）。
出力電流オフセット機能は、キャリブレーションモードにおいてオフセット電流が除去されるような構成であればよい。
以上のように本発明によれば、比較する信号を電圧から電流に変換して行い、オフセット電圧の影響を軽減するため、コンパレータ回路の比較精度を向上させることができる。さらに、本コンパレータ回路は、キャパシタをラッチ回路に備えたことによって微小な電流差にのみ応答する回路、すなわち、電圧信号を電流信号に変換する簡便な回路構成であるため、回路の集積化に優れ、高機能化を図ることができる。
以下、本発明のコンパレータ回路について図面を参照して説明する。
図１は、本発明のコンパレータ回路の構成を示す回路図である。
本コンパレータ回路は、入力された信号を比較して出力する差動増幅回路１と出力状態を保持する電流ラッチ回路２から構成されている。
図１は、本発明のコンパレータ回路の構成を示す回路図である。
本コンパレータ回路は、入力された信号を比較して出力する差動増幅回路１と出力状態を保持する電流ラッチ回路２から構成されている。
差動増幅回路１は、比較する電圧を入力する入力部３（以下、入力部３において入力された電圧をＶｉｎ+とする）、基準電圧を入力する基準電圧入力部４（以下、基準電圧をＶｉｎ-とする）、比較結果を出力する出力部５（以下、出力部５におけるプラス側の電圧および電流をＶｏｕｔ+、Ｉｏｕｔ+、マイナス側の電圧および電流をＶｏｕｔ-、Ｉｏｕｔ-、とする）、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、スイッチＳＷ１およびＳＷ２、キャパシタＣ１から成る。
なお、各スイッチには、ＣＭＯＳ（Complementary MOS）など、入力部３には、ＮＭＯＳ（Ｎチャネル型MOS）などを用いることができる。
なお、各スイッチには、ＣＭＯＳ（Complementary MOS）など、入力部３には、ＮＭＯＳ（Ｎチャネル型MOS）などを用いることができる。
ＭＯＳトランジスタＭ５は、本コンパレータ回路に電圧を供給しており、ゲートにバイアス電圧（Ｖｂｉａｓ）が接続され、ドレインにはＭＯＳトランジスタＭ１およびＭ２のソースに接続されている。
ＭＯＳトランジスタＭ１は、ゲートに入力部３が接続され、ドレインには、プラス側の出力部５および、ＭＯＳトランジスタＭ３のソースが接続されている。
ＭＯＳトランジスタＭ２は、ゲートに基準電圧入力部４が接続され、ドレインには、マイナス側の出力部５および、ＭＯＳトランジスタＭ４のソースが接続されている。
ＭＯＳトランジスタＭ１は、ゲートに入力部３が接続され、ドレインには、プラス側の出力部５および、ＭＯＳトランジスタＭ３のソースが接続されている。
ＭＯＳトランジスタＭ２は、ゲートに基準電圧入力部４が接続され、ドレインには、マイナス側の出力部５および、ＭＯＳトランジスタＭ４のソースが接続されている。
キャパシタＣ１の両端は、ＭＯＳトランジスタＭ３およびＭ４のゲートに接続されており、ＭＯＳトランジスタＭ３およびＭ４における電圧差を記憶する。また、ＭＯＳトランジスタＭ３とキャパシタＣ１との間には、スイッチＳＷ１の一端が接続されており、同様にしてＭＯＳトランジスタＭ４とキャパシタＣ１の間にスイッチＳＷ２の一端が接続されている。
スイッチＳＷ１の他端は、ＭＯＳトランジスタＭ３のソースに接続されている。
スイッチＳＷ２の他端は、ＭＯＳトランジスタＭ４のソースに接続されている。
スイッチＳＷ１の他端は、ＭＯＳトランジスタＭ３のソースに接続されている。
スイッチＳＷ２の他端は、ＭＯＳトランジスタＭ４のソースに接続されている。
これに対して電流ラッチ回路２は、第１のキャパシタＣａおよび第２のキャパシタＣｂ、第１のＭＯＳトランジスタＭ６、第２のＭＯＳトランジスタＭ７、第３のＭＯＳトランジスタＭ８、スイッチＳＷ３およびＳＷ４から構成されている。
第１のキャパシタＣａは、差動増幅回路１のプラス側の出力電圧を記憶するもので、一端が出力部５のプラス側に接続されると共に第１のＭＯＳトランジスタＭ６のドレインに接続され、他端が、第２のＭＯＳトランジスタＭ７のゲートに接続されている。
第２のキャパシタＣｂは、差動増幅回路１のマイナス側の出力電圧を記憶し、第２のＭＯＳトランジスタＭ７のドレインに接続され、他端は、第１のＭＯＳトランジスタＭ６のゲートに接続されている。
第１のキャパシタＣａから第２のＭＯＳトランジスタＭ７のゲートへの配線と第２のキャパシタＣｂと第１のＭＯＳトランジスタＭ６のゲートへの配線はたすきがけにして接続されている。
第２のキャパシタＣｂは、差動増幅回路１のマイナス側の出力電圧を記憶し、第２のＭＯＳトランジスタＭ７のドレインに接続され、他端は、第１のＭＯＳトランジスタＭ６のゲートに接続されている。
第１のキャパシタＣａから第２のＭＯＳトランジスタＭ７のゲートへの配線と第２のキャパシタＣｂと第１のＭＯＳトランジスタＭ６のゲートへの配線はたすきがけにして接続されている。
第１のＭＯＳトランジスタＭ６は、ドレインが前述した如く、第１のキャパシタＣａと出力部５のプラス側とに接続され、ソースが、第３のＭＯＳトランジスタＭ８のドレインに接続されている。
第２のＭＯＳトランジスタＭ７は、ドレインが前述した如く第２のキャパシタＣｂと出力部５のマイナス側とに接続され、ソースが、第３のＭＯＳトランジスタＭ８のドレインに接続されている。
第３のＭＯＳトランジスタＭ８は、ゲートに接続されたラッチクロック信号に基づいて、ソースに接続された定電圧を電流ラッチ回路２に供給する。
スイッチＳＷ３は、第１のＭＯＳトランジスタＭ６のゲートに接続され、他端はバイアス電圧（Ｖｂｉａｓ）に接続されている。
スイッチＳＷ４は、第２のＭＯＳトランジスタＭ７のゲートに接続され、他端は、バイアス電圧（Ｖｂｉａｓ）に接続されている。
なお、本コンパレータ回路のモードと各スイッチの関係は、スイッチＳＷ１〜ＳＷ４がオン（通電）に切り替わることでキャリブレーションモードに移行し、オフ（非通電）に切り替わることで入力電圧を比較する比較モードに移行する。
第２のＭＯＳトランジスタＭ７は、ドレインが前述した如く第２のキャパシタＣｂと出力部５のマイナス側とに接続され、ソースが、第３のＭＯＳトランジスタＭ８のドレインに接続されている。
第３のＭＯＳトランジスタＭ８は、ゲートに接続されたラッチクロック信号に基づいて、ソースに接続された定電圧を電流ラッチ回路２に供給する。
スイッチＳＷ３は、第１のＭＯＳトランジスタＭ６のゲートに接続され、他端はバイアス電圧（Ｖｂｉａｓ）に接続されている。
スイッチＳＷ４は、第２のＭＯＳトランジスタＭ７のゲートに接続され、他端は、バイアス電圧（Ｖｂｉａｓ）に接続されている。
なお、本コンパレータ回路のモードと各スイッチの関係は、スイッチＳＷ１〜ＳＷ４がオン（通電）に切り替わることでキャリブレーションモードに移行し、オフ（非通電）に切り替わることで入力電圧を比較する比較モードに移行する。
本コンパレータ回路は、入力部３に与えられた電圧を第１のキャパシタＣａおよび第２のキャパシタＣｂに記憶させることで、どのような入力電圧Ｖｉｎ+であっても、微小な電流差にのみ応答する回路である。
つまり、本コンパレータ回路は、電圧比較結果を電流差として出力するトランスコンダクタンス回路を差増増幅回路１として設けており、各キャパシタの電圧記憶機能を利用して、オフセット電圧の影響を受けずに比較精度を向上させることができる。
つまり、本コンパレータ回路は、電圧比較結果を電流差として出力するトランスコンダクタンス回路を差増増幅回路１として設けており、各キャパシタの電圧記憶機能を利用して、オフセット電圧の影響を受けずに比較精度を向上させることができる。
本コンパレータ回路の構成は以上となるが、続いて動作について説明する。
本コンパレータ回路の動作は、大きく３段階に分けられる。１段階目は、キャパシタによるオフセット電圧の記憶、２段階目は入力された入力電圧と基準電圧の比較、３段階目は、ＨＩＧＨまたはＬＯＷの出力判定を行うことである。
本コンパレータ回路の動作は、大きく３段階に分けられる。１段階目は、キャパシタによるオフセット電圧の記憶、２段階目は入力された入力電圧と基準電圧の比較、３段階目は、ＨＩＧＨまたはＬＯＷの出力判定を行うことである。
まず、１段階目のキャパシタによるオフセット電圧の記憶について説明する。
キャリブレーションモードにおいて、電流ラッチ回路２のＭＯＳトランジスタＭ６およびＭ７のゲートにはバイアス電圧（Ｖｂｉａｓ）が供給される。
このとき、スイッチＳＷ１およびＳＷ２よりも同時かあるいは僅かに早くスイッチＳＷ３およびＳＷ４をオンにすると、リーク電流がＭＯＳトランジスタＭ６およびＭ７のソース−ドレイン間に流れる。これに伴い差動増幅回路１の出力部５における電流は、リーク電流が等しく二分された値が出力される。
Ｉｏｕｔ+＝Ｉｏｕｔ-＝Ｉｌｅａｋ／２ （１）
キャリブレーションモードにおいて、電流ラッチ回路２のＭＯＳトランジスタＭ６およびＭ７のゲートにはバイアス電圧（Ｖｂｉａｓ）が供給される。
このとき、スイッチＳＷ１およびＳＷ２よりも同時かあるいは僅かに早くスイッチＳＷ３およびＳＷ４をオンにすると、リーク電流がＭＯＳトランジスタＭ６およびＭ７のソース−ドレイン間に流れる。これに伴い差動増幅回路１の出力部５における電流は、リーク電流が等しく二分された値が出力される。
Ｉｏｕｔ+＝Ｉｏｕｔ-＝Ｉｌｅａｋ／２ （１）
つまり差動増幅回路１では、ＭＯＳトランジスタＭ１におけるドレイン-ソース間は、ＭＯＳトランジスタＭ３におけるドレイン-ソース間に流れる電流にリーク電流の半分を加えた電流が流れる。同様に、ＭＯＳトランジスタＭ２におけるドレイン-ソース間は、ＭＯＳトランジスタＭ４におけるドレイン-ソース間に流れる電流にリーク電流の半分を加えた電流が流れる。
ＩＤＳ１＝ＩＤＳ３＋Ｉｌｅａｋ／２ （２）
ＩＤＳ２＝ＩＤＳ４＋Ｉｌｅａｋ／２ （３）
（ここで、ＩＤＳｎは、ＭＯＳトランジスタＭｎにおけるドレイン−ソース間の電流を表す。）
ＩＤＳ１＝ＩＤＳ３＋Ｉｌｅａｋ／２ （２）
ＩＤＳ２＝ＩＤＳ４＋Ｉｌｅａｋ／２ （３）
（ここで、ＩＤＳｎは、ＭＯＳトランジスタＭｎにおけるドレイン−ソース間の電流を表す。）
したがって、差動増幅回路１におけるプラス側の出力電流は、ＩＤＳ１−ＩＤＳ３で表されるため
Ｉｏｕｔ+＝Ｉｌｅａｋ／２
である。
また同様に、マイナス側の出力電流は、ＩＤＳ２−ＩＤＳ４で表されるため、
Ｉｏｕｔ-＝Ｉｌｅａｋ／２
である。
Ｉｏｕｔ+＝Ｉｌｅａｋ／２
である。
また同様に、マイナス側の出力電流は、ＩＤＳ２−ＩＤＳ４で表されるため、
Ｉｏｕｔ-＝Ｉｌｅａｋ／２
である。
このように、キャリブレーションモードでは、ＭＯＳトランジスタの閾値電圧に基づくオフセット電流をゼロにすることができる（出力電流オフセット除去機能）。
このような出力部５における出力電流が等しいとき、出力電圧Ｖｏｕｔは、オフセット電圧の影響によりプラス側とマイナス側の値が異なる。
Ｖｏｕｔ+≠Ｖｏｕｔ- （６）
電流ラッチ回路２の第１のキャパシタＣａおよび第２のキャパシタＣｂは、このときのプラス側の出力電圧Ｖｏｕｔ+とマイナス側の出力電圧Ｖｏｕｔ-をそれぞれ記憶する。
このような出力部５における出力電流が等しいとき、出力電圧Ｖｏｕｔは、オフセット電圧の影響によりプラス側とマイナス側の値が異なる。
Ｖｏｕｔ+≠Ｖｏｕｔ- （６）
電流ラッチ回路２の第１のキャパシタＣａおよび第２のキャパシタＣｂは、このときのプラス側の出力電圧Ｖｏｕｔ+とマイナス側の出力電圧Ｖｏｕｔ-をそれぞれ記憶する。
次に、本コンパレータ回路に入力された電圧信号と基準電圧の比較について説明する。
コンパレータ回路は、スイッチＳＷ１からＳＷ４の各々にオフ信号を送信してオンからオフに切り替えることによって、キャリブレーションモードから比較モードに移行する。
はじめにスイッチＳＷ３およびＳＷ４がオフになると、キャパシタＣａおよびＣｂに記憶した電圧は、ＭＯＳトランジスタＭ６およびＭ７のゲートに印加される。このとき、先ほど記憶したプラス側の出力電圧Ｖｏｕｔ+は第１のＭＯＳトランジスタＭ７のゲートへ、マイナス側の出力電圧Ｖｏｕｔ-は第２のＭＯＳトランジスタＭ６のゲートへ印加される。
コンパレータ回路は、スイッチＳＷ１からＳＷ４の各々にオフ信号を送信してオンからオフに切り替えることによって、キャリブレーションモードから比較モードに移行する。
はじめにスイッチＳＷ３およびＳＷ４がオフになると、キャパシタＣａおよびＣｂに記憶した電圧は、ＭＯＳトランジスタＭ６およびＭ７のゲートに印加される。このとき、先ほど記憶したプラス側の出力電圧Ｖｏｕｔ+は第１のＭＯＳトランジスタＭ７のゲートへ、マイナス側の出力電圧Ｖｏｕｔ-は第２のＭＯＳトランジスタＭ６のゲートへ印加される。
このように、出力部５のマイナス側の電圧を第１のＭＯＳトランジスタＭ６のゲートに印加し、その一方で、出力部５のプラス側の電圧を第２のＭＯＳトランジスタＭ７のゲートに印加することで、補正電圧を基準としたラッチ動作の準備ができる。
また、すべてのスイッチがオフである比較モードでは、入力部３の入力電圧Ｖｉｎ+には比較する電圧が印加され、ＭＯＳトランジスタＭ１のゲート電圧が変化する。同時に（１）式の関係が成立しなくなり、出力部５における出力電流の値が変化することになる。
出力電流の変化は、第１のＭＯＳトランジスタＭ６および第２のＭＯＳトランジスタＭ７のドレイン電位および各々交差するゲート電位の変化によりもたらされた出力部５の電圧変化に基づいて生じる。ここで、電流ラッチ回路２から差動増幅回路１に出力される電流は、オフセット電圧補正された電流が流れる。
次に、電流ラッチ回路２におけるＨＩＧＨまたはＬＯＷの出力について説明する。
電流ラッチ回路２は、比較モードにおける出力電圧について、たすきがけに接続されたトランジスタＭ６およびＭ７による正帰還により、入力電圧と基準電圧の電圧差を増幅させてＨＩＧＨまたはＬＯＷの出力を判定する。
このときのＨＩＧＨまたはＬＯＷの判定は、プラス側の電圧よりもマイナス側の電圧が大きい場合（Ｖｏｕｔ+＜Ｖｏｕｔ-）をＨＩＧＨとし、プラス側の電圧をマイナス側の電圧よりも大きい場合（Ｖｏｕｔ+＞Ｖｏｕｔ-）をＬＯＷとする。
第３のＭＯＳトランジスタＭ８のゲートに接続されたラッチクロック信号により、ＭＯＳトランジスタＭ６およびＭ７のソース端子に電圧が供給されると、増幅された電圧がＨＩＧＨまたはＬＯＷに応じてプラス側の出力電圧Ｖｏｕｔ+、マイナス側の出力電圧Ｖｏｕｔ-に現われる。
電流ラッチ回路２は、比較モードにおける出力電圧について、たすきがけに接続されたトランジスタＭ６およびＭ７による正帰還により、入力電圧と基準電圧の電圧差を増幅させてＨＩＧＨまたはＬＯＷの出力を判定する。
このときのＨＩＧＨまたはＬＯＷの判定は、プラス側の電圧よりもマイナス側の電圧が大きい場合（Ｖｏｕｔ+＜Ｖｏｕｔ-）をＨＩＧＨとし、プラス側の電圧をマイナス側の電圧よりも大きい場合（Ｖｏｕｔ+＞Ｖｏｕｔ-）をＬＯＷとする。
第３のＭＯＳトランジスタＭ８のゲートに接続されたラッチクロック信号により、ＭＯＳトランジスタＭ６およびＭ７のソース端子に電圧が供給されると、増幅された電圧がＨＩＧＨまたはＬＯＷに応じてプラス側の出力電圧Ｖｏｕｔ+、マイナス側の出力電圧Ｖｏｕｔ-に現われる。
図２は、以上で説明した本コンパレータ回路のスイッチの動作と電流ラッチ回路２の動作を示すタイムチャートである。
本タイムチャートは、上位にスイッチの動作、下位にラッチクロック信号の動作を示しており、各信号の凹凸は、立ち上がりにおいてオンを示し、立下りでオフを示す。
本タイムチャートは、上位にスイッチの動作、下位にラッチクロック信号の動作を示しており、各信号の凹凸は、立ち上がりにおいてオンを示し、立下りでオフを示す。
各スイッチは、測定を開始して１．０μｓ後にキャリブレーションモードの信号を受信すると、オフからオンに切り替える。上述のとおり、キャリブレーションモードにおいてスイッチがオンされると、キャパシタＣａおよびＣｂにオフセット電圧が記憶される。
測定開始から２．０μｓ後において、それぞれのキャパシタにおけるオフセット電圧の記憶が完了すると、各スイッチは、オンからオフに切り替えられ、比較モードに移行する。
その後、３．０μｓまでの比較モードにおいては、電圧信号から電流信号へ変換が行われている。既に説明したように、２．５μｓ後においては、入力部３に入力電圧が印加される。電流ラッチ回路２は、比較モードが完了すると、ラッチクロック信号に基づいてＨＩＧＨまたはＬＯＷの信号を出力する。
測定開始から２．０μｓ後において、それぞれのキャパシタにおけるオフセット電圧の記憶が完了すると、各スイッチは、オンからオフに切り替えられ、比較モードに移行する。
その後、３．０μｓまでの比較モードにおいては、電圧信号から電流信号へ変換が行われている。既に説明したように、２．５μｓ後においては、入力部３に入力電圧が印加される。電流ラッチ回路２は、比較モードが完了すると、ラッチクロック信号に基づいてＨＩＧＨまたはＬＯＷの信号を出力する。
以上の動作によって、本コンパレータ回路の動作が実行されるが、続いて、本コンパレータ回路における比較精度、すなわち、電流ラッチ回路２のＬＯＷとＨＩＧＨの判定精度について説明をする。
本コンパレータ回路における精度の検証は、シミュレーションによって行った。シミュレーションは、入力電圧Ｖｉｎ+にオフセット電圧として１００[ｍＶ]を加え、ＬＯＷを判定する最大の入力電圧Ｖｉｎ+の値とＨＩＧＨを判定する最小の入力電圧Ｖｉｎ+の値を求めた。
具体的には、低電位側から電圧を上昇させて測定し、電流ラッチ回路２がＬＯＷを判定する最大電圧を求め、また一方では、高電位側から電圧を低下させて測定し、電流ラッチ回路２がＨＩＧＨを判定する最小電圧を求めた。
なお、基準電圧Ｖｉｎ-には、２．５[Ｖ]を印加させてシミュレーションを行った。
本コンパレータ回路における精度の検証は、シミュレーションによって行った。シミュレーションは、入力電圧Ｖｉｎ+にオフセット電圧として１００[ｍＶ]を加え、ＬＯＷを判定する最大の入力電圧Ｖｉｎ+の値とＨＩＧＨを判定する最小の入力電圧Ｖｉｎ+の値を求めた。
具体的には、低電位側から電圧を上昇させて測定し、電流ラッチ回路２がＬＯＷを判定する最大電圧を求め、また一方では、高電位側から電圧を低下させて測定し、電流ラッチ回路２がＨＩＧＨを判定する最小電圧を求めた。
なお、基準電圧Ｖｉｎ-には、２．５[Ｖ]を印加させてシミュレーションを行った。
まず、電流ラッチ回路２によるＬＯＷの判定について説明する。
シミュレーションによる電流ラッチ回路２のＬＯＷを判定する最大の入力電圧は、２．５０５０[Ｖ]であった。
図３は、この電圧における入力波形と出力波形の関係を示した図である。図３（ａ）は、入力電圧Ｖｉｎ+＝２．５０５０[Ｖ]における入力電圧波形である。また図３（ｂ）は、入力電圧Ｖｉｎ+＝２．５０５０[Ｖ]における出力電圧波形である。
シミュレーションによる電流ラッチ回路２のＬＯＷを判定する最大の入力電圧は、２．５０５０[Ｖ]であった。
図３は、この電圧における入力波形と出力波形の関係を示した図である。図３（ａ）は、入力電圧Ｖｉｎ+＝２．５０５０[Ｖ]における入力電圧波形である。また図３（ｂ）は、入力電圧Ｖｉｎ+＝２．５０５０[Ｖ]における出力電圧波形である。
入力部３の入力電圧Ｖｉｎ+は、図３（ａ）の２．５μｓにおいて、２．５０００[Ｖ]から２．５０５０[Ｖ]に増加している。この電圧の増加は、２．０μｓにおいて、入力部３の入力電圧Ｖｉｎ+に比較電圧が印加されたことを示している。
また、図３（ｂ）では、２．０μｓ以前において、プラス側とマイナス側の出力電圧には、差が生じている。この電圧差がオフセット電圧であり、プラス側とマイナス側の電圧をそれぞれキャパシタＣａおよびＣｂに記憶される。
さらに、ラッチクロック信号が発生した３．０μｓ以降では、プラス側の出力電圧は、マイナス側の出力電力よりも大きく、その差は、約１．３[Ｖ]である。
入力部３の入力電圧Ｖｉｎ+と基準電圧入力部４の基準電圧Ｖｉｎ-の差は、５．０[ｍＶ]であったが、出力部５におけるプラス側とマイナス側の出力電圧の差は、１．３０００[Ｖ]であるため、電流ラッチ回路２の正帰還により電圧が増幅されて出力されていることがわかる。
また、図３（ｂ）では、２．０μｓ以前において、プラス側とマイナス側の出力電圧には、差が生じている。この電圧差がオフセット電圧であり、プラス側とマイナス側の電圧をそれぞれキャパシタＣａおよびＣｂに記憶される。
さらに、ラッチクロック信号が発生した３．０μｓ以降では、プラス側の出力電圧は、マイナス側の出力電力よりも大きく、その差は、約１．３[Ｖ]である。
入力部３の入力電圧Ｖｉｎ+と基準電圧入力部４の基準電圧Ｖｉｎ-の差は、５．０[ｍＶ]であったが、出力部５におけるプラス側とマイナス側の出力電圧の差は、１．３０００[Ｖ]であるため、電流ラッチ回路２の正帰還により電圧が増幅されて出力されていることがわかる。
続いて、電流ラッチ回路２がＨＩＧＨを判定する最小の入力電圧は、２．５０９５[Ｖ]であった。
図４は、この電圧における入力波形と出力波形の関係を示した図である。図４（ａ）は、入力電圧Ｖｉｎ+＝２．５０９５[Ｖ]における入力電圧波形である。また図４（ｂ）は、入力電圧Ｖｉｎ+＝２．５０９５[Ｖ]における出力電圧波形である。
図４は、この電圧における入力波形と出力波形の関係を示した図である。図４（ａ）は、入力電圧Ｖｉｎ+＝２．５０９５[Ｖ]における入力電圧波形である。また図４（ｂ）は、入力電圧Ｖｉｎ+＝２．５０９５[Ｖ]における出力電圧波形である。
低電位側の測定と同様の理由により、図４（ａ）では、２．５μｓ以降において、入力電圧Ｖｉｎ+は、２．５０００[Ｖ]から２．５０９５[Ｖ]に増加している。
さらに図４（ｂ）では、入力時には９．５[ｍＶ]の差であったが、出力時には、３．５０００[Ｖ]に増幅されて出力されている。
また、低電位側とは異なり、出力部５における電圧は、プラス側の出力Ｖｏｕｔ+よりもマイナス側の出力Ｖｏｕｔ-を大きくして出力されている。
さらに図４（ｂ）では、入力時には９．５[ｍＶ]の差であったが、出力時には、３．５０００[Ｖ]に増幅されて出力されている。
また、低電位側とは異なり、出力部５における電圧は、プラス側の出力Ｖｏｕｔ+よりもマイナス側の出力Ｖｏｕｔ-を大きくして出力されている。
続いて、電流ラッチ回路２がＬＯＷを判定した最大の電圧とＨＩＧＨを判定した最小電圧における出力電流について説明する。
図５（ａ）は、入力電圧Ｖｉｎ+＝２．５０５０[Ｖ]における出力電流波形である。図５（ｂ）は、入力電圧Ｖｉｎ+＝２．５０９５[Ｖ]における出力電流波形である。
図５（ａ）は、入力電圧Ｖｉｎ+＝２．５０５０[Ｖ]における出力電流波形である。図５（ｂ）は、入力電圧Ｖｉｎ+＝２．５０９５[Ｖ]における出力電流波形である。
図５（ａ）、（ｂ）ともに３．０μｓの時点でラッチクロック信号を受信している。それ以前では、オフセット電流の差Ｉｏｕｔ+−Ｉｏｕｔ-が０であることが確認できる。
ラッチクロック信号受信後は、低電位側の測定においてはプラス側の出力電流Ｉｏｕｔ+に電流が流れ、高電位側の測定においてはマイナス側の出力電流Ｉｏｕｔ-に電流が流れていることが確認できる。
ラッチクロック信号受信後は、低電位側の測定においてはプラス側の出力電流Ｉｏｕｔ+に電流が流れ、高電位側の測定においてはマイナス側の出力電流Ｉｏｕｔ-に電流が流れていることが確認できる。
図３および図４の結果より、本コンパレータ回路は、入力電圧が２．５０５０[Ｖ]以下ではＬＯＷを出力し、入力電圧が２．５０９５[Ｖ]以上ではＨＩＧＨを出力する。したがって、その判定範囲を表すと次式になる。
Ｖｉｎ+＜２．５０５０、２．５０９５＜Ｖｉｎ+
本コンパレータは、２．５０９５[Ｖ]から２．５０５[Ｖ]における範囲についてはＨＩＧＨまたはＬＯＷの判定をすることができない。この４．５[ｍＶ]の範囲については、入力電圧と基準電圧の差が小さい値であるため、有限の利得では、これを増幅して判定することができない。
Ｖｉｎ+＜２．５０５０、２．５０９５＜Ｖｉｎ+
本コンパレータは、２．５０９５[Ｖ]から２．５０５[Ｖ]における範囲についてはＨＩＧＨまたはＬＯＷの判定をすることができない。この４．５[ｍＶ]の範囲については、入力電圧と基準電圧の差が小さい値であるため、有限の利得では、これを増幅して判定することができない。
このように、本コンパレータ回路は、与えたオフセット電圧１００[ｍＶ]に対して、判定不能範囲が４．５[ｍＶ]である。したがって、コンパレータに用いるＭＯＳトランジスタの閾値電圧が大きく異なる場合においても、比較精度の向上を図ることができる。
1・・・差動増幅回路、２・・・電流ラッチ回路、３・・・入力部、４・・・基準電圧入力部、５・・・出力部、Ｍ１〜Ｍ５・・・ＭＯＳトランジスタ、Ｍ６・・・第１のトランジスタ、Ｍ７・・・第２のトランジスタ、Ｍ８・・・第３のトランジスタ、Ｃ１・・・キャパシタ、Ｃａ・・・第１のキャパシタ、Ｃｂ・・・第２のキャパシタ、ＳＷ１〜ＳＷ４・・・スイッチ
Claims (3)
- 電圧を入力する入力部と、基準電圧を入力する基準電圧入力部と、電圧および電流を出力する出力部と、からなる差動増幅回路と、
互いのゲート端子とドレイン端子をたすきがけに接続した第１のトランジスタおよび第２のトランジスタと、前記出力部のプラス側の電圧を記憶する第１のキャパシタと、前記出力部のマイナス側の電圧を記憶する第２のキャパシタと、キャリブレーションモードと比較モードを切り替えるスイッチとを有し、前記第１のトランジスタのゲートは、前記第２のキャパシタを介して第２のトランジスタのドレインに接続され、前記第２のトランジスタのゲートは、前記第１のキャパシタを介して前記第１のトランジスタのドレインに接続され、かつ、前記スイッチの一端は、固定電圧に接続され、前記スイッチの他端は、前記第１のトランジスタおよび前記第２のトランジスタのそれぞれのゲートに接続される電流ラッチ回路とを、
備えることを特徴とするコンパレータ回路。 - 前記キャリブレーションモードにおいては、前記スイッチをオンにして前記第１および第２のトランジスタのゲートに固定電圧を供給すると共に、前記第１のキャパシタおよび前記第２のキャパシタに、前記出力部のプラス側とマイナス側の電圧を記憶させ、
また、前記比較モードにおいては、前記スイッチをオフにして前記第２のキャパシタから記憶した電圧を前記第１のトランジスタのゲートに供給すると共に、前記第１のキャパシタから記憶した電圧を前記第２のトランジスタのゲートに供給することを特徴とする請求項１に記載のコンパレータ回路。 - 前記差動増幅回路は、前記出力部におけるオフセット電流を除去する出力電流オフセット除去機能を有することを特徴とした請求項１に記載のコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008211329A JP2010050590A (ja) | 2008-08-20 | 2008-08-20 | コンパレータ回路 |
Applications Claiming Priority (1)
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| JP2008211329A JP2010050590A (ja) | 2008-08-20 | 2008-08-20 | コンパレータ回路 |
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| JP2010050590A true JP2010050590A (ja) | 2010-03-04 |
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ID=42067344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2008211329A Withdrawn JP2010050590A (ja) | 2008-08-20 | 2008-08-20 | コンパレータ回路 |
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| JP (1) | JP2010050590A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8890740B2 (en) | 2012-11-30 | 2014-11-18 | Fujitsu Limited | Comparator and correction method therefor |
| KR101850086B1 (ko) * | 2011-07-08 | 2018-04-19 | 삼성전자주식회사 | 듀얼 모드 비교기 및 이를 포함하는 아날로그 투 디지털 컨버터 |
| US10334197B2 (en) | 2016-05-30 | 2019-06-25 | SK Hynix Inc. | Amplification circuit performing primary and secondary amplifications |
| WO2021038349A1 (ja) * | 2019-08-23 | 2021-03-04 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の動作方法 |
-
2008
- 2008-08-20 JP JP2008211329A patent/JP2010050590A/ja not_active Withdrawn
Cited By (5)
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| US8890740B2 (en) | 2012-11-30 | 2014-11-18 | Fujitsu Limited | Comparator and correction method therefor |
| US10334197B2 (en) | 2016-05-30 | 2019-06-25 | SK Hynix Inc. | Amplification circuit performing primary and secondary amplifications |
| WO2021038349A1 (ja) * | 2019-08-23 | 2021-03-04 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の動作方法 |
| US11799430B2 (en) | 2019-08-23 | 2023-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for operating semiconductor device |
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