JP2008021001A - パターン修正装置、パターン最適化装置及び集積回路設計装置 - Google Patents

Abstract

【課題】配線格子上に無い配線を容易に修正することのできるパターン修正装置を提供すること。
【解決手段】集積回路のパターンを修正するパターン修正装置は、集積回路のパターンを構成する配線の内、配線格子上に存在しない配線を前記配線格子上に移動させる配線移動部と、パターンを修正するパターン修正部と、パターン修正部によって修正されたパターンを構成する配線の配線間隔を最適化する配線間隔最適化部と、を備える。
【選択図】図１

Description

本発明は、集積回路のパターンの修正、最適化又は設計を行うパターン修正装置、パターン最適化装置及び集積回路設計装置に関する。

ＬＳＩの製造技術の飛躍的な進歩により、ディープサブミクロンと呼ばれる超微細プロセスが用いられている。プロセスの微細化は物理的な点からレイアウト設計を困難にする。また、信号遅延（ゲート遅延や配線遅延）に関しては、配線遅延の影響が大きくなってきたため、配線設計に対する工夫が必要である。

また、ＬＳＩ製品の寿命の短命化に伴い、ＬＳＩの製造技術における歩留の改善を早急に行う必要がある。例えば、製造容易化設計のためにＤＦＭ（Design For Manufacturing）技術への対応が求められている。また、自動車向けＬＳＩに限らず民生や産業向けＬＳＩにおいても、設計品質の向上や不良率の削減が求められている。

近年の微細化に伴う配線の最小間隔の縮小化によって、配線遅延に大きな影響を与えるものにクロストークがある。クロストークを回避するための基本的なアプローチには、配線間容量の低減と隣接配線間の非同時スイッチング化がある。配線間容量を低減するためには配線間隔を広げる方法がある。例えば、詳細配線後のレイアウトデータに対して、自動レイアウトツールを用いて配線格子を無視した配線間隔を拡大させる。

次に、デザインルールの微細化によってマスク処理が非常に困難となり、歩留の低下といった問題や、最悪の場合はＬＳＩが得られないといった問題がある。これらの問題は、半導体マスクの図形パターンが露光で用いる光の波長よりも細かいことが原因である。また、配線やビアの配置関係によるところもある。例えば、図形パターンに疎密がある場合、正確なパターン転写ができないことがある。

また、テストパターンを用いて縮退故障やオープン故障を検出するが、全てのノードを検出することは困難である。テストパターンで検出不可能なノード（未検出ノード）に微小なチリや異物が付着して配線パターン間に短絡や断線が生じることで、製品不良が発生する可能性がある。

ＬＳＩのクロストークの低減や歩留の向上を目的としたレイアウトパターンを生成する技術の一例が、特開２００５−３０１７９９号公報に開示されている。以下、図２８を参照しながら、集積回路のパターンのレイアウト修正について簡単に説明する。

図２８に示すように、集積回路のパターンの修正方法では、配線パターンの集合である図形情報（２１−１）を入力として任意の配線パターンを選択し（ステップ２１−２）、ステップ２１−２で選択された配線パターンＲと当該配線パターンＲに隣接する配線パターンとの間の、配線間容量の大きさに基づく隣接バランス度を計算し（ステップ２１−３）、ステップ２１−３によって計算された隣接バランス度に基づいて隣接する配線パターンの位置を移動する（ステップ２１−４）。

上記方法によれば、選択された配線パターンと隣接配線パターンとの間の配線間容量の大きさに基づく隣接バランス度に基づいて隣接配線パターンを移動し、元の配線パターンよりも配線間隔を広げることができる。このため、ＬＳＩチップのタイミング最適化やクロストークを低減するレイアウトが可能な上、歩留も向上することができる。

特開２００５−３０１７９９号公報

しかし、上記説明した集積回路のパターンの修正方法では、配線間隔が最適化された後に配線を修正する必要が生じた場合、配線格子上に無い配線を修正するのは自動配線ツールでは対応が困難であることや、対応できたとしても処理時間が膨大になってしまう。また、評価関数としてビアが含まれてないため、図形パターンの疎密による歩留の低下を引き起こす可能性がある。今後のさらなるプロセスの微細化に伴い、ビアに関する図形パターンの疎密も考慮する必要がある。

さらに、市場不良率は、テストパターンを用いた縮退故障の検出率に基づいて計算されている。しかし、プロセスの微細化に伴い、テストパターンを用いた故障検出率だけのパラメータでは、市場における不良率が正確に把握できない。また、不良率算出パラメータに、図形パターン情報が含まれていないため、市場不良を低減させるような図形パターン修正ができない。

本発明の目的は、配線格子上に無い配線を容易に修正することのできるパターン修正装置を提供することである。また、本発明の別の目的は、ビアの疎密による歩留低下を防止することのできるパターン最適化装置を提供することである。また、本発明のさらに別の目的は、高精度に市場不良率を算出することのできる集積回路設計装置を提供することである。

本発明は、集積回路のパターンを修正するパターン修正装置であって、集積回路のパターンを構成する配線の内、配線格子上に存在しない配線を前記配線格子上に移動させる配線移動部と、前記パターンを修正するパターン修正部と、前記パターン修正部によって修正されたパターンを構成する配線の配線間隔を最適化する配線間隔最適化部と、を備えたパターン修正装置を提供する。

上記パターン修正装置では、パターン検証を行った結果、タイミング違反が発生した集積回路のパターンを修正する。

上記パターン修正装置では、前記配線移動部は、前記パターンを構成する配線の中から１つの配線を選択し、当該選択した配線が前記配線格子上に存在するかを判断し、前記配線格子上に存在しない配線を近傍の配線格子上に移動させ、配線格子上に移動された配線によって構成されるパターンの図形情報を作成する。

上記パターン修正装置では、前記パターン修正部は、前記修正されたパターンの図形情報を作成し、前記修正されたパターンを構成する配線の中から１つの配線を選択し、当該選択した配線及び当該選択した配線に隣接する配線の少なくともいずれかがパターンの修正によって変更されたかを判断し、変更されたと判断した配線を配線間隔の最適化を行う配線に指定する。

上記パターン修正装置では、前記配線間隔最適化部は、前記修正されたパターンの中から１つの配線を選択し、当該選択した配線が前記パターン修正部によって配線間隔の最適化を行う配線に指定された配線かを判断し、配線間隔の最適化を行う配線に指定された配線の配線間隔を最適化する。

本発明は、集積回路のパターンの図形情報及びビア面積率の規定に基づいて、前記パターン中にある単位面積当たりのビア数を算出するビア数算出部と、前記ビア面積率が達成されていない箇所に対し、ビアが存在する配線のビア数及び配線情報を抽出する抽出部と、ビア面積率を修正する際の優先度を決定する優先度決定部と、前記ビア面積率の上限及び下限に対して前記ビア面積率を最適化する最適化部と、を備えたパターン最適化装置を提供する。

上記パターン最適化装置では、前記抽出部は、抽出したビア数と配線情報に応じて、前記ビア数からビア情報を振り分け、前記優先度決定部は、前記ビア情報と配線幅との関係に応じて前記優先度を決定する。

上記パターン最適化装置は、前記ビア数算出部で得られた前記ビア面積率の違反領域の違反率に応じて決定されるビア数に対し、前記優先度決定部で決定された優先度の順位に基づいて修正ビアを決定し、前記決定された修正ビアに対し、ビアの冗長化及び削除を行い、ビア修正の終了後にビア面積率を確認する。

本発明は、テストパターン及びネットリストから未検出ノードを算出する未検出ノード算出部と、前記未検出ノード及び集積回路の図形情報から未検出ノードの分類毎に図形情報を抽出する図形情報抽出部と、前記抽出された未検出ノードの図形情報及び欠陥密度情報から前記未検出ノードの分類毎に歩留を算出する歩留算出部と、前記算出された歩留から前記分類毎に市場不良率を算出する市場不良率算出部と、を備えた集積回路設計装置を提供する。

上記集積回路設計装置では、前記分類は、縮退故障の検出内容に基づいて分けられる。

上記集積回路設計装置は、前記ネットリストから前記未検出ノードに接続されているセルのセル情報を算出するセル情報算出部を備え、前記歩留算出部は、前記未検出ノードの図形情報、前記欠陥密度情報、前記セル情報、及び前記セルのマスクパターン露光に依存する不良に基づいて、前記歩留を算出する。

上記集積回路設計装置は、前記集積回路の図形情報を修正する図形情報修正部を備える。

上記集積回路設計装置は、前記図形情報修正部が修正する図形情報の修正の優先順位を決定する優先順位決定部を備える。

本発明に係るパターン修正装置によれば、配線格子上に無い配線を修正することを容易にする。また、本発明に係るパターン最適化装置によれば、ビアの疎密による歩留低下を防止することができる。また、本発明に係る集積回路設計装置によれば、高精度に市場不良率を算出することができる。

以下、本発明の実施形態について、図面を参照して説明する。

（第１の実施形態）
図１は、本発明に係るパターン修正装置の一実施形態を示すブロック図である。図１に示すように、第１の実施形態のパターン修正装置は、図形情報記憶部１−Ａと、タイミング検証部（図示せず）と、配線移動部１−Ｂと、パターン修正部１−Ｃと、配線間隔最適化部１−Ｄとを備える。なお、タイミング検証部、配線移動部１−Ｂ、パターン修正部１−Ｃ及び配線間隔最適化部１−Ｄは、コンピュータがプログラムを実行することによって実現される。

図形情報記憶部１−Ａは、集積回路のパターンの図形情報を記憶する。集積回路のパターン（pattern）は複数の配線(traces)を含む。本実施形態の図形情報は、パターン中の配線の配置を示す情報である。なお、本実施形態では、集積回路に設けられる横方向の配線と縦方向の配線はそれぞれ異なる配線層に設けられ、横方向の配線と縦方向の配線はビア（contact）によって接続される。

タイミング検証部は、図形情報記憶部１−Ａから読み出した図形情報が示すパターンに対してタイミング検証を行う。配線移動部１−Ｂは、図形情報記憶部１−Ａから読み出した図形情報が示すパターンを構成する配線の内、配線格子上に存在しない配線を配線格子上に移動させる。配線移動部１−Ｂは、配線格子上に移動された配線を含むパターンに基づいて、新たな図形情報（配線格子上の図形情報）を作成する。配線移動部１−Ｂは、作成した新たな図形情報を図形情報記憶部１−Ａに格納する。

パターン修正部１−Ｃは、配線を追加又は削除したり、配線の長さを変更する等して、パターンを修正する。パターン修正部１−Ｃは、修正したパターンの図形情報を、配線移動部１−Ｂによって作成された新たな図形情報を用いて生成する。配線間隔最適化部１−Ｄは、パターン修正部１−Ｃによって修正されたパターンの図形情報を用いて、配線間隔を最適化する。配線間隔最適化部１−Ｄは、配線間隔が最適化されたパターンの図形情報を図形情報記憶部１−Ａに格納する。

図２は、本実施形態のパターン修正装置の動作を示すフローチャートである。まずステップ２−２では、タイミング検証部が、図形情報記憶部１−Ａから読み出した図形情報に対してタイミング検証を行ってタイミング違反の有無を判断する。タイミング違反が発生していなければ処理を終了し、タイミング違反が発生していればステップ２−３に進む。

ステップ２−３では、配線移動部１−Ｂが、図形情報記憶部１−Ａから読み出した図形情報が示すパターンの配線の内、配線格子上に無い配線を配線格子上に移動させて、新たな図形情報を作成する。ステップ２−５では、パターン修正部１−Ｃがパターンを修正する。当該修正は、自動配線ツールが利用されても、手作業により行われても良い。

ステップ２−６では、配線間隔最適化部１−Ｄが、ステップ２−５で修正されたパターンの配線間隔を最適化する。ステップ２−６の終了後は再びステップ２−２に戻り、配線間隔が最適化されたパターンの図形情報に対してタイミング検証を行う。

以下、配線移動部１−Ｂが行うステップ２−３の詳細について説明する。図３は、配線移動部１−Ｂが行うステップ２−３の詳細を示すフローチャートである。図４は、配線格子上に存在しない配線が配線格子上に移動される前のパターンの一例を示す図である。図５は、配線格子上に存在しない配線が配線格子上に移動された後のパターンの一例を示す図である。図６は、配線格子上に移動される前の配線の一例を示す図である。図７は、配線格子上に移動された後の配線の一例を示す図である。

図３に示すように、タイミング検証部によってタイミング違反が発生したと判断された集積回路に対して、配線移動部１−Ｂは、パターンの中から１つの配線を選択する（ステップ５−２）。当該ステップ５−２では、配線移動部１−Ｂは、配線長が長い配線、クリティカルネットに含まれる配線、又は任意の配線を選択する。次に、配線移動部１−Ｂは、選択された配線が配線格子上に存在するかを判断する（ステップ５−３）。配線格子上に存在しない配線に対してはステップ５−４に進み、当該配線を配線格子上に移動させる。配線格子上に存在する配線に対しては何もしない。

配線移動部１−Ｂは、以上の処理をパターン中の各配線に対して行う。例えば、図４に示されるパターン内の配線Ｒ１は配線格子上に存在していない。このため、図６及び図７に示すように、配線移動部１−Ｂは配線Ｒ１を並行移動して近傍の配線格子上に移動させる。この結果、図４に示したパターンは図５に示すパターンになる。

各配線の位置は、始点（Ｘ，Ｙ）、長さ（Ｌ）及び幅（Ｗ）によって規定される。図６に示した配線Ｒ１は始点（Ｘ１，Ｙ１）、長さＬ１及び幅Ｗ１と規定されるが、配線格子上に移動されることによって始点（Ｘ１′，Ｙ１′）、長さＬ１′及び幅Ｗ１′となる。図形情報は、パターンを構成する各配線の始点（Ｘ，Ｙ）、長さ（Ｌ）及び幅（Ｗ）を含む。図８は、集積回路のパターンの図形情報及び配線移動部１−Ｂによって新たに作成された図形情報を関連付けて記憶する図形情報記憶部１−Ａを示す図である。

次に、パターン修正部１−Ｃが行うステップ２−５の詳細について説明する。図９は、パターン修正部１−Ｃが行うステップ２−５の詳細を示すフローチャートである。図９に示すように、パターン修正部１−Ｃは、パターンを修正し、修正されたパターンの図形情報を作成する（ステップ６−１）。次に、パターン修正部１−Ｃは、修正されたパターンの中から１つの配線を選択する（ステップ６−３）。次に、パターン修正部１−Ｃは、選択された配線がステップ６−１での修正によって変更されたかを判断する（ステップ６−４）。さらに、パターン修正部１−Ｃは、選択された配線に隣接する配線がパターンの修正によって変更されたかを判断する（ステップ６−５）。なお、ステップ６−４及びＳ６−５での判断は、パターンの修正後に作成された図形情報と、パターン修正前に新たに作成された図形情報とを比較して行なわれる。

ステップ６−４及びＳ６−５の少なくともいずれか一方で、パターンの修正によって変更された配線であると判断された場合、パターン修正部１−Ｃは、当該配線を配線間隔の最適化を行う対象の配線に指定する（ステップ６−７）。一方、ステップ６−４及びＳ６−５の両方で変更なしと判断された場合、パターン修正部１−Ｃは、当該配線をパターン修正前の配線格子上に移動させる前の図形情報に基づく位置に戻す（ステップ６−６）。

パターン修正部１−Ｃは、以上の処理をパターン中の各配線に対して行う。図１０は、図５に示したパターンに配線Ｒ１１が追加されたパターンの一例を示す図である。なお、図１０ではビアが省略されている。図１０に示すように、パターン修正部１−Ｃが新たな配線Ｒ１１をパターンに追加する修正を行った後、パターン修正部１−Ｃは、当該修正されたパターンの図形情報を作成する。そして、パターン修正部１−Ｃは、修正されたパターン中から各配線を選択してステップ６−４〜６−７の処理を行う。

パターン修正部１−Ｃが、図１０に示すパターン中から配線Ｒ３を選択した際の処理について説明する。パターン修正部１−Ｃは、ステップ６−４で、配線Ｒ３の始点の縦方向の位置を示す値Ｙに基づいて変更の有無を判断する。また、パターン修正部１−Ｃは、ステップ６−５で、配線Ｒ３に隣接する配線Ｒ５，Ｒ９の各始点の値Ｙに基づいて変更の有無を判断する。配線Ｒ３に関しては、ステップ６−４及びＳ６−５の両方で変更なしと判断されるため、パターン修正部１−Ｃは、配線Ｒ３をパターン修正前の配線格子上に移動させる前の図形情報に基づく位置Ｙ３に戻す。図１１は、配線Ｒ３に対してステップ２−５の処理が行われた結果のパターンを示す図である。

パターン修正部１−Ｃが、図１０に示すパターン中から配線Ｒ４を選択した際の処理について説明する。パターン修正部１−Ｃは、ステップ６−４で、配線Ｒ４の変更の有無を判断し、ステップ６−５で、配線Ｒ４に隣接する配線Ｒ１１の変更の有無を判断する。配線Ｒ４に関しては、ステップ６−５で隣接配線Ｒ１１の位置に変更があると判断されるため、パターン修正部１−Ｃは、配線Ｒ４を配線間隔最適化対象の配線に指定する。配線間隔最適化対象の配線に指定された場合、配線の位置の移動は行わない。図１２は、配線Ｒ４に対してステップ２−５の処理が行われた結果のパターンを示す図である。

パターン修正部１−Ｃが、図１０に示すパターン中から配線Ｒ１１を選択した際の処理について説明する。パターン修正部１−Ｃは、ステップ６−４で、配線Ｒ１１の変更の有無を判断する。パターンの修正の際に追加された配線Ｒ１１に関しては、ステップ６−４で配線Ｒ１１の位置に変更があると判断されるため、パターン修正部１−Ｃは、配線Ｒ１１を配線間隔最適化対象の配線に指定する。

このように、パターン修正部１−Ｃは、パターン中の全ての配線に対して上記処理を行う。図１３は、横方向の配線の全てに対してステップ２−５の処理が行われた結果のパターンを示す図である。図１４は、配線の全てに対してステップ２−５の処理が行われた結果のパターンを示す図である。パターン修正部１−Ｃによる上記処理によれば、配線間隔最適化対象の配線を指定することにより処理工数を削減できるとともに、配線間隔最適化により生じるタイミング変動の低減が可能となる。

次に、配線間隔最適化部１−Ｄが行うステップ２−６の詳細について説明する。図１５は、配線間隔最適化部１−Ｄが行うステップ２−６の詳細を示すフローチャートである。図１５に示すように、配線間隔最適化部１−Ｄは、パターン修正部１−Ｃによって修正されたパターンの中から１つの配線を選択する（ステップ７−１）。次に、配線間隔最適化部１−Ｄは、選択された配線が配線間隔最適化対象の配線か否かを判断する（ステップ７−２）。配線間隔最適化対象の配線に対しては、配線間隔最適化部１−Ｄは、配線間隔を最適化する（ステップ７−３）。

配線間隔最適化部１−Ｄは、以上の処理をパターン中の各配線に対して行う。ステップ７−１で配線Ｒ１が選択された場合、配線Ｒ１は配線間隔最適化対象の配線ではないため、配線間隔の最適化は行わない。一方、ステップ７−１で配線Ｒ４が選択された場合、配線Ｒ４は配線間隔最適化対象の配線であるため、配線間隔の最適化を行う。図１６は、配線Ｒ４に対してステップ２−６の処理が行われた結果のパターンを示す図である。

このように、配線間隔最適化部１−Ｄは、パターン中の全ての配線に対して上記処理を行う。図１７は、横方向の配線の全てに対してステップ２−６の処理が行われた結果のパターンを示す図である。図１８は、配線の全てに対してステップ２−６の処理が行われた結果のパターンを示す図である。なお、配線間隔最適化対象の配線にプロセスパラメータより算出した歩留低下要因の配線を指定することも可能であり、効率的に歩留を向上させることができる。これは、少ない配線変動で歩留を向上させたい場合に、非常に有用である。

以上説明したように、本実施形態のパターン修正装置によれば、配線格子上に無い配線を配線格子上に配置して、配線間隔を最適化する手順を繰り返し行って、集積回路のパターンを何度でも変更することができる。また、配線格子上に無い配線を配線格子上に配置することで、自動配線ツールでの対応が容易になる。

（第２の実施形態）
図１９は、本発明に係るパターン最適化装置の一実施形態を示すブロック図である。図１９に示すように、第２の実施形態のパターン最適化装置は、図形情報記憶部８−Ａと、ビア面積率記憶部８−Ｂと、ビア数算出部８−Ｃと、抽出部８−Ｄと、優先度決定部８−Ｅと、最適化部８−Ｆとを備える。なお、ビア数算出部８−Ｃ、抽出部８−Ｄ、優先度決定部８−Ｅ及び最適化部８−Ｆは、コンピュータがプログラムを実行することによって実現される。

図形情報記憶部８−Ａは、集積回路のパターンの図形情報を記憶する。本実施形態の図形情報は、配線処理が完成したパターンが有する、配線と配線層を乗り換えるためのビアの配置を示す情報である。ビア面積率記憶部８−Ｂは、単位面積当たりのビアが占有する面積の上限及び下限を規定するビア面積率情報を記憶する。ビア数算出部８−Ｃは、単位面積当たりのビアが占有する面積率を算出する。抽出部８−Ｄは、ビア数や配線情報を抽出する。優先度決定部８−Ｅは、ビア面積率を修正する際の優先度を決定する。最適化部８−Ｆは、ビア面積率を最適化する。

図２０は、本実施形態のパターン最適化装置の動作を示すフローチャートである。まずステップ９−３では、ビア数算出部８−Ｃが、図形情報よりビア面積率で定義された単位面積を面積率確認対象枠として定義し、その確認対象枠に何個ビアが生成されているかを数え、そのビア総数が規定されたビア上限と下限値に収まっているかを確認する。確認終了後、規定値を違反している場合には、その対象枠の情報（枠の左下、右上の座標）と違反率を格納する面積率違反領域データベースに格納する。また、確認対象枠の境界に対して確認漏れが発生しないように、多少重なる程度に上下左右に確認対象枠ステップ移動させる。

次に、ステップ９−５では、抽出部８−Ｄが、面積率違反領域データベースを参照し、違反対象領域に存在するビアに対して、そのビアが形成された異層配線の配線幅とビア数の関係を示すデータベースに格納する。次に、ステップ９−７では、優先度決定部８−Ｅが、配線幅とビア数の関係を示すデータベースを参照し、ビア面積率の最適化を行う際に、歩留を落とすことなく面積率修正するためにビア修正優先度を決定し、その結果をビア修正順位情報データベースに格納する。次に、ステップ９−９では、最適化部８−Ｆが、ビア修正優先順位情報データベースを基に、ビア面積率の満たすために修正優先度に応じた修正ビアを選択し、ビア面積率を修正する。

以下、優先度決定部８−Ｅが行うステップ９−７の詳細について説明する。図２１は、優先度決定部８−Ｅが行うステップ９−７の詳細を示すフローチャートである。図２１に示すように、優先度決定部８−Ｅは、生成されたビア数により修正優先度を振り分ける（ステップ１０−２）。ビア数によって分類を行う理由は、ビア数が多ければ多いほど製造段階でのビアが消失してしまうビア抜け現象になることを考慮した修正優先度を決定するためである。図２１に示した例では、ステップ１０−２において、ビア数が１個、２個、３個以上となるように情報を分類している。この分類により、ビア抜け防止を考慮した修正優先度の決定を可能にしている。

次に、優先度決定部８−Ｅは、ビアを生成した配線幅によってさらに修正優先度を振り分ける（ステップ１０−３）。配線幅によって分類を行う理由は、配線幅によりビア形成の難易度が変化することを考慮した修正優先度を決定するためである。図２１に示した例では、判断基準をビアが形成されるどちらかの配線幅がデザインルールで規定される最小配線幅であると定義した。この基準はビア面積率が下限違反の場合を想定した基準であり、上限違反の場合はこの判断基準を変更する。判断工程１０−３を行うことにより、配線幅を考慮した優先度決定を可能にする。

以上説明した処理を行うことにより、製造歩留及び製造の容易化を考慮したビア修正優先度を得ることができる。

次に、最適化部８−Ｆが行うステップ９−９の詳細について説明する。図２２は、最適化部８−Ｆが行うステップ９−９の詳細を示すフローチャートである。図２２に示すように、最適化部８−Ｆは、ビア面積率違反領域、違反率情報及び修正優先順位情報に基づき、修正優先度に応じて修正するビアを決定する（ステップ１１−１）。例えば、ビア面積率の下限違反の場合、修正するビアを決定するステップ１１−１には図２１で示した優先度Ｉ（１０−５）に分類されてから修正ビアを決定する。優先度Ｉで修正ビアが足りない場合には優先度II（１０−６）、優先度III（１０−７）のように順に修正ビアを割り当てる。また、上限値違反している場合も同様に、修正優先度情報を参照して修正ビアを決定する。

次に、最適化部８−Ｆは、修正が決定されたビアに対しビア追加や削除を行う（ステップ１１−２）。例えば、ビア面積率の下限違反の場合、修正が決定したビアに対し、冗長化の処理を施す。この処理の修正が決定されたビアに対し、繰り返し行うことによりビア数が増やされ面積率も改善される。また、修正優先度より修正ビアを決定しているため、冗長化されたビアとなることにより、歩留の向上にも繋がる。また、逆に上限を超えた場合には、削除の処理を修正が決定されたビアより処理を行う。

次に、最適化部８−Ｆは、ビア面積率を確認する（ステップ１１−３）。ビア面積率が満たされている場合は、最適化処理を終了し、図形データ１１−４を保存する。ビア面積率が満たされていない場合は、ビア数や配線情報と修正優先度の再抽出を再び行うステップ１１−５に進み、再度最適化を行った後のビアと配線情報を再抽出する。

以上説明した処理を行うことにより、ビア修正個数と修正優先度を予め決定しておくことで後戻りが少なく、設計歩留を考慮したビア面積率の最適化を行うことができる。

以上説明したように、本実施形態のパターン最適化装置によれば、ビア面積率の算出を行い、違反箇所に存在するビアに対し、ビア数や配線情報の抽出結果から、歩留に関する修正優先度を決定し、その優先度に応じてビアの追加（冗長化）や削除を過不足なくビア面積率を自動修正することができる。

（第３の実施形態）
図２３は、本発明に係る集積回路設計装置の一実施形態を示すブロック図である。図２３に示すように、本実施形態の集積回路設計装置は、テストパターン記憶部１２−Ａと、ネットリスト記憶部１２−Ｂと、未検出ノード算出部１３−Ａと、図形情報抽出部１３−Ｃと、歩留算出部１３−Ｅと、市場不良率算出部１３−Ｇとを備える。なお、未検出ノード算出部１３−Ａ、図形情報抽出部１３−Ｃ、歩留算出部１３−Ｅ及び市場不良率算出部１３−Ｇは、コンピュータがプログラムを実行することによって実現される。

未検出ノード算出部１３−Ａは、テストパターン記憶部１２−Ａ及びネットリスト記憶部１２−Ｂからそれぞれテストパターン及びネットリストを読み出して、縮退故障による未検出ノードの算出を行う。算出された未検出ノードに関する情報が、縮退故障の検出内容に基づく分けられた分類毎に、未検出ノード情報１３−Ｂとして記録される。本実施形態では、未検出ノード情報１３−Ｂとして、未検出ノード情報１（０及び１縮退の両方未検出）、未検出ノード情報２（０及び１縮退の片方未検出）、及び未検出ノード情報３（０及び１縮退の片方＆両方未検出）の３種類に分類される。

図形情報抽出部１３−Ｃは、各未検出ノード情報に対する未検出ノード図形情報を図形情報記憶部１２−Ｄから抽出する。図２４は、集積回路の図形情報の一例を示す図である。図２４は、スタンダードセル情報１３−１の配線に検出ノードの配線情報１３−２と未検出ノードの配線情報１３−３が含まれている場合を示す。図２４に示される図形情報は、図形情報記憶部８−Ａに記憶されている。図２５は、図形情報抽出部１３−Ｃによる抽出結果の一例を示す図である。図２５は、図２４に示した図形情報から抽出した未検出ノードの図形情報を示す図である。このように、図形情報抽出部１３−Ｃによって、未検出ノードの配線情報（未検出ノード図形情報）のみが抽出される。抽出された未検出ノード図形情報１３−Ｄは、故障検出内容毎に分類されて記録される。

歩留算出部１３−Ｅは、欠陥密度情報記憶部１２−Ｆからプロセスパラメータ等の欠陥密度情報を読み出して、未検出ノードの分類毎に歩留を算出する。当該算出された歩留も同様の分類毎に記録される。

市場不良率算出部１３−Ｇは、歩留算出部１３−Ｅで算出された歩留に基づいて市場不良率を算出する。一般に、「市場不良率＝１−歩留」で求めることができるため、歩留から市場不良率を算出することは容易である。但し、単純に「市場不良率＝１−歩留」では、市場不良率が実際より大きくなることがある。その場合には、未検出ノード図形情報や歩留算出部で算出された歩留が故障検出内容毎に分類されている点や、欠陥密度情報に基づく歩留算出で、配線/ビア関連のショート不良/オープン不良等のプロセスパラメータ個別歩留情報を活用して、縮退故障に対する重み付けを実施すると良い。具体的には、不良内容の分類(配線間のショート不良、配線のオープン不良等)と未検出ノードに対する縮退故障(０検出／１検出)の０又は１の片側検出と、０又は１の両側検出の影響を考慮した不良に対する重み付けを実施する。

本実施形態の集積回路設計装置によれば、テストパターンからの未検出ノードを対象とした図形情報を考慮した、未検出ノードの分類毎に歩留を算出することができる。この歩留情報を活用することにより、テストパターンの故障検出率情報からの市場不良率算出だけでなく、未検出ノードの図形パターンを考慮したより高精度の市場不良率（＝１−未検出ノードの歩留）の算出が可能になる。但し、前提条件として、検出ノードの市場不良率＝０と仮定する。

なお、市場不良率を算出する際に、未検出ノードの歩留だけでなくトグル情報（トグルの有無）もパラメータとして加えても良い。例えば図２６に示すように、集積回路設計装置は、テストパターン記憶部１２−Ａ及びネットリスト記憶部１２−Ｂからそれぞれ読み出したテストパターン及びネットリストからトグル情報を算出する第１のトグル情報算出部１５−Ｂと、第１のトグル情報算出部１５−Ｂで得られたトグル情報から未検出ノードのトグル情報を算出する第２のトグル情報算出部１５−Ｄをさらに備えても良い。第２のトグル情報算出部１５−Ｄで算出された未検出ノードのトグル情報は、市場不良率算出部１３−Ｇによってパラメータの１つとして利用される。この場合、各歩留に対して重み付けを加えることができるため、市場不良率をより高精度に算出することができる。

また、集積回路設計装置は、図２７に示すように、未検出ノードに接続されているセルの種類や個数等を含むセル情報を算出するセル情報算出部１８−Ａを備えても良い。セル情報算出部１８−Ａは、ネットリスト記憶部１２−Ｂに記憶されたネットリストと、未検出ノード算出部１３−Ａで算出された未検出ノードとを用いてセル情報を算出する。セル情報算出部１８−Ａで算出されたセル情報と、各セルのマスクパターン露光に依存する不良（パラメトリック不良）とが、欠陥密度情報及び未検出ノード図形情報と共に歩留算出部１３−Ｅに入力される。この場合、歩留算出部１３−Ｅは、セル情報と、パラメトリック不良と、欠陥密度情報と、未検出ノード図形情報とに基づいて、未検出ノードの分類毎に歩留を算出する。

さらに、集積回路設計装置は、市場不良率を算出した後に、歩留改善のために集積回路の図形情報を修正しても良い。この場合、テスト回路を修正したりテストパターンを追加することなく市場不良率を低減できる。なお、市場不良率を低減するために、どのノード又はどの図形パターンを修正するかの判断は、未検出ノード情報１３−Ｂ、未検出ノード図形情報１３−Ｄ及び算出された歩留１３−Ｆに基づいて行うことができる。このため、図形情報を修正する前に、修正するノーに対して優先順位を付けても良い。

本発明に係るパターン修正装置、パターン最適化装置及び集積回路設計装置は、歩留の改善や市場不良率の低減を実現するパターンを生成するため、微細プロセスにおける品質向上が可能となるので、集積回路の設計装置として有用である。

本発明に係るパターン修正装置の一実施形態を示すブロック図 パターン修正装置の動作を示すフローチャート 配線移動部１−Ｂが行うステップ２−３の詳細を示すフローチャート 配線格子上に存在しない配線が配線格子上に移動される前のパターンの一例を示す図 配線格子上に存在しない配線が配線格子上に移動された後のパターンの一例を示す図 配線格子上に移動される前の配線の一例を示す図 配線格子上に移動された後の配線の一例を示す図 集積回路のパターンの図形情報及び配線移動部１−Ｂによって新たに作成された図形情報を関連付けて記憶する記憶部を示す図 パターン修正部１−Ｃが行うステップ２−５の詳細を示すフローチャート 図５に示したパターンに配線Ｒ１１が追加されたパターンの一例を示す図 配線Ｒ３に対してステップ２−５の処理が行われた結果のパターンを示す図 配線Ｒ４に対してステップ２−５の処理が行われた結果のパターンを示す図 横方向の配線の全てに対してステップ２−５の処理が行われた結果のパターンを示す図 配線の全てに対してステップ２−５の処理が行われた結果のパターンを示す図 配線間隔最適化部１−Ｄが行うステップ２−６の詳細を示すフローチャート 配線Ｒ４に対してステップ２−６の処理が行われた結果のパターンを示す図 横方向の配線の全てに対してステップ２−６の処理が行われた結果のパターンを示す図 配線の全てに対してステップ２−６の処理が行われた結果のパターンを示す図 本発明に係るパターン最適化装置の一実施形態を示すブロック図 パターン最適化装置の動作を示すフローチャート 優先度決定部８−Ｅが行うステップ９−７の詳細を示すフローチャート 最適化部８−Ｆが行うステップ９−９の詳細を示すフローチャート 本発明に係る集積回路設計装置の一実施形態を示すブロック図 集積回路の図形情報の一例を示す図 図２４に示した図形情報から抽出した未検出ノードの図形情報を示す図 他の実施形態の集積回路設計装置を示すブロック図 他の実施形態の集積回路設計装置を示すブロック図 従来の集積回路のパターンのレイアウト修正を示すフローチャート

符号の説明

１−Ａ 図形情報記憶部
１−Ｂ 配線移動部
１−Ｃ パターン修正部
１−Ｄ 配線間隔最適化部
８−Ａ 図形情報記憶部
８−Ｂ ビア面積率記憶部
８−Ｃ ビア数算出部
８−Ｄ 抽出部
８−Ｅ 優先度決定部
８−Ｆ 最適化部
１２−Ａ テストパターン記憶部
１２−Ｂ ネットリスト記憶部
１３−Ａ 未検出ノード算出部
１３−Ｃ 図形情報抽出部
１３−Ｅ 歩留算出部
１３−Ｇ 市場不良率算出部
１５−Ｂ 第１のトグル情報算出部
１５−Ｄ 第２のトグル情報算出部
１８−Ａ セル情報算出部

Claims (13)

1. 集積回路のパターンを修正するパターン修正装置であって、
   集積回路のパターンを構成する配線の内、配線格子上に存在しない配線を前記配線格子上に移動させる配線移動部と、
   前記パターンを修正するパターン修正部と、
   前記パターン修正部によって修正されたパターンを構成する配線の配線間隔を最適化する配線間隔最適化部と、
   を備えたことを特徴とするパターン修正装置。
2. 請求項１に記載のパターン修正装置であって、
   パターン検証を行った結果、タイミング違反が発生した集積回路のパターンを修正することを特徴とするパターン修正装置。
3. 請求項１に記載のパターン修正装置であって、
   前記配線移動部は、
   前記パターンを構成する配線の中から１つの配線を選択し、
   当該選択した配線が前記配線格子上に存在するかを判断し、
   前記配線格子上に存在しない配線を近傍の配線格子上に移動させ、
   配線格子上に移動された配線によって構成されるパターンの図形情報を作成することを特徴とするパターン修正装置。
4. 請求項１に記載のパターン修正装置であって、
   前記パターン修正部は、前記修正されたパターンの図形情報を作成し、
   前記修正されたパターンを構成する配線の中から１つの配線を選択し、
   当該選択した配線及び当該選択した配線に隣接する配線の少なくともいずれかがパターンの修正によって変更されたかを判断し、
   変更されたと判断した配線を配線間隔の最適化を行う配線に指定することを特徴とするパターン修正装置。
5. 請求項４に記載のパターン修正装置であって、
   前記配線間隔最適化部は、
   前記修正されたパターンの中から１つの配線を選択し、
   当該選択した配線が前記パターン修正部によって配線間隔の最適化を行う配線に指定された配線かを判断し、
   配線間隔の最適化を行う配線に指定された配線の配線間隔を最適化することを特徴とするパターン修正装置。
6. 集積回路のパターンの図形情報及びビア面積率の規定に基づいて、前記パターン中にある単位面積当たりのビア数を算出するビア数算出部と、
   前記ビア面積率が達成されていない箇所に対し、ビアが存在する配線のビア数及び配線情報を抽出する抽出部と、
   ビア面積率を修正する際の優先度を決定する優先度決定部と、
   前記ビア面積率の上限及び下限に対して前記ビア面積率を最適化する最適化部と、
   を備えたことを特徴とするパターン最適化装置。
7. 請求項６に記載のパターン最適化装置であって、
   前記抽出部は、抽出したビア数と配線情報に応じて、前記ビア数からビア情報を振り分け、
   前記優先度決定部は、前記ビア情報と配線幅との関係に応じて前記優先度を決定することを特徴とするパターン最適化装置。
8. 請求項６に記載のパターン最適化装置であって、
   前記パターン最適化装置は、
   前記ビア数算出部で得られた前記ビア面積率の違反領域の違反率に応じて決定されるビア数に対し、前記優先度決定部で決定された優先度の順位に基づいて修正ビアを決定し、
   前記決定された修正ビアに対し、ビアの冗長化及び削除を行い、ビア修正の終了後にビア面積率を確認することを特徴とするパターン最適化装置。
9. テストパターン及びネットリストから未検出ノードを算出する未検出ノード算出部と、
   前記未検出ノード及び集積回路の図形情報から未検出ノードの分類毎に図形情報を抽出する図形情報抽出部と、
   前記抽出された未検出ノードの図形情報及び欠陥密度情報から前記未検出ノードの分類毎に歩留を算出する歩留算出部と、
   前記算出された歩留から前記分類毎に市場不良率を算出する市場不良率算出部と、
   を備えたことを特徴とする集積回路設計装置。
10. 請求項９に記載の集積回路設計装置であって、
    前記分類は、縮退故障の検出内容に基づいて分けられることを特徴とする集積回路設計装置。
11. 請求項９に記載の集積回路設計装置であって、
    前記ネットリストから前記未検出ノードに接続されているセルのセル情報を算出するセル情報算出部を備え、
    前記歩留算出部は、前記未検出ノードの図形情報、前記欠陥密度情報、前記セル情報、及び前記セルのマスクパターン露光に依存する不良に基づいて、前記歩留を算出することを特徴とする集積回路設計装置。
12. 請求項９に記載の集積回路設計装置であって、
    前記集積回路の図形情報を修正する図形情報修正部を備えたことを特徴とする集積回路設計装置。
13. 請求項１２に記載の集積回路設計装置であって、
    前記図形情報修正部が修正する図形情報の修正の優先順位を決定する優先順位決定部を備えたことを特徴とする集積回路設計装置。

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