JP2002198437A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 高性能な抵抗素子領域を形成する。
【解決手段】 複数の素子領域と素子分離領域とを有す
る半導体基板から成る半導体装置であって、複数の素子
領域の中の所定の素子領域に形成されたゲート電極と、
ゲート電極の側壁面を覆う第１絶縁層３ａ,３ｂと、第
１絶縁層表面を覆う第２絶縁層４ａ,４ｂとを具備し、
ゲート電極が形成されていない素子領域は第１絶縁層３
で覆われている。
る半導体基板から成る半導体装置であって、複数の素子
領域の中の所定の素子領域に形成されたゲート電極と、
ゲート電極の側壁面を覆う第１絶縁層３ａ,３ｂと、第
１絶縁層表面を覆う第２絶縁層４ａ,４ｂとを具備し、
ゲート電極が形成されていない素子領域は第１絶縁層３
で覆われている。
Description
【０００１】
【発明の属する技術分野】本発明は、シリサイド層を有
さない拡散層領域を抵抗素子として利用する半導体装置
の製造処理（シリサイドブロックプロセス）に適用して
好適な、半導体装置の製造方法に関する。
さない拡散層領域を抵抗素子として利用する半導体装置
の製造処理（シリサイドブロックプロセス）に適用して
好適な、半導体装置の製造方法に関する。
【０００２】
【従来の技術】トランジスタの寄生抵抗を低減し、高性
能化を図るための手段の１つに、抵抗低抵抗なシリサイ
ド層を拡散層領域上に形成する処理がある。ところが、
一般に、シリサイド層の比抵抗は小さく、抵抗素子とし
て要求される抵抗値を実現するためには、その形状を非
常に細長くする必要性があることから、シリサイド層を
抵抗素子として利用する場合には、半導体装置の高集積
化を実現することが困難となる。このような背景から、
最近、所定の素子領域に対してはシリサイド層を形成し
ないプロセス（以下、シリサイドブロックプロセスと表
記する）を適用することにより、シリサイド層を有さな
い拡散層を形成し、この拡散層を抵抗素子として利用す
ることが試みられている。以下、図４〜図６を参照し
て、このシリサイドブロックプロセスを利用した半導体
装置の製造方法について詳しく説明する。
能化を図るための手段の１つに、抵抗低抵抗なシリサイ
ド層を拡散層領域上に形成する処理がある。ところが、
一般に、シリサイド層の比抵抗は小さく、抵抗素子とし
て要求される抵抗値を実現するためには、その形状を非
常に細長くする必要性があることから、シリサイド層を
抵抗素子として利用する場合には、半導体装置の高集積
化を実現することが困難となる。このような背景から、
最近、所定の素子領域に対してはシリサイド層を形成し
ないプロセス（以下、シリサイドブロックプロセスと表
記する）を適用することにより、シリサイド層を有さな
い拡散層を形成し、この拡散層を抵抗素子として利用す
ることが試みられている。以下、図４〜図６を参照し
て、このシリサイドブロックプロセスを利用した半導体
装置の製造方法について詳しく説明する。
【０００３】図４〜図６は、シリサイドブロックプロセ
スを利用した半導体装置の製造方法を示す断面工程図で
ある。
スを利用した半導体装置の製造方法を示す断面工程図で
ある。
【０００４】従来のシリサイドブロックプロセスを利用
した半導体装置の製造方法においては、始めに、素子分
離工程（素子領域と素子分離領域の形成）、ウェル形成
工程およびゲート酸化膜・ゲート電極形成工程といっ
た、一般的なＣＭＯＳ集積回路製造プロセスと同様の製
造プロセスを実行することにより、図４（ａ）に示すよ
うな形状の半導体装置を形成する。そして次に、図４
（ａ）に示す半導体基板の素子領域に、イオン注入法に
よって浅い接合を有する拡散層領域（以下、エクステン
ション領域と表記）２ａ〜２ｆを形成する（図４
（ｂ））。その後、図４（ｃ）に示すように、ゲート電
極１ａ,１ｂの側壁を覆う絶縁性材料（側壁材料）４を
半導体基板１の全面に堆積させ、さらに、シリサイド層
を形成させないエクステンション領域２ｃ（以下、抵抗
素子領域と表記）上にレジスト材料５をパターンニング
する。
した半導体装置の製造方法においては、始めに、素子分
離工程（素子領域と素子分離領域の形成）、ウェル形成
工程およびゲート酸化膜・ゲート電極形成工程といっ
た、一般的なＣＭＯＳ集積回路製造プロセスと同様の製
造プロセスを実行することにより、図４（ａ）に示すよ
うな形状の半導体装置を形成する。そして次に、図４
（ａ）に示す半導体基板の素子領域に、イオン注入法に
よって浅い接合を有する拡散層領域（以下、エクステン
ション領域と表記）２ａ〜２ｆを形成する（図４
（ｂ））。その後、図４（ｃ）に示すように、ゲート電
極１ａ,１ｂの側壁を覆う絶縁性材料（側壁材料）４を
半導体基板１の全面に堆積させ、さらに、シリサイド層
を形成させないエクステンション領域２ｃ（以下、抵抗
素子領域と表記）上にレジスト材料５をパターンニング
する。
【０００５】抵抗素子領域上にレジスト材料５をパター
ンニングすると、次に、異方性イオンエッチング法によ
って側壁材料４を除去し、その後、レジスト材料５を除
去する。この結果、図４（ｄ）に示すような、ゲート電
極１ａ,１ｂの両側面と抵抗素子領域上以外は、側壁材
料４が除去された半導体装置が形成される。
ンニングすると、次に、異方性イオンエッチング法によ
って側壁材料４を除去し、その後、レジスト材料５を除
去する。この結果、図４（ｄ）に示すような、ゲート電
極１ａ,１ｂの両側面と抵抗素子領域上以外は、側壁材
料４が除去された半導体装置が形成される。
【０００６】図４（ｄ）に示す形状の半導体装置が形成
されると、続いて、図５（ｅ）に示すように、深い接合
を有する拡散層領域（ソース・ドレイン領域）６ａ,６
ｂ、７ａ,７ｂをイオン注入法によって形成する。その
後、半導体基板１表面を洗浄して基板材料を露出させ、
図５（ｆ）に示すように、半導体基板１と反応してシリ
サイドを形成する金属層１０を基板全面に堆積する。こ
こで、半導体基板１としてＳｉ（シリコン）を利用する
場合には、金属層１０として、Ｔｉ（チタン）やＣｏ
（コバルト）等を採用する。
されると、続いて、図５（ｅ）に示すように、深い接合
を有する拡散層領域（ソース・ドレイン領域）６ａ,６
ｂ、７ａ,７ｂをイオン注入法によって形成する。その
後、半導体基板１表面を洗浄して基板材料を露出させ、
図５（ｆ）に示すように、半導体基板１と反応してシリ
サイドを形成する金属層１０を基板全面に堆積する。こ
こで、半導体基板１としてＳｉ（シリコン）を利用する
場合には、金属層１０として、Ｔｉ（チタン）やＣｏ
（コバルト）等を採用する。
【０００７】半導体基板表面上に金属層１０を堆積させ
ると、次に、適当な熱工程によって半導体基板１と金属
層１０とを反応させ、図５（ｇ）に示すような、シリサ
イド層８ａ〜８ｇを形成する。なお、この熱工程におい
て、ゲート電極１ａ,１ｂの側面および抵抗素子領域表
面は側壁材料４ｃで覆われていて、半導体基板１と金属
層１０とが直に接触しないので、ゲート電極１ａ,１ｂ
の側面と抵抗素子領域上にはシリサイド層は形成されな
い。
ると、次に、適当な熱工程によって半導体基板１と金属
層１０とを反応させ、図５（ｇ）に示すような、シリサ
イド層８ａ〜８ｇを形成する。なお、この熱工程におい
て、ゲート電極１ａ,１ｂの側面および抵抗素子領域表
面は側壁材料４ｃで覆われていて、半導体基板１と金属
層１０とが直に接触しないので、ゲート電極１ａ,１ｂ
の側面と抵抗素子領域上にはシリサイド層は形成されな
い。
【０００８】シリサイド層８ａ〜８ｇの形成が完了する
と、次に、金属層１０のみを選択的に除去（溶解）する
適当な処理液を使って、図６（ｈ）に示すように、半導
体基板と未反応の金属層１０を除去する。そして、図６
（ｉ）に示すように、層間膜１１として適当な膜厚のＳ
ｉＯ２等を堆積させた後、互いに接続すべき素子領域に
ついては、層間膜１１を除去してその領域上にコンタク
ト孔を形成し、導電性の材料（導電層）１２をコンタク
ト孔内に埋め込み、配線層１３により接続する。そし
て、必要に応じて、第２、第３の層間膜および配線を形
成した後、最後に半導体装置全体をＳｉＮ等の保護膜１
４で覆い、一連の製造プロセスを完了する。
と、次に、金属層１０のみを選択的に除去（溶解）する
適当な処理液を使って、図６（ｈ）に示すように、半導
体基板と未反応の金属層１０を除去する。そして、図６
（ｉ）に示すように、層間膜１１として適当な膜厚のＳ
ｉＯ２等を堆積させた後、互いに接続すべき素子領域に
ついては、層間膜１１を除去してその領域上にコンタク
ト孔を形成し、導電性の材料（導電層）１２をコンタク
ト孔内に埋め込み、配線層１３により接続する。そし
て、必要に応じて、第２、第３の層間膜および配線を形
成した後、最後に半導体装置全体をＳｉＮ等の保護膜１
４で覆い、一連の製造プロセスを完了する。
【０００９】なお、上記の半導体装置の製造プロセスに
おける側壁材料４の膜厚は、ソース・ドレイン領域がＭ
ＯＳＦＥＴのチャネル内部に拡散しないように、両者を
分離するために必要な１０００Å程度となっている。し
たがって、ソース・ドレイン領域形成のためのイオン注
入時には、不純物イオンが側壁材料４ｃを通過すること
がないので、抵抗素子領域２ｃは必ず浅い接合深さとな
る。
おける側壁材料４の膜厚は、ソース・ドレイン領域がＭ
ＯＳＦＥＴのチャネル内部に拡散しないように、両者を
分離するために必要な１０００Å程度となっている。し
たがって、ソース・ドレイン領域形成のためのイオン注
入時には、不純物イオンが側壁材料４ｃを通過すること
がないので、抵抗素子領域２ｃは必ず浅い接合深さとな
る。
【００１０】
【発明が解決しようとする課題】ところで、拡散層抵抗
は、一般に、温度係数を有し、不純物濃度に依存する。
また、この拡散層抵抗の不純物濃度依存性は極小点を有
し、極小点における温度係数はほぼ０となる。したがっ
て、抵抗素子領域の拡散層の不純物濃度は温度係数が０
になる濃度に設定することが好ましい（この濃度はプロ
セスによって異なるが、イオン注入量で言えば、例えば
イオン種BF２、注入エネルギー20[keV]で、3.0e15cm
−２程度）。ところが、上記のようなシリサイドブロッ
クプロセスを利用した半導体装置の製造方法において
は、抵抗素子領域の接合深さやその濃度は、ＭＯＳＦＥ
Ｔの性能上の制約から必然的に決まってしまうために
（プロセスによって異なるが、イオン注入量で言えば、
例えばイオン種BF２、注入エネルギー3[keV]で、1.0e15
cm−２程度）、不純物濃度を最適化することができず、
高性能な抵抗素子領域を形成することができない。
は、一般に、温度係数を有し、不純物濃度に依存する。
また、この拡散層抵抗の不純物濃度依存性は極小点を有
し、極小点における温度係数はほぼ０となる。したがっ
て、抵抗素子領域の拡散層の不純物濃度は温度係数が０
になる濃度に設定することが好ましい（この濃度はプロ
セスによって異なるが、イオン注入量で言えば、例えば
イオン種BF２、注入エネルギー20[keV]で、3.0e15cm
−２程度）。ところが、上記のようなシリサイドブロッ
クプロセスを利用した半導体装置の製造方法において
は、抵抗素子領域の接合深さやその濃度は、ＭＯＳＦＥ
Ｔの性能上の制約から必然的に決まってしまうために
（プロセスによって異なるが、イオン注入量で言えば、
例えばイオン種BF２、注入エネルギー3[keV]で、1.0e15
cm−２程度）、不純物濃度を最適化することができず、
高性能な抵抗素子領域を形成することができない。
【００１１】このような不具合を解決するために種々の
対策が考案されており、例えば、図７に示すように、抵
抗素子領域についてのみ別のイオン注入処理を選択的に
行うような工夫がなされている。ところが、この場合、
抵抗素子領域のイオン注入処理がエクステンション領域
のそれと別になり、抵抗素子領域の不純物濃度を独立に
設定することができるというメリットはあるが、別のイ
オン注入処理を行うためのフォトマスク、リソグラフィ
工程およびイオン注入工程が必要となり、半導体装置の
製造に要する経費、労力が増加してしまう。また、例え
ば、ソース・ドレイン領域形成後に、半導体装置表面上
に適当な絶縁材料１５を堆積させ、抵抗素子領域上のみ
に絶縁材料１５が選択的に残るように除去する。そし
て、この状態でシリサイド層を形成するようにして、シ
リサイド層のない抵抗素子領域を製造するという工夫も
なされている（図８参照）。ところが、このような場
合、抵抗素子領域のイオン注入条件とエクステンション
領域のそれとを共通化することが可能なのであるが、側
壁材料とは別のシリサイドブロックを抵抗素子領域上に
形成する工程が必要となり、やはり半導体装置の製造に
要する経費および労力の増加につながってしまう。
対策が考案されており、例えば、図７に示すように、抵
抗素子領域についてのみ別のイオン注入処理を選択的に
行うような工夫がなされている。ところが、この場合、
抵抗素子領域のイオン注入処理がエクステンション領域
のそれと別になり、抵抗素子領域の不純物濃度を独立に
設定することができるというメリットはあるが、別のイ
オン注入処理を行うためのフォトマスク、リソグラフィ
工程およびイオン注入工程が必要となり、半導体装置の
製造に要する経費、労力が増加してしまう。また、例え
ば、ソース・ドレイン領域形成後に、半導体装置表面上
に適当な絶縁材料１５を堆積させ、抵抗素子領域上のみ
に絶縁材料１５が選択的に残るように除去する。そし
て、この状態でシリサイド層を形成するようにして、シ
リサイド層のない抵抗素子領域を製造するという工夫も
なされている（図８参照）。ところが、このような場
合、抵抗素子領域のイオン注入条件とエクステンション
領域のそれとを共通化することが可能なのであるが、側
壁材料とは別のシリサイドブロックを抵抗素子領域上に
形成する工程が必要となり、やはり半導体装置の製造に
要する経費および労力の増加につながってしまう。
【００１２】このように、従来までのシリサイドブロッ
クプロセスを利用した半導体装置の製造方法において
は、半導体装置の製造に要する経費および労力の増加を
伴わずに、抵抗素子領域の拡散層の不純物濃度を最適化
し、高性能な抵抗素子領域を形成することができない。
クプロセスを利用した半導体装置の製造方法において
は、半導体装置の製造に要する経費および労力の増加を
伴わずに、抵抗素子領域の拡散層の不純物濃度を最適化
し、高性能な抵抗素子領域を形成することができない。
【００１３】本発明は、上記の課題を解決すべくなされ
たものであり、その目的は、半導体装置の製造に要する
経費および労力の増加を伴わずに、抵抗素子領域の拡散
層の不純物濃度を最適化し、高性能な抵抗素子領域を形
成することを可能にする技術を提供することにある。
たものであり、その目的は、半導体装置の製造に要する
経費および労力の増加を伴わずに、抵抗素子領域の拡散
層の不純物濃度を最適化し、高性能な抵抗素子領域を形
成することを可能にする技術を提供することにある。
【００１４】
【課題を解決するための手段】本発明においては、ゲー
ト電極の側壁は第１および第２の絶縁層からなる２層構
造とし、抵抗素子領域は第１の絶縁層で覆われ、第１の
絶縁層を介して抵抗素子領域内に不純物を注入すること
ができる。これにより、抵抗素子領域の不純物濃度を抵
抗素子として最適な不純物濃度に設定することが可能と
なるので、半導体装置の製造に要する経費および労力の
増加を伴わずに、抵抗素子領域の拡散層の不純物濃度を
最適化し、高性能な抵抗素子領域を形成することができ
る。
ト電極の側壁は第１および第２の絶縁層からなる２層構
造とし、抵抗素子領域は第１の絶縁層で覆われ、第１の
絶縁層を介して抵抗素子領域内に不純物を注入すること
ができる。これにより、抵抗素子領域の不純物濃度を抵
抗素子として最適な不純物濃度に設定することが可能と
なるので、半導体装置の製造に要する経費および労力の
増加を伴わずに、抵抗素子領域の拡散層の不純物濃度を
最適化し、高性能な抵抗素子領域を形成することができ
る。
【００１５】
【発明の実施の形態】本発明に係る半導体装置の製造方
法は、例えば、シリサイド層が形成されていない拡散層
領域を抵抗素子として利用する半導体装置の製造処理に
適用、実施することができる。以下、図１〜図３を参照
して、本発明の実施の一形態に係る半導体装置の製造方
法について詳しく説明する。
法は、例えば、シリサイド層が形成されていない拡散層
領域を抵抗素子として利用する半導体装置の製造処理に
適用、実施することができる。以下、図１〜図３を参照
して、本発明の実施の一形態に係る半導体装置の製造方
法について詳しく説明する。
【００１６】この実施の形態の半導体装置の製造方法に
おいては、素子分離工程からエクステンション領域の形
成までは、従来のプロセスと同一の方法で行い（詳しく
は従来技術を参照のこと）、図１（ａ）に示す状態の半
導体基板を形成する。そして、図１（ａ)に示す状態の
半導体基板に対して以下のプロセスを実施する。
おいては、素子分離工程からエクステンション領域の形
成までは、従来のプロセスと同一の方法で行い（詳しく
は従来技術を参照のこと）、図１（ａ）に示す状態の半
導体基板を形成する。そして、図１（ａ)に示す状態の
半導体基板に対して以下のプロセスを実施する。
【００１７】始めに、側壁材料（第１の絶縁層）３を半
導体基板表面全面に堆積させ、その後さらに、側壁材料
３とエッチング選択比のある側壁材料４（第２の絶縁
層）を堆積させることにより、図１（ｂ）に示すよう
に、２層構造の側壁材料層を形成する。なお、この実施
の形態としては、側壁材料３としてＳｉＯ２、側壁材料
４としてＳｉＮを採用する。
導体基板表面全面に堆積させ、その後さらに、側壁材料
３とエッチング選択比のある側壁材料４（第２の絶縁
層）を堆積させることにより、図１（ｂ）に示すよう
に、２層構造の側壁材料層を形成する。なお、この実施
の形態としては、側壁材料３としてＳｉＯ２、側壁材料
４としてＳｉＮを採用する。
【００１８】側壁材料層の形成を完了すると、次に、側
壁材料３とエッチング選択比のある条件で側壁材料４を
異方性エッチングした後、レジスト材料５が抵抗素子領
域２ｃ上のみを覆うようにレジストパターンニングを行
い、図１（ｃ）に示す形状の半導体装置を形成する。
壁材料３とエッチング選択比のある条件で側壁材料４を
異方性エッチングした後、レジスト材料５が抵抗素子領
域２ｃ上のみを覆うようにレジストパターンニングを行
い、図１（ｃ）に示す形状の半導体装置を形成する。
【００１９】レジストパターンニング処理が完了する
と、次に、図１（ｃ）に示す形状の半導体装置に対して
異方性エッチング処理を施すことにより側壁材料３を除
去し、その後、抵抗素子領域２ｃ上のレジスト材料５を
除去して、図２（ｄ）に示す形態の半導体装置を形成す
る。そして、図２（ｄ）に示す形態の半導体装置につい
てイオン注入処理を施し、図２（ｅ）に示すような深い
接合深さを有する拡散層領域（ソース・ドレイン領域）
６ａ,６ｂ、７ａ,７ｂを形成する。なお、この実施の形
態においては、抵抗素子領域２ｃを覆っている側壁材料
３の膜厚は数百Åと薄いために、ソース・ドレイン領域
の形成時に、側壁材料３を通過して抵抗素子領域２ｃ内
に不純物イオンが注入される。
と、次に、図１（ｃ）に示す形状の半導体装置に対して
異方性エッチング処理を施すことにより側壁材料３を除
去し、その後、抵抗素子領域２ｃ上のレジスト材料５を
除去して、図２（ｄ）に示す形態の半導体装置を形成す
る。そして、図２（ｄ）に示す形態の半導体装置につい
てイオン注入処理を施し、図２（ｅ）に示すような深い
接合深さを有する拡散層領域（ソース・ドレイン領域）
６ａ,６ｂ、７ａ,７ｂを形成する。なお、この実施の形
態においては、抵抗素子領域２ｃを覆っている側壁材料
３の膜厚は数百Åと薄いために、ソース・ドレイン領域
の形成時に、側壁材料３を通過して抵抗素子領域２ｃ内
に不純物イオンが注入される。
【００２０】拡散層領域の形成を完了すると、以後は、
従来と同様にして、シリサイド層、配線を形成して図２
（ｆ）に示す形態の半導体装置を形成し、一連の製造プ
ロセスは完了する。
従来と同様にして、シリサイド層、配線を形成して図２
（ｆ）に示す形態の半導体装置を形成し、一連の製造プ
ロセスは完了する。
【００２１】ここで、側壁材料のエッチング処理を２段
階で行う場合には、上層の側壁材料４をエッチングする
際に、上層の側壁材料４を完全にエッチングすると同時
に下層の側壁材料３を全てエッチングしてしまわないよ
うにしなければならない。このため、下層の側壁材料３
の膜厚は２００Å程度にすることが望ましい。なお、側
壁材料３がこの程度の膜厚であれば、抵抗素子領域２ｃ
へのイオン注入処理は十分可能である（本来、イオンは
８００〜１０００Åの深さに注入するので２００Å程度
浅くなっても問題はない）。
階で行う場合には、上層の側壁材料４をエッチングする
際に、上層の側壁材料４を完全にエッチングすると同時
に下層の側壁材料３を全てエッチングしてしまわないよ
うにしなければならない。このため、下層の側壁材料３
の膜厚は２００Å程度にすることが望ましい。なお、側
壁材料３がこの程度の膜厚であれば、抵抗素子領域２ｃ
へのイオン注入処理は十分可能である（本来、イオンは
８００〜１０００Åの深さに注入するので２００Å程度
浅くなっても問題はない）。
【００２２】また、図３（ａ），（ｂ）に示すように、
抵抗素子領域にソース・ドレイン形成のためのイオン注
入処理を行わなければ（Ｎ型とＰ型を打ち分けるマスク
のパターンを変更しておくだけで可能）、図３（ｃ）に
示すように、図４,５に示した従来例と同じエクステン
ション領域の不純物層を使った抵抗素子となる。したが
って、この製造方法によれば、追加のマスクおよび工程
を必要することなく、複数の抵抗素子領域（２ｃ,２ｆ)
を形成することができる。
抵抗素子領域にソース・ドレイン形成のためのイオン注
入処理を行わなければ（Ｎ型とＰ型を打ち分けるマスク
のパターンを変更しておくだけで可能）、図３（ｃ）に
示すように、図４,５に示した従来例と同じエクステン
ション領域の不純物層を使った抵抗素子となる。したが
って、この製造方法によれば、追加のマスクおよび工程
を必要することなく、複数の抵抗素子領域（２ｃ,２ｆ)
を形成することができる。
【００２３】《実施の形態の効果》このように、この実
施の形態の半導体装置の製造方法によれば、抵抗素子領
域２ｃを覆っている側壁材料３は薄く、側壁材料３を通
過して抵抗素子領域２ｃ内に不純物イオンを注入するこ
とができるので、抵抗素子領域２ｃの不純物濃度を抵抗
素子として最適な不純物濃度に設定することが可能とな
る。また、側壁材料を２層構造とする以外は追加のプロ
セスはない。これにより、工程数の増加を伴わずに、抵
抗素子領域２ｃの不純物濃度を最適化し、高性能な抵抗
素子領域を形成することができる。
施の形態の半導体装置の製造方法によれば、抵抗素子領
域２ｃを覆っている側壁材料３は薄く、側壁材料３を通
過して抵抗素子領域２ｃ内に不純物イオンを注入するこ
とができるので、抵抗素子領域２ｃの不純物濃度を抵抗
素子として最適な不純物濃度に設定することが可能とな
る。また、側壁材料を２層構造とする以外は追加のプロ
セスはない。これにより、工程数の増加を伴わずに、抵
抗素子領域２ｃの不純物濃度を最適化し、高性能な抵抗
素子領域を形成することができる。
【００２４】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、工程数の増加を伴わずに、抵抗素子領域の不純物濃
度を最適化し、高性能な抵抗素子領域を形成することが
できる。
ば、工程数の増加を伴わずに、抵抗素子領域の不純物濃
度を最適化し、高性能な抵抗素子領域を形成することが
できる。
【図１】本発明の実施の一形態に係る半導体装置の製造
方法を示す断面工程図である。
方法を示す断面工程図である。
【図２】本発明の実施の一形態に係る半導体装置の製造
方法を示す断面工程図である。
方法を示す断面工程図である。
【図３】本発明の他の実施の形態に係る半導体装置の製
造方法を示す断面工程図である。
造方法を示す断面工程図である。
【図４】従来の半導体装置の製造方法を示す断面工程図
である。
である。
【図５】従来の半導体装置の製造方法を示す断面工程図
である。
である。
【図６】従来の半導体装置の製造方法を示す断面工程図
である。
である。
【図７】従来の半導体装置の製造方法を示す断面工程図
である。
である。
【図８】従来の半導体装置の製造方法を示す断面工程図
である。
である。
１ 半導体基板 ２ａ,２ｂ,２ｃ,２ｄ,２ｅ,２ｆ エクステンション領
域 ３,４ 側壁材料 ５ レジスト材料 ６ａ,６ｂ,７ａ,７ｂ ソース・ドレイン領域 ８ａ,８ｂ,８ｃ,８ｄ,８ｅ,８ｆ,８ｇ シリサイド層 ９ レジスト材料 １０ 金属層 １１ 層間膜 １２,１３ 配線層 １４ 保護膜 １５ 絶縁材料
域 ３,４ 側壁材料 ５ レジスト材料 ６ａ,６ｂ,７ａ,７ｂ ソース・ドレイン領域 ８ａ,８ｂ,８ｃ,８ｄ,８ｅ,８ｆ,８ｇ シリサイド層 ９ レジスト材料 １０ 金属層 １１ 層間膜 １２,１３ 配線層 １４ 保護膜 １５ 絶縁材料
Claims (6)
- 【請求項１】 複数の素子領域と素子分離領域とを有す
る半導体基板から成る半導体装置であって、 前記複数の素子領域の中の所定の素子領域に形成された
ゲート電極と、 前記ゲート電極の側壁面を覆う第１絶縁層と、 前記第１絶縁層表面を覆う第２絶縁層とを具備し、 前記ゲート電極が形成されていない素子領域は前記第１
絶縁層で覆われていることを特徴とする半導体装置。 - 【請求項２】 前記第１絶縁層および第２絶縁層はそれ
ぞれ、シリコン酸化膜層、窒化シリコン膜層であること
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】 半導体基板上に第１および第２の素子領
域と素子分離領域とを形成する工程と、 前記第１の素子領域上にゲート電極を形成する工程と、 半導体基板に不純物を注入して前記第１の素子領域に浅
い接合深さの拡散層領域を形成する工程と、 前記半導体基板表面上に第１絶縁層を堆積させる工程
と、 前記第１絶縁層上に第２絶縁層を堆積させる工程と、 前記ゲート電極の側壁部分に堆積した第２絶縁層を残し
て、第２絶縁層を除去する工程と、 少なくとも前記第１の素子領域に形成された前記ゲート
電極の側壁近傍部分および前記第２の素子領域の所定部
分に形成された前記第１の絶縁膜を残して、前記第１絶
縁層を除去する工程と、 前記ゲート電極が形成された第１の素子領域の半導体基
板に不純物を注入してソース・ドレイン領域を形成する
工程と、 半導体基板上に所定の金属層を堆積する工程と、 半導体基板を加熱して、半導体基板材料と前記金属層の
界面にシリサイド層を形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項４】 前記ソース・ドレイン領域の不純物濃度
は抵抗の温度係数が極小となるように設定することを特
徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記第１絶縁層および第２絶縁層はそれ
ぞれ、シリコン酸化膜層、窒化シリコン膜層であること
を特徴とする請求項３又は請求項４に記載の半導体装置
の製造方法。 - 【請求項６】 前記第１の素子領域にソース・ドレイン
領域を形成する工程はイオン注入により行われ、その
際、前記第２の素子領域の前記第１絶縁膜下にも同種の
イオンが注入されることを特徴とする請求項３〜請求項
５いずれか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000392560A JP2002198437A (ja) | 2000-12-25 | 2000-12-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000392560A JP2002198437A (ja) | 2000-12-25 | 2000-12-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002198437A true JP2002198437A (ja) | 2002-07-12 |
Family
ID=18858528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000392560A Pending JP2002198437A (ja) | 2000-12-25 | 2000-12-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002198437A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004363284A (ja) * | 2003-06-04 | 2004-12-24 | Renesas Technology Corp | 半導体装置の製造方法 |
| ITTO20080667A1 (it) * | 2008-09-10 | 2010-03-11 | St Microelectronics Srl | Processo per la realizzazione di un dispositivo di memoria includente un transistore verticale bipolare a giunzione ed un transistore cmos con spaziatori |
| JP2010093637A (ja) * | 2008-10-09 | 2010-04-22 | Nec Electronics Corp | 遅延回路 |
| JP2010283049A (ja) * | 2009-06-03 | 2010-12-16 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
-
2000
- 2000-12-25 JP JP2000392560A patent/JP2002198437A/ja active Pending
Cited By (5)
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| US8293598B2 (en) | 2008-09-10 | 2012-10-23 | Stmicroelectronics S.R.L. | Process for manufacturing a memory device including a vertical bipolar junction transistor and a CMOS transistor with spacers |
| JP2010093637A (ja) * | 2008-10-09 | 2010-04-22 | Nec Electronics Corp | 遅延回路 |
| JP2010283049A (ja) * | 2009-06-03 | 2010-12-16 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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