JPH05267581A - 高抵抗ポリシリコン負荷抵抗 - Google Patents
高抵抗ポリシリコン負荷抵抗Info
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Abstract
(57)【要約】 （修正有）
【目的】ＣＭＯＳＳＲＡＭ等に使用される小型の高抵抗
ポリシリコン負荷抵抗を提供する。 【構成】半導体基板上に負荷抵抗１０６が二つの導電性
物質部分１０１，１０２から構成され、それらは距離ｄ
だけ互いに離隔されたシリサイドのストリップこの上に
導電性ドーパント拡散バリヤが形成される。次にこの上
に多結晶シリコン物質を設け、その一部を該拡散バリヤ
を介して１０１とオーミック接触させ、他の部分を該拡
散バリヤを介して１０２とオーミック接触させ、これら
の間の半導体基板上に形成した絶縁層上に多結晶シリコ
ン物質を設ける。該拡散バリヤは、導電性物質からのド
ーパントが多結晶シリコン物質内に拡散することを防止
し、その際に該多結晶シリコン物質がギガオーム範囲内
の高抵抗値を持った負荷抵抗として機能することを可能
とする。
ポリシリコン負荷抵抗を提供する。 【構成】半導体基板上に負荷抵抗１０６が二つの導電性
物質部分１０１，１０２から構成され、それらは距離ｄ
だけ互いに離隔されたシリサイドのストリップこの上に
導電性ドーパント拡散バリヤが形成される。次にこの上
に多結晶シリコン物質を設け、その一部を該拡散バリヤ
を介して１０１とオーミック接触させ、他の部分を該拡
散バリヤを介して１０２とオーミック接触させ、これら
の間の半導体基板上に形成した絶縁層上に多結晶シリコ
ン物質を設ける。該拡散バリヤは、導電性物質からのド
ーパントが多結晶シリコン物質内に拡散することを防止
し、その際に該多結晶シリコン物質がギガオーム範囲内
の高抵抗値を持った負荷抵抗として機能することを可能
とする。
Description
【０００１】
【産業上の利用分野】本発明は、高抵抗ポリシリコン負
荷抵抗構成体に関するものであって、更に詳細には、１
個の負荷抵抗又は複数個の抵抗を使用して例えばＣＭＯ
Ｓスタティックランダムアクセスメモリなどのような高
集積度の集積回路を製造することを可能とする極めて小
型の負荷抵抗に関するものである。
荷抵抗構成体に関するものであって、更に詳細には、１
個の負荷抵抗又は複数個の抵抗を使用して例えばＣＭＯ
Ｓスタティックランダムアクセスメモリなどのような高
集積度の集積回路を製造することを可能とする極めて小
型の負荷抵抗に関するものである。
【０００２】
【従来の技術】スタティックランダムアクセスメモリ
（ＳＲＡＭ）セルは、４個のＮチャンネルトランジスタ
と２個の高い値のプルアップ抵抗（負荷抵抗とも呼ばれ
る）から構成することが可能である。従来技術において
は、典型的な負荷抵抗は、第一ドープポリシリコン層上
に形成されており且つそれから少なくとも部分的に絶縁
層によって分離されている第二ポリシリコン層の一部と
して画定される所定の長さの（例えば、約３ミクロンの
長さ）ドープしていないポリシリコンから構成する。ド
ープしていない長さ部分に隣接する第二ポリシリコン層
の部分は、砒素又はリンでイオン注入して、それらの抵
抗値を１００乃至２００Ω／□へ低下させる。しかしな
がら、爾後の熱処理によって、該ドーパントは横方向に
拡散してドープしていないポリシリコン負荷抵抗内へ入
込み、その際にその実効長を減少させる。このことは、
その抵抗値を低下させ且つセル電流を著しく増加させ
る。一方、別のタイプのポリシリコン抵抗では、ドープ
したシリコン基板上に直接的にポリシリコンを付着形成
する。ポリシリコンのグレイン境界の性質に依存して、
シリコン基板内のドーパントは、ポリシリコン抵抗を介
して迅速に拡散することが可能であり、その抵抗を高い
値のプルアップ抵抗として機能することを不可能なもの
とさせる。
（ＳＲＡＭ）セルは、４個のＮチャンネルトランジスタ
と２個の高い値のプルアップ抵抗（負荷抵抗とも呼ばれ
る）から構成することが可能である。従来技術において
は、典型的な負荷抵抗は、第一ドープポリシリコン層上
に形成されており且つそれから少なくとも部分的に絶縁
層によって分離されている第二ポリシリコン層の一部と
して画定される所定の長さの（例えば、約３ミクロンの
長さ）ドープしていないポリシリコンから構成する。ド
ープしていない長さ部分に隣接する第二ポリシリコン層
の部分は、砒素又はリンでイオン注入して、それらの抵
抗値を１００乃至２００Ω／□へ低下させる。しかしな
がら、爾後の熱処理によって、該ドーパントは横方向に
拡散してドープしていないポリシリコン負荷抵抗内へ入
込み、その際にその実効長を減少させる。このことは、
その抵抗値を低下させ且つセル電流を著しく増加させ
る。一方、別のタイプのポリシリコン抵抗では、ドープ
したシリコン基板上に直接的にポリシリコンを付着形成
する。ポリシリコンのグレイン境界の性質に依存して、
シリコン基板内のドーパントは、ポリシリコン抵抗を介
して迅速に拡散することが可能であり、その抵抗を高い
値のプルアップ抵抗として機能することを不可能なもの
とさせる。
【０００３】従来技術においては、ドーパント拡散によ
って発生される抵抗欠陥の問題は、ポリシリコン負荷抵
抗を過剰に長いものとすることによって解消されてい
た。ドープしていない３ミクロンの長さのポリシリコン
部分の両端には高々１ミクロンがドーパントの横方向拡
散に対して余裕が見られており、従って中間部における
約１ミクロン以下の真性のドープしていないシリコンが
究極的に数ギガオームの程度の高い値の抵抗として作用
する。従来のスタティックランダムアクセスメモリプロ
セスにおいては、３ミクロンの負荷抵抗長さはセル寸法
の減少に厳しい制限を加えていた。
って発生される抵抗欠陥の問題は、ポリシリコン負荷抵
抗を過剰に長いものとすることによって解消されてい
た。ドープしていない３ミクロンの長さのポリシリコン
部分の両端には高々１ミクロンがドーパントの横方向拡
散に対して余裕が見られており、従って中間部における
約１ミクロン以下の真性のドープしていないシリコンが
究極的に数ギガオームの程度の高い値の抵抗として作用
する。従来のスタティックランダムアクセスメモリプロ
セスにおいては、３ミクロンの負荷抵抗長さはセル寸法
の減少に厳しい制限を加えていた。
【０００４】
【課題を解決するための手段】本発明によれば、１ミク
ロン以下の長さの負荷抵抗が提供され、それは従来技術
と比較して、集積回路において負荷抵抗を使用する場合
に高集積度とすることを可能とし、且つ特にスタティッ
クランダムアクセスメモリセルにおいて従来可能であっ
たものよりも一層小型の寸法とすることを可能としてい
る。
ロン以下の長さの負荷抵抗が提供され、それは従来技術
と比較して、集積回路において負荷抵抗を使用する場合
に高集積度とすることを可能とし、且つ特にスタティッ
クランダムアクセスメモリセルにおいて従来可能であっ
たものよりも一層小型の寸法とすることを可能としてい
る。
【０００５】本発明によれば、ポリシリコン高抵抗値抵
抗が、選択した距離だけ離隔された多結晶シリコンから
なる必ずと言うわけではないが典型的にストリップ（細
条部）の形態の典型的には二つの部分から形成されるシ
リサイドなどのような導電性物質の二つの部分を使用し
て製造される。これら二つの導電性物質からなる離隔し
た部分の上に、導電性であるドーパントバリヤを形成す
る。該ドーパントバリヤ上及びこれら二つの導電性物質
からなる部分の間の区域上に薄い酸化物層を付着形成す
る。この酸化物層を介して下側に存在する二つの導電性
物質からなる部分ヘビア、即ち貫通孔を開口し、次いで
高抵抗値負荷要素（典型的には、ＳＲＡＭセルにおいて
使用すべきもの）に対して所望される形状の多結晶シリ
コン、即ちポリシリコンからなる第二層を該貫通孔及び
二つのシリサイド部分の間の酸化物層上に形成する。こ
の多結晶シリコンからなる第二層の二つの端部は、該導
電性ドーパントバリヤを介して、下側に存在する二つの
導電性物質からなる部分へ電気的に接続される。しかし
ながら、該ドーパントバリヤは、下側に存在する導電性
物質からなる部分内のドーパントが、高抵抗値の抵抗を
形成する多結晶シリコンからなる第二層内へ拡散するこ
とを防止する。下側に存在する二つの導電性物質からな
る部分からのドーパントは上側に存在する高固有抵抗の
多結晶シリコン層へ転送することができないので、この
上側に存在する多結晶シリコン層から形成される負荷抵
抗の抵抗値は、爾後の高温度処理期間中に顕著に変化す
ることはない。
抗が、選択した距離だけ離隔された多結晶シリコンから
なる必ずと言うわけではないが典型的にストリップ（細
条部）の形態の典型的には二つの部分から形成されるシ
リサイドなどのような導電性物質の二つの部分を使用し
て製造される。これら二つの導電性物質からなる離隔し
た部分の上に、導電性であるドーパントバリヤを形成す
る。該ドーパントバリヤ上及びこれら二つの導電性物質
からなる部分の間の区域上に薄い酸化物層を付着形成す
る。この酸化物層を介して下側に存在する二つの導電性
物質からなる部分ヘビア、即ち貫通孔を開口し、次いで
高抵抗値負荷要素（典型的には、ＳＲＡＭセルにおいて
使用すべきもの）に対して所望される形状の多結晶シリ
コン、即ちポリシリコンからなる第二層を該貫通孔及び
二つのシリサイド部分の間の酸化物層上に形成する。こ
の多結晶シリコンからなる第二層の二つの端部は、該導
電性ドーパントバリヤを介して、下側に存在する二つの
導電性物質からなる部分へ電気的に接続される。しかし
ながら、該ドーパントバリヤは、下側に存在する導電性
物質からなる部分内のドーパントが、高抵抗値の抵抗を
形成する多結晶シリコンからなる第二層内へ拡散するこ
とを防止する。下側に存在する二つの導電性物質からな
る部分からのドーパントは上側に存在する高固有抵抗の
多結晶シリコン層へ転送することができないので、この
上側に存在する多結晶シリコン層から形成される負荷抵
抗の抵抗値は、爾後の高温度処理期間中に顕著に変化す
ることはない。
【０００６】これら二つの導電性物質からなる部分は、
典型的には、ドープされていない多結晶シリコンから形
成されるシリサイドである。しかしながら、これらの導
電性部分が形成されるドープされていない多結晶シリコ
ンは、それ自身、しばしば、典型的にドープされている
多結晶シリコンからなる別の下側に存在する層と接触し
ている。従って、下側に存在する多結晶シリコン層から
のドーパントは、ある条件下においては、該導電性物質
内に拡散する場合がある。本発明によれば、該導電性物
質は、好適には、シリサイドである。シリサイド内のド
ーパントは、高温度処理期間中に非常に迅速に拡散す
る。従って、シリサイドと上側に存在する多結晶シリコ
ンとの間の導電性ドーパントバリヤは、シリサイド内の
ドーパントが高抵抗値負荷要素内に入ってその抵抗値を
変化させることを防止するために必要である。
典型的には、ドープされていない多結晶シリコンから形
成されるシリサイドである。しかしながら、これらの導
電性部分が形成されるドープされていない多結晶シリコ
ンは、それ自身、しばしば、典型的にドープされている
多結晶シリコンからなる別の下側に存在する層と接触し
ている。従って、下側に存在する多結晶シリコン層から
のドーパントは、ある条件下においては、該導電性物質
内に拡散する場合がある。本発明によれば、該導電性物
質は、好適には、シリサイドである。シリサイド内のド
ーパントは、高温度処理期間中に非常に迅速に拡散す
る。従って、シリサイドと上側に存在する多結晶シリコ
ンとの間の導電性ドーパントバリヤは、シリサイド内の
ドーパントが高抵抗値負荷要素内に入ってその抵抗値を
変化させることを防止するために必要である。
【０００７】本負荷抵抗の抵抗値は、シリサイドからな
る二つの導電性部分を離隔させる選択した距離と、該抵
抗要素を形成する多結晶シリコンの厚さ及び幅によって
決定される。従って、この負荷抵抗は、下側に存在し離
隔されたシリサイドからなる二つの導電性部分の間の多
結晶シリコン層の部分から形成される。
る二つの導電性部分を離隔させる選択した距離と、該抵
抗要素を形成する多結晶シリコンの厚さ及び幅によって
決定される。従って、この負荷抵抗は、下側に存在し離
隔されたシリサイドからなる二つの導電性部分の間の多
結晶シリコン層の部分から形成される。
【０００８】本発明の一実施例においては、シリサイド
からなる各導電性部分の上側に存在する酸化物にビア、
即ち貫通孔が形成され、且つ負荷抵抗は、シリサイドか
らなる二つの導電性部分の上に多結晶シリコン層を付着
形成することによって形成される。付着形成した多結晶
シリコンは、これらの「負荷抵抗ビア（貫通孔）」の各
々を被覆する。該多結晶シリコンは、下側に存在するシ
リサイド上で各貫通孔内に形成した窒化チタンキャップ
と接触する。下側に存在するシリサイドは、しばしば、
上部にシリサイドを有する場合のある下側に存在するド
ープしたシリコン又はポリシリコン層を少なくとも部分
的に被覆するか又はそれと接触している。窒化チタン
は、電気的導体であると共に、下側に存在するドープし
たシリコン層からポリシリコン抵抗へのドーパント拡散
に対するバリヤでもある。従って、ドーパントは、この
窒化チタンバリヤによって負荷抵抗内ヘ拡散することが
阻止され、又該バリヤは、同時に、負荷抵抗と下側に存
在するシリサイドとの間に良好な電気的接触を与えてい
る。ドーパントがポリシリコン抵抗内へ拡散することが
阻止されるので、爾後の高温度処理期間中にこの抵抗の
長さが減少することはなく、且つこの抵抗は初期的に非
常に短いものとすることが可能である。従って、従来技
術において行なわれる如く、適切な抵抗値を得るために
余分の抵抗長さを与えることは必要ではない。その結
果、本発明の抵抗を使用する例えばＳＲＡＭセルなどの
ような回路の寸法は、従来技術における機能的に同一の
回路の寸法と比較して著しく減少されたものとなる。
からなる各導電性部分の上側に存在する酸化物にビア、
即ち貫通孔が形成され、且つ負荷抵抗は、シリサイドか
らなる二つの導電性部分の上に多結晶シリコン層を付着
形成することによって形成される。付着形成した多結晶
シリコンは、これらの「負荷抵抗ビア（貫通孔）」の各
々を被覆する。該多結晶シリコンは、下側に存在するシ
リサイド上で各貫通孔内に形成した窒化チタンキャップ
と接触する。下側に存在するシリサイドは、しばしば、
上部にシリサイドを有する場合のある下側に存在するド
ープしたシリコン又はポリシリコン層を少なくとも部分
的に被覆するか又はそれと接触している。窒化チタン
は、電気的導体であると共に、下側に存在するドープし
たシリコン層からポリシリコン抵抗へのドーパント拡散
に対するバリヤでもある。従って、ドーパントは、この
窒化チタンバリヤによって負荷抵抗内ヘ拡散することが
阻止され、又該バリヤは、同時に、負荷抵抗と下側に存
在するシリサイドとの間に良好な電気的接触を与えてい
る。ドーパントがポリシリコン抵抗内へ拡散することが
阻止されるので、爾後の高温度処理期間中にこの抵抗の
長さが減少することはなく、且つこの抵抗は初期的に非
常に短いものとすることが可能である。従って、従来技
術において行なわれる如く、適切な抵抗値を得るために
余分の抵抗長さを与えることは必要ではない。その結
果、本発明の抵抗を使用する例えばＳＲＡＭセルなどの
ような回路の寸法は、従来技術における機能的に同一の
回路の寸法と比較して著しく減少されたものとなる。
【０００９】
【実施例】図１ａは、ドープした多結晶シリコンを使用
して形成した従来のスタティックＲＡＭ負荷抵抗構成体
を示している。図１ａに示した如く、ポリシリコンスト
リップ１が半導体基板上に形成され、次いでマスク２
（典型的に、ホトレジスト）を多結晶シリコンストリッ
プ１の部分１ｃ上に形成し、負荷抵抗を構成する。マス
ク２は、その端部２ａ及び２ｂが、それぞれ、後に形成
されるべき負荷抵抗１ｃの初期的な左側及び右側の限界
を画定するように構成されている。マスク２を形成した
後に、ドーパントを、公知の態様で、典型的にはイオン
注入によって、多結晶シリコン１からなる領域１ａ及び
１ｂ内に導入する。図１ａの構成の場合の問題は、負荷
抵抗１ｃが一部を構成するウエハの爾後の高温度処理の
期間中に、ドーパントが矢印１ｄ及び１ｅによって示し
た方向において負荷抵抗１ｃ内に拡散するということで
ある。従って、負荷抵抗１ｃの最終的な抵抗値は、多結
晶シリコン１の部分１ａ及び１ｂ内にドーパントを導入
した後にウエハの高温度処理の温度及び期間に極めて敏
感である。領域１ｃの長さが領域１ａ及び１ｂから領域
１ｃ内ヘの不純物拡散の距離と比較して長い場合には、
これら不純物の横方向拡散は負荷抵抗１ｃの抵抗値に僅
かな影響を与えるに過ぎない。領域１ｃの長さが一層短
くなると、ドーパントの横方向拡散に起因する領域１ｃ
の抵抗値における不確定性が一層大きくなる。実際に、
サブミクロンのライン幅の場合、領域１ａ及び１ｂから
のドーパントのパンチスルーが大きな問題となる。多結
晶シリコンを構成する種々の結晶の間のグレイン境界の
ために、多結晶シリコンからなる領域１ａ及び１ｂから
領域１ｃ内へのドーパントの拡散は、単結晶シリコンに
おける同一のドーパントの拡散よりもかなり速い速度で
発生する（即ち、１桁程度速い）。従って、この不純物
の横方向拡散に起因する抵抗１ｃの抵抗値における減少
は、領域１ｃの長さ１が２ミクロンに近付くか又はそれ
以下となる場合に、極めて大きなものとなる。この横方
向拡散に起因する抵抗１ｃの抵抗値における実際の減少
は、この抵抗の形成の後の高温度処理及びこの抵抗を構
成するポリシリコングレインのグレイン寸法及び該抵抗
における特定のドーパントの関数である。
して形成した従来のスタティックＲＡＭ負荷抵抗構成体
を示している。図１ａに示した如く、ポリシリコンスト
リップ１が半導体基板上に形成され、次いでマスク２
（典型的に、ホトレジスト）を多結晶シリコンストリッ
プ１の部分１ｃ上に形成し、負荷抵抗を構成する。マス
ク２は、その端部２ａ及び２ｂが、それぞれ、後に形成
されるべき負荷抵抗１ｃの初期的な左側及び右側の限界
を画定するように構成されている。マスク２を形成した
後に、ドーパントを、公知の態様で、典型的にはイオン
注入によって、多結晶シリコン１からなる領域１ａ及び
１ｂ内に導入する。図１ａの構成の場合の問題は、負荷
抵抗１ｃが一部を構成するウエハの爾後の高温度処理の
期間中に、ドーパントが矢印１ｄ及び１ｅによって示し
た方向において負荷抵抗１ｃ内に拡散するということで
ある。従って、負荷抵抗１ｃの最終的な抵抗値は、多結
晶シリコン１の部分１ａ及び１ｂ内にドーパントを導入
した後にウエハの高温度処理の温度及び期間に極めて敏
感である。領域１ｃの長さが領域１ａ及び１ｂから領域
１ｃ内ヘの不純物拡散の距離と比較して長い場合には、
これら不純物の横方向拡散は負荷抵抗１ｃの抵抗値に僅
かな影響を与えるに過ぎない。領域１ｃの長さが一層短
くなると、ドーパントの横方向拡散に起因する領域１ｃ
の抵抗値における不確定性が一層大きくなる。実際に、
サブミクロンのライン幅の場合、領域１ａ及び１ｂから
のドーパントのパンチスルーが大きな問題となる。多結
晶シリコンを構成する種々の結晶の間のグレイン境界の
ために、多結晶シリコンからなる領域１ａ及び１ｂから
領域１ｃ内へのドーパントの拡散は、単結晶シリコンに
おける同一のドーパントの拡散よりもかなり速い速度で
発生する（即ち、１桁程度速い）。従って、この不純物
の横方向拡散に起因する抵抗１ｃの抵抗値における減少
は、領域１ｃの長さ１が２ミクロンに近付くか又はそれ
以下となる場合に、極めて大きなものとなる。この横方
向拡散に起因する抵抗１ｃの抵抗値における実際の減少
は、この抵抗の形成の後の高温度処理及びこの抵抗を構
成するポリシリコングレインのグレイン寸法及び該抵抗
における特定のドーパントの関数である。
【００１０】図１ｂに示した本発明に基づく負荷抵抗は
この問題を解消している。図１ｂに示した如く、典型的
にはチタンシリサイドから構成される二つの導電性スト
リップ１０１及び１０２が、絶縁層上に形成されてい
る。尚、該絶縁層は下側に存在する半導体基板上に形成
されている。ストリップ１０１及び１０２は完全にシリ
サイドであるか、又はシリサイドからなる上部層が多結
晶シリコンからなる底部層の上に設けられてなるもので
ある。シリサイド１０１，１０２上に窒化チタン層及び
酸化物層を形成する。次いで、ビア即ち貫通孔１０１ａ
及び１０２ａを該酸化物層に形成し、下側に存在するシ
リサイドストリップ１０１及び１０２上の窒化チタンの
部分を選択的に露出させる。一方、窒化チタンからなる
中間層なしで、酸化物層をシリサイド１０１，１０２の
上に直接的に形成することが可能である。次いで、貫通
孔１０１ａ及び１０２ａによって露出されたシリサイド
からなる部分１０１，１０２の上に窒化チタンキャップ
を選択的に形成する。
この問題を解消している。図１ｂに示した如く、典型的
にはチタンシリサイドから構成される二つの導電性スト
リップ１０１及び１０２が、絶縁層上に形成されてい
る。尚、該絶縁層は下側に存在する半導体基板上に形成
されている。ストリップ１０１及び１０２は完全にシリ
サイドであるか、又はシリサイドからなる上部層が多結
晶シリコンからなる底部層の上に設けられてなるもので
ある。シリサイド１０１，１０２上に窒化チタン層及び
酸化物層を形成する。次いで、ビア即ち貫通孔１０１ａ
及び１０２ａを該酸化物層に形成し、下側に存在するシ
リサイドストリップ１０１及び１０２上の窒化チタンの
部分を選択的に露出させる。一方、窒化チタンからなる
中間層なしで、酸化物層をシリサイド１０１，１０２の
上に直接的に形成することが可能である。次いで、貫通
孔１０１ａ及び１０２ａによって露出されたシリサイド
からなる部分１０１，１０２の上に窒化チタンキャップ
を選択的に形成する。
【００１１】次いで、貫通孔１０１ａ及び１０２ａ上に
多結晶シリコン層１０３を付着形成し、これらの貫通孔
によって露出されるか又はこれら貫通孔内及びストリッ
プ１０１及びストリップ１０２の間の領域１０５に亘っ
てこれら二つの貫通孔の間に延在するようにこれら二つ
の貫通孔の間の酸化物上に形成した窒化チタンと接触す
る。この多結晶シリコン層１０３は、実際に、別の貫通
孔１０４を取囲む環状バンド１０３ａで示した如く、貫
通孔１０１ａ及び１０２ａの外側の下側に存在するシリ
サイドと酸化物のサンドイッチ部分とオーバーラップす
ることが可能である。別の貫通孔１０４は、貫通孔１０
１ａ及び１０２ａ上の酸化物のみならず貫通孔１０１ａ
及び１０２ａの間の半導体基板上のより厚い酸化物の薄
い層を除去する。多結晶シリコン層１０３への電気的コ
ンタクトは、ストリップ１０１及び１０２の上表面上に
形成される導電性窒化チタンを介してシリサイドストリ
ップ１０１及び１０２（典型的に、チタンシリサイド）
から形成される。多結晶シリコン１０３は、それぞれ、
貫通孔１０１ａ及び１０２ａにおいてこの窒化チタンと
接触する。シリサイドストリップ１０１と１０２との間
でウエハ上に形成された酸化物上の距離１０５に亘って
延在する多結晶シリコン層１０３の部分は、長さｄを有
しており、それはウエハを更に高温度処理したとしても
一定状態を維持する。貫通孔１０１ａ及び１０２ａ内の
窒化チタンは導電性であるが、ストリップ１０１及び１
０２内の不純物の拡散に対してはバリヤとして機能しこ
れらのストリップが多結晶シリコン１０３へ不純物が導
入されることを阻止する。従って、負荷抵抗１０６の抵
抗値は、多結晶シリコン１０３の長さｄ、幅Ｗ及び厚さ
（図１ｂ内には示されていない）によって与えられる。
この抵抗の長さｄは、爾後のウエハに対しての高温度処
理が行なわれても一定状態を維持する。従って、抵抗値
を予測可能であり且つ再現可能であり且つシリサイドス
トリップ１０１と１０２との間のピッチを表わす距離ｄ
によって制御される抵抗値を有する負荷抵抗が提供され
る。距離ｄは、半導体製造技術を使用して実現可能な程
度に短くすることが可能であり、従って、典型的には、
高集積度の回路においては１ミクロン以下である。実験
によれば、距離ｄは０．９ミクロン程度とすることが可
能であり、その場合においても満足のゆく負荷抵抗を得
ることが可能であった。しかしながら、距離ｄに関して
の下限を決定するのに十分な実験は行なわれておらず、
従って現時点においては、本発明に基づいて満足のゆく
負荷抵抗を製造することの可能な距離ｄの最小値は未定
である。
多結晶シリコン層１０３を付着形成し、これらの貫通孔
によって露出されるか又はこれら貫通孔内及びストリッ
プ１０１及びストリップ１０２の間の領域１０５に亘っ
てこれら二つの貫通孔の間に延在するようにこれら二つ
の貫通孔の間の酸化物上に形成した窒化チタンと接触す
る。この多結晶シリコン層１０３は、実際に、別の貫通
孔１０４を取囲む環状バンド１０３ａで示した如く、貫
通孔１０１ａ及び１０２ａの外側の下側に存在するシリ
サイドと酸化物のサンドイッチ部分とオーバーラップす
ることが可能である。別の貫通孔１０４は、貫通孔１０
１ａ及び１０２ａ上の酸化物のみならず貫通孔１０１ａ
及び１０２ａの間の半導体基板上のより厚い酸化物の薄
い層を除去する。多結晶シリコン層１０３への電気的コ
ンタクトは、ストリップ１０１及び１０２の上表面上に
形成される導電性窒化チタンを介してシリサイドストリ
ップ１０１及び１０２（典型的に、チタンシリサイド）
から形成される。多結晶シリコン１０３は、それぞれ、
貫通孔１０１ａ及び１０２ａにおいてこの窒化チタンと
接触する。シリサイドストリップ１０１と１０２との間
でウエハ上に形成された酸化物上の距離１０５に亘って
延在する多結晶シリコン層１０３の部分は、長さｄを有
しており、それはウエハを更に高温度処理したとしても
一定状態を維持する。貫通孔１０１ａ及び１０２ａ内の
窒化チタンは導電性であるが、ストリップ１０１及び１
０２内の不純物の拡散に対してはバリヤとして機能しこ
れらのストリップが多結晶シリコン１０３へ不純物が導
入されることを阻止する。従って、負荷抵抗１０６の抵
抗値は、多結晶シリコン１０３の長さｄ、幅Ｗ及び厚さ
（図１ｂ内には示されていない）によって与えられる。
この抵抗の長さｄは、爾後のウエハに対しての高温度処
理が行なわれても一定状態を維持する。従って、抵抗値
を予測可能であり且つ再現可能であり且つシリサイドス
トリップ１０１と１０２との間のピッチを表わす距離ｄ
によって制御される抵抗値を有する負荷抵抗が提供され
る。距離ｄは、半導体製造技術を使用して実現可能な程
度に短くすることが可能であり、従って、典型的には、
高集積度の回路においては１ミクロン以下である。実験
によれば、距離ｄは０．９ミクロン程度とすることが可
能であり、その場合においても満足のゆく負荷抵抗を得
ることが可能であった。しかしながら、距離ｄに関して
の下限を決定するのに十分な実験は行なわれておらず、
従って現時点においては、本発明に基づいて満足のゆく
負荷抵抗を製造することの可能な距離ｄの最小値は未定
である。
【００１２】図２は、本発明に基づいて構成した負荷抵
抗ＲＬ１及びＲＬ２を使用したスタティックＲＡＭセル
の概略回路を示している。図２のセルにおいて、トラン
ジスタＴ２がオンであると、ノードＡ上の電圧がほぼ接
地電圧となり、一方ノードＢ上の電圧はほぼＶｃｃとな
る。ＲＬ２が例えば１００ギガオーム（１００×１０９
Ωに対応）などのような高い値であると、ＲＬ２を介し
ての電流はナノアンペア程度のものである。ノードＡ上
の電圧が低いと、ワード線ＷＬへ高レベル信号を印加す
ることにより公知の態様でパストランジスタＴ４がター
ンオンされると、この低電圧がＢＬ（オーバーライン）
で検知される。尚、本明細書においては、英文字記号の
後に括弧書きでオーバーラインとして示したものは、そ
の英文字記号の上にオーバーラインを付することを表わ
している。Ｔ１が導通状態であると、ノードＢ上の電圧
が低状態、即ちほぼ接地電圧である。ノードＢ上の電圧
が低であるとトランジスタＴ２はオフであり、従ってノ
ードＡ上の電圧は高でなければならない。
抗ＲＬ１及びＲＬ２を使用したスタティックＲＡＭセル
の概略回路を示している。図２のセルにおいて、トラン
ジスタＴ２がオンであると、ノードＡ上の電圧がほぼ接
地電圧となり、一方ノードＢ上の電圧はほぼＶｃｃとな
る。ＲＬ２が例えば１００ギガオーム（１００×１０９
Ωに対応）などのような高い値であると、ＲＬ２を介し
ての電流はナノアンペア程度のものである。ノードＡ上
の電圧が低いと、ワード線ＷＬへ高レベル信号を印加す
ることにより公知の態様でパストランジスタＴ４がター
ンオンされると、この低電圧がＢＬ（オーバーライン）
で検知される。尚、本明細書においては、英文字記号の
後に括弧書きでオーバーラインとして示したものは、そ
の英文字記号の上にオーバーラインを付することを表わ
している。Ｔ１が導通状態であると、ノードＢ上の電圧
が低状態、即ちほぼ接地電圧である。ノードＢ上の電圧
が低であるとトランジスタＴ２はオフであり、従ってノ
ードＡ上の電圧は高でなければならない。
【００１３】図３ａを参照すると、本発明に基づいてＣ
ＭＯＳ集積回路のＭＯＳ電界効果トランジスタを製造す
る方法が、Ｎ及びＰウエル１０及びドープしたシリコン
基板１３上にフィールド及びゲート酸化領域１１及び１
２を形成するために公知の技術を使用して開始する。ゲ
ート酸化膜１２は典型的に１８０オングストロームの厚
さである。
ＭＯＳ集積回路のＭＯＳ電界効果トランジスタを製造す
る方法が、Ｎ及びＰウエル１０及びドープしたシリコン
基板１３上にフィールド及びゲート酸化領域１１及び１
２を形成するために公知の技術を使用して開始する。ゲ
ート酸化膜１２は典型的に１８０オングストロームの厚
さである。
【００１４】図３ｂを参照すると、約３０００オングス
トロームの厚さのポリシリコン層１４が低圧ＣＶＤ（Ｌ
ＰＣＶＤ）によって形成され且つ典型的にはＮ型不純物
でイオン注入することによりドープし、典型的には５０
Ω／□の適宜のシート抵抗を得る。このドープしたポリ
シリコンは、完成したＭＯＳＦＥＴ装置におけるゲート
として機能する。通常メモリアレイの周辺部に位置され
る第一レベル相互接続体（不図示）を、このポリシリコ
ン層のドープしていない部分から形成することが可能で
ある。次いで、該ポリシリコン上に薄い１５０オングス
トロームの酸化物層１５を熱成長させる。次いで、ＬＰ
ＣＶＤによって酸化物層１５の上に約１８００オングス
トロームの厚さの窒化シリコン層１６を形成する。
トロームの厚さのポリシリコン層１４が低圧ＣＶＤ（Ｌ
ＰＣＶＤ）によって形成され且つ典型的にはＮ型不純物
でイオン注入することによりドープし、典型的には５０
Ω／□の適宜のシート抵抗を得る。このドープしたポリ
シリコンは、完成したＭＯＳＦＥＴ装置におけるゲート
として機能する。通常メモリアレイの周辺部に位置され
る第一レベル相互接続体（不図示）を、このポリシリコ
ン層のドープしていない部分から形成することが可能で
ある。次いで、該ポリシリコン上に薄い１５０オングス
トロームの酸化物層１５を熱成長させる。次いで、ＬＰ
ＣＶＤによって酸化物層１５の上に約１８００オングス
トロームの厚さの窒化シリコン層１６を形成する。
【００１５】図３ｃを参照すると、公知のホトマスキン
グ及びサンドイッチエッチング技術によってポリシリコ
ンゲート１４ａ，１４ｂを画定する。このサンドイッチ
エッチは、ＬＡＭ４９０において実施する。この非等方
性サンドイッチエッチは、窒化シリコン層１６と酸化シ
リコン層１５のＳＦ６プラズマエッチと、爾後のポリシ
リコンの非等方性Ｃｌ２／Ｈｅプラズマエッチを包含し
ており、層１５ａ，１５ｂ及び１６ａ，１６ｂによって
被覆されたポリシリコンゲート１４ａ及び１４ｂを形成
する。
グ及びサンドイッチエッチング技術によってポリシリコ
ンゲート１４ａ，１４ｂを画定する。このサンドイッチ
エッチは、ＬＡＭ４９０において実施する。この非等方
性サンドイッチエッチは、窒化シリコン層１６と酸化シ
リコン層１５のＳＦ６プラズマエッチと、爾後のポリシ
リコンの非等方性Ｃｌ２／Ｈｅプラズマエッチを包含し
ており、層１５ａ，１５ｂ及び１６ａ，１６ｂによって
被覆されたポリシリコンゲート１４ａ及び１４ｂを形成
する。
【００１６】次いで公知のイオン注入技術を使用して、
Ｎ−及びＰ−の両方の型の軽度にドープしたドレイン
（ＬＤＤ）注入１７ａ，１７ｂ，１７ｃ，１７ｄ（図３
ｄ）を形成し、従ってＬＤＤ注入は、ウエル１０又は、
ウエルが存在しない場合には基板１３の導電型と反対の
導電型を有している。典型的に、このＬＤＤ注入の不純
物ノードは約１．８×１０１３ドーパント原子数／ｃｃ
である。約３５０乃至４００℃でＴＥＯＳ（テトラエチ
ルオルトシリケート（エチルシリケート））を使用し次
いで反応性イオンエッチングを使用するシリコン酸化物
層のＣＶＤによって、約４０００乃至４２００オングス
トロームの厚さの二酸化シリコンからなるゲート側壁ス
ペーサ１８ａ，１８ｂ，１８ｃ，１８ｄを形成する。約
８００℃で１００オングストロームの厚さの酸化物層
（不図示）を成長させ、ソース領域及びドレイン領域を
キャップ、即ち被覆し、且つスペーサ酸化物１８ａ乃至
１８ｄを稠密化させる。次いで、公知のマスクしたイオ
ン注入によってＮ＋及びＰ＋型のソース及びドレイン領
域１９ａ，１９ｂ，１９ｃ，１９ｄを形成し、従ってこ
れらの領域におけるドーパントノードは典型的に３×１
０１５乃至５×１０１５ドーパント原子数／ｃｃであ
る。
Ｎ−及びＰ−の両方の型の軽度にドープしたドレイン
（ＬＤＤ）注入１７ａ，１７ｂ，１７ｃ，１７ｄ（図３
ｄ）を形成し、従ってＬＤＤ注入は、ウエル１０又は、
ウエルが存在しない場合には基板１３の導電型と反対の
導電型を有している。典型的に、このＬＤＤ注入の不純
物ノードは約１．８×１０１３ドーパント原子数／ｃｃ
である。約３５０乃至４００℃でＴＥＯＳ（テトラエチ
ルオルトシリケート（エチルシリケート））を使用し次
いで反応性イオンエッチングを使用するシリコン酸化物
層のＣＶＤによって、約４０００乃至４２００オングス
トロームの厚さの二酸化シリコンからなるゲート側壁ス
ペーサ１８ａ，１８ｂ，１８ｃ，１８ｄを形成する。約
８００℃で１００オングストロームの厚さの酸化物層
（不図示）を成長させ、ソース領域及びドレイン領域を
キャップ、即ち被覆し、且つスペーサ酸化物１８ａ乃至
１８ｄを稠密化させる。次いで、公知のマスクしたイオ
ン注入によってＮ＋及びＰ＋型のソース及びドレイン領
域１９ａ，１９ｂ，１９ｃ，１９ｄを形成し、従ってこ
れらの領域におけるドーパントノードは典型的に３×１
０１５乃至５×１０１５ドーパント原子数／ｃｃであ
る。
【００１７】ゲートコンタクト領域は以下に説明する如
くに画定される。図３ｅを参照すると、ＣＶＤによって
１１００オングストロームの厚さのシリコン酸化物層２
０を形成し、次いでその層を窒素雰囲気中で３０分間の
間８７５℃でアニールする。次いで、ウエハを、シップ
レー社から入手可能なスタンダードのノボラックをベー
スとしたポジティブホトレジストでコーティングする。
そのホトレジストはウエハを平坦化する傾向がある。次
いで、ウエハをベークする。ゲート領域を被覆する酸化
物２０が見えるようになるまで、プラズマエッチャＡＭ
Ｅ８１１５において酸素プラズマによってホトレジスト
２１を一様にエッチングする。約３０分間の間１５０℃
でレジスト層２１に対して２回目のベーキングを行な
い、レジスト２１を硬化させ、且つそれを爾後のステッ
プにおいて非反応性のものとさせる。ダークフィールド
マスクと共に使用されるべき同一のポジティブホトレジ
スト２２の２番目の層を第一層２１の上に付与する。
くに画定される。図３ｅを参照すると、ＣＶＤによって
１１００オングストロームの厚さのシリコン酸化物層２
０を形成し、次いでその層を窒素雰囲気中で３０分間の
間８７５℃でアニールする。次いで、ウエハを、シップ
レー社から入手可能なスタンダードのノボラックをベー
スとしたポジティブホトレジストでコーティングする。
そのホトレジストはウエハを平坦化する傾向がある。次
いで、ウエハをベークする。ゲート領域を被覆する酸化
物２０が見えるようになるまで、プラズマエッチャＡＭ
Ｅ８１１５において酸素プラズマによってホトレジスト
２１を一様にエッチングする。約３０分間の間１５０℃
でレジスト層２１に対して２回目のベーキングを行な
い、レジスト２１を硬化させ、且つそれを爾後のステッ
プにおいて非反応性のものとさせる。ダークフィールド
マスクと共に使用されるべき同一のポジティブホトレジ
スト２２の２番目の層を第一層２１の上に付与する。
【００１８】次いで、酸化物２０、窒化物１６ｂ及び酸
化物１５ｂを介して開口を形成し、ゲート１４ｂに対し
て電気的コンタクトを形成することを可能とする。この
目的のためにゲート１４ｂを露出するために使用される
ポリシリコン分離マスクは、該ゲートを超えて延在する
コンタクト寸法を有することが可能であり、その際によ
り緩やかに整合公差とすることを可能としている。マス
クに対する整合公差に起因するゲート１４ａに対しての
コンタクト開口の可変位置の近似を、図３ｆに点線で示
してある。第一ホトレジスト層２１が存在するので、マ
スクの最悪の整合の場合であっても、ゲート１４ａを露
出するために酸化物層２０及び１５及び窒化シリコン層
１５のエッチング期間中にソース及びドレイン領域１９
が露出されることは防止される。この様に、ソース又は
ドレイン１９とゲート１４ａとの間に短絡回路を発生す
ることなしに、ゲート１４ａ下側のトランジスタの活性
チャンネル領域の上方にゲート１４ａへの電気的コンタ
クトを形成することが可能である。
化物１５ｂを介して開口を形成し、ゲート１４ｂに対し
て電気的コンタクトを形成することを可能とする。この
目的のためにゲート１４ｂを露出するために使用される
ポリシリコン分離マスクは、該ゲートを超えて延在する
コンタクト寸法を有することが可能であり、その際によ
り緩やかに整合公差とすることを可能としている。マス
クに対する整合公差に起因するゲート１４ａに対しての
コンタクト開口の可変位置の近似を、図３ｆに点線で示
してある。第一ホトレジスト層２１が存在するので、マ
スクの最悪の整合の場合であっても、ゲート１４ａを露
出するために酸化物層２０及び１５及び窒化シリコン層
１５のエッチング期間中にソース及びドレイン領域１９
が露出されることは防止される。この様に、ソース又は
ドレイン１９とゲート１４ａとの間に短絡回路を発生す
ることなしに、ゲート１４ａ下側のトランジスタの活性
チャンネル領域の上方にゲート１４ａへの電気的コンタ
クトを形成することが可能である。
【００１９】ゲートコンタクトを露出させるためにマル
チステップのエッチを行なう。第一に、２５：１２の比
でＣ２Ｆ６／ＣＨＦ３を使用してドライプラズマエッチ
によりレジスト層２２内の開口２２ａによって露出され
ている区域において酸化物２０を除去する。２番目に、
ＣＦ４プラズマエッチによって窒化シリコン層１６ｂの
１２００乃至１５００オングストロームを除去する。し
かしながら、ＣＦ４はほぼ同一の速度で全ての露出され
ている物質をエッチングし、ゲート１４ｂ上方を滑らか
な形状とさせ且つ酸化物１８ｃ，１８ｄとホトレジスト
からなる第一層２１との界面において酸化物１８ｃ，１
８ｄ内に段差を発生する。次いで、両方のホトレジスト
層２１，２２を完全に除去し、次いでシリコン酸化物に
対して５０：１の選択性を有するスタンダードのウェッ
ト燐酸エッチを行ない（即ち、燐酸はシリコン酸化物よ
りも５０倍迅速に窒化シリコンをエッチングする）、そ
れにより窒化物層１６ｂの残部を除去する。最後に、Ｃ
Ｆ４プラズマエッチを一様に行なって、１５０オングス
トロームの厚さの酸化物層１５ｂを除去し且つゲート１
４ｂの側部上の酸化物１８ｃ，１８ｄにおける酸化物段
差の高さを減少させ、図３ｇに示したポリシリコンゲー
トコンタクト１４ｃを形成する。一方、ゲートコンタク
トを露出させるためにドライエッチャントのみを使用す
るプロセスも実施可能である。
チステップのエッチを行なう。第一に、２５：１２の比
でＣ２Ｆ６／ＣＨＦ３を使用してドライプラズマエッチ
によりレジスト層２２内の開口２２ａによって露出され
ている区域において酸化物２０を除去する。２番目に、
ＣＦ４プラズマエッチによって窒化シリコン層１６ｂの
１２００乃至１５００オングストロームを除去する。し
かしながら、ＣＦ４はほぼ同一の速度で全ての露出され
ている物質をエッチングし、ゲート１４ｂ上方を滑らか
な形状とさせ且つ酸化物１８ｃ，１８ｄとホトレジスト
からなる第一層２１との界面において酸化物１８ｃ，１
８ｄ内に段差を発生する。次いで、両方のホトレジスト
層２１，２２を完全に除去し、次いでシリコン酸化物に
対して５０：１の選択性を有するスタンダードのウェッ
ト燐酸エッチを行ない（即ち、燐酸はシリコン酸化物よ
りも５０倍迅速に窒化シリコンをエッチングする）、そ
れにより窒化物層１６ｂの残部を除去する。最後に、Ｃ
Ｆ４プラズマエッチを一様に行なって、１５０オングス
トロームの厚さの酸化物層１５ｂを除去し且つゲート１
４ｂの側部上の酸化物１８ｃ，１８ｄにおける酸化物段
差の高さを減少させ、図３ｇに示したポリシリコンゲー
トコンタクト１４ｃを形成する。一方、ゲートコンタク
トを露出させるためにドライエッチャントのみを使用す
るプロセスも実施可能である。
【００２０】図３ｈを参照すると、ソース及びドレイン
領域へのコンタクトは埋め込みコンタクトマスクを使用
して画定される。スペーサ酸化物１８ａ，１８ｂは酸化
物２０よりも著しく厚いので、１：１の比のＣ２Ｆ６／
ＣＨＦ３プラズマエッチを酸化物２０に対して行なうと
スペーサ酸化物１８ａ，１８ｂは１０乃至２０％除去さ
れるに過ぎない。窒化シリコン層１６ａは、ゲートを被
覆する酸化物２０の幾らかの部分が除去された後に、ゲ
ート１４ａを保護する。スペーサ酸化物１８ａ，１８ｂ
及び保護用窒化シリコン層１６ａがゲート１４ａ上にお
いて不変であるので、後に付着形成されるソース及びド
レインコンタクトメタリゼーションは、ソース及びドレ
イン１９ｂとゲート１４ａとの間に短絡回路を発生させ
ることなしに、ゲートとオーバーラップすることが可能
である。
領域へのコンタクトは埋め込みコンタクトマスクを使用
して画定される。スペーサ酸化物１８ａ，１８ｂは酸化
物２０よりも著しく厚いので、１：１の比のＣ２Ｆ６／
ＣＨＦ３プラズマエッチを酸化物２０に対して行なうと
スペーサ酸化物１８ａ，１８ｂは１０乃至２０％除去さ
れるに過ぎない。窒化シリコン層１６ａは、ゲートを被
覆する酸化物２０の幾らかの部分が除去された後に、ゲ
ート１４ａを保護する。スペーサ酸化物１８ａ，１８ｂ
及び保護用窒化シリコン層１６ａがゲート１４ａ上にお
いて不変であるので、後に付着形成されるソース及びド
レインコンタクトメタリゼーションは、ソース及びドレ
イン１９ｂとゲート１４ａとの間に短絡回路を発生させ
ることなしに、ゲートとオーバーラップすることが可能
である。
【００２１】このプラズマ酸化物エッチに続いて、裏側
エッチを行ない、基板１０の裏側乃至は背面上に純粋の
シリコンを露出させる。この露出により、爾後の処理ス
テップにおいて、基板１０の温度を一層厳格にモニタし
且つ制御することを可能とする。この裏側エッチは、三
つのステップで行なわれる。最初のステップではへリウ
ム中で１２：８の比のＣＨＦ３／ＳＦ６を使用し、次い
で２番目のステップではヘリウム中においてＳＦ６のみ
を使用する。３番目のステップでは、ヘリウム中におい
て２０：８の比のＣＨＦ３／ＳＦ６を使用する。
エッチを行ない、基板１０の裏側乃至は背面上に純粋の
シリコンを露出させる。この露出により、爾後の処理ス
テップにおいて、基板１０の温度を一層厳格にモニタし
且つ制御することを可能とする。この裏側エッチは、三
つのステップで行なわれる。最初のステップではへリウ
ム中で１２：８の比のＣＨＦ３／ＳＦ６を使用し、次い
で２番目のステップではヘリウム中においてＳＦ６のみ
を使用する。３番目のステップでは、ヘリウム中におい
て２０：８の比のＣＨＦ３／ＳＦ６を使用する。
【００２２】図３ｉを参照すると、ソース、ドレイン及
びポリシリコンゲートによって露出されたシリコンがコ
ンタクトし、且つ約７００オングストロームの厚さにス
パッタしたチタンからなる層を付着形成し且つ窒素雰囲
気中において７００℃で迅速熱アニールを使用して窒化
チタンの薄い層でコーティングされたＴｉＳｉからなる
層を形成することによって相互接続体（不図示）をシリ
サイド化させる。この迅速熱アニールプロセスでは、基
板を所定の温度に迅速に加熱し、基板をその温度に３０
秒間保持し次いで該基板を元の温度へ復帰させるステッ
プを包含している。基板は、１５秒程度で迅速に所定温
度に到達することが可能である。典型的に使用されるこ
の迅速熱アニール装置はピークシステムズ社のモデルＡ
ＬＰ−５５００がある。反応しなかったチタンは、水と
過酸化水素と窒化チタン層をアタックし且つ除去する水
酸化アンモニウムとからなる５：１：１の比の溶液で基
板表面から剥離される。アンモニア雰囲気中において３
０秒間の間９００℃で２番目の迅速熱アニールステップ
を行なうと、ＴｉＳｉは、窒化チタンの薄い層（不図
示）によってコーティングされた安定なシリサイドＴｉ
Ｓｉ２層２３ａ，２３ｂへ変換される。この様に、チタ
ンシリサイドの区域が選択的に形成される。例えば、ゲ
ートは、爾後に形成される局所的相互接続体と接触する
領域においてのみシリサイド化される。なぜならば、こ
れらの領域が前の処理ステップによって露出される唯一
のゲート領域であるからである。重要なことであるが、
シリサイド化層２３ａ，２３ｂは、後の処理ステップ、
特に第二ポリシリコン層から形成されるべき局所的相互
接続体の形成期間中において、下側に存在するソース、
ドレイン及びゲート領域及び相互接続体を保護すること
が可能である。
びポリシリコンゲートによって露出されたシリコンがコ
ンタクトし、且つ約７００オングストロームの厚さにス
パッタしたチタンからなる層を付着形成し且つ窒素雰囲
気中において７００℃で迅速熱アニールを使用して窒化
チタンの薄い層でコーティングされたＴｉＳｉからなる
層を形成することによって相互接続体（不図示）をシリ
サイド化させる。この迅速熱アニールプロセスでは、基
板を所定の温度に迅速に加熱し、基板をその温度に３０
秒間保持し次いで該基板を元の温度へ復帰させるステッ
プを包含している。基板は、１５秒程度で迅速に所定温
度に到達することが可能である。典型的に使用されるこ
の迅速熱アニール装置はピークシステムズ社のモデルＡ
ＬＰ−５５００がある。反応しなかったチタンは、水と
過酸化水素と窒化チタン層をアタックし且つ除去する水
酸化アンモニウムとからなる５：１：１の比の溶液で基
板表面から剥離される。アンモニア雰囲気中において３
０秒間の間９００℃で２番目の迅速熱アニールステップ
を行なうと、ＴｉＳｉは、窒化チタンの薄い層（不図
示）によってコーティングされた安定なシリサイドＴｉ
Ｓｉ２層２３ａ，２３ｂへ変換される。この様に、チタ
ンシリサイドの区域が選択的に形成される。例えば、ゲ
ートは、爾後に形成される局所的相互接続体と接触する
領域においてのみシリサイド化される。なぜならば、こ
れらの領域が前の処理ステップによって露出される唯一
のゲート領域であるからである。重要なことであるが、
シリサイド化層２３ａ，２３ｂは、後の処理ステップ、
特に第二ポリシリコン層から形成されるべき局所的相互
接続体の形成期間中において、下側に存在するソース、
ドレイン及びゲート領域及び相互接続体を保護すること
が可能である。
【００２３】公知の態様でＬＰＣＶＤによって付着形成
された約７００オングストロームの厚さの第二ポリシリ
コン層から局所的相互接続体が形成される。しかしなが
ら、ウエハを反応容器内に挿入する前に、反応容器の温
度は１５０℃へ低下される。反応容器のチャンバを排気
し且つ温度を上昇させる前に不活性ガスで充填し、高温
度においてウエハが酸素と接触することの可能性を低下
させる。公知のマスキング及びエッチングプロセスを使
用して局所的相互接続体を画定する。等方性ＳＦ６／Ｏ
２プラズマエッチを使用することによりオーバーエッチ
の必要性を減少することが可能である。このエッチはチ
タンシリサイドに対して選択性があるので、下側に存在
するチタンシリサイド層２３ａ，２３ｂは、そのエッチ
ング期間中、ソース、ドレイン及びゲートコンタクト及
び第一ポリシリコン層から形成される第一層相互接続体
に対して損傷が発生することを防止し、従って局所的相
互接続体はこれらの領域を完全にオーバーラップするこ
とは必要とされない。層２３はエッチストップとしても
作用し、従って局所的相互接続体のオーバーエッチング
期間中に、エッチャントがポリシリコンゲート乃至は第
一層相互接続体を除去することはない。
された約７００オングストロームの厚さの第二ポリシリ
コン層から局所的相互接続体が形成される。しかしなが
ら、ウエハを反応容器内に挿入する前に、反応容器の温
度は１５０℃へ低下される。反応容器のチャンバを排気
し且つ温度を上昇させる前に不活性ガスで充填し、高温
度においてウエハが酸素と接触することの可能性を低下
させる。公知のマスキング及びエッチングプロセスを使
用して局所的相互接続体を画定する。等方性ＳＦ６／Ｏ
２プラズマエッチを使用することによりオーバーエッチ
の必要性を減少することが可能である。このエッチはチ
タンシリサイドに対して選択性があるので、下側に存在
するチタンシリサイド層２３ａ，２３ｂは、そのエッチ
ング期間中、ソース、ドレイン及びゲートコンタクト及
び第一ポリシリコン層から形成される第一層相互接続体
に対して損傷が発生することを防止し、従って局所的相
互接続体はこれらの領域を完全にオーバーラップするこ
とは必要とされない。層２３はエッチストップとしても
作用し、従って局所的相互接続体のオーバーエッチング
期間中に、エッチャントがポリシリコンゲート乃至は第
一層相互接続体を除去することはない。
【００２４】次いで、基板上に５００オングストローム
のスパッタしたチタンの層を付着形成する。６０秒の間
窒素雰囲気中で６４０℃において迅速熱アニールを行な
って、窒化チタンの薄膜によって取囲まれたチタンシリ
サイドＴｉＳｉｘ局所的相互接続体２７を形成する。水
と過酸化水素と水酸化アンモニウムが５：１：１の比の
溶液で反応しなかったチタン及び窒化チタン膜を表面か
ら剥離し、図３ｉに示した構成体とさせる。
のスパッタしたチタンの層を付着形成する。６０秒の間
窒素雰囲気中で６４０℃において迅速熱アニールを行な
って、窒化チタンの薄膜によって取囲まれたチタンシリ
サイドＴｉＳｉｘ局所的相互接続体２７を形成する。水
と過酸化水素と水酸化アンモニウムが５：１：１の比の
溶液で反応しなかったチタン及び窒化チタン膜を表面か
ら剥離し、図３ｉに示した構成体とさせる。
【００２５】図３ｊを参照すると、約４００℃でシラン
と一酸化二窒素と窒素との混合物から５００オングスト
ロームの厚さの酸化物層を付着形成させ、それは分離層
２９として作用する。マスキング及びスタンダードのＣ
ＨＦ３／Ｏ２プラズマ酸化物エッチを使用して、局所的
相互接続体２７の選択した領域への負荷抵抗ビア（貫通
孔）３０を開口させる。窒素雰囲気中で３０秒間の間８
５０℃で迅速熱アニールを行なうと、局所的相互接続体
のＴｉＳｉｘがＴｉＳｉ２へ変換され、低抵抗値の相互
接続体を形成する。ビア、即ち貫通孔３０によって露出
された局所的相互接続体の領域上に窒化チタンの薄膜２
８を形成する。窒化チタンは良好な導電体であるが、ド
ーパント拡散に対してはバリヤとして作用する。このバ
リヤは、爾後の処理ステップによって形成されるポリシ
リコン抵抗内にドーパントが拡散することを防止する。
抵抗を構成する７００オングストロームの厚さの第三ポ
リシリコン層をＬＰＣＶＤによって公知の態様で付着形
成させる。マスキング及び再度等方性ＳＦ６／Ｏ２プラ
ズマエッチを使用してエッチングを行なうと、図３ｊに
示した如く、抵抗３１が画定される。該抵抗の抵抗値を
減少させるためにドーパント注入を行なうことが可能で
ある。
と一酸化二窒素と窒素との混合物から５００オングスト
ロームの厚さの酸化物層を付着形成させ、それは分離層
２９として作用する。マスキング及びスタンダードのＣ
ＨＦ３／Ｏ２プラズマ酸化物エッチを使用して、局所的
相互接続体２７の選択した領域への負荷抵抗ビア（貫通
孔）３０を開口させる。窒素雰囲気中で３０秒間の間８
５０℃で迅速熱アニールを行なうと、局所的相互接続体
のＴｉＳｉｘがＴｉＳｉ２へ変換され、低抵抗値の相互
接続体を形成する。ビア、即ち貫通孔３０によって露出
された局所的相互接続体の領域上に窒化チタンの薄膜２
８を形成する。窒化チタンは良好な導電体であるが、ド
ーパント拡散に対してはバリヤとして作用する。このバ
リヤは、爾後の処理ステップによって形成されるポリシ
リコン抵抗内にドーパントが拡散することを防止する。
抵抗を構成する７００オングストロームの厚さの第三ポ
リシリコン層をＬＰＣＶＤによって公知の態様で付着形
成させる。マスキング及び再度等方性ＳＦ６／Ｏ２プラ
ズマエッチを使用してエッチングを行なうと、図３ｊに
示した如く、抵抗３１が画定される。該抵抗の抵抗値を
減少させるためにドーパント注入を行なうことが可能で
ある。
【００２６】図３ｋを参照すると、約４００℃において
シランと一酸化二窒素と窒素の混合物から１２００乃至
１５００オングストロームの厚さの酸化物層３２を付着
形成する。酸化物３２と同様であるが、開始ガスにジボ
ランとホスフィンとを添加して、酸化物３２上に絶縁層
として機能するドープしたボロン−リンガラス３３を付
着形成する。ガラス３３を３０分間の間８００℃でフロ
ーさせてより平坦な表面を形成する。酸化物層３２は、
ボロン−リンガラス３３からボロン及びリンが抵抗３１
へ拡散することを防止する。スタンダードな製造技術を
使用して製品を完成する。
シランと一酸化二窒素と窒素の混合物から１２００乃至
１５００オングストロームの厚さの酸化物層３２を付着
形成する。酸化物３２と同様であるが、開始ガスにジボ
ランとホスフィンとを添加して、酸化物３２上に絶縁層
として機能するドープしたボロン−リンガラス３３を付
着形成する。ガラス３３を３０分間の間８００℃でフロ
ーさせてより平坦な表面を形成する。酸化物層３２は、
ボロン−リンガラス３３からボロン及びリンが抵抗３１
へ拡散することを防止する。スタンダードな製造技術を
使用して製品を完成する。
【００２７】図４ａ及び図４ｂは本発明を使用した４セ
ルＣＭＯＳ１００ＳＲＡＭメモリのレイアウトを示して
いる。どの区域が何の物質から形成されているかを示す
シェーディング記号を図４ｃに示してある。図４ａを参
照すると、それは、簡単化のために幾つかのセル構成要
素のみを示すものに過ぎないが、各セルは線Ａ−Ａ及び
Ｂ−Ｂに沿って分割された１象限を占有している。セル
寸法は６×９ミクロンに過ぎず、本発明に基づいて達成
可能なセル寸法が小さなものであることを示している。
参照番号４０及び４２は、フィールド酸化物又は島状部
乃至は活性区域をそれぞれ示している。セル当り二つの
導電性ゲート４４が付着形成された第一ポリシリコン層
から形成される。ポリシリコンゲート４４に対するコン
タクト４６は、点線４６ａで示した如く、ゲート４４自
身よりも幅広のものとすることが可能である。ソース及
びドレイン領域に対して開口する埋め込みコンタクト４
８は、前述したプロセスによって、オーバーラップする
ことが可能ではあるがゲート４４に電気的且つオーミッ
ク的に接触することはない。交差結合したメモリセル、
即ち図２に示した如き回路を形成するために、各埋め込
みコンタクト４８は、導電性チタンシリサイド局所的相
互接続構成体５０を介して、ゲートコンタクト４６へ電
気的に接続されている。各セルのその他の構成要素とし
ては、ビットラインコンタクト５２、ポリシリコンワー
ドライン５４、シリサイド化Ｖｃｃ５６及びシリサイド
化接地ライン５８などがある。
ルＣＭＯＳ１００ＳＲＡＭメモリのレイアウトを示して
いる。どの区域が何の物質から形成されているかを示す
シェーディング記号を図４ｃに示してある。図４ａを参
照すると、それは、簡単化のために幾つかのセル構成要
素のみを示すものに過ぎないが、各セルは線Ａ−Ａ及び
Ｂ−Ｂに沿って分割された１象限を占有している。セル
寸法は６×９ミクロンに過ぎず、本発明に基づいて達成
可能なセル寸法が小さなものであることを示している。
参照番号４０及び４２は、フィールド酸化物又は島状部
乃至は活性区域をそれぞれ示している。セル当り二つの
導電性ゲート４４が付着形成された第一ポリシリコン層
から形成される。ポリシリコンゲート４４に対するコン
タクト４６は、点線４６ａで示した如く、ゲート４４自
身よりも幅広のものとすることが可能である。ソース及
びドレイン領域に対して開口する埋め込みコンタクト４
８は、前述したプロセスによって、オーバーラップする
ことが可能ではあるがゲート４４に電気的且つオーミッ
ク的に接触することはない。交差結合したメモリセル、
即ち図２に示した如き回路を形成するために、各埋め込
みコンタクト４８は、導電性チタンシリサイド局所的相
互接続構成体５０を介して、ゲートコンタクト４６へ電
気的に接続されている。各セルのその他の構成要素とし
ては、ビットラインコンタクト５２、ポリシリコンワー
ドライン５４、シリサイド化Ｖｃｃ５６及びシリサイド
化接地ライン５８などがある。
【００２８】付加的なセル構成要素を図４ｂに示してあ
る。負荷抵抗ビア６０は、埋め込みコンタクト４８上方
に位置されており、且つ点線６０ａによって示した如
く、ゲートコンタクト４６とオーバーラップしている。
負荷抵抗６２の位置は太線で示してある。Ｖｃｃライン
５６に対するビア（貫通孔）６４は、二つのセルの間に
開口されている。垂直の太線６６及び水平方向のシェー
ディングストライプ６８は、スタンダードの技術によっ
て形成された導電性のメタルラインの位置を示してい
る。
る。負荷抵抗ビア６０は、埋め込みコンタクト４８上方
に位置されており、且つ点線６０ａによって示した如
く、ゲートコンタクト４６とオーバーラップしている。
負荷抵抗６２の位置は太線で示してある。Ｖｃｃライン
５６に対するビア（貫通孔）６４は、二つのセルの間に
開口されている。垂直の太線６６及び水平方向のシェー
ディングストライプ６８は、スタンダードの技術によっ
て形成された導電性のメタルラインの位置を示してい
る。
【００２９】図４ｃを参照すると、シェーディング７０
はチタンシリサイド層を示している。シェーディング７
１は島状部領域を示している。シェーディング７２は第
一ポリシリコン層によってポリシリコンから形成された
セル構成要素を示している。点線７３は、ゲートコンタ
クトを開口するポリシリコンマスクの境界の外形を示し
ている。シェーディング７４はビットコンタクトを示し
ている。点線７５は、負荷抵抗ビア（貫通孔）の外形を
示している。太線７６は負荷抵抗の外形を示している。
シェーディング７７はコンタクト領域を示している。細
線７８はメタル相互接続体を示している。図４ａ及び図
４ｂにおけるフィールド酸化物はシェーディングや外形
線では示していないが、セルレイアウトの白地のマーク
していない部分を占有している。
はチタンシリサイド層を示している。シェーディング７
１は島状部領域を示している。シェーディング７２は第
一ポリシリコン層によってポリシリコンから形成された
セル構成要素を示している。点線７３は、ゲートコンタ
クトを開口するポリシリコンマスクの境界の外形を示し
ている。シェーディング７４はビットコンタクトを示し
ている。点線７５は、負荷抵抗ビア（貫通孔）の外形を
示している。太線７６は負荷抵抗の外形を示している。
シェーディング７７はコンタクト領域を示している。細
線７８はメタル相互接続体を示している。図４ａ及び図
４ｂにおけるフィールド酸化物はシェーディングや外形
線では示していないが、セルレイアウトの白地のマーク
していない部分を占有している。
【００３０】図５は、本発明に基づいて構成した負荷抵
抗構成体の概略斜視図である。半導体基板の一部１００
の上に二酸化シリコン層１００ａが形成されている。二
酸化シリコン層１００ａの上に二つのシリサイドストリ
ップ１０１及び１０２が形成されている。これらのスト
リップ（細条部）は、図示した如く、距離ｄだけ離隔さ
れている。チタンシリサイドストリップ１０１及び１０
２の上表面上には窒化チタン１０１ｂ，１０２ｂとシリ
コン酸化物１０１ｃ，１０２ｃとのサンドイッチ構成体
が形成されている。図５に示した構成体は、二つの多結
晶シリコンストリップを好適にはチタンシリサイド及び
窒化チタンである窒化物によって被覆された選択したシ
リサイドへ変換させることによって形成されたシリサイ
ドストリップ１０１及び１０２を示している。しかしな
がら、実際には、ストリップ１０１及び１０２は、例え
ばチタンシリサイドなどのような選択したシリサイドに
よって被覆された多結晶シリコンの複合体を有すること
が可能であり、窒化チタンはビア（貫通孔）１０１ａ及
び１０２ａによって露出されたストリップの部分にのみ
形成することが可能であるに過ぎない。
抗構成体の概略斜視図である。半導体基板の一部１００
の上に二酸化シリコン層１００ａが形成されている。二
酸化シリコン層１００ａの上に二つのシリサイドストリ
ップ１０１及び１０２が形成されている。これらのスト
リップ（細条部）は、図示した如く、距離ｄだけ離隔さ
れている。チタンシリサイドストリップ１０１及び１０
２の上表面上には窒化チタン１０１ｂ，１０２ｂとシリ
コン酸化物１０１ｃ，１０２ｃとのサンドイッチ構成体
が形成されている。図５に示した構成体は、二つの多結
晶シリコンストリップを好適にはチタンシリサイド及び
窒化チタンである窒化物によって被覆された選択したシ
リサイドへ変換させることによって形成されたシリサイ
ドストリップ１０１及び１０２を示している。しかしな
がら、実際には、ストリップ１０１及び１０２は、例え
ばチタンシリサイドなどのような選択したシリサイドに
よって被覆された多結晶シリコンの複合体を有すること
が可能であり、窒化チタンはビア（貫通孔）１０１ａ及
び１０２ａによって露出されたストリップの部分にのみ
形成することが可能であるに過ぎない。
【００３１】図６を参照すると、ポリシリコンストリッ
プがチタンシリサイドと窒化チタンの層で完全に被着さ
れた別の実施例を製造する場合に、最初に、ストリップ
１１１の上にチタンを設け且つウエハを窒素又はアンモ
ニア雰囲気中において約９００℃へ加熱することによっ
てチタンシリサイド層１１１ａを多結晶シリコンストリ
ップ１１１の上部部分から形成する。この加熱の結果、
多結晶シリコンストリップ１１１の上部部分から形成さ
れたチタンシリサイド１１１ａ上に窒化チタン層１１１
ｂが形成される。同様に且つ同時的に、チタンシリサイ
ドを形成するために同一の窒素又はアンモニア雰囲気中
においてウエハを加熱する期間中に、多結晶シリコン１
１２の上部部分からチタンシリサイド層１１２ａが形成
され且つチタンシリサイド層１１２ａの上に窒化チタン
層１１２ｂが形成される。
プがチタンシリサイドと窒化チタンの層で完全に被着さ
れた別の実施例を製造する場合に、最初に、ストリップ
１１１の上にチタンを設け且つウエハを窒素又はアンモ
ニア雰囲気中において約９００℃へ加熱することによっ
てチタンシリサイド層１１１ａを多結晶シリコンストリ
ップ１１１の上部部分から形成する。この加熱の結果、
多結晶シリコンストリップ１１１の上部部分から形成さ
れたチタンシリサイド１１１ａ上に窒化チタン層１１１
ｂが形成される。同様に且つ同時的に、チタンシリサイ
ドを形成するために同一の窒素又はアンモニア雰囲気中
においてウエハを加熱する期間中に、多結晶シリコン１
１２の上部部分からチタンシリサイド層１１２ａが形成
され且つチタンシリサイド層１１２ａの上に窒化チタン
層１１２ｂが形成される。
【００３２】上述した如く、窒化チタン層１１１ｂ，１
１２ｂは良好な導電体を形成するか、同時に、ストリッ
プ１１１及び１１２内の不純物乃至はドーパントの拡散
に対してバリヤを形成する。窒化チタン層１１１ｂ及び
１１２ｂの形成に続いて、酸化物１１１ｃ及び１１２ｃ
の層が窒化チタン１１１ｂ及び１１２ｂの上に形成さ
れ、且つ酸化物１０７（不図示）が、半導体基板１００
上に前に形成した酸化物１００ａの上に形成される。次
いで、酸化物層１１１ｃ，１１２ｃをエッチングして、
ビア、即ち貫通孔（図１ｂにおけるビア、即ち貫通孔１
０１ａ及び１０２ａに対応）を形成し、且つウエハの表
面上に多結晶シリコンシート１０３を付着形成する。一
方、図１ｂに示した如く、一つのビア、即ち貫通孔１０
４を、酸化物１１１ｃ，１１２ｃ及び１０７を介してエ
ッチング形成することが可能である。何れの場合におい
ても、ビア１０１ａ及び１０２ａ（図１ｂ）を介して又
はビア１０４（図１ｂ）を介して窒化チタン１１１ｂ及
び１１２ｂとコンタクトする多結晶シリコンシート１０
３の部分は、ポリシリコン１０３から形成すべき抵抗性
構成体の端部へ導電性コンタクトを提供する。次いで、
多結晶シリコン１０３をホトレジスト１０６でマスクし
て、高抵抗値の負荷抵抗構成体として維持されるべき多
結晶シリコン層１０３の部分のみの上にホトレジストを
残存させる。次いで、ホトレジスト１０６によって被覆
されていない多結晶シリコン層１０３の部分を、典型的
には、ドライエッチによって除去する。残存する多結晶
シリコン層１０３は高抵抗値の負荷抵抗として機能す
る。この層１０３は、厚さｔと、長さｄと、幅ｗとを有
しており、それらはこの構成体の抵抗値を決定する。
１２ｂは良好な導電体を形成するか、同時に、ストリッ
プ１１１及び１１２内の不純物乃至はドーパントの拡散
に対してバリヤを形成する。窒化チタン層１１１ｂ及び
１１２ｂの形成に続いて、酸化物１１１ｃ及び１１２ｃ
の層が窒化チタン１１１ｂ及び１１２ｂの上に形成さ
れ、且つ酸化物１０７（不図示）が、半導体基板１００
上に前に形成した酸化物１００ａの上に形成される。次
いで、酸化物層１１１ｃ，１１２ｃをエッチングして、
ビア、即ち貫通孔（図１ｂにおけるビア、即ち貫通孔１
０１ａ及び１０２ａに対応）を形成し、且つウエハの表
面上に多結晶シリコンシート１０３を付着形成する。一
方、図１ｂに示した如く、一つのビア、即ち貫通孔１０
４を、酸化物１１１ｃ，１１２ｃ及び１０７を介してエ
ッチング形成することが可能である。何れの場合におい
ても、ビア１０１ａ及び１０２ａ（図１ｂ）を介して又
はビア１０４（図１ｂ）を介して窒化チタン１１１ｂ及
び１１２ｂとコンタクトする多結晶シリコンシート１０
３の部分は、ポリシリコン１０３から形成すべき抵抗性
構成体の端部へ導電性コンタクトを提供する。次いで、
多結晶シリコン１０３をホトレジスト１０６でマスクし
て、高抵抗値の負荷抵抗構成体として維持されるべき多
結晶シリコン層１０３の部分のみの上にホトレジストを
残存させる。次いで、ホトレジスト１０６によって被覆
されていない多結晶シリコン層１０３の部分を、典型的
には、ドライエッチによって除去する。残存する多結晶
シリコン層１０３は高抵抗値の負荷抵抗として機能す
る。この層１０３は、厚さｔと、長さｄと、幅ｗとを有
しており、それらはこの構成体の抵抗値を決定する。
【００３３】多結晶シリコン層１０３の抵抗値は広範囲
に亘って変化することが可能であり、典型的には１０ギ
ガオームから数百ギガオームの範囲に亘って変化するこ
とが可能であり、且つ回路動作に実質的な影響を与える
ことはない。多結晶シリコン１０３から形成した負荷抵
抗１０３を介して流れる電流は、この負荷抵抗の抵抗値
が減少すると、直接的に増加するが、典型的にこの負荷
抵抗を介して引出される電流はピコアンペアの範囲のも
のである。従って、本発明の負荷抵抗を使用する２５６
Ｋメモリセルを介しての全電流は、最悪の場合でもマイ
クロアンペア範囲内のものであり、それはこの種類の製
品に対しては許容可能な電流範囲である。
に亘って変化することが可能であり、典型的には１０ギ
ガオームから数百ギガオームの範囲に亘って変化するこ
とが可能であり、且つ回路動作に実質的な影響を与える
ことはない。多結晶シリコン１０３から形成した負荷抵
抗１０３を介して流れる電流は、この負荷抵抗の抵抗値
が減少すると、直接的に増加するが、典型的にこの負荷
抵抗を介して引出される電流はピコアンペアの範囲のも
のである。従って、本発明の負荷抵抗を使用する２５６
Ｋメモリセルを介しての全電流は、最悪の場合でもマイ
クロアンペア範囲内のものであり、それはこの種類の製
品に対しては許容可能な電流範囲である。
【００３４】本発明の負荷抵抗の抵抗値は室温において
ギガオームの範囲内のものであるが、抵抗が加熱する
と、その抵抗値は低下する。従って、室温において１０
０ギガオームの値を有する抵抗は、回路の最大動作温度
において１０ギガオームへ低下する場合があり、その場
合に電流が１０倍増加する。従って、本発明の負荷抵抗
を使用するスタティックＲＡＭを介しての電流は、製品
の明細及びその製品が置かれる適用場面に依存して、マ
イクロアンペア範囲内のもの又はミリアンペア範囲内の
ものである場合がある。
ギガオームの範囲内のものであるが、抵抗が加熱する
と、その抵抗値は低下する。従って、室温において１０
０ギガオームの値を有する抵抗は、回路の最大動作温度
において１０ギガオームへ低下する場合があり、その場
合に電流が１０倍増加する。従って、本発明の負荷抵抗
を使用するスタティックＲＡＭを介しての電流は、製品
の明細及びその製品が置かれる適用場面に依存して、マ
イクロアンペア範囲内のもの又はミリアンペア範囲内の
ものである場合がある。
【００３５】本発明は、更に、１００ギガオームを超え
る抵抗値を持った負荷抵抗を構成することを可能として
いる。これらの高い抵抗値は、非常に低いスタンバイ電
流を有するスタティックランダムアクセスメモリセルを
製造することを可能とする。窒化チタン層１１１ｂ及び
１１２ｂ（図６）は、下側に存在するストリップ１１１
及び１１２から多結晶シリコン領域１０３ａ及び１０３
ｂ内へのドーパントの拡散に対するバリヤを与えてい
る。同時に、窒化チタン層１１１ｂ及び１１２ｂは導電
性であり、従って負荷抵抗１０３がストリップ１１１及
び１１２を介して電気的にコンタクトされることを可能
とする。
る抵抗値を持った負荷抵抗を構成することを可能として
いる。これらの高い抵抗値は、非常に低いスタンバイ電
流を有するスタティックランダムアクセスメモリセルを
製造することを可能とする。窒化チタン層１１１ｂ及び
１１２ｂ（図６）は、下側に存在するストリップ１１１
及び１１２から多結晶シリコン領域１０３ａ及び１０３
ｂ内へのドーパントの拡散に対するバリヤを与えてい
る。同時に、窒化チタン層１１１ｂ及び１１２ｂは導電
性であり、従って負荷抵抗１０３がストリップ１１１及
び１１２を介して電気的にコンタクトされることを可能
とする。
【００３６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。本発明の特別の効果の一つは、距離ｄが１ミクロン
以下となるので、多結晶シリコン物質１０３の抵抗値
は、ウエハが爾後的な高温度処理ステップに露呈される
場合であっても、満足のいくように制御することが可能
であるということである。又、負荷抵抗１０３の端部１
０３ａ，１０３ｂが下側に存在する導電性領域１１１，
１１２とオーミック接触するビア、即ち貫通孔内のチタ
ンシリサイド１１１ａ，１１２ａの上側に存在する窒化
チタン１１１ｂ，１１２ｂを有するドーパントバリヤ
は、酸化物１１１ｃ，１１２ｃの付着形成及びこれらビ
ア、即ち貫通孔の形成の前に形成するのではなく、ビ
ア、即ち貫通孔１０１ａ，１０２ａを形成した後に局所
的に形成することが可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。本発明の特別の効果の一つは、距離ｄが１ミクロン
以下となるので、多結晶シリコン物質１０３の抵抗値
は、ウエハが爾後的な高温度処理ステップに露呈される
場合であっても、満足のいくように制御することが可能
であるということである。又、負荷抵抗１０３の端部１
０３ａ，１０３ｂが下側に存在する導電性領域１１１，
１１２とオーミック接触するビア、即ち貫通孔内のチタ
ンシリサイド１１１ａ，１１２ａの上側に存在する窒化
チタン１１１ｂ，１１２ｂを有するドーパントバリヤ
は、酸化物１１１ｃ，１１２ｃの付着形成及びこれらビ
ア、即ち貫通孔の形成の前に形成するのではなく、ビ
ア、即ち貫通孔１０１ａ，１０２ａを形成した後に局所
的に形成することが可能である。
【図１ａ】 スタティックＲＡＭセルに使用する典型的
な従来の負荷抵抗を示した概略平面図。
な従来の負荷抵抗を示した概略平面図。
【図１ｂ】 本発明の負荷抵抗を示した概略平面図。
【図２】 本発明の負荷抵抗を使用した単一のＣＭＯＳ
ＳＲＡＭセルの概略回路図。
ＳＲＡＭセルの概略回路図。
【図３ａ】 本発明の負荷抵抗の製造過程における概略
図。
図。
【図３ｂ】 本発明の負荷抵抗の製造過程における概略
図。
図。
【図３ｃ】 本発明の負荷抵抗の製造過程における概略
図。
図。
【図３ｄ】 本発明の負荷抵抗の製造過程における概略
図。
図。
【図３ｅ】 本発明の負荷抵抗の製造過程における概略
図。
図。
【図３ｆ】 本発明の負荷抵抗の製造過程における概略
図。
図。
【図３ｇ】 本発明の負荷抵抗の製造過程における概略
図。
図。
【図３ｈ】 本発明の負荷抵抗の製造過程における概略
図。
図。
【図３ｉ】 本発明の負荷抵抗の製造過程における概略
図。
図。
【図３ｊ】 本発明の負荷抵抗の製造過程における概略
図。
図。
【図３ｋ】 本発明の負荷抵抗の製造過程における概略
図。
図。
【図４ａ】 本発明の負荷抵抗を使用した４ＣＭＯＳ
ＳＲＡＭセルの概略平面図。
ＳＲＡＭセルの概略平面図。
【図４ｂ】 本発明の負荷抵抗を使用した４ＣＭＯＳ
ＳＲＡＭセルの概略平面図。
ＳＲＡＭセルの概略平面図。
【図４ｃ】 図４ａ及び図４ｂに示したシェーディング
の記号の説明を示した説明図。
の記号の説明を示した説明図。
【図５】 本発明の負荷抵抗構成体を示した概略一部破
断斜視図。
断斜視図。
【図６】 本発明の負荷抵抗構成体を示した概略一部破
断斜視図。
断斜視図。
１０１，１０２ 導電性ストリップ １０１ａ，１０２ａ ビア（貫通孔） １０３ 多結晶シリコン層 １０４ 別のビア（貫通孔） １０５ ストリップ間領域 １０６ 負荷抵抗 ｄ 距離 ｗ 幅
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランク ツーウェイ リー アメリカ合衆国， カリフォルニア 95030，モンテ セレーノ， グランドビ ュー アベニュー 15997 (72)発明者 ツァン−ウェン チェン アメリカ合衆国， カリフォルニア 95014，クパチーノ， ノベンバー ドラ イブ 960 (72)発明者 リチャード エフ． モッタ アメリカ合衆国， カリフォルニア 94022，ロス アルトス， オースチン アベニュー 1827 (72)発明者 ジュイン−カイ ツァン アメリカ合衆国， カリフォルニア 94306，パロ アルト， トイアン プレ イス 658 (72)発明者 ジョセフ ヅー アメリカ合衆国， カリフォルニア 94002，ベルモント， エルダー ドライ ブ 24 (72)発明者 ジャイーマン ダイク アメリカ合衆国， カリフォルニア 95129，サン ノゼ， ハーラン ドライ ブ 1037 (72)発明者 チン−プ イェン アメリカ合衆国， カリフォルニア 94539，フリモント， ユークリッド プ レイス 2478
Claims (25)
- 【請求項１】 半導体基板上に形成した導電性物質から
なる第一部分及び前記半導体基板上に形成され且つ選択
した距離だけ前記第一部分から離隔されている導電性物
質からなる第二部分を有する半導体集積回路に使用する
負荷抵抗において、導電性ドーパント拡散バリヤが前記
第一及び第二部分上に形成されており、且つ多結晶シリ
コン物質が設けられており、前記多結晶シリコン物質の
一部が前記拡散バリヤを介して前記第一部分とオーミッ
ク接触しており、且つ前記多結晶シリコン物質の別の部
分が前記拡散バリヤを介して前記第二部分とオーミック
接触しており、且つ前記多結晶シリコン物質の３番目の
部分が前記第一部分と前記第二部分との間に存在してい
ることを特徴とする負荷抵抗。 - 【請求項２】 請求項１において、前記第一及び第二部
分が導電性物質からなる二つのストリップを有すること
を特徴とする負荷抵抗。 - 【請求項３】 請求項２において、前記二つのストリッ
プが選択したシリサイドからなる二つのストリップを有
することを特徴とする負荷抵抗。 - 【請求項４】 請求項３において、前記選択したシリサ
イドがチタンシリサイドを有することを特徴とする負荷
抵抗。 - 【請求項５】 請求項２において、前記二つのストリッ
プの各々が、多結晶シリコンからなる層と選択したシリ
サイドからなる層の複合構成体を有することを特徴とす
る負荷抵抗。 - 【請求項６】 請求項５において、前記選択したシリサ
イドからなる層が前記多結晶シリコンからなる層の上に
形成されていることを特徴とする負荷抵抗。 - 【請求項７】 請求項５において、前記選択したシリサ
イドがチタンシリサイドであることを特徴とする負荷抵
抗。 - 【請求項８】 請求項１において、前記導電性ドーパン
ト拡散バリヤが窒化チタンを有することを特徴とする負
荷抵抗。 - 【請求項９】 請求項１において、前記多結晶シリコン
物質が第一端と第二端とを持った多結晶シリコンからな
るストリップを有しており、前記第一端が前記拡散バリ
ヤを介して前記第一部分とオーミック接触しており、且
つ前記第二端が前記拡散バリヤを介して前記第二部分と
オーミック接触していることを特徴とする負荷抵抗。 - 【請求項１０】 請求項１において、前記第一部分と第
二部分との間の前記多結晶シリコン物質からなる部分が
前記選択した距離に等しい長さを有することを特徴とす
る負荷抵抗。 - 【請求項１１】 請求項１０において、前記第一部分と
第二部分との間の前記多結晶シリコン物質の部分が少な
くとも１メグオームの抵抗値を有することを特徴とする
負荷抵抗。 - 【請求項１２】 請求項１０において、前記第一及び第
二部分の間の前記多結晶シリコン物質の部分が少なくと
も１ギガオームの抵抗値を有することを特徴とする負荷
抵抗。 - 【請求項１３】 請求項１０において、前記第一及び第
二部分の間の前記多結晶シリコン物質の部分が少なくと
も１０ギガオームの抵抗値を有することを特徴とする負
荷抵抗。 - 【請求項１４】 請求項１０において、前記第一及び第
二部分の間の前記多結晶シリコン物質の部分が少なくと
も１００ギガオームの抵抗値を有することを特徴とする
負荷抵抗。 - 【請求項１５】 請求項１において、前記半導体基板上
に絶縁層が形成されており、前記第一及び第二部分の間
の前記多結晶シリコン物質の部分が前記絶縁層上に形成
されていることを特徴とする負荷抵抗。 - 【請求項１６】 請求項１５において、前記半導体基板
がシリコンを有しており、前記絶縁層がシリコン酸化物
を有しており、且つ前記第一及び第二部分の間の前記多
結晶シリコン物質の部分がスタティックランダムアクセ
スメモリにおけるメモリセル内の負荷抵抗として機能す
るのに十分な抵抗値を有することを特徴とする負荷抵
抗。 - 【請求項１７】 請求項１６において、前記抵抗値が少
なくとも１ギガオームであることを特徴とする負荷抵
抗。 - 【請求項１８】 請求項１６において、前記抵抗値が少
なくとも１０ギガオームであることを特徴とする負荷抵
抗。 - 【請求項１９】 請求項１６において、前記抵抗値が少
なくとも１００ギガオームであることを特徴とする負荷
抵抗。 - 【請求項２０】 請求項１において、前記選択した距離
が１ミクロン以下の程度であることを特徴とする負荷抵
抗。 - 【請求項２１】 スタティックＲＡＭにおいて使用する
メモリセルにおいて、ソースとドレインとゲートとを持
った第一トランジスタが設けられており、ソースとドレ
インとゲートとを持った第二トランジスタが設けられて
おり、第一端と第二端とを持った第一負荷抵抗が設けら
れており、前記第一抵抗の前記第一端は前記第一トラン
ジスタのドレインへ接続されており且つ前記第一抵抗の
第二端は電力源へ接続されており、第一端と第二端とを
持った第二負荷抵抗が設けられており、前記第二負荷抵
抗の第一端は前記第二トランジスタのドレインへ接続さ
れており、且つ前記第二抵抗の第二端は前記電力源へ接
続されており、前記第一トランジスタのドレイン上の電
圧を読取る手段が設けられており、前記第二トランジス
タのドレイン上の電圧を読取る手段が設けられており、
前記メモリセルは、前記第一負荷抵抗及び第二負荷抵抗
の各々が請求項１に記載した負荷抵抗を有するものであ
ることを特徴とするメモリセル。 - 【請求項２２】 半導体基板上に負荷抵抗を製造する方
法において、第一部分と第二部分とが選択した距離だけ
互いに離隔されるように前記第一半導体基板上に導電性
物質からなる第一部分と導電性物質からなる第二部分と
を形成し、前記第一及び第二部分の表面の少なくとも選
択した部分上に導電性ドーパント拡散バリヤを形成し、
前記半導体基板上及び前記第一及び第二部分の少なくと
も一部の上に多結晶シリコン物質を設け、その際に前記
多結晶シリコン物質の一部が前記拡散バリヤを介して前
記第一部分とオーミック接触し且つ前記多結晶シリコン
物質の別の部分が前記拡散バリヤを介して前記第二部分
とオーミック接触させる、上記各ステップを有すること
を特徴とする方法。 - 【請求項２３】 請求項２２において、更に、前記半導
体基板上に前記多結晶シリコン物質を設ける前に前記半
導体基板上に絶縁物質層を形成し、前記第一及び第二部
分の各々の一部の上に前記絶縁物質層を介して開口を形
成し、前記多結晶シリコン物質を前記絶縁物質層上に設
け、その際に前記多結晶シリコン物質の一部が前記開口
の一つを介し且つ前記拡散バリヤを介して前記第一部分
とオーミック接触し且つ前記多結晶シリコン物質の別の
部分が別の開口を介し且つ前記拡散バリヤを介して前記
第二部分とオーミック接触させる、上記各ステップを有
することを特徴とする方法。 - 【請求項２４】 請求項２２において、前記半導体基板
上に多結晶シリコン物質を設けるステップを実施する場
合に、前記多結晶シリコン物質の高抵抗値部分が前記第
一部分から前記第二部分へ延在するように行なうことを
特徴とする方法。 - 【請求項２５】 半導体集積回路において使用する負荷
抵抗を製造する方法において、第一部分と第二部分とが
互いに選択した距離だけ離隔するように導電性物質から
なる第一部分及び導電性物質からなる第二部分を半導体
基板上に形成し、前記半導体基板上に絶縁層を形成して
前記絶縁層が前記第一及び第二部分を被覆すると共に前
記第一及び第二部分の間の前記半導体基板の部分を被覆
させ、前記絶縁層を介して前記第一及び第二部分の各々
の上に開口を形成し、前記第一及び第二部分上の前記開
口内に導電性ドーパント拡散バリヤを形成し、前記半導
体基板上に多結晶シリコン物質を形成し、その際に前記
多結晶シリコン物質の一部が前記拡散バリヤを介して前
記第一部分とオーミック接触し且つ前記多結晶シリコン
物質の別の部分が前記拡散バリヤを介して前記第二部分
とオーミック接触させる、上記各ステップを有すること
を特徴とする方法。
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