JP2002141785A - 位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路 - Google Patents
位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 分周器を用いずに、回路規模が小さく、電子
回路により容易に構成可能な位相差信号発生回路を実現
する。 【解決手段】 遅延回路１１ａ，１１ｂは、ともに入力
信号の位相をｘ度遅延させる。位相補間回路１２は、入
力された２つのクロック信号の中間の位相を持ったクロ
ック信号を出力する。入力信号１３は位相ｘ度の信号１
５として出力される。信号１５は位相２ｘ度の信号１６
となる。信号１６と信号１４とは位相補間回路１２に入
力され、信号１７として出力される。ここで信号１７と
信号１５との位相差は、θ／２であり、ｘの値に関わら
ずθ／２度となる。つまり、入力にθ度の位相差を持っ
たクロック信号を与えた場合、遅延値ｘが変動しても、
遅延回路１１ａと遅延回路１１ｂとの遅延値ｘは同じで
あるので、出力には一定の位相差θ／２を持ったクロッ
ク信号が得られる。
回路により容易に構成可能な位相差信号発生回路を実現
する。 【解決手段】 遅延回路１１ａ，１１ｂは、ともに入力
信号の位相をｘ度遅延させる。位相補間回路１２は、入
力された２つのクロック信号の中間の位相を持ったクロ
ック信号を出力する。入力信号１３は位相ｘ度の信号１
５として出力される。信号１５は位相２ｘ度の信号１６
となる。信号１６と信号１４とは位相補間回路１２に入
力され、信号１７として出力される。ここで信号１７と
信号１５との位相差は、θ／２であり、ｘの値に関わら
ずθ／２度となる。つまり、入力にθ度の位相差を持っ
たクロック信号を与えた場合、遅延値ｘが変動しても、
遅延回路１１ａと遅延回路１１ｂとの遅延値ｘは同じで
あるので、出力には一定の位相差θ／２を持ったクロッ
ク信号が得られる。
Description
【０００１】
【本発明の属する技術分野】本発明は、多相クロックを
発生するための位相差信号発生回路、この位相差信号発
生回路を用いた多相クロック発生回路、及び前記位相差
信号発生回路又は前記多相クロック発生回路を用いた集
積回路に関する。
発生するための位相差信号発生回路、この位相差信号発
生回路を用いた多相クロック発生回路、及び前記位相差
信号発生回路又は前記多相クロック発生回路を用いた集
積回路に関する。
【０００２】
【従来の技術】近年、データ通信速度の高速化に伴い、
データの処理に必要なクロック信号が高速化している。
しかし、発振回路により発生可能な最高クロック周波数
はデバイスの性能によって制限されるので、その周波数
を越えたクロック信号を用いることはできない。加え
て、発振器で発生したクロック信号をバッファ回路で分
配可能な最高周波数もデバイスの性能によって決まって
いるので、同様にクロック信号の周波数は制限される。
データの処理に必要なクロック信号が高速化している。
しかし、発振回路により発生可能な最高クロック周波数
はデバイスの性能によって制限されるので、その周波数
を越えたクロック信号を用いることはできない。加え
て、発振器で発生したクロック信号をバッファ回路で分
配可能な最高周波数もデバイスの性能によって決まって
いるので、同様にクロック信号の周波数は制限される。
【０００３】このようなデバイスの性能に起因するクロ
ック周波数の限界を克服するための技術として、複数の
位相を持つ低周波数のクロックでデータを処理する多相
クロック方式がある。多相クロックの例としては、０度
の基準クロック信号に対して９０度、１８０度、２７０
度の位相のクロック信号を加えた４相クロックや、４５
度、９０度、１３５度、１８０度、２２５度、２７０
度、３１５度のクロック信号を加えた８相クロックなど
がある。例えば４相クロックを用いてデータを処理した
場合、単一の位相を用いた場合に比べて、４倍の速度で
データを処理することができる。
ック周波数の限界を克服するための技術として、複数の
位相を持つ低周波数のクロックでデータを処理する多相
クロック方式がある。多相クロックの例としては、０度
の基準クロック信号に対して９０度、１８０度、２７０
度の位相のクロック信号を加えた４相クロックや、４５
度、９０度、１３５度、１８０度、２２５度、２７０
度、３１５度のクロック信号を加えた８相クロックなど
がある。例えば４相クロックを用いてデータを処理した
場合、単一の位相を用いた場合に比べて、４倍の速度で
データを処理することができる。
【０００４】このような多相クロックは、従来、ＰＬＬ
などのクロック発生回路によって作成されている。しか
しながらこの方法では、ＰＬＬで発生した多相クロック
をチップ全体に分配する必要があるので、クロックドラ
イバの消費電力の増大や多相クロック間のスキュー等の
問題が生ずる。
などのクロック発生回路によって作成されている。しか
しながらこの方法では、ＰＬＬで発生した多相クロック
をチップ全体に分配する必要があるので、クロックドラ
イバの消費電力の増大や多相クロック間のスキュー等の
問題が生ずる。
【０００５】したがって、集積回路において多相クロッ
クを発生する場合、特定の位相差を持ったクロック信号
を発生する位相差信号発生回路を、クロック発生回路と
は別に持つ必要がある。例えば、４相クロックでは９０
度、８相クロックでは４５度の位相差信号発生回路が必
要である。
クを発生する場合、特定の位相差を持ったクロック信号
を発生する位相差信号発生回路を、クロック発生回路と
は別に持つ必要がある。例えば、４相クロックでは９０
度、８相クロックでは４５度の位相差信号発生回路が必
要である。
【０００６】従来の位相差信号発生回路の第一例とし
て、アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッド・ステイト・サーキット、第三２巻、第一１号、１
６８３頁(Stefanos Sidiropoulos et al.,"A Semidigit
al Dual Delay-Locked Loop",IEEE J. Solid-State Cir
cuits,vol.32,No.11,pp.1683-1692,Nov.1997)において
提案されている回路を図９に示す。この位相差信号発生
回路は、入力端子１２１、ディレイ素子１２２からなる
ディレイライン１２３、バッファ回路１２４、ディレイ
ライン制御回路１２５、出力端子１２６から構成され
る。
て、アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッド・ステイト・サーキット、第三２巻、第一１号、１
６８３頁(Stefanos Sidiropoulos et al.,"A Semidigit
al Dual Delay-Locked Loop",IEEE J. Solid-State Cir
cuits,vol.32,No.11,pp.1683-1692,Nov.1997)において
提案されている回路を図９に示す。この位相差信号発生
回路は、入力端子１２１、ディレイ素子１２２からなる
ディレイライン１２３、バッファ回路１２４、ディレイ
ライン制御回路１２５、出力端子１２６から構成され
る。
【０００７】かかる構成において入力端子１２１にクロ
ック信号を入力すると、ディレイライン制御回路１２５
により、信号１２７と信号１２８との間の位相差が１８
０度となるようにディレイライン１２３の遅延値が制御
される。このとき、ディレイライン１２３は６つのディ
レイ素子１２２により構成されるので、ディレイ素子１
２２一段当たりの遅延値は３０度となる。６つのディレ
イ素子１２２からの出力信号は、それぞれバッファ回路
１２４を通り、出力端子１２６へ出力される。したがっ
て、６つの出力端子１２６にはそれぞれ３０度の位相差
を持ったクロック信号が得られる。
ック信号を入力すると、ディレイライン制御回路１２５
により、信号１２７と信号１２８との間の位相差が１８
０度となるようにディレイライン１２３の遅延値が制御
される。このとき、ディレイライン１２３は６つのディ
レイ素子１２２により構成されるので、ディレイ素子１
２２一段当たりの遅延値は３０度となる。６つのディレ
イ素子１２２からの出力信号は、それぞれバッファ回路
１２４を通り、出力端子１２６へ出力される。したがっ
て、６つの出力端子１２６にはそれぞれ３０度の位相差
を持ったクロック信号が得られる。
【０００８】位相差信号発生回路の第二例として、実開
昭５７-０３４７２９号公報に開示された９０度位相差
信号発生回路を図１０に示す。この９０度位相発生回路
は、搬送波発振器１３０１、ゲート回路１３０２、Ｄフ
リップフロップ（以下ＦＦという。）１３０３、ＦＦ１
３０４、ＦＦ１３０５により構成される。
昭５７-０３４７２９号公報に開示された９０度位相差
信号発生回路を図１０に示す。この９０度位相発生回路
は、搬送波発振器１３０１、ゲート回路１３０２、Ｄフ
リップフロップ（以下ＦＦという。）１３０３、ＦＦ１
３０４、ＦＦ１３０５により構成される。
【０００９】かかる構成において、搬送波発振回路１３
０１の出力信号１３０６は、ゲート回路１３０２へ出力
されて、逆相の出力信号１３０７と、同相の出力信号１
３０８とに分かれる。ＦＦ１３０３及びＦＦ１３０４
は、それぞれ信号１３０７又は信号１３０８の立ち上が
りでその論理状態が反転する。したがって、ＦＦ１３０
３の出力信号１３０９と、ＦＦ１３０４の出力信号１３
１０とは、互いに９０度の位相差を持ったクロック信号
となる。ＦＦ１３０５は、信号１３０９の位相が信号１
３１０の位相に比べて遅れるときに、リセット信号１３
１１をＦＦ１３０４に与える。これにより、ＦＦ１３０
４の出力信号１３１０が常にＦＦ１３０３の出力信号１
３０９に対して遅れるので、それぞれの位相関係が確定
する。
０１の出力信号１３０６は、ゲート回路１３０２へ出力
されて、逆相の出力信号１３０７と、同相の出力信号１
３０８とに分かれる。ＦＦ１３０３及びＦＦ１３０４
は、それぞれ信号１３０７又は信号１３０８の立ち上が
りでその論理状態が反転する。したがって、ＦＦ１３０
３の出力信号１３０９と、ＦＦ１３０４の出力信号１３
１０とは、互いに９０度の位相差を持ったクロック信号
となる。ＦＦ１３０５は、信号１３０９の位相が信号１
３１０の位相に比べて遅れるときに、リセット信号１３
１１をＦＦ１３０４に与える。これにより、ＦＦ１３０
４の出力信号１３１０が常にＦＦ１３０３の出力信号１
３０９に対して遅れるので、それぞれの位相関係が確定
する。
【００１０】位相差信号発生回路の第三例として、特開
昭６３-１２１３０７号公報に開示された９０度位相差
信号発生装置を図１１［１］に示す。この９０度位相発
生回路は、入力端子１４０１、第一の分配回路１４０
２、第二の分配回路１４０３、反転回路１４０４、加算
回路１４０５、加算回路１４０６、遅延回路１４０７、
第三の分配回路１４０８により構成される。
昭６３-１２１３０７号公報に開示された９０度位相差
信号発生装置を図１１［１］に示す。この９０度位相発
生回路は、入力端子１４０１、第一の分配回路１４０
２、第二の分配回路１４０３、反転回路１４０４、加算
回路１４０５、加算回路１４０６、遅延回路１４０７、
第三の分配回路１４０８により構成される。
【００１１】かかる構成において、入力端子１４０１に
与えられた原信号は分配器１４０２で２つに分配され、
一方の信号は分配器１４０３で更に２つに分配される。
分配器１４０３から出力される一方の信号は、信号１４
０９として加算回路１４０５に与えられ、他方の信号は
反転回路１４０４で位相反転されて信号１４１１として
加算回路１４０６に与えられる。また、分配器１４０２
から出力される他方の信号は遅延回路１４０７で所定の
位相θだけ遅延され、この遅延信号が分配器１４０８で
２つに分配される。この分配器１４０８から出力される
一方の信号は信号１４１０として加算回路１４０５に与
えられ、他方の信号は信号１４１２として加算回路１４
０６に与えられる。そして、加算回路１４０５から出力
信号１４１３が出力され、加算回路１４０６から出力信
号１４１４が出力される。このようにして得られた出力
信号１４１３，１４１４の位相差は９０度となる。
与えられた原信号は分配器１４０２で２つに分配され、
一方の信号は分配器１４０３で更に２つに分配される。
分配器１４０３から出力される一方の信号は、信号１４
０９として加算回路１４０５に与えられ、他方の信号は
反転回路１４０４で位相反転されて信号１４１１として
加算回路１４０６に与えられる。また、分配器１４０２
から出力される他方の信号は遅延回路１４０７で所定の
位相θだけ遅延され、この遅延信号が分配器１４０８で
２つに分配される。この分配器１４０８から出力される
一方の信号は信号１４１０として加算回路１４０５に与
えられ、他方の信号は信号１４１２として加算回路１４
０６に与えられる。そして、加算回路１４０５から出力
信号１４１３が出力され、加算回路１４０６から出力信
号１４１４が出力される。このようにして得られた出力
信号１４１３，１４１４の位相差は９０度となる。
【００１２】この回路の原理を図１１［２］のベクトル
図で幾何学的に説明する。信号１４０９のベクトルａと
信号１４１１のベクトルｂと信号１４１０，１４１２の
ベクトルｃ，ｄとは、原信号から分配回路により分配さ
れた信号のベクトルであるので、ともに等しい大きさで
ある。そして、ベクトルａとベクトルｃとの合成ベクト
ルＰが出力信号１４１３であり、ベクトルｂとベクトル
ｄとの合成ベクトルＱが出力信号１４１４である。図１
１［２］において、点ＯはＰＱを直径とする円周上に存
在し、∠ＰＯＱは９０度である。つまり、出力信号１４
１３，１４１４の位相差は９０度となる。
図で幾何学的に説明する。信号１４０９のベクトルａと
信号１４１１のベクトルｂと信号１４１０，１４１２の
ベクトルｃ，ｄとは、原信号から分配回路により分配さ
れた信号のベクトルであるので、ともに等しい大きさで
ある。そして、ベクトルａとベクトルｃとの合成ベクト
ルＰが出力信号１４１３であり、ベクトルｂとベクトル
ｄとの合成ベクトルＱが出力信号１４１４である。図１
１［２］において、点ＯはＰＱを直径とする円周上に存
在し、∠ＰＯＱは９０度である。つまり、出力信号１４
１３，１４１４の位相差は９０度となる。
【００１３】
【発明が解決しようとする課題】しかしながら、第一従
来例を示す図９の回路では、ディレイラインの遅延調整
に制御回路１２５を用いたフィードバック制御を用いて
いるため、回路が複雑になるとともに、フィードバック
系を安定して動作させるために緻密な回路設計が必要と
なる。更に、回路が複雑であるために、回路規模や消費
電力も大きい。
来例を示す図９の回路では、ディレイラインの遅延調整
に制御回路１２５を用いたフィードバック制御を用いて
いるため、回路が複雑になるとともに、フィードバック
系を安定して動作させるために緻密な回路設計が必要と
なる。更に、回路が複雑であるために、回路規模や消費
電力も大きい。
【００１４】第二従来例を示す図１０の回路では、ＦＦ
１３０３，１３０４を用いてクロック信号１３０７，１
３０８を分周することで、出力信号１３０９，１３１０
を発生している。そのため、発振器１３０１は、所望の
クロック周波数に対して２倍のクロック周波数で発振す
る必要がある。つまり図１０の回路で生成可能なクロッ
ク周波数は、発振器１３０１で発振可能な最高周波数の
半分に制限される。
１３０３，１３０４を用いてクロック信号１３０７，１
３０８を分周することで、出力信号１３０９，１３１０
を発生している。そのため、発振器１３０１は、所望の
クロック周波数に対して２倍のクロック周波数で発振す
る必要がある。つまり図１０の回路で生成可能なクロッ
ク周波数は、発振器１３０１で発振可能な最高周波数の
半分に制限される。
【００１５】第三従来例を示す図１１の回路では、遅延
回路１４０７の遅延値をクロック位相に換算した値が９
０度よりも大きい場合は、信号１４０９と信号１４１０
との位相差が９０度以上となり、これらが加算回路１４
０５に入力される。一方、遅延回路１４０７の遅延値が
９０度よりも小さい場合は、信号１４１１と信号１４１
２との位相差が９０度以上になり、これらが加算回路１
４０６に入力される。したがって、いずれの場合も９０
度以上の位相差をもった信号が加算器に入力される。電
子回路を用いて９０度以上の位相差を持った信号の加算
を行った場合、位相差が９０度を越えると加算器からの
出力振幅が急激に減少するため、安定した回路動作がで
きない。したがって、図１１の回路を電子回路で用いて
正しく動作させることは困難である。
回路１４０７の遅延値をクロック位相に換算した値が９
０度よりも大きい場合は、信号１４０９と信号１４１０
との位相差が９０度以上となり、これらが加算回路１４
０５に入力される。一方、遅延回路１４０７の遅延値が
９０度よりも小さい場合は、信号１４１１と信号１４１
２との位相差が９０度以上になり、これらが加算回路１
４０６に入力される。したがって、いずれの場合も９０
度以上の位相差をもった信号が加算器に入力される。電
子回路を用いて９０度以上の位相差を持った信号の加算
を行った場合、位相差が９０度を越えると加算器からの
出力振幅が急激に減少するため、安定した回路動作がで
きない。したがって、図１１の回路を電子回路で用いて
正しく動作させることは困難である。
【００１６】
【発明の目的】そこで、本発明の目的は、分周器を用い
ずに、回路規模が小さく、電子回路により容易に構成可
能な位相差信号発生回路を提供することにある。更に、
当該位相差信号発生回路を用いて容易に構成可能な多相
クロック発生回路、当該位相差信号発生回路又は当該多
相クロック発生回路を含んだ集積回路を提供することに
ある。
ずに、回路規模が小さく、電子回路により容易に構成可
能な位相差信号発生回路を提供することにある。更に、
当該位相差信号発生回路を用いて容易に構成可能な多相
クロック発生回路、当該位相差信号発生回路又は当該多
相クロック発生回路を含んだ集積回路を提供することに
ある。
【００１７】
【問題を解決するための手段】請求項１記載の位相差信
号発生回路は、ｎを２以上のただ一つの自然数、ｋを１
以上かつｎ−１以下の少なくとも一つの自然数、ｘを任
意の実数としたとき、位相０度の第一の入力信号を（ｎ
−ｋ）ｘ度遅延させて出力するとともに当該第一の入力
信号をｎｘ度遅延させて出力する遅延回路と、この遅延
回路から出力された位相ｎｘ度の信号と位相θ度の第二
の入力信号とをｋ：ｎ−ｋの割合で位相補完して位相
（ｎ−ｋ）ｘ＋ｋθ／ｎ度の信号を出力する位相補間回
路とを備えたものである。また、ｋは、１以上かつｎ−
１以下の少なくとも一つの自然数であるから、１以上か
つｎ−１以下の全ての自然数としてもよい（請求項
３）。
号発生回路は、ｎを２以上のただ一つの自然数、ｋを１
以上かつｎ−１以下の少なくとも一つの自然数、ｘを任
意の実数としたとき、位相０度の第一の入力信号を（ｎ
−ｋ）ｘ度遅延させて出力するとともに当該第一の入力
信号をｎｘ度遅延させて出力する遅延回路と、この遅延
回路から出力された位相ｎｘ度の信号と位相θ度の第二
の入力信号とをｋ：ｎ−ｋの割合で位相補完して位相
（ｎ−ｋ）ｘ＋ｋθ／ｎ度の信号を出力する位相補間回
路とを備えたものである。また、ｋは、１以上かつｎ−
１以下の少なくとも一つの自然数であるから、１以上か
つｎ−１以下の全ての自然数としてもよい（請求項
３）。
【００１８】位相補間回路は、位相ｎｘ度の信号と位相
θ度の信号とをｋ：ｎ−ｋの割合で位相補完して出力す
る。したがって、位相補間回路の出力信号の位相φは、 φ＝｛（ｎ−ｋ）ｎｘ＋ｋθ｝／ｎ＝（ｎ−ｋ）ｘ＋ｋ
θ／ｎ 度となる。ここで、遅延回路から別途出力された位相
（ｎ−ｋ）ｘ度の信号と位相φの信号との差は、ｘを含
む項が消去された位相差ｋθ／ｎとなる。この位相差ｋ
θ／ｎは、ｘを含まないので、ｘの変動の影響を受けな
い。
θ度の信号とをｋ：ｎ−ｋの割合で位相補完して出力す
る。したがって、位相補間回路の出力信号の位相φは、 φ＝｛（ｎ−ｋ）ｎｘ＋ｋθ｝／ｎ＝（ｎ−ｋ）ｘ＋ｋ
θ／ｎ 度となる。ここで、遅延回路から別途出力された位相
（ｎ−ｋ）ｘ度の信号と位相φの信号との差は、ｘを含
む項が消去された位相差ｋθ／ｎとなる。この位相差ｋ
θ／ｎは、ｘを含まないので、ｘの変動の影響を受けな
い。
【００１９】請求項２記載の位相差信号発生回路は、ｎ
を２以上のただ一つの自然数、ｋを１以上かつｎ−１以
下の少なくとも一つの自然数、ｘを任意の実数としたと
き、位相０度の第一の入力信号をｎｘ度遅延させて出力
する第一の遅延回路と、この第一の遅延回路から出力さ
れた位相ｎｘ度の信号と位相θ度の第二の入力信号とを
ｋ：ｎ−ｋの割合で位相補完して位相（ｎ−ｋ）ｘ＋ｋ
θ／ｎ度の信号を出力する位相補間回路と、この位相補
間回路から出力された信号をｋｘ度遅延させて出力する
第二の遅延回路とを備えたものである。また、ｋは、１
以上かつｎ−１以下の少なくとも一つの自然数であるか
ら、１以上かつｎ−１以下の全ての自然数としてもよい
（請求項４）
を２以上のただ一つの自然数、ｋを１以上かつｎ−１以
下の少なくとも一つの自然数、ｘを任意の実数としたと
き、位相０度の第一の入力信号をｎｘ度遅延させて出力
する第一の遅延回路と、この第一の遅延回路から出力さ
れた位相ｎｘ度の信号と位相θ度の第二の入力信号とを
ｋ：ｎ−ｋの割合で位相補完して位相（ｎ−ｋ）ｘ＋ｋ
θ／ｎ度の信号を出力する位相補間回路と、この位相補
間回路から出力された信号をｋｘ度遅延させて出力する
第二の遅延回路とを備えたものである。また、ｋは、１
以上かつｎ−１以下の少なくとも一つの自然数であるか
ら、１以上かつｎ−１以下の全ての自然数としてもよい
（請求項４）
【００２０】位相補間回路は、位相ｎｘ度の信号と位相
θ度の信号とをｋ：ｎ−ｋの割合で位相補完して出力す
る。したがって、位相補間回路の出力信号の位相φは、 φ＝｛（ｎ−ｋ）ｎｘ＋ｋθ｝／ｎ＝（ｎ−ｋ）ｘ＋ｋ
θ／ｎ 度となる。ここで、第一の遅延回路から出力された位相
ｎｘ度の信号と第二の遅延回路から出力された位相φを
ｋｘ度遅延させた信号との差は、ｘを含む項が消去され
た位相差ｋθ／ｎとなる。この位相差ｋθ／ｎは、ｘを
含まないので、ｘの変動の影響を受けない。
θ度の信号とをｋ：ｎ−ｋの割合で位相補完して出力す
る。したがって、位相補間回路の出力信号の位相φは、 φ＝｛（ｎ−ｋ）ｎｘ＋ｋθ｝／ｎ＝（ｎ−ｋ）ｘ＋ｋ
θ／ｎ 度となる。ここで、第一の遅延回路から出力された位相
ｎｘ度の信号と第二の遅延回路から出力された位相φを
ｋｘ度遅延させた信号との差は、ｘを含む項が消去され
た位相差ｋθ／ｎとなる。この位相差ｋθ／ｎは、ｘを
含まないので、ｘの変動の影響を受けない。
【００２１】請求項５又は６記載の位相差信号発生回路
は、請求項１乃至４記載の位相差信号発生回路におい
て、前記位相補間回路と同じ遅延時間を有する第三の遅
延回路を備えたものである。これにより、位相補間回路
の遅延時間の影響が除去された、正確な位相差ｋθ／ｎ
が得られる。
は、請求項１乃至４記載の位相差信号発生回路におい
て、前記位相補間回路と同じ遅延時間を有する第三の遅
延回路を備えたものである。これにより、位相補間回路
の遅延時間の影響が除去された、正確な位相差ｋθ／ｎ
が得られる。
【００２２】また、前記第二の入力信号として、前記第
一の入力信号の反転信号を用いる、としてもよい（請求
項７）。この場合は、入力信号が一つだけでもよい。更
に、前記ｎが３、前記ｋが１及び２としてもよく（請求
項８）、前記ｎが２、前記ｋが１としてもよい（請求項
９）。
一の入力信号の反転信号を用いる、としてもよい（請求
項７）。この場合は、入力信号が一つだけでもよい。更
に、前記ｎが３、前記ｋが１及び２としてもよく（請求
項８）、前記ｎが２、前記ｋが１としてもよい（請求項
９）。
【００２３】本発明に係る多相クロック発生回路は、複
数個の本発明に係る位相差信号発生回路から構成され、
これらに位相の異なる２つの入力信号が入力されること
を特徴とする。かかる構成により、クロックの位相は均
等に位相補間され、多相クロックを作成することができ
る。また、本発明に係る集積回路は、本発明に係る位相
差信号発生回路又は本発明に係る多相クロック発生回路
が内部に含まれていることを特徴とする。
数個の本発明に係る位相差信号発生回路から構成され、
これらに位相の異なる２つの入力信号が入力されること
を特徴とする。かかる構成により、クロックの位相は均
等に位相補間され、多相クロックを作成することができ
る。また、本発明に係る集積回路は、本発明に係る位相
差信号発生回路又は本発明に係る多相クロック発生回路
が内部に含まれていることを特徴とする。
【００２４】換言すると、本発明に係る位相差信号発生
回路は、入力信号を遅延させる遅延回路と、入力された
２つのクロック信号の中間の位相を持ったクロック信号
を出力する位相補間回路により構成される。かかる構成
により、入力にθ度の位相差を持ったクロック信号を与
えた場合、デバイス性能の変動や信号伝送路における寄
生素子の影響により遅延回路の遅延値が変動しても、出
力には一定の位相差θ／２を持ったクロック信号が得ら
れる。
回路は、入力信号を遅延させる遅延回路と、入力された
２つのクロック信号の中間の位相を持ったクロック信号
を出力する位相補間回路により構成される。かかる構成
により、入力にθ度の位相差を持ったクロック信号を与
えた場合、デバイス性能の変動や信号伝送路における寄
生素子の影響により遅延回路の遅延値が変動しても、出
力には一定の位相差θ／２を持ったクロック信号が得ら
れる。
【００２５】ここで、設計時に遅延回路の遅延値を２つ
の入力クロック信号の位相差θに応じて調整すること
で、位相補間回路に入力される２つの信号間の位相差を
０度にすることができる。なお、上述したようなデバイ
ス性能の変動や信号伝送路における寄生素子の影響によ
り遅延回路の遅延値が変動した場合に、位相補間回路に
入力される２つの信号に微小な位相差が発生する。本発
明に係る位相差信号発生回路では、この微小な位相差を
位相補間回路を用いて補間することで、遅延値の変動を
補償し出力クロック信号の位相差をθ／２度に保ってい
る。このような微小な位相差の位相補間を行う回路は、
電子回路により容易に構成可能である。
の入力クロック信号の位相差θに応じて調整すること
で、位相補間回路に入力される２つの信号間の位相差を
０度にすることができる。なお、上述したようなデバイ
ス性能の変動や信号伝送路における寄生素子の影響によ
り遅延回路の遅延値が変動した場合に、位相補間回路に
入力される２つの信号に微小な位相差が発生する。本発
明に係る位相差信号発生回路では、この微小な位相差を
位相補間回路を用いて補間することで、遅延値の変動を
補償し出力クロック信号の位相差をθ／２度に保ってい
る。このような微小な位相差の位相補間を行う回路は、
電子回路により容易に構成可能である。
【００２６】
【発明の実施の形態】図１［１］は、本発明に係る位相
差信号発生回路の第一実施形態を示すブロック図であ
る。図１［２］は、図１［１］における位相補間回路の
動作を示すタイムチャートである。以下、これらの図面
に基づき説明する。
差信号発生回路の第一実施形態を示すブロック図であ
る。図１［２］は、図１［１］における位相補間回路の
動作を示すタイムチャートである。以下、これらの図面
に基づき説明する。
【００２７】本実施形態の位相差信号発生回路は、遅延
回路１１ａ，１１ｂ、位相補間回路１２等により構成さ
れる。遅延回路１１ａ，１１ｂは、ともに入力信号の位
相をｘ度遅延させる。位相補間回路１２は、図１［２］
に示すように、入力された２つのクロック信号の中間の
位相を持ったクロック信号を出力する。ここで、入力信
号１３，１４として与えられるクロック信号の位相を、
それぞれ０度，θ度とする。
回路１１ａ，１１ｂ、位相補間回路１２等により構成さ
れる。遅延回路１１ａ，１１ｂは、ともに入力信号の位
相をｘ度遅延させる。位相補間回路１２は、図１［２］
に示すように、入力された２つのクロック信号の中間の
位相を持ったクロック信号を出力する。ここで、入力信
号１３，１４として与えられるクロック信号の位相を、
それぞれ０度，θ度とする。
【００２８】まず、入力信号１３は遅延回路１１ａに入
力され、位相ｘ度の信号１５として出力される。信号１
５は、更に遅延回路１１ｂに入力されて、位相２ｘ度の
信号１６となる。信号１６と信号１４とは位相補間回路
１２に入力され、信号１７として出力される。ここで信
号１７は、位相補間回路１２の出力であるから、信号１
６と信号１４との中間の位相となり、 （２ｘ＋θ）／２＝ｘ＋θ／２ …(１) となる。
力され、位相ｘ度の信号１５として出力される。信号１
５は、更に遅延回路１１ｂに入力されて、位相２ｘ度の
信号１６となる。信号１６と信号１４とは位相補間回路
１２に入力され、信号１７として出力される。ここで信
号１７は、位相補間回路１２の出力であるから、信号１
６と信号１４との中間の位相となり、 （２ｘ＋θ）／２＝ｘ＋θ／２ …(１) となる。
【００２９】したがって、信号１７と信号１５との位相
差は、 （ｘ＋θ／２）−ｘ＝θ／２ …(２) であり、ｘの値に関わらずθ／２度となる。つまり、入
力にθ度の位相差を持ったクロック信号を与えた場合、
遅延値ｘが変動しても、遅延回路１１ａと遅延回路１１
ｂとの遅延値ｘは同じであるので、出力には一定の位相
差θ／２を持ったクロック信号が得られる。
差は、 （ｘ＋θ／２）−ｘ＝θ／２ …(２) であり、ｘの値に関わらずθ／２度となる。つまり、入
力にθ度の位相差を持ったクロック信号を与えた場合、
遅延値ｘが変動しても、遅延回路１１ａと遅延回路１１
ｂとの遅延値ｘは同じであるので、出力には一定の位相
差θ／２を持ったクロック信号が得られる。
【００３０】このとき、位相補間回路１２に入力される
２つの信号の位相差は、（２ｘ−θ）度である。そのた
め、設計時に遅延回路１１ａ，１１ｂの遅延値ｘを２つ
の入力クロック信号の位相差θに応じて調整することに
より、位相補間回路１２に入力される２つの信号の位相
差を０度にすることができる。
２つの信号の位相差は、（２ｘ−θ）度である。そのた
め、設計時に遅延回路１１ａ，１１ｂの遅延値ｘを２つ
の入力クロック信号の位相差θに応じて調整することに
より、位相補間回路１２に入力される２つの信号の位相
差を０度にすることができる。
【００３１】また、デバイス性能の変動や信号伝送路に
おける寄生素子の影響により遅延回路１１ａ，１１ｂの
遅延値ｘが変動した場合は、位相補間回路１２に入力さ
れる２つの信号に微小な位相差が発生する。本実施形態
の位相差信号発生回路では、この微小な位相差を位相補
間回路１２を用いて補間することにより、遅延値ｘの変
動を補償し出力クロック信号の位相差をθ／２度に保っ
ている。このような微小な位相差の位相補間を行う回路
は、電子回路により容易に構成可能である。なお、遅延
回路１１ａ，１１ｂは、同じ半導体集積回路内に形成さ
れているので、温度や電源電圧の影響によって同じよう
に遅延値ｘが変動する。
おける寄生素子の影響により遅延回路１１ａ，１１ｂの
遅延値ｘが変動した場合は、位相補間回路１２に入力さ
れる２つの信号に微小な位相差が発生する。本実施形態
の位相差信号発生回路では、この微小な位相差を位相補
間回路１２を用いて補間することにより、遅延値ｘの変
動を補償し出力クロック信号の位相差をθ／２度に保っ
ている。このような微小な位相差の位相補間を行う回路
は、電子回路により容易に構成可能である。なお、遅延
回路１１ａ，１１ｂは、同じ半導体集積回路内に形成さ
れているので、温度や電源電圧の影響によって同じよう
に遅延値ｘが変動する。
【００３２】図２［１］は、本発明に係る位相差信号発
生回路の第二実施形態を示すブロック図である。以下、
この図面に基づき説明する。
生回路の第二実施形態を示すブロック図である。以下、
この図面に基づき説明する。
【００３３】本実施形態の位相差信号発生回路は、第一
実施形態に示した位相差信号発生回路に遅延回路３３を
加えた構成になっている。すなわち、本実施形態の位相
差信号発生回路は、遅延回路３１ａ，３１ｂ、位相補間
回路３２、遅延回路３３等により構成される。遅延回路
３１ａ，３１ｂは、入力信号の位相をｘ度遅延させる。
位相補間回路３２は、前述したように、入力された２つ
のクロック信号の中間の位相を持ったクロック信号を出
力する。ただし、本実施形態における位相補間回路３２
は、内部での信号遅延が無視できないため、遅延値ｙを
持っている。遅延回路３３は、位相補間回路３２と同等
の遅延値ｙを持ったものである。
実施形態に示した位相差信号発生回路に遅延回路３３を
加えた構成になっている。すなわち、本実施形態の位相
差信号発生回路は、遅延回路３１ａ，３１ｂ、位相補間
回路３２、遅延回路３３等により構成される。遅延回路
３１ａ，３１ｂは、入力信号の位相をｘ度遅延させる。
位相補間回路３２は、前述したように、入力された２つ
のクロック信号の中間の位相を持ったクロック信号を出
力する。ただし、本実施形態における位相補間回路３２
は、内部での信号遅延が無視できないため、遅延値ｙを
持っている。遅延回路３３は、位相補間回路３２と同等
の遅延値ｙを持ったものである。
【００３４】かかる構成により、出力信号３４の位相は
ｘ＋ｙ度となり、出力信号３５の位相はｘ＋θ／２＋ｙ
度となる。したがって、信号３４と信号３５の位相差
は、 （ｘ＋θ／２＋ｙ）−ｘ＋ｙ＝θ／２ …(３) であり、ｘ，ｙの値に関わらずθ／２度となる。
ｘ＋ｙ度となり、出力信号３５の位相はｘ＋θ／２＋ｙ
度となる。したがって、信号３４と信号３５の位相差
は、 （ｘ＋θ／２＋ｙ）−ｘ＋ｙ＝θ／２ …(３) であり、ｘ，ｙの値に関わらずθ／２度となる。
【００３５】図２［２］は、本発明に係る位相差信号発
生回路の第三実施形態を示すブロック図である。以下、
この図面に基づき説明する。
生回路の第三実施形態を示すブロック図である。以下、
この図面に基づき説明する。
【００３６】本実施形態の位相差信号発生回路は、第一
実施形態の位相差信号発生回路に対し、入力信号を一つ
に減らし、反転回路４２を加えた構成になっている。す
なわち、本実施形態の位相差信号発生回路は、遅延回路
４１ａ，４１ｂ、反転回路４２、位相補間回路４３等に
より構成される。
実施形態の位相差信号発生回路に対し、入力信号を一つ
に減らし、反転回路４２を加えた構成になっている。す
なわち、本実施形態の位相差信号発生回路は、遅延回路
４１ａ，４１ｂ、反転回路４２、位相補間回路４３等に
より構成される。
【００３７】まず、入力信号４４は、２つに分岐され遅
延回路４１ａと反転回路４２とにそれぞれ入力される。
遅延回路４１ａに入力された信号は、位相ｘ度の信号４
５として出力される。信号４５は、もう一つの遅延回路
４１ｂに入力され、位相２ｘ度の信号４６となる。一
方、反転回路４２に入力された信号４４は位相が反転さ
れ、位相１８０度の信号４７となる。信号４６と信号４
７とは、位相補間回路４３に入力され、信号４８として
出力される。
延回路４１ａと反転回路４２とにそれぞれ入力される。
遅延回路４１ａに入力された信号は、位相ｘ度の信号４
５として出力される。信号４５は、もう一つの遅延回路
４１ｂに入力され、位相２ｘ度の信号４６となる。一
方、反転回路４２に入力された信号４４は位相が反転さ
れ、位相１８０度の信号４７となる。信号４６と信号４
７とは、位相補間回路４３に入力され、信号４８として
出力される。
【００３８】ここで、信号４８は位相補間回路４３の出
力であるから、信号４６と信号４７との中間の位相 （２ｘ＋１８０）／２＝ｘ＋９０ …(４) となる。したがって信号４５と信号４８との位相差は （ｘ＋９０）−ｘ＝９０ …(５) となり、ｘの値に関わらず９０度となる。すなわちデバ
イス性能の変動や信号伝送路における寄生素子の影響に
より遅延回路４１ａ，４１ｂの遅延値ｘが変動しても、
出力には９０度の位相差を持ったクロック信号が得られ
る。
力であるから、信号４６と信号４７との中間の位相 （２ｘ＋１８０）／２＝ｘ＋９０ …(４) となる。したがって信号４５と信号４８との位相差は （ｘ＋９０）−ｘ＝９０ …(５) となり、ｘの値に関わらず９０度となる。すなわちデバ
イス性能の変動や信号伝送路における寄生素子の影響に
より遅延回路４１ａ，４１ｂの遅延値ｘが変動しても、
出力には９０度の位相差を持ったクロック信号が得られ
る。
【００３９】図３［１］は、本発明に係る位相差信号発
生回路の第四実施形態を示すブロック図である。図３
［２］は、図３［１］における位相補間回路の動作を示
すタイムチャートである。以下、これらの図面に基づき
説明する。
生回路の第四実施形態を示すブロック図である。図３
［２］は、図３［１］における位相補間回路の動作を示
すタイムチャートである。以下、これらの図面に基づき
説明する。
【００４０】本実施形態の位相差信号発生回路は、遅延
回路５０１ａ〜５０１ｆ、位相補間回路５０２、位相補
間回路５０３等により構成される。遅延回路５０１ａ〜
５０１ｆは、それぞれ入力信号の位相をｘ度遅延させ
る。位相補間回路５０２は、入力された２つのクロック
信号を１：２の割合で位相補間するクロック信号を出力
する。同様に、位相補間回路５０３は入力された２つの
クロック信号を２：１の割合で位相補間するクロック信
号を出力する。ここで、入力信号５０４，５０５として
与えられるクロック信号の位相を、それぞれ０度，θ度
とする。
回路５０１ａ〜５０１ｆ、位相補間回路５０２、位相補
間回路５０３等により構成される。遅延回路５０１ａ〜
５０１ｆは、それぞれ入力信号の位相をｘ度遅延させ
る。位相補間回路５０２は、入力された２つのクロック
信号を１：２の割合で位相補間するクロック信号を出力
する。同様に、位相補間回路５０３は入力された２つの
クロック信号を２：１の割合で位相補間するクロック信
号を出力する。ここで、入力信号５０４，５０５として
与えられるクロック信号の位相を、それぞれ０度，θ度
とする。
【００４１】まず、入力信号５０４は、三段の遅延回路
５０１ａ〜５０１ｃにより遅延され、位相３ｘ度の出力
信号５０６として出力される。信号５０６と信号５０５
とは位相補間回路５０２に入力され、信号５０７として
出力される。ここで、信号５０７は、位相補間回路５０
２の出力であるから、信号５０６と信号５０５とをそれ
ぞれ１：２の割合で位相補間した信号となる。すなわ
ち、信号５０７の位相は （２・３ｘ＋１・θ）／３＝２ｘ＋θ／３ …(６) 度となる。更に、信号５０７は、遅延回路５０１ｄに入
力されてｘ度遅延され、位相３ｘ＋θ／３度の信号５０
８として出力される。
５０１ａ〜５０１ｃにより遅延され、位相３ｘ度の出力
信号５０６として出力される。信号５０６と信号５０５
とは位相補間回路５０２に入力され、信号５０７として
出力される。ここで、信号５０７は、位相補間回路５０
２の出力であるから、信号５０６と信号５０５とをそれ
ぞれ１：２の割合で位相補間した信号となる。すなわ
ち、信号５０７の位相は （２・３ｘ＋１・θ）／３＝２ｘ＋θ／３ …(６) 度となる。更に、信号５０７は、遅延回路５０１ｄに入
力されてｘ度遅延され、位相３ｘ＋θ／３度の信号５０
８として出力される。
【００４２】また、信号５０６と信号５０５は、位相補
間回路５０３にも入力され、信号５０９として出力され
る。ここで、信号５０９は、位相補間回路５０２の出力
であるから、信号５０６と信号５０５とを２：１の割合
で位相補間した信号となる。すなわち、信号５０９の位
相は、 （１・３ｘ＋２・θ）／３＝ｘ＋２θ／３ …(７) 度となる。更に、信号５０９は、二段の遅延回路５０１
ｅ，５０１ｆに入力され２ｘ度遅延され、位相３ｘ＋２
θ／３度の信号５１０として出力される。
間回路５０３にも入力され、信号５０９として出力され
る。ここで、信号５０９は、位相補間回路５０２の出力
であるから、信号５０６と信号５０５とを２：１の割合
で位相補間した信号となる。すなわち、信号５０９の位
相は、 （１・３ｘ＋２・θ）／３＝ｘ＋２θ／３ …(７) 度となる。更に、信号５０９は、二段の遅延回路５０１
ｅ，５０１ｆに入力され２ｘ度遅延され、位相３ｘ＋２
θ／３度の信号５１０として出力される。
【００４３】したがって、信号５０６と信号５０８との
位相差は （３ｘ＋θ／３）−３ｘ＝θ／３ …(８) となり、信号５０８と信号５１０との位相差は （３ｘ＋２θ／３）−（３ｘ＋θ／３）＝θ／３ …(９) となり、どちらもｘの値に関わらずθ／３度となる。つ
まり、入力にθ度の位相差を持ったクロック信号を与え
た場合、デバイス性能の変動や信号伝送路における寄生
素子の影響により遅延回路５０１ａ〜５０１ｆの遅延値
ｘが変動しても、出力には一定の位相差θ／３度を持っ
たクロック信号が得られる。
位相差は （３ｘ＋θ／３）−３ｘ＝θ／３ …(８) となり、信号５０８と信号５１０との位相差は （３ｘ＋２θ／３）−（３ｘ＋θ／３）＝θ／３ …(９) となり、どちらもｘの値に関わらずθ／３度となる。つ
まり、入力にθ度の位相差を持ったクロック信号を与え
た場合、デバイス性能の変動や信号伝送路における寄生
素子の影響により遅延回路５０１ａ〜５０１ｆの遅延値
ｘが変動しても、出力には一定の位相差θ／３度を持っ
たクロック信号が得られる。
【００４４】図４は、本発明に係る位相差信号発生回路
の第五実施形態を示すブロック図である。以下、この図
面に基づき説明する。
の第五実施形態を示すブロック図である。以下、この図
面に基づき説明する。
【００４５】本実施形態の位相差信号発生回路は、遅延
回路７０１、複数の位相補間回路からなる位相補間部７
０２、複数の遅延回路からなる遅延部７０３等により構
成される。遅延回路７０１は、入力信号の位相をｎｘ度
遅延させる回路である。位相補間部７０２は、それぞれ
１：ｎ−１，…，ｋ：ｎ−ｋ，ｋ＋１：ｎ−ｋ−１，
…，ｎ−１：１の割合で位相補間を行うｎ−１個の位相
補間回路からなる。遅延部７０３は、それぞれｘ，…，
ｋｘ，（ｋ＋１）ｘ，…，（ｎ−１）ｘの遅延値を持つ
ｎ−１個の遅延回路からなる。ただしｋ，ｎは自然数で
ある。ここで、入力信号７０４，７０５として与えられ
るクロック信号の位相を、それぞれ０度，θ度とする。
回路７０１、複数の位相補間回路からなる位相補間部７
０２、複数の遅延回路からなる遅延部７０３等により構
成される。遅延回路７０１は、入力信号の位相をｎｘ度
遅延させる回路である。位相補間部７０２は、それぞれ
１：ｎ−１，…，ｋ：ｎ−ｋ，ｋ＋１：ｎ−ｋ−１，
…，ｎ−１：１の割合で位相補間を行うｎ−１個の位相
補間回路からなる。遅延部７０３は、それぞれｘ，…，
ｋｘ，（ｋ＋１）ｘ，…，（ｎ−１）ｘの遅延値を持つ
ｎ−１個の遅延回路からなる。ただしｋ，ｎは自然数で
ある。ここで、入力信号７０４，７０５として与えられ
るクロック信号の位相を、それぞれ０度，θ度とする。
【００４６】まず、入力信号７０４は、遅延回路７０１
により遅延され、位相ｎｘ度の信号７０６として出力さ
れる。信号７０６と信号７０５とは位相補間部７０２中
の位相補間回路７０７，…にそれぞれ入力され、位相補
間回路７０７，…からの出力は遅延部７０３の遅延回路
７０９，…にそれぞれ入力される。遅延部７０３からの
出力信号がそれぞれ本実施形態の位相差信号発生回路の
出力信号になる。
により遅延され、位相ｎｘ度の信号７０６として出力さ
れる。信号７０６と信号７０５とは位相補間部７０２中
の位相補間回路７０７，…にそれぞれ入力され、位相補
間回路７０７，…からの出力は遅延部７０３の遅延回路
７０９，…にそれぞれ入力される。遅延部７０３からの
出力信号がそれぞれ本実施形態の位相差信号発生回路の
出力信号になる。
【００４７】ここで、信号７０６と信号７０５とは位相
補間回路７０７に入力され、信号７０８として出力され
る。信号７０８は位相補間回路７０７の出力であるか
ら、信号７０６と信号７０５とをそれぞれ１：ｎ−１の
割合で位相補間した信号となる。すなわち、信号７０８
の位相は ｛（ｎ−１）・ｎｘ＋θ｝／ｎ＝ｎｘ−ｘ＋θ／ｎ …(１０) 度となる。更に、信号７０８は、遅延回路７０８に入力
されてｘ度遅延され、位相ｎｘ＋θ／ｎ度の信号７１０
として出力される。したがって信号７０６と信号７１０
の位相差は （ｎｘ＋θ／ｎ）−ｎｘ＝θ／ｎ …(１１) となり、ｘの値に関わらずθ／ｎ度となる。
補間回路７０７に入力され、信号７０８として出力され
る。信号７０８は位相補間回路７０７の出力であるか
ら、信号７０６と信号７０５とをそれぞれ１：ｎ−１の
割合で位相補間した信号となる。すなわち、信号７０８
の位相は ｛（ｎ−１）・ｎｘ＋θ｝／ｎ＝ｎｘ−ｘ＋θ／ｎ …(１０) 度となる。更に、信号７０８は、遅延回路７０８に入力
されてｘ度遅延され、位相ｎｘ＋θ／ｎ度の信号７１０
として出力される。したがって信号７０６と信号７１０
の位相差は （ｎｘ＋θ／ｎ）−ｎｘ＝θ／ｎ …(１１) となり、ｘの値に関わらずθ／ｎ度となる。
【００４８】また、ｋ番目の位相補間回路７１１に注目
すると、信号７０６と信号７０５とは、位相補間回路７
１１に入力され、信号７１２として出力される。信号７
１２は、位相補間回路７１１の出力であるから、信号７
０６と信号７０５とをｋ：ｎ−ｋの割合で位相補間した
信号となる。すなわち、信号７１２の位相は、 ｛（ｎ−ｋ）ｎｘ＋ｋθ｝／ｎ＝ｎｘ−ｋｘ＋ｋθ／ｎ …(１２) 度となる。更に信号７１２は遅延回路７１３に入力され
てｋｘ度遅延されるので、出力信号７１４の位相は、 （ｎｘ−ｋｘ＋ｋθ／ｎ）＋ｋθ＝ｎｘ＋ｋθ／ｎ …(１３) 度となる。
すると、信号７０６と信号７０５とは、位相補間回路７
１１に入力され、信号７１２として出力される。信号７
１２は、位相補間回路７１１の出力であるから、信号７
０６と信号７０５とをｋ：ｎ−ｋの割合で位相補間した
信号となる。すなわち、信号７１２の位相は、 ｛（ｎ−ｋ）ｎｘ＋ｋθ｝／ｎ＝ｎｘ−ｋｘ＋ｋθ／ｎ …(１２) 度となる。更に信号７１２は遅延回路７１３に入力され
てｋｘ度遅延されるので、出力信号７１４の位相は、 （ｎｘ−ｋｘ＋ｋθ／ｎ）＋ｋθ＝ｎｘ＋ｋθ／ｎ …(１３) 度となる。
【００４９】続いて、ｋ＋１番目の位相補間回路７１５
に注目すると、信号７０６と信号７０５とは、位相補間
回路７１５に入力され、信号７１６として出力される。
ここで、信号７１６は、位相補間回路７１５の出力であ
るから、信号７０６と信号７０５とをｋ＋１：ｎ−ｋ−
１の割合で位相補間した信号となる。すなわち、信号７
１６の位相は、 ｛（ｎ−ｋ−１）・ｎｘ＋（ｋ＋１）θ｝／ｎ＝ｎｘ−（ｋ＋１）ｘ＋（ｋ＋ １）θ／ｎ …(１４) 度となる。更に、信号７１６は、遅延回路７１７に入力
されて（ｋ＋１）ｘ度遅延され、位相ｎｘ＋（ｋ＋１）
θ／３度の信号７１８として出力される。したがって信
号７１４と信号７１８との位相差は ｛ｎｘ＋（ｋ＋１）θ／ｎ｝−｛ｎｘ＋ｋθ／ｎ｝＝θ／ｎ …(１５) となり、ｘの値に関わらずθ／ｎ度となる。したがっ
て、式（１３）により、出力には、ｎｘ，ｎｘ＋θ／
ｎ，ｎｘ＋２θ／ｎ，…，ｎｘ＋（ｎ−１）θ／ｎとい
う、それぞれθ／ｎの位相差を持ったｎ個のクロック信
号が得られる。
に注目すると、信号７０６と信号７０５とは、位相補間
回路７１５に入力され、信号７１６として出力される。
ここで、信号７１６は、位相補間回路７１５の出力であ
るから、信号７０６と信号７０５とをｋ＋１：ｎ−ｋ−
１の割合で位相補間した信号となる。すなわち、信号７
１６の位相は、 ｛（ｎ−ｋ−１）・ｎｘ＋（ｋ＋１）θ｝／ｎ＝ｎｘ−（ｋ＋１）ｘ＋（ｋ＋ １）θ／ｎ …(１４) 度となる。更に、信号７１６は、遅延回路７１７に入力
されて（ｋ＋１）ｘ度遅延され、位相ｎｘ＋（ｋ＋１）
θ／３度の信号７１８として出力される。したがって信
号７１４と信号７１８との位相差は ｛ｎｘ＋（ｋ＋１）θ／ｎ｝−｛ｎｘ＋ｋθ／ｎ｝＝θ／ｎ …(１５) となり、ｘの値に関わらずθ／ｎ度となる。したがっ
て、式（１３）により、出力には、ｎｘ，ｎｘ＋θ／
ｎ，ｎｘ＋２θ／ｎ，…，ｎｘ＋（ｎ−１）θ／ｎとい
う、それぞれθ／ｎの位相差を持ったｎ個のクロック信
号が得られる。
【００５０】図５は、本発明に係る多相クロック発生回
路の第一実施形態を示すブロック図である。以下、この
図面に基づき説明する。
路の第一実施形態を示すブロック図である。以下、この
図面に基づき説明する。
【００５１】本実施形態の多相クロック発生回路は、第
一の位相差信号発生回路８１と第二の位相差信号発生回
路８２とを備えている。これらの位相差信号発生回路８
１，８２は図１に示した回路である。位相差信号発生回
路８１，８２の入力端子ｐ，ｑはそれぞれ図１の入力端
子（入力信号１３，１４）に対応し、出力端子ｒ，ｓは
それぞれ図１の出力端子（出力信号１５，１７）に対応
する。ここで入力信号８３，８４はそれぞれ０度，１８
０度の位相を持ったクロック信号である。
一の位相差信号発生回路８１と第二の位相差信号発生回
路８２とを備えている。これらの位相差信号発生回路８
１，８２は図１に示した回路である。位相差信号発生回
路８１，８２の入力端子ｐ，ｑはそれぞれ図１の入力端
子（入力信号１３，１４）に対応し、出力端子ｒ，ｓは
それぞれ図１の出力端子（出力信号１５，１７）に対応
する。ここで入力信号８３，８４はそれぞれ０度，１８
０度の位相を持ったクロック信号である。
【００５２】まず、位相差信号発生回路８１において、
信号８３が入力端子ｐに、信号８４が入力端子ｑにそれ
ぞれ入力され、９０度の位相差を持った２個のクロック
信号が出力端子ｒ，ｓから出力される。また、第二の位
相差信号発生回路８２において、信号８３が入力端子ｑ
に、信号８４が入力端子ｐにもそれぞれ入力され、９０
度の位相差を持った２個のクロック信号が出力端子ｒ，
ｓから出力される。ここで、位相差信号発生回路８１へ
の入力信号と位相差信号発生回路８２への入力信号とが
１８０度の位相差を持つように接続しているので、出力
されるクロック信号も１８０度の位相差を持つ。したが
って、出力信号はそれぞれ９０度ずつの位相差を持った
０度，９０度，１８０度，２７０度の４個のクロック信
号（４相クロック）となる。
信号８３が入力端子ｐに、信号８４が入力端子ｑにそれ
ぞれ入力され、９０度の位相差を持った２個のクロック
信号が出力端子ｒ，ｓから出力される。また、第二の位
相差信号発生回路８２において、信号８３が入力端子ｑ
に、信号８４が入力端子ｐにもそれぞれ入力され、９０
度の位相差を持った２個のクロック信号が出力端子ｒ，
ｓから出力される。ここで、位相差信号発生回路８１へ
の入力信号と位相差信号発生回路８２への入力信号とが
１８０度の位相差を持つように接続しているので、出力
されるクロック信号も１８０度の位相差を持つ。したが
って、出力信号はそれぞれ９０度ずつの位相差を持った
０度，９０度，１８０度，２７０度の４個のクロック信
号（４相クロック）となる。
【００５３】図６は、本発明に係る多相クロック発生回
路の第二実施形態を示すブロック図である。以下、この
図面に基づき説明する。
路の第二実施形態を示すブロック図である。以下、この
図面に基づき説明する。
【００５４】本実施形態の多相クロック発生回路は、位
相差信号発生回路９１，９２，９３，９４，９５，９６
により構成される。これらの位相差信号発生回路９１〜
９６は、図１に示した位相差信号発生回路である。ここ
で、入力信号９７，９８は、それぞれ０度，１８０度の
位相を持ったクロック信号である。
相差信号発生回路９１，９２，９３，９４，９５，９６
により構成される。これらの位相差信号発生回路９１〜
９６は、図１に示した位相差信号発生回路である。ここ
で、入力信号９７，９８は、それぞれ０度，１８０度の
位相を持ったクロック信号である。
【００５５】まず、入力信号９７，９８は、位相差信号
発生回路９１，９２に入力され、位相差信号発生回路９
１，９２から４相クロックとして出力される。したがっ
て、位相差信号発生回路９３，９４，９５，９６にはそ
れぞれ９０度の位相差を持ったクロック信号が入力さ
れ、位相差信号発生回路９３，９４，９５，９６から４
５度の位相差をもった８個のクロック信号が出力され
る。ここで、位相差信号発生回路９３，９４，９５，９
６への入力信号がそれぞれ９０度の位相差を持つように
接続しているので、０度，４５度，９０度，１３５度，
１８０度，２２５度，２７０度，３１５度の８個のクロ
ック信号、すなわち８相クロックが得られる。
発生回路９１，９２に入力され、位相差信号発生回路９
１，９２から４相クロックとして出力される。したがっ
て、位相差信号発生回路９３，９４，９５，９６にはそ
れぞれ９０度の位相差を持ったクロック信号が入力さ
れ、位相差信号発生回路９３，９４，９５，９６から４
５度の位相差をもった８個のクロック信号が出力され
る。ここで、位相差信号発生回路９３，９４，９５，９
６への入力信号がそれぞれ９０度の位相差を持つように
接続しているので、０度，４５度，９０度，１３５度，
１８０度，２２５度，２７０度，３１５度の８個のクロ
ック信号、すなわち８相クロックが得られる。
【００５６】図７は、本発明に係る多相クロック発生回
路の第三実施形態を示すブロック図である。以下、この
図面に基づき説明する。
路の第三実施形態を示すブロック図である。以下、この
図面に基づき説明する。
【００５７】本実施形態の多相クロック発生回路は、ｎ
段の本発明に係る位相差信号発生回路により構成され
る。ｋ段目に用いられる位相差信号発生回路は２ｋ個で
ある（ｎ，ｋは自然数）。ここで入力信号１０４，１０
５はそれぞれ０度，１８０度の位相を持ったクロック信
号である。
段の本発明に係る位相差信号発生回路により構成され
る。ｋ段目に用いられる位相差信号発生回路は２ｋ個で
ある（ｎ，ｋは自然数）。ここで入力信号１０４，１０
５はそれぞれ０度，１８０度の位相を持ったクロック信
号である。
【００５８】まず、１段目の位相差信号発生回路１０１
により４相クロックが発生される。２段目の位相差信号
発生回路１０２は、４相クロック入力に基づいて８相ク
ロックを発生する。ｋ段目の位相差信号発生回路（図示
せず）は、２ｋ相クロック入力に基づいて２ｋ＋１相ク
ロックを発生する。このようにして、出力部１０６に
は、それぞれ３６０／（２ｎ＋１）の位相差を持った２
ｎ＋１相クロックが得られる。
により４相クロックが発生される。２段目の位相差信号
発生回路１０２は、４相クロック入力に基づいて８相ク
ロックを発生する。ｋ段目の位相差信号発生回路（図示
せず）は、２ｋ相クロック入力に基づいて２ｋ＋１相ク
ロックを発生する。このようにして、出力部１０６に
は、それぞれ３６０／（２ｎ＋１）の位相差を持った２
ｎ＋１相クロックが得られる。
【００５９】図８は、本発明に係る集積回路の一実施形
態を示すブロック図である。以下、この図面に基づき説
明する。
態を示すブロック図である。以下、この図面に基づき説
明する。
【００６０】本実施形態の集積回路１１１は、クロック
信号発生回路１１２、多相クロック発生回路１１３、シ
リアル・パラレル変換回路１１４等により構成される。
多相クロック発生回路１１３、図５に示される多相クロ
ック発生回路である。また、シリアル・パラレル変換回
路１１４は４相クロックにより動作する論理回路であ
る。
信号発生回路１１２、多相クロック発生回路１１３、シ
リアル・パラレル変換回路１１４等により構成される。
多相クロック発生回路１１３、図５に示される多相クロ
ック発生回路である。また、シリアル・パラレル変換回
路１１４は４相クロックにより動作する論理回路であ
る。
【００６１】クロック信号発生回路１１２で発生したク
ロック信号１１５は、多相クロック発生回路１１３に入
力され、多相クロック発生回路１１３により４相クロッ
ク信号１１６として出力され、シリアル・パラレル変換
回路１１４に入力される。かかる構成により、４相クロ
ック信号１１６がシリアル・パラレル変換回路１１４に
供給され、シリアル・パラレル変換回路１１４が動作可
能となる。
ロック信号１１５は、多相クロック発生回路１１３に入
力され、多相クロック発生回路１１３により４相クロッ
ク信号１１６として出力され、シリアル・パラレル変換
回路１１４に入力される。かかる構成により、４相クロ
ック信号１１６がシリアル・パラレル変換回路１１４に
供給され、シリアル・パラレル変換回路１１４が動作可
能となる。
【００６２】一般に、クロック信号発生回路１１２とシ
リアル・パラレル変換回路１１４とは、集積回路１１１
の内部で離れた位置に配置されていることが多い。その
ため、集積回路１１１内部で多相クロック発生回路１１
３を用いることによって、４相クロック信号１１６をシ
リアル・パラレル変換回路１１４の直近で作成すること
が可能となる。つまり、本実施形態の集積回路１１１に
よれば、多相クロック間のスキューやクロックドライバ
の消費電力の増大を抑えることが可能となる。
リアル・パラレル変換回路１１４とは、集積回路１１１
の内部で離れた位置に配置されていることが多い。その
ため、集積回路１１１内部で多相クロック発生回路１１
３を用いることによって、４相クロック信号１１６をシ
リアル・パラレル変換回路１１４の直近で作成すること
が可能となる。つまり、本実施形態の集積回路１１１に
よれば、多相クロック間のスキューやクロックドライバ
の消費電力の増大を抑えることが可能となる。
【００６３】
【発明の効果】以上説明したように、本発明に係る位相
差信号発生回路は、デバイス性能の変動や信号伝送路に
おける寄生素子の影響にかかわらず、フィードバック制
御を用いずに単純な構成で、特定の位相差を持ったクロ
ック信号を発生することが可能である。また、本発明に
係る多相クロック発生回路は、本発明に係る位相差信号
発生回路を用いて容易に構成可能である。更に、本発明
に係る集積回路は、本発明に係る位相差信号発生回路又
は本発明に係る多相クロック発生回路を内部に含んでい
るので、多相クロック間のスキューやクロックドライバ
の消費電力の増大を抑えることができる。
差信号発生回路は、デバイス性能の変動や信号伝送路に
おける寄生素子の影響にかかわらず、フィードバック制
御を用いずに単純な構成で、特定の位相差を持ったクロ
ック信号を発生することが可能である。また、本発明に
係る多相クロック発生回路は、本発明に係る位相差信号
発生回路を用いて容易に構成可能である。更に、本発明
に係る集積回路は、本発明に係る位相差信号発生回路又
は本発明に係る多相クロック発生回路を内部に含んでい
るので、多相クロック間のスキューやクロックドライバ
の消費電力の増大を抑えることができる。
【図１】図１［１］は本発明に係る位相差信号発生回路
の第一実施形態を示すブロック図である。図１［２］は
図１［１］における位相補間回路の動作を示すタイムチ
ャートである。
の第一実施形態を示すブロック図である。図１［２］は
図１［１］における位相補間回路の動作を示すタイムチ
ャートである。
【図２】図２［１］は本発明に係る位相差信号発生回路
の第二実施形態を示すブロック図である。図２［２］は
本発明に係る位相差信号発生回路の第三実施形態を示す
ブロック図である。
の第二実施形態を示すブロック図である。図２［２］は
本発明に係る位相差信号発生回路の第三実施形態を示す
ブロック図である。
【図３】図３［１］は本発明に係る位相差信号発生回路
の第四実施形態を示すブロック図である。図３［２］は
図３［１］における位相補間回路の動作を示すタイムチ
ャートである。
の第四実施形態を示すブロック図である。図３［２］は
図３［１］における位相補間回路の動作を示すタイムチ
ャートである。
【図４】本発明に係る位相差信号発生回路の第五実施形
態を示すブロック図である。
態を示すブロック図である。
【図５】本発明に係る多相クロック発生回路の第一実施
形態を示すブロック図である。
形態を示すブロック図である。
【図６】本発明に係る多相クロック発生回路の第二実施
形態を示すブロック図である。
形態を示すブロック図である。
【図７】本発明に係る多相クロック発生回路の第三実施
形態を示すブロック図である。
形態を示すブロック図である。
【図８】本発明に係る集積回路の一実施形態を示すブロ
ック図である。
ック図である。
【図９】従来の位相差信号発生回路の第一例を示すブロ
ック図である。
ック図である。
【図１０】従来の位相差信号発生回路の第二例を示すブ
ロック図である。
ロック図である。
【図１１】図１１［１］は従来の位相差信号発生回路の
第三例を示すブロック図である。図１１［２］は図１１
［１］の位相差信号発生回路の動作を示すベクトル図で
ある。
第三例を示すブロック図である。図１１［２］は図１１
［１］の位相差信号発生回路の動作を示すベクトル図で
ある。
１１ａ，１１ｂ，３１ａ，３１ｂ，５０１ａ〜５０１
ｆ，７０１，７０９，７１３，７１７ 遅延回路 １２，３２，４３，５０２，５０３，７０７，７１１，
７１５ 位相補間回路 ８１，８２，９１〜９６，１０１〜１０３ 位相差信号
発生回路 １１１ 集積回路 １１３ 多相クロック発生回路
ｆ，７０１，７０９，７１３，７１７ 遅延回路 １２，３２，４３，５０２，５０３，７０７，７１１，
７１５ 位相補間回路 ８１，８２，９１〜９６，１０１〜１０３ 位相差信号
発生回路 １１１ 集積回路 １１３ 多相クロック発生回路
Claims (15)
- 【請求項１】 ｎを２以上のただ一つの自然数、ｋを１
以上かつｎ−１以下の少なくとも一つの自然数、ｘを任
意の実数としたとき、 位相０度の第一の入力信号を（ｎ−ｋ）ｘ度遅延させて
出力するとともに当該第一の入力信号をｎｘ度遅延させ
て出力する遅延回路と、この遅延回路から出力された位
相ｎｘ度の信号と位相θ度の第二の入力信号とをｋ：ｎ
−ｋの割合で位相補完して位相（ｎ−ｋ）ｘ＋ｋθ／ｎ
度の信号を出力する位相補間回路と、 を備えた位相差信号発生回路。 - 【請求項２】 ｎを２以上のただ一つの自然数、ｋを１
以上かつｎ−１以下の少なくとも一つの自然数、ｘを任
意の実数としたとき、 位相０度の第一の入力信号をｎｘ度遅延させて出力する
第一の遅延回路と、この第一の遅延回路から出力された
位相ｎｘ度の信号と位相θ度の第二の入力信号とをｋ：
ｎ−ｋの割合で位相補完して位相（ｎ−ｋ）ｘ＋ｋθ／
ｎ度の信号を出力する位相補間回路と、この位相補間回
路から出力された信号をｋｘ度遅延させて出力する第二
の遅延回路と、 を備えた位相差信号発生回路。 - 【請求項３】 ｎを２以上のただ一つの自然数、ｋを１
以上かつｎ−１以下の全ての自然数、ｘを任意の実数と
したとき、 位相０度の第一の入力信号を（ｎ−ｋ）ｘ度遅延させて
出力するとともに当該第一の入力信号をｎｘ度遅延させ
て出力する遅延回路と、この遅延回路から出力された位
相ｎｘ度の信号と位相θ度の第二の入力信号とをｋ：ｎ
−ｋの割合で位相補完して位相（ｎ−ｋ）ｘ＋ｋθ／ｎ
度の信号を出力するｎ−１個の位相補間回路と、 を備えた位相差信号発生回路。 - 【請求項４】 ｎを２以上のただ一つの自然数、ｋを１
以上かつｎ−１以下の全ての自然数、ｘを任意の実数と
したとき、 位相０度の第一の入力信号をｎｘ度遅延させて出力する
１個の第一の遅延回路と、この第一の遅延回路から出力
された位相ｎｘ度の信号と位相θ度の第二の入力信号と
をｋ：ｎ−ｋの割合で位相補完して位相（ｎ−ｋ）ｘ＋
ｋθ／ｎ度の信号を出力するｎ−１個の位相補間回路
と、これらの位相補間回路から出力された信号をｋｘ度
遅延させて出力するｎ−１個の第二の遅延回路と、 を備えた位相差信号発生回路。 - 【請求項５】 前記位相補間回路と同じ遅延時間を有す
る第三の遅延回路を備え、 前記遅延回路から出力され
た位相（ｎ−ｋ）ｘ度の信号を更に前記第三の遅延回路
によって遅延させて出力する、 請求項１又は３記載の位相差信号発生回路。 - 【請求項６】 前記位相補間回路と同じ遅延時間を有す
る第三の遅延回路を備え、前記第一の遅延回路から出力
された信号を更に前記第三の遅延回路によって遅延させ
て出力する、 請求項２又は４記載の位相差信号発生回路。 - 【請求項７】 前記第二の入力信号として、前記第一の
入力信号の反転信号を用いる、 請求項１乃至６のいずれかに記載の位相差信号発生回
路。 - 【請求項８】 前記ｎが３であり、前記ｋが１及び２で
ある、 請求項１乃至７のいずれかに記載の位相差信号発生回
路。 - 【請求項９】 前記ｎが２であり、前記ｋが１である、 請求項１乃至７のいずれかに記載の位相差信号発生回
路。 - 【請求項１０】 請求項１乃至９のいずれかに記載の位
相差信号発生回路を複数備え、これらの位相差信号発生
回路に位相の異なる第三の入力信号及び第四の入力信号
が入力される、 多相クロック発生回路 - 【請求項１１】 ｎ，ｋを自然数（ただしｋは１からｎ
−１まで）としたとき、複数の前記位相差信号発生回路
がｎ段直列に接続され、ｋ段目の前記位相差信号発生回
路の出力信号がｋ＋１段目の前記位相差信号発生回路の
入力信号となり、ｎ段目の前記位相差信号発生回路の出
力信号によって多相クロックを得る、請求項１０記載の
多相クロック発生回路 - 【請求項１２】 前記ｎが２であり、１段目の前記位相
差信号発生回路は更に２個の位相差信号発生回路からな
り、２段目の前記位相差信号発生回路は更に４個の位相
差信号発生回路からなり、前記１段目の位相差信号発生
回路の出力信号が前記２段目の位相差信号発生回路の入
力信号となり、前記２段目の位相差信号発生回路の出力
信号によって多相クロックを得る、 請求項１１記載の多相クロック発生回路 - 【請求項１３】 前記ｎが１であり、１段目の前記位相
差信号発生回路は更に２個の位相差信号発生回路からな
り、この１段目の位相差信号発生回路の出力信号によっ
て多相クロックを得る、 請求項１１記載の多相クロック発生回路 - 【請求項１４】 前記第三の入力信号と前記第四の入力
信号との位相差が１８０度である、請求項１０、１１、
１２又は１３記載の多相クロック発生回路。 - 【請求項１５】 請求項１乃至９のいずれかに記載の位
相差信号発生回路又は請求項１０乃至１４のいずれかに
記載の多相クロック発生回路を含む集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000337057A JP4056213B2 (ja) | 2000-11-06 | 2000-11-06 | 位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路 |
| US09/985,556 US6570425B2 (en) | 2000-11-06 | 2001-11-05 | Phase difference signal generator and multi-phase clock signal generator having phase interpolator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000337057A JP4056213B2 (ja) | 2000-11-06 | 2000-11-06 | 位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002141785A true JP2002141785A (ja) | 2002-05-17 |
| JP4056213B2 JP4056213B2 (ja) | 2008-03-05 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000337057A Expired - Fee Related JP4056213B2 (ja) | 2000-11-06 | 2000-11-06 | 位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6570425B2 (ja) |
| JP (1) | JP4056213B2 (ja) |
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| JP2009152682A (ja) * | 2007-12-18 | 2009-07-09 | Ricoh Co Ltd | 位相差平滑化装置 |
| US7760000B2 (en) | 2007-05-22 | 2010-07-20 | Nec Electronics Corporation | Clock generator |
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|---|---|---|---|---|
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| JP4095016B2 (ja) * | 2003-11-28 | 2008-06-04 | 株式会社アドバンテスト | 発振器、周波数逓倍器、及び試験装置 |
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| US7855931B2 (en) | 2008-07-21 | 2010-12-21 | Micron Technology, Inc. | Memory system and method using stacked memory device dice, and system using the memory system |
| US8289760B2 (en) | 2008-07-02 | 2012-10-16 | Micron Technology, Inc. | Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes |
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