JP4095016B2 - 発振器、周波数逓倍器、及び試験装置 - Google Patents

発振器、周波数逓倍器、及び試験装置 Download PDF

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Description

本発明は、所望の周波数の発振クロックを生成する発振器、与えられる基準信号の周波数を逓倍する周波数逓倍器、及び電子デバイスを試験するための試験装置に関する。
近年、例えば高速通信に用いる搬送波やクロック信号等の高周波化が著しい。このような高周波信号を用いて高精度な動作を保証するためには、信号に生じるスプリアスや位相雑音を低減する必要がある。従来、このような高周波信号を、ＰＬＬ（Phase Lock Loop）を用いて生成している。
関連する特許文献等は現在認識していないため、その記載を省略する。
ＰＬＬは、電圧制御発振器（ＶＣＯ）を用いて高周波信号を生成するが、ＶＣＯのＱ値を高めるためには、高度な技術と幾度にもわたる試行設計が不可欠であり、開発コストが高くなってしまう。また、ＰＬＬは雑音に対する感度が高いため、チップ内雑音、基板カップリング雑音の影響を受けやすく、それらからのアイソレーションも困難である。
また、ＰＬＬをオンチップで実装する場合には、素子バラツキにより平均的にＱ値の高いＶＣＯを設計することは困難である。また、ＶＣＯにＬＣタンク回路方式を用いている場合には、誘導素子と容量素子の配置面積が極めて大きくなり、ロジック回路等の他の回路の使用領域を圧迫してしまう。
上記課題を解決するために、本発明の第１の形態においては、所望の周波数の発振信号を生成する発振器であって、予め定められた周波数の基準信号を生成する基準発振部と、基準信号を受け取り、受け取った基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第１可変遅延回路と、基準発振部が生成した基準信号の位相と、複数の第１可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、基準信号の位相と、複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、複数の第１可変遅延回路の遅延量を制御する遅延量制御部と、それぞれの第１可変遅延回路に入力される入力信号を論理演算することにより、それぞれの入力信号におけるエッジを合成した発振信号を生成する周波数加算回路とを備える発振器を提供する。
発振器は、基準信号の周波数のｋ倍（但しｋは２以上の整数）の周波数を有する発振信号を生成するものであって、第１可変遅延回路は、２ｋ個縦続接続され、基準信号の周期の１／２ｋ倍と略等しい遅延量がそれぞれ設定され、周波数加算回路は、複数の第１可変遅延回路に入力されるそれぞれの入力信号の立ち上がりエッジに基づいて、発振信号の立ち上がりエッジ及び立ち下がりエッジを生成してよい。
発振器は、複数の第１可変遅延回路に入力される複数の入力信号のうち、位相間隔が略等しい複数の入力信号を選択し、選択した入力信号を周波数加算回路に供給することにより、位相間隔に応じた周波数を有する発振信号を生成させる選択部を更に備えてよい。また、複数の第１可変遅延回路が出力する複数の入力信号のうち、任意の複数の入力信号を選択し、選択した入力信号を周波数加算回路に供給することにより、任意のパターンを有する発振信号を生成させる選択部を更に備えてもよい。
発振器は、周波数加算回路が生成した発振信号の周波数成分から、複数の入力信号のスキューにより生じるスプリアス成分を除去するフィルタを更に備えてよい。また、発振器は、複数の第１可変遅延回路の最終段から出力される遅延信号を受け取り、受けとった遅延信号を第１可変遅延回路と略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第２可変遅延回路と、複数の第１可変遅延回路及び複数の第２可変遅延回路において、同一の段に設けられた第１可変遅延回路及び第２可変遅延回路にそれぞれ入力される入力信号の電圧レベルを加算して周波数加算回路に供給する、複数の第１可変遅延回路及び複数の第２可変遅延回路の各段毎に設けられた複数の電圧加算回路とを更に備えてよい。
周波数加算回路は、複数の第１可変遅延回路のうち偶数段に設けられた第１可変遅延回路に対応して設けられ、発振信号の波形のうちＨレベルを示す部分を生成するための複数のＨレベル生成部と、複数の第１可変遅延回路のうち奇数段に設けられた第１可変遅延回路に対応して設けられ、発振信号の波形のうちＬレベルを示す部分を生成するための複数のＬレベル生成部とを有し、それぞれのＨレベル生成部は、対応する第１可変遅延回路に入力される入力信号と、当該入力信号に対して基準信号の半周期に第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、発振信号のＨレベルの電圧を出力し、それぞれのＬレベル生成部は、対応する第２可変遅延回路に入力される入力信号と、当該入力信号に対して基準信号の半周期に第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、発振信号のＬレベルの電圧を出力し、周波数加算回路は、複数のＨレベル生成部及び複数のＬレベル生成部が出力する信号の和を、発振信号として出力してよい。また、基準発振部は、水晶発振器であってよい。
本発明の第２の形態においては、与えられる基準信号の周波数を逓倍した発振信号を出力する周波数逓倍器であって、基準信号を受け取り、受け取った基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第１可変遅延回路と、基準発振部が生成した基準信号の位相と、複数の第１可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、基準信号の位相と、複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、複数の第１可変遅延回路の遅延量を制御する遅延量制御部と、それぞれの第１可変遅延回路に入力される入力信号を論理演算することにより、それぞれの入力信号におけるエッジを合成した発振信号を生成する周波数加算回路とを備える周波数逓倍器を提供する。
本発明の第３の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターンを整形して電子デバイスに供給する波形整形器と、波形整形器が試験パターンを供給するタイミングを制御するための、所望の周波数を有するクロック信号を生成するタイミング発生器と、電子デバイスが出力する出力信号と、試験パターンに基づく期待値信号とを比較して、電子デバイスの良否を判定する判定器とを備え、タイミング発生器は、予め定められた周波数の基準信号を生成する基準発振部と、基準信号を受け取り、受け取った基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第１可変遅延回路と、基準発振部が生成した基準信号の位相と、複数の第１可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、基準信号の位相と、複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、複数の第１可変遅延回路の遅延量を制御する遅延量制御部と、それぞれの第１可変遅延回路に入力される入力信号を論理演算することにより、それぞれの入力信号におけるエッジを合成したクロック信号を生成する周波数加算回路とを有する試験装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明によれば、雑音の少ない発振信号を容易に生成することができる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明の実施形態に係る発振器１００の構成の一例を示す図である。本例における発振器１００は、ＤＬＬ（Delay Lock Loop）を用いて所望の周波数の発振信号を生成する。発振器１００は、基準発振部１０、及び周波数逓倍器１２を備える。基準発振部１０は、予め定められた周波数の基準信号を生成する。基準発振部１０は、例えば水晶発振器であってよい。
周波数逓倍器１２は、与えられる基準信号の周波数を逓倍した発振信号を出力する。周波数逓倍器１２は、遅延部２０、選択部３０、フィルタ４０、位相比較部４２、ループフィルタ４４、遅延量制御部４６、及び周波数加算回路５０を備える。
遅延部２０は、縦続接続された複数の第１可変遅延回路（２２−０〜２２−Ｎ、以下２２と総称する）を有する。複数の第１可変遅延回路２２は、基準信号を受け取り、受け取った基準信号をそれぞれ略同一の遅延量で順次遅延させて出力する。
位相比較部４２は、基準発振部１０が生成した基準信号の位相と、複数の第１可変遅延回路２２の最終段から出力される遅延信号の位相とを比較し、位相差に応じた電圧をループフィルタ４４を介して遅延量制御部４６に出力する。
遅延量制御部４６は、位相比較部４２から受け取った電圧に基づいて、複数の第１可変遅延回路２２の遅延量を制御する。このとき、遅延量制御部４６は、基準信号の位相と、複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなり、且つそれぞれの第１可変遅延回路２２における遅延量が同一となるように、それぞれの第１可変遅延回路の遅延量を制御する。
すなわち、それぞれの第１可変遅延回路２２には、図２に示すように、位相が一定量ずつずれた入力信号φ０〜φＮが入力される。周波数加算回路５０は、それぞれの第１可変遅延回路２２に入力される入力信号φ０〜φＮを論理演算することにより、それぞれの入力信号におけるエッジを合成した発振信号を生成する。本例における周波数加算回路５０は、それぞれの入力信号の立ち上がりエッジに基づいて、発振信号の立ち上がりエッジ及び立ち下がりエッジを生成する。
例えば、基準信号の周波数のｋ倍（但しｋは２以上の整数）の周波数を有する発振信号を生成する場合、第１可変遅延回路２２は、２ｋ個縦続接続されることが好ましい。この場合遅延量制御部４６は、２ｋ個縦続接続された第１可変遅延回路（２２−０〜２２−２ｋ）の遅延量を、基準信号の周期の１／２ｋ倍と略等しい遅延量にそれぞれ設定する。このようにそれぞれの第１可変遅延回路（２２−０〜２２−（２ｋ−１））の遅延量を設定することにより、生成するべき発振信号のそれぞれの立ち上がりエッジ及び立ち下がりエッジのタイミングを示す複数の入力信号φ０〜φ２ｋ−１を生成することができる。周波数加算回路５０は、複数の第１可変遅延回路（２２−０〜２２−（２ｋ−１））に入力されるそれぞれの入力信号φ０〜φ２ｋ−１の立ち上がりエッジに基づいて、発振信号の立ち上がりエッジ及び立ち下がりエッジを生成する。周波数加算回路５０の構成については、図３において後述する。
また、選択部３０は、生成するべき発振信号の周波数に応じて、複数の入力信号φ０〜φ２ｋ−１から、位相間隔が略等しい複数の入力信号を選択し、選択した入力信号を周波数加算回路５０に供給する。このような制御により、位相間隔に応じた周波数を有する発振信号を生成することができる。例えば、選択部３０が、２段毎の複数の第１可変遅延回路２２−（２ｍ−１）（但しｍは、０〜ｋの整数）に入力される入力信号φ２ｍ−１を選択することにより、基準信号の周波数のｋ／２倍の周波数の発振信号を生成することができる。つまり、選択部３０が、２ｊ段毎の複数の第１可変遅延回路２２に入力される入力信号を選択することにより、基準信号の周波数のｋ〜ｋ／２ｊ（但しｊは整数）の周波数を有する発振信号を生成することができる。また、選択部３０が、任意の複数の入力信号を選択することにより、任意のパターンを有する発振信号を生成することもできる。選択部３０の構成については、図４において後述する。
また、フィルタ４０は、周波数加算回路５０が生成した発振信号の周波数成分から、複数の入力信号のスキューにより生じるスプリアス成分を除去する。本例における発振器１００は、ＤＬＬ（Delay Lock Loop）を用いているため、発振信号のＱ値は、基準信号のＱ値と略等しくなり、ＶＣＯを用いる場合に比べ、発振信号のＱ値を向上させることができる。また、発振信号に生じるスプリアス成分は、第１可変遅延回路２２の遅延量に応じて、中心周波数帯域から離散して生じるため、Ｑ値の低い簡易な構成のフィルタ４０によって容易に除去することができる。
図２は、発振器１００の動作の一例を示すタイミングチャートである。本例において発振器１００は、基準信号の周波数の４倍の周波数を有する発振信号（output）を生成する。前述したように、それぞれの第１可変遅延回路２２には、基準信号の周期の１／８と略等しい遅延量が設定される。そして、周波数加算回路５０は、それぞれの入力信号φ０〜φ７のうち、偶数番目の入力信号（φ０、φ２、φ４、φ６）の立ち上がりエッジから、発振信号の立ち上がりエッジを生成し、奇数番目の入力信号（φ１、φ３、φ５、φ７）の立ち上がりエッジから、発振信号の立ち下がりエッジを生成する。
図３は、周波数加算回路５０の構成の一例を示す。本例において周波数加算回路５０は、複数のＨレベル生成部（５２−０、５２−２、・・・、以下５２と総称する）、及び複数のＬレベル生成部（５３−１、５３−３、・・・、以下５３と総称する）を有する。
複数のＨレベル生成部５２は、複数の第１可変遅延回路２２のうち偶数段に設けられた第１可変遅延回路（２２−０、２２−２、２２−４、・・・）に対応して設けられ、発振信号の波形のうちＨレベルを示す部分（山部分）を生成する。それぞれのＨレベル生成部５２は、少なくとも、対応する第１可変遅延回路２２に入力される入力信号と、当該入力信号に対して基準信号の半周期から第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、発振信号のＨレベルの電圧を出力する。
例えば、Ｈレベル生成部５２−０は、対応する入力信号φ０と、入力信号φ０に対して基準信号の半周期に第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された入力信号φ５との論理積を演算する。ここで、例えば第１可変遅延回路２２の最終段に入力される入力信号に対しては、遅延された入力信号は存在しないが、このような場合、当該入力信号を１周期前にずらした場合に、当該入力信号に対して基準信号の半周期に第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された入力信号との論理積を演算する。即ち、当該入力信号に対して基準信号の半周期に第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された入力信号とは、当該入力信号に対して基準信号の半周期に第１可変遅延回路一個分の遅延量を加えた時間だけ位相が遅れている入力信号と、当該入力信号に対して基準信号の半周期に第１可変遅延回路一個分の遅延量を減じた時間だけ位相が進んでいる入力信号とを含む。
本例において、Ｈレベル生成部５２は、複数のトランジスタ（５４、６２）を有する。トランジスタ６２には、対応する入力信号がゲート端子に与えられ、トランジスタ５４には、当該入力信号に対して基準信号の半周期に第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された入力信号がゲート端子に与えられる。それぞれのトランジスタは縦続接続され、トランジスタ５４のソース端子にＨレベルの電圧が与えられる。このような構成により、与えられる入力信号の論理積がＨ論理である場合に、発振信号のＨレベルの電圧を出力する。
また、複数のＬレベル生成部５３は、複数の第１可変遅延回路２２のうち奇数段に設けられた第１可変遅延回路（２２−１、２２−３、２２−５、・・・）に対応して設けられ、発振信号の波形のうちＬレベルを示す部分（谷部分）を生成する。それぞれのＨレベル生成部５２は、少なくとも、対応する第１可変遅延回路２２に入力される入力信号と、当該入力信号に対して基準信号の半周期から第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、発振信号のＬレベルの電圧を出力する。
Ｌレベル生成部５３は、前述したＨレベル生成部５２と略同一の構成を有するが、Ｌレベル生成部５３のトランジスタ５４には、発振信号のＬレベルの電圧が与えられる。そして、周波数加算回路５０は、複数のＨレベル生成部５２及び複数のＬレベル生成部５３が出力する信号の和を、発振信号として出力する。このような構成により、発振信号のそれぞれの位相において、複数のＨレベル生成部５２及び複数のＬレベル生成部５３が算出する論理積は、いずれか一つのみがＨ論理となり、当該位相における発振信号の値は、Ｈ論理を算出したＨレベル生成部５２又はＬレベル生成部５３に与えられる電圧レベルによって決定される。本例における周波数加算回路５０によれば、簡易な構成によって、発振信号を生成することができる。
図４は、選択部３０の構成の一例を示す。本例において選択部３０は、並列に設けられた複数の論理積回路（３２−０〜３２−Ｎ、以下３２と総称する）を有する。それぞれの論理積回路３２は、複数の第１可変遅延回路２２と対応して設けられ、対応する第１可変遅延回路２２に入力される入力信号を受け取る。また、それぞれの論理積回路３２には、それぞれ選択信号が与えられ、選択信号と入力信号との論理積を周波数加算回路５０に出力する。即ち、それぞれの入力信号を周波数加算回路５０に供給するか否かを、それぞれの選択信号により制御することができる。
図５は、発振器１００が生成する発振信号のスペクトルの一例を示す。図５において横軸は発振信号の周波数を示し、縦軸はそれぞれの周波数におけるスペクトル強度を示す。図５に示すように、発振信号は、所定の中心周波数ｆｏｓｃに、基準信号と略同一のＱ値を有するスペクトルを有しており、中心周波数ｆｏｓｃを中心として、ｆｏｓｃ／ｎ毎にスプリアス成分が生じる。
中心周波数ｆｏｓｃにおけるＱ値は、水晶発振器が生成した基準信号のＱ値と略等しいため、ＶＣＯを用いて発振信号を生成する場合に比べ、中心周波数ｆｏｓｃにおけるＱ値を向上させることができる。また、スプリアス成分は、中心周波数ｆｏｓｃから十分離れた位置に離散して現れるため、前述したように簡易なフィルタで容易に除去することができる。このため、発振器１００は雑音を低減した発振信号を生成することができる。
図６は、遅延部２０の構成の他の例を示す。本例における遅延部２０は、図１に関連して説明した遅延部２０の構成に加え、縦続接続された複数の第２可変遅延回路（２４−０〜２４−N、以下２４と総称する）、及び複数の電圧加算回路（２６−０〜２６−Ｎ、以下２６と総称する）を更に有する。
複数の第２可変遅延回路２４は、複数の第１可変遅延回路２２と同数縦続接続され、複数の第１可変遅延回路２２の最終段から出力される遅延信号を、第１可変遅延回路２２と略同一の遅延量で順次遅延させて位相比較部４２に出力する。複数の第１可変遅延回路２２及び複数の第２可変遅延回路２４は、同一の特性を有することが好ましい。つまり、同一の遅延設定量に対し、同一の遅延量を生じることが好ましい。また、遅延量制御部４６（図１参照）は、複数の第１可変遅延回路２２及び複数の第２可変遅延回路２４の遅延量を同一の値に設定することが好ましい。
それぞれの電圧加算回路２６は、複数の第１可変遅延回路２２及び複数の第２可変遅延回路２４において、同一の段に設けられた第１可変遅延回路２２及び第２可変遅延回路２４にそれぞれ入力される入力信号の電圧レベルを加算して前記周波数加算回路に供給する。電圧加算回路２６は、複数の第１可変遅延回路２２及び複数の第２可変遅延回路２４の各段毎に設けられる。このような構成により、複数の第１可変遅延回路２２の素子バラツキにより生じるそれぞれの入力信号のスキューを平均化して低減することができる。
それぞれの電圧加算回路２６は、同一の段に設けられた第１可変遅延回路２２及び第２可変遅延回路２４の入力端子を接続することにより、それぞれの入力信号の電圧レベルを加算する構成であってよく、それぞれの入力信号の電圧レベルを加算するための回路を有する構成であってもよい。
また、遅延部２０が複数の第１可変遅延回路２２及び複数の第２可変遅延回路２４を有する場合について説明したが、図６に示すように、遅延部２０は、複数の第１可変遅延回路２２と同一の構成を有する更に多くの複数の可変遅延回路を有していてもよい。この場合、電圧加算回路２６は、同一の段に設けられたそれぞれの可変遅延回路に入力される入力信号の電圧レベルを加算することにより、入力信号のスキューをより低減することができる。
また、本例における発振器１００は、発振信号の立ち上がりエッジ及び立ち下がりエッジをそれぞれ入力信号によって生成しているため、入力信号のスキューを低減することにより、立ち上がりエッジ及び立ち下がりエッジの両方におけるジッタを低減することができる。即ち、発振信号のDuty比を５０％に精度よく制御することができる。
図７は、電子デバイス１５０を試験するための試験装置２００の構成の一例を示す。試験装置２００は、パターン発生器１１０、波形整形器１２０、タイミング発生器１３０、及び判定器１４０を備える。
パターン発生器１１０は、電子デバイス１５０を試験するための試験パターンを生成し、波形整形器１２０に供給する。また、パターン発生器１１０は、試験パターンに応じて電子デバイス１５０が出力するべき期待値信号を生成し、判定器１４０に供給する。
波形整形器１２０は、試験パターンを整形して電子デバイス１５０に供給する。またタイミング発生器１３０は、波形整形器１２０が試験パターンを供給するタイミングを制御するための、所望の周波数を有するクロック信号を生成する。ここで、タイミング発生器１３０は、当該クロック信号を生成するために、図１から図６において説明した発振器１００を有する。また、試験装置２００は、試験装置２００の各構成要素を動作させるための基準クロックを生成するために、図１から図６において説明した発振器１００を備えていてもよい。
判定器１４０は、電子デバイス１５０が出力する出力信号と、試験パターンに基づく期待値信号とを比較して、電子デバイス１５０の良否を判定する。本例における試験装置２００によれば、雑音の少ないクロックを用いて試験を行うことができるため、電子デバイス１５０の良否を精度よく判定することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
本発明の実施形態に係る発振器１００の構成の一例を示す図である。 発振器１００の動作の一例を示すタイミングチャートである。 周波数加算回路５０の構成の一例を示す図である。 選択部３０の構成の一例を示す図である。 発振器１００が生成する発振信号のスペクトルの一例を示す図である。 遅延部２０の構成の他の例を示す図である。 電子デバイス１５０を試験するための試験装置２００の構成の一例を示す図である。
符号の説明
１０・・・基準発振部、１２・・・周波数逓倍器、２０・・・遅延部、２２・・・第１可変遅延回路、２４・・・第２可変遅延回路、２６・・・電圧加算回路、３０・・・選択部、３２・・・論理積回路、４０・・・フィルタ、４２・・・位相比較部、４４・・・ループフィルタ、４６・・・遅延量制御部、５０・・・周波数加算回路、５２・・・Ｈレベル生成部、５３・・・Ｌレベル生成部、５４、６２・・・トランジスタ、１００・・・発振器、１１０・・・パターン発生器、１２０・・・波形整形器、１３０・・・タイミング発生器、１４０・・・判定器、１５０・・・電子デバイス、２００・・・試験装置

Claims (26)

  1. 所望の周波数の発振信号を生成する発振器であって、
    予め定められた周波数の基準信号を生成する基準発振部と、
    前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第１可変遅延回路と、
    前記基準発振部が生成した前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
    前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第１可変遅延回路の遅延量を制御する遅延量制御部と、
    それぞれの前記第１可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周波数加算回路と
    を備え、
    前記発振器は、前記基準信号の周波数のｋ倍（但しｋは２以上の整数）の周波数を有する前記発振信号を生成するものであって、
    前記第１可変遅延回路は、２ｋ個縦続接続され、前記基準信号の周期の１／２ｋ倍と略等しい遅延量がそれぞれ設定され、
    前記周波数加算回路は、前記複数の第１可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記発振信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
    前記複数の第１可変遅延回路の最終段から出力される前記遅延信号を受け取り、受けとった前記遅延信号を前記第１可変遅延回路と略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第２可変遅延回路と、
    前記複数の第１可変遅延回路及び前記複数の第２可変遅延回路において、同一の段に設けられた前記第１可変遅延回路及び前記第２可変遅延回路にそれぞれ入力される前記入力信号の電圧レベルを加算して前記周波数加算回路に供給する、前記複数の第１可変遅延回路及び前記複数の第２可変遅延回路の各段毎に設けられた複数の電圧加算回路と
    を更に備える発振器。
  2. 所望の周波数の発振信号を生成する発振器であって、
    予め定められた周波数の基準信号を生成する基準発振部と、
    前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第１可変遅延回路と、
    前記基準発振部が生成した前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
    前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第１可変遅延回路の遅延量を制御する遅延量制御部と、
    それぞれの前記第１可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周波数加算回路と
    を備え、
    前記発振器は、前記基準信号の周波数のｋ倍（但しｋは２以上の整数）の周波数を有する前記発振信号を生成するものであって、
    前記第１可変遅延回路は、２ｋ個縦続接続され、前記基準信号の周期の１／２ｋ倍と略等しい遅延量がそれぞれ設定され、
    前記周波数加算回路は、前記複数の第１可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記発振信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
    前記周波数加算回路は、
    前記複数の第１可変遅延回路のうち偶数段に設けられた前記第１可変遅延回路に対応して設けられ、前記発振信号の波形のうちＨレベルを示す部分を生成するための複数のＨレベル生成部と、
    前記複数の第１可変遅延回路のうち奇数段に設けられた前記第１可変遅延回路に対応して設けられ、前記発振信号の波形のうちＬレベルを示す部分を生成するための複数のＬレベル生成部と
    を有し、
    それぞれの前記Ｈレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記発振信号のＨレベルの電圧を出力し、
    それぞれの前記Ｌレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記発振信号のＬレベルの電圧を出力し、
    前記周波数加算回路は、前記複数のＨレベル生成部及び前記複数のＬレベル生成部が出力する信号の和を、前記発振信号として出力する
    発振器。
  3. 所望の周波数の発振信号を生成する発振器であって、
    予め定められた周波数の基準信号を生成する基準発振部と、
    前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第１可変遅延回路と、
    前記基準発振部が生成した前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
    前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第１可変遅延回路の遅延量を制御する遅延量制御部と、
    それぞれの前記第１可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周波数加算回路と
    を備え、
    前記周波数加算回路は、前記複数の第１可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記発振信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
    前記周波数加算回路は、
    前記複数の第１可変遅延回路に対応して設けられ、前記発振信号の波形のうちＨレベルを示す部分を生成するための複数のＨレベル生成部と、前記発振信号の波形のうちＬレベルを示す部分を生成するための複数のＬレベル生成部と
    を有し、
    それぞれの前記Ｈレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して更に遅延された他の入力信号との論理積を演算し、算出した論理積がＨ論理の場合に前記発振信号のＨレベルの電圧を出力し、
    それぞれの前記Ｌレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して更に遅延された他の入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記発振信号のＬレベルの電圧を出力し、
    前記周波数加算回路は、前記複数のＨレベル生成部及び前記複数のＬレベル生成部が出力する信号の和を、前記発振信号として出力する
    発振器。
  4. 前記複数の第１可変遅延回路に入力される複数の前記入力信号のうち、位相間隔が略等しい複数の前記入力信号を選択し、選択した前記入力信号を前記周波数加算回路に供給することにより、前記位相間隔に応じた周波数を有する前記発振信号を生成させる選択部を更に備える請求項１乃至３のいずれかに記載の発振器。
  5. 前記複数の第１可変遅延回路が出力する複数の前記入力信号のうち、任意の複数の前記入力信号を選択し、選択した前記入力信号を前記周波数加算回路に供給することにより、任意のパターンを有する前記発振信号を生成させる選択部を更に備える請求項１乃至３のいずれかに記載の発振器。
  6. 前記周波数加算回路が生成した前記発振信号の周波数成分から、前記複数の入力信号のスキューにより生じるスプリアス成分を除去するフィルタを更に備える請求項１乃至３のいずれかに記載の発振器。
  7. 前記複数の第１可変遅延回路の最終段から出力される前記遅延信号を受け取り、受けとった前記遅延信号を前記第１可変遅延回路と略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第２可変遅延回路と、
    前記複数の第１可変遅延回路及び前記複数の第２可変遅延回路において、同一の段に設けられた前記第１可変遅延回路及び前記第２可変遅延回路にそれぞれ入力される前記入力信号の電圧レベルを加算して前記周波数加算回路に供給する、前記複数の第１可変遅延回路及び前記複数の第２可変遅延回路の各段毎に設けられた複数の電圧加算回路と
    を更に備える請求項２または３に記載の発振器。
  8. 前記周波数加算回路は、
    前記複数の第１可変遅延回路のうち偶数段に設けられた前記第１可変遅延回路に対応して設けられ、前記発振信号の波形のうちＨレベルを示す部分を生成するための複数のＨレベル生成部と、
    前記複数の第１可変遅延回路のうち奇数段に設けられた前記第１可変遅延回路に対応して設けられ、前記発振信号の波形のうちＬレベルを示す部分を生成するための複数のＬレベル生成部と
    を有し、
    それぞれの前記Ｈレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記発振信号のＨレベルの電圧を出力し、
    それぞれの前記Ｌレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記発振信号のＬレベルの電圧を出力し、
    前記周波数加算回路は、前記複数のＨレベル生成部及び前記複数のＬレベル生成部が出力する信号の和を、前記発振信号として出力する
    請求項１に記載の発振器。
  9. 前記基準発振部は、水晶発振器である請求項１乃至３のいずれかに記載の発振器。
  10. 与えられる基準信号の周波数のｋ倍（但しｋは２以上の整数）の周波数を有する発振信号を出力する周波数逓倍器であって、
    前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第１可変遅延回路と、
    前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
    前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第１可変遅延回路の遅延量を制御する遅延量制御部と、
    それぞれの前記第１可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周波数加算回路と
    を備え、
    前記第１可変遅延回路は、２ｋ個縦続接続され、前記基準信号の周期の１／２ｋ倍と略等しい遅延量がそれぞれ設定され、
    前記周波数加算回路は、前記複数の第１可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記発振信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
    前記複数の第１可変遅延回路の最終段から出力される前記遅延信号を受け取り、受けとった前記遅延信号を前記第１可変遅延回路と略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第２可変遅延回路と、
    前記複数の第１可変遅延回路及び前記複数の第２可変遅延回路において、同一の段に設けられた前記第１可変遅延回路及び前記第２可変遅延回路にそれぞれ入力される前記入力信号の電圧レベルを加算して前記周波数加算回路に供給する、前記複数の第１可変遅延回路及び前記複数の第２可変遅延回路の各段毎に設けられた複数の電圧加算回路と
    を更に備える周波数逓倍器。
  11. 与えられる基準信号の周波数のｋ倍（但しｋは２以上の整数）の周波数を有する発振信号を出力する周波数逓倍器であって、
    前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第１可変遅延回路と、
    前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
    前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第１可変遅延回路の遅延量を制御する遅延量制御部と、
    それぞれの前記第１可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周波数加算回路と
    を備え、
    前記第１可変遅延回路は、２ｋ個縦続接続され、前記基準信号の周期の１／２ｋ倍と略等しい遅延量がそれぞれ設定され、
    前記周波数加算回路は、前記複数の第１可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記発振信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
    前記周波数加算回路は、
    前記複数の第１可変遅延回路のうち偶数段に設けられた前記第１可変遅延回路に対応して設けられ、前記発振信号の波形のうちＨレベルを示す部分を生成するための複数のＨレベル生成部と、
    前記複数の第１可変遅延回路のうち奇数段に設けられた前記第１可変遅延回路に対応して設けられ、前記発振信号の波形のうちＬレベルを示す部分を生成するための複数のＬレベル生成部と
    を有し、
    それぞれの前記Ｈレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記発振信号のＨレベルの電圧を出力し、
    それぞれの前記Ｌレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記発振信号のＬレベルの電圧を出力し、
    前記周波数加算回路は、前記複数のＨレベル生成部及び前記複数のＬレベル生成部が出力する信号の和を、前記発振信号として出力する
    周波数逓倍器。
  12. 与えられる基準信号の周波数のｋ倍（但しｋは２以上の整数）の周波数を有する発振信号を出力する周波数逓倍器であって、
    前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第１可変遅延回路と、
    前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
    前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第１可変遅延回路の遅延量を制御する遅延量制御部と、
    それぞれの前記第１可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周波数加算回路と
    を備え、
    前記周波数加算回路は、前記複数の第１可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記発振信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
    前記周波数加算回路は、
    前記複数の第１可変遅延回路に対応して設けられ、前記発振信号の波形のうちＨレベルを示す部分を生成するための複数のＨレベル生成部と、前記発振信号の波形のうちＬレベルを示す部分を生成するための複数のＬレベル生成部と
    を有し、
    それぞれの前記Ｈレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して更に遅延された他の入力信号との論理積を演算し、算出した論理積がＨ論理の場合に前記発振信号のＨレベルの電圧を出力し、
    それぞれの前記Ｌレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して更に遅延された他の入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記発振信号のＬレベルの電圧を出力し、
    前記周波数加算回路は、前記複数のＨレベル生成部及び前記複数のＬレベル生成部が出力する信号の和を、前記発振信号として出力する
    周波数逓倍器。
  13. 前記複数の第１可変遅延回路に入力される複数の前記入力信号のうち、位相間隔が略等しい複数の前記入力信号を選択し、選択した前記入力信号を前記周波数加算回路に供給することにより、前記位相間隔に応じた周波数を有する前記発振信号を生成させる選択部を更に備える請求項１０乃至１２のいずれかに記載の周波数逓倍器。
  14. 前記複数の第１可変遅延回路が出力する複数の前記入力信号のうち、任意の複数の前記入力信号を選択し、選択した前記入力信号を前記周波数加算回路に供給することにより、任意のパターンを有する前記発振信号を生成させる選択部を更に備える請求項１０乃至１２のいずれかに記載の周波数逓倍器。
  15. 前記周波数加算回路が生成した前記発振信号の周波数成分から、前記複数の入力信号のスキューにより生じるスプリアス成分を除去するフィルタを更に備える請求項１０乃至１２のいずれかに記載の周波数逓倍器。
  16. 前記複数の第１可変遅延回路の最終段から出力される前記遅延信号を受け取り、受けとった前記遅延信号を前記第１可変遅延回路と略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第２可変遅延回路と、
    前記複数の第１可変遅延回路及び前記複数の第２可変遅延回路において、同一の段に設けられた前記第１可変遅延回路及び前記第２可変遅延回路にそれぞれ入力される前記入力信号の電圧レベルを加算して前記周波数加算回路に供給する、前記複数の第１可変遅延回路及び前記複数の第２可変遅延回路の各段毎に設けられた複数の電圧加算回路と
    を更に備える請求項１１または１２に記載の周波数逓倍器。
  17. 前記周波数加算回路は、
    前記複数の第１可変遅延回路のうち偶数段に設けられた前記第１可変遅延回路に対応して設けられ、前記発振信号の波形のうちＨレベルを示す部分を生成するための複数のＨレベル生成部と、
    前記複数の第１可変遅延回路のうち奇数段に設けられた前記第１可変遅延回路に対応して設けられ、前記発振信号の波形のうちＬレベルを示す部分を生成するための複数のＬレベル生成部と
    を有し、
    それぞれの前記Ｈレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記発振信号のＨレベルの電圧を出力し、
    それぞれの前記Ｌレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記発振信号のＬレベルの電圧を出力し、
    前記周波数加算回路は、前記複数のＨレベル生成部及び前記複数のＬレベル生成部が出力する信号の和を、前記発振信号として出力する
    請求項１０に記載の周波数逓倍器。
  18. 電子デバイスを試験する試験装置であって、
    前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
    前記試験パターンを整形して前記電子デバイスに供給する波形整形器と、
    前記波形整形器が前記試験パターンを供給するタイミングを制御するための、所望の周波数を有するクロック信号を生成するタイミング発生器と、
    前記電子デバイスが出力する出力信号と、前記試験パターンに基づく期待値信号とを比較して、前記電子デバイスの良否を判定する判定器と
    を備え、
    前記タイミング発生器は、
    予め定められた周波数の基準信号を生成する基準発振部と、
    前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第１可変遅延回路と、
    前記基準発振部が生成した前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
    前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第１可変遅延回路の遅延量を制御する遅延量制御部と、
    それぞれの前記第１可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記クロック信号を生成する周波数加算回路と
    を有し、
    前記タイミング発生器は、前記基準信号の周波数のｋ倍（但しｋは２以上の整数）の周波数を有する前記クロック信号を生成するものであって、
    前記第１可変遅延回路は、２ｋ個縦続接続され、前記基準信号の周期の１／２ｋ倍と略等しい遅延量がそれぞれ設定され、
    前記周波数加算回路は、前記複数の第１可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
    前記タイミング発生器は、
    前記複数の第１可変遅延回路の最終段から出力される前記遅延信号を受け取り、受けとった前記遅延信号を前記第１可変遅延回路と略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第２可変遅延回路と、
    前記複数の第１可変遅延回路及び前記複数の第２可変遅延回路において、同一の段に設けられた前記第１可変遅延回路及び前記第２可変遅延回路にそれぞれ入力される前記入力信号の電圧レベルを加算して前記周波数加算回路に供給する、前記複数の第１可変遅延回路及び前記複数の第２可変遅延回路の各段毎に設けられた複数の電圧加算回路と
    を更に有する
    試験装置。
  19. 電子デバイスを試験する試験装置であって、
    前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
    前記試験パターンを整形して前記電子デバイスに供給する波形整形器と、
    前記波形整形器が前記試験パターンを供給するタイミングを制御するための、所望の周波数を有するクロック信号を生成するタイミング発生器と、
    前記電子デバイスが出力する出力信号と、前記試験パターンに基づく期待値信号とを比較して、前記電子デバイスの良否を判定する判定器と
    を備え、
    前記タイミング発生器は、
    予め定められた周波数の基準信号を生成する基準発振部と、
    前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第１可変遅延回路と、
    前記基準発振部が生成した前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
    前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第１可変遅延回路の遅延量を制御する遅延量制御部と、
    それぞれの前記第１可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記クロック信号を生成する周波数加算回路と
    を有し、
    前記タイミング発生器は、前記基準信号の周波数のｋ倍（但しｋは２以上の整数）の周波数を有する前記クロック信号を生成するものであって、
    前記第１可変遅延回路は、２ｋ個縦続接続され、前記基準信号の周期の１／２ｋ倍と略等しい遅延量がそれぞれ設定され、
    前記周波数加算回路は、前記複数の第１可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
    前記周波数加算回路は、
    前記複数の第１可変遅延回路のうち偶数段に設けられた前記第１可変遅延回路に対応して設けられ、前記クロック信号の波形のうちＨレベルを示す部分を生成するための複数のＨレベル生成部と、
    前記複数の第１可変遅延回路のうち奇数段に設けられた前記第１可変遅延回路に対応して設けられ、前記クロック信号の波形のうちＬレベルを示す部分を生成するための複数のＬレベル生成部と
    を有し、
    それぞれの前記Ｈレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記クロック信号のＨレベルの電圧を出力し、
    それぞれの前記Ｌレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記クロック信号のＬレベルの電圧を出力し、
    前記周波数加算回路は、前記複数のＨレベル生成部及び前記複数のＬレベル生成部が出力する信号の和を、前記クロック信号として出力する
    試験装置。
  20. 電子デバイスを試験する試験装置であって、
    前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
    前記試験パターンを整形して前記電子デバイスに供給する波形整形器と、
    前記波形整形器が前記試験パターンを供給するタイミングを制御するための、所望の周波数を有するクロック信号を生成するタイミング発生器と、
    前記電子デバイスが出力する出力信号と、前記試験パターンに基づく期待値信号とを比較して、前記電子デバイスの良否を判定する判定器と
    を備え、
    前記タイミング発生器は、
    予め定められた周波数の基準信号を生成する基準発振部と、
    前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第１可変遅延回路と、
    前記基準発振部が生成した前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
    前記基準信号の位相と、前記複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第１可変遅延回路の遅延量を制御する遅延量制御部と、
    それぞれの前記第１可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記クロック信号を生成する周波数加算回路と
    を有し、
    前記周波数加算回路は、前記複数の第１可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
    前記周波数加算回路は、
    前記複数の第１可変遅延回路に対応して設けられ、前記クロック信号の波形のうちＨレベルを示す部分を生成するための複数のＨレベル生成部と、前記クロック信号の波形のうちＬレベルを示す部分を生成するための複数のＬレベル生成部と
    を有し、
    それぞれの前記Ｈレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して更に遅延された他の入力信号との論理積を演算し、算出した論理積がＨ論理の場合に前記クロック信号のＨレベルの電圧を出力し、
    それぞれの前記Ｌレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して更に遅延された他の入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記クロック信号のＬレベルの電圧を出力し、
    前記周波数加算回路は、前記複数のＨレベル生成部及び前記複数のＬレベル生成部が出力する信号の和を、前記クロック信号として出力する
    試験装置。
  21. 前記複数の第１可変遅延回路に入力される複数の前記入力信号のうち、位相間隔が略等しい複数の前記入力信号を選択し、選択した前記入力信号を前記周波数加算回路に供給することにより、前記位相間隔に応じた周波数を有する前記クロック信号を生成させる選択部を更に備える請求項１８乃至２０のいずれかに記載の試験装置。
  22. 前記複数の第１可変遅延回路が出力する複数の前記入力信号のうち、任意の複数の前記入力信号を選択し、選択した前記入力信号を前記周波数加算回路に供給することにより、任意のパターンを有する前記クロック信号を生成させる選択部を更に備える請求項１８乃至２０のいずれかに記載の試験装置。
  23. 前記周波数加算回路が生成した前記クロック信号の周波数成分から、前記複数の入力信号のスキューにより生じるスプリアス成分を除去するフィルタを更に備える請求項１８乃至２０のいずれかに記載の試験装置。
  24. 前記複数の第１可変遅延回路の最終段から出力される前記遅延信号を受け取り、受けとった前記遅延信号を前記第１可変遅延回路と略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第２可変遅延回路と、
    前記複数の第１可変遅延回路及び前記複数の第２可変遅延回路において、同一の段に設けられた前記第１可変遅延回路及び前記第２可変遅延回路にそれぞれ入力される前記入力信号の電圧レベルを加算して前記周波数加算回路に供給する、前記複数の第１可変遅延回路及び前記複数の第２可変遅延回路の各段毎に設けられた複数の電圧加算回路と
    を更に備える請求項１９または２０に記載の試験装置。
  25. 前記周波数加算回路は、
    前記複数の第１可変遅延回路のうち偶数段に設けられた前記第１可変遅延回路に対応して設けられ、前記クロック信号の波形のうちＨレベルを示す部分を生成するための複数のＨレベル生成部と、
    前記複数の第１可変遅延回路のうち奇数段に設けられた前記第１可変遅延回路に対応して設けられ、前記クロック信号の波形のうちＬレベルを示す部分を生成するための複数のＬレベル生成部と
    を有し、
    それぞれの前記Ｈレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記クロック信号のＨレベルの電圧を出力し、
    それぞれの前記Ｌレベル生成部は、対応する前記第１可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第１可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がＨ論理の場合に、前記クロック信号のＬレベルの電圧を出力し、
    前記周波数加算回路は、前記複数のＨレベル生成部及び前記複数のＬレベル生成部が出力する信号の和を、前記クロック信号として出力する
    請求項１８に記載の試験装置。
  26. 前記基準発振部は、水晶発振器である請求項１８乃至２０のいずれかに記載の試験装置。
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