CN118073204A - 具有位错结构的半导体nmos器件形成方法 - Google Patents
具有位错结构的半导体nmos器件形成方法 Download PDFInfo
- Publication number
- CN118073204A CN118073204A CN202410224493.0A CN202410224493A CN118073204A CN 118073204 A CN118073204 A CN 118073204A CN 202410224493 A CN202410224493 A CN 202410224493A CN 118073204 A CN118073204 A CN 118073204A
- Authority
- CN
- China
- Prior art keywords
- forming
- ion implantation
- region
- substrate
- implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000005468 ion implantation Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000000137 annealing Methods 0.000 claims abstract description 17
- 238000005280 amorphization Methods 0.000 claims abstract description 12
- 239000013078 crystal Substances 0.000 claims abstract description 7
- 238000002513 implantation Methods 0.000 claims description 24
- 150000002500 ions Chemical class 0.000 claims description 8
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims description 4
- 238000004151 rapid thermal annealing Methods 0.000 claims description 2
- 230000007547 defect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002708 enhancing effect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000009647 facial growth Effects 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000012010 growth Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/42—Bombardment with radiation
- H01L21/423—Bombardment with radiation with high-energy radiation
- H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Recrystallisation Techniques (AREA)
Abstract
本发明提供一种具有位错结构的半导体NMOS器件形成方法，提供衬底，衬底上形成有栅极结构或伪栅极结构；在栅极结构或伪栅极结构的侧壁形成第一侧墙，之后利用离子注入形成轻掺杂漏；在第一侧墙上形成第二侧墙，之后利用离子注入形成源、漏区；向衬底上的NMOS区域进行第一预非晶化离子注入，以形成第一非晶化区域；以不同的离子注入角度，向衬底上的NMOS区域进行至少一次的第二预非晶化离子注入，以形成第二非晶化区域，使得(111)晶面的无定形层宽度增加；利用退火使得第一、二非晶化区域重结晶并形成位错。本发明能够形成具有更加显著的位错结构的半导体器件，提高载流子迁移率并提升器件性能。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种具有位错结构的半导体NMOS器件形成方法。
背景技术
在后栅极工艺中，移除伪栅消除了栅极对沟道施加的高应力，因此需通过加强S/DSMT(源漏立碑)效应提高NMOS性能。
目前的方法是在S/D区域注入高能量重离子形成非晶层，采用常规应力记忆技术覆盖氧化层和高应力SIN，进行S/D激活。在固相外延生长过程中，晶面生长速率(001)>(110)>(111)，最终在(111)面形成晶面缺陷。此缺陷可增强S/D区域和沟道区域拉应力，提高载流子迁移率，进而提高NMOS性能。
工艺延伸至22nm技术节点，该方法适用性较低，主要是由于多晶硅之间的距离明显减小，导致形成的PAI(预非晶化)区域减小，位错较难形成，因此效果并不显著。
为解决上述问题，需要提出一种新型的具有位错结构的半导体NMOS器件形成方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有位错结构的半导体NMOS器件形成方法，用于解决现有技术中由于多晶硅之间的距离明显减小，导致形成的PAI(预非晶化)区域减小，位错较难形成的问题。
为实现上述目的及其他相关目的，本发明提供一种具有位错结构的半导体NMOS器件形成方法，包括：
步骤一、提供衬底，所述衬底上形成有栅极结构或伪栅极结构；
步骤二、在所述栅极结构或伪栅极结构的侧壁形成第一侧墙，之后利用离子注入形成轻掺杂漏；在所述第一侧墙上形成第二侧墙，之后利用离子注入形成源、漏区；
步骤三、向所述衬底上的NMOS区域进行第一预非晶化离子注入，以形成第一非晶化区域；
步骤四、以不同的离子注入角度，向所述衬底上的NMOS区域进行至少一次的第二预非晶化离子注入，以形成第二非晶化区域，使得(111)晶面的无定形层宽度增加；
步骤五、利用退火使得所述第一、二非晶化区域重结晶并形成位错。
优选地，步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。
优选地，步骤三中的的所述第一预非晶化离子注入的离子注入角度为0-7°。
优选地，步骤三中的的所述第一预非晶化离子注入的工艺条件还包括：注入离子包括Ge、Si和Xe的至少一种，注入能量为10KeV～60KeV，注入剂量为1E13～1E15/cm2，注入温度为-100℃～25℃。
优选地，步骤四中的所述第二预非晶化离子注入的离子注入角度为7-45°。
优选地，步骤四中的的所述第二预非晶化离子注入的次数为一次。
优选地，步骤四中的的所述第二预非晶化离子注入的工艺条件还包括：注入离子包括Ge、Si和Xe的至少一种，注入能量为30KeV～90KeV，注入剂量为1E13～1E15/cm2，注入温度为-100℃～25℃。
优选地，步骤五中的所述退火的方法为快速热退火、毫秒热退火、微秒热退火、尖峰退火或炉管退火工艺。
优选地，步骤五中的所述退火的温度为600-1100℃。
如上所述，本发明的具有位错结构的半导体NMOS器件形成方法，具有以下有益效果：
本发明能够形成具有更加显著的位错结构的半导体器件，提高载流子迁移率并提升器件性能。
附图说明
图1显示为本发明的工艺流程示意图；
图2显示为本发明的形成第一非晶化区域示意图；
图3显示为本发明的形成第二非晶化区域示意图；
图4显示为本发明的位错结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1，本发明提供一种具有位错结构的半导体NMOS器件形成方法，包括：
步骤一、提供衬底101，衬底101上形成有栅极结构102或伪栅极结构102；
栅极结构102可以是公知的任意半导体栅极，伪栅极结构102通常包括自下而上依次堆叠的栅介质层、伪栅多晶硅层、硬掩膜层，伪栅多晶硅层用于在之后去除并填充形成栅极结构102。
在一种可选的实施方式中，步骤一中的衬底101包括块状半导体衬底或绝缘体上硅(SOI)衬底。SOI衬底包括位于作为SOI衬底的有源层的薄半导体层下方的绝缘体层。有源层的半导体和块状半导体通常包括晶体半导体材料硅，但也可以包括一种或多种其他半导体材料，诸如锗、硅锗合金、化合物半导体(例如，GaAs、AlAs、InAs、GaN、AlN等)或其合金(例如，GaxAl1-xAs、GaxAl1-xN、InxGa1-xAs等)、氧化物半导体(例如，ZnO、SnO2、TiO2、Ga2O3等)或其组合。半导体材料可以是掺杂的或未掺杂的。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
步骤二、在栅极结构102或伪栅极结构102的侧壁形成第一侧墙，之后利用离子注入形成轻掺杂漏；在第一侧墙上形成第二侧墙，之后利用离子注入形成源、漏区；第一、二侧墙可通过淀积、回刻蚀的方法形成；
步骤三、向衬底101上的NMOS区域进行第一预非晶化离子注入，以形成第一非晶化区域103，形成如图2所示的结构；
通常衬底101上还包括例如PMOS等区域，可通过光刻胶覆盖衬底101，之后利用光刻打开NMOS区域上的光刻胶再进行离子注入。
在一种可选的实施方式中，步骤三中的的第一预非晶化离子注入的离子注入角度为0-7°。
在一种可选的实施方式中，步骤三中的的第一预非晶化离子注入的工艺条件还包括：注入离子包括Ge、Si和Xe的至少一种，注入能量为10KeV～60KeV，注入剂量为1E13～1E15/cm2，注入温度为-100℃～25℃。
步骤四、以不同的离子注入角度，向衬底101上的NMOS区域进行至少一次的第二预非晶化离子注入，以形成第二非晶化区域104，使得(111)晶面的无定形层宽度增加，形成如图3所示的结构，从而增强(111)晶面形成的缺陷，能够形成具有更加显著的位错结构的半导体器件，提高载流子迁移率并提升器件性能；
在一种可选的实施方式中，步骤四中的第二预非晶化离子注入的离子注入角度为7-45°。
在一种可选的实施方式中，步骤四中的的第二预非晶化离子注入的次数为一次。
在一种可选的实施方式中，步骤四中的的第二预非晶化离子注入的工艺条件还包括：注入离子包括Ge、Si和Xe的至少一种，注入能量为30KeV～90KeV，注入剂量为1E13～1E15/cm2，注入温度为-100℃～25℃。
步骤五、利用退火使得第一、二非晶化区域重结晶并形成位错105，形成图4所示的结构。
在一种可选的实施方式中，步骤五中的退火的方法为快速热退火、毫秒热退火、微秒热退火、尖峰退火或炉管退火工艺。
在一种可选的实施方式中，步骤五中的退火的温度为600-1100℃。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
综上所述，本发明能够形成具有更加显著的位错结构的半导体器件，提高载流子迁移率并提升器件性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种具有位错结构的半导体NMOS器件形成方法，其特征在于，至少包括：
步骤一、提供衬底，所述衬底上形成有栅极结构或伪栅极结构；
步骤二、在所述栅极结构或伪栅极结构的侧壁形成第一侧墙，之后利用离子注入形成轻掺杂漏；在所述第一侧墙上形成第二侧墙，之后利用离子注入形成源、漏区；
步骤三、向所述衬底上的NMOS区域进行第一预非晶化离子注入，以形成第一非晶化区域；
步骤四、以不同的离子注入角度，向所述衬底上的NMOS区域进行至少一次的第二预非晶化离子注入，以形成第二非晶化区域，使得(111)晶面的无定形层宽度增加；
步骤五、利用退火使得所述第一、二非晶化区域重结晶并形成位错。
2.根据权利要求1所述的具有位错结构的半导体NMOS器件形成方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。
3.根据权利要求1所述的具有位错结构的半导体NMOS器件形成方法，其特征在于：步骤三中的的所述第一预非晶化离子注入的离子注入角度为0-7°。
4.根据权利要求3所述的具有位错结构的半导体NMOS器件形成方法，其特征在于：步骤三中的的所述第一预非晶化离子注入的工艺条件还包括：注入离子包括Ge、Si和Xe的至少一种，注入能量为10KeV～60KeV，注入剂量为1E13～1E15/cm2，注入温度为-100℃～25℃。
5.根据权利要求1所述的具有位错结构的半导体NMOS器件形成方法，其特征在于：步骤四中的所述第二预非晶化离子注入的离子注入角度为7-45°。
6.根据权利要求5所述的具有位错结构的半导体NMOS器件形成方法，其特征在于：步骤四中的的所述第二预非晶化离子注入的次数为一次。
7.根据权利要求6所述的具有位错结构的半导体NMOS器件形成方法，其特征在于：步骤四中的的所述第二预非晶化离子注入的工艺条件还包括：注入离子包括Ge、Si和Xe的至少一种，注入能量为30KeV～90KeV，注入剂量为1E13～1E15/cm2，注入温度为-100℃～25℃。
8.根据权利要求1所述的具有位错结构的半导体NMOS器件形成方法，其特征在于：步骤五中的所述退火的方法为快速热退火、毫秒热退火、微秒热退火、尖峰退火或炉管退火工艺。
9.根据权利要求1所述的具有位错结构的半导体NMOS器件形成方法，其特征在于：步骤五中的所述退火的温度为600-1100℃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410224493.0A CN118073204A (zh) | 2024-02-28 | 2024-02-28 | 具有位错结构的半导体nmos器件形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410224493.0A CN118073204A (zh) | 2024-02-28 | 2024-02-28 | 具有位错结构的半导体nmos器件形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118073204A true CN118073204A (zh) | 2024-05-24 |
Family
ID=91105401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410224493.0A Pending CN118073204A (zh) | 2024-02-28 | 2024-02-28 | 具有位错结构的半导体nmos器件形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118073204A (zh) |
-
2024
- 2024-02-28 CN CN202410224493.0A patent/CN118073204A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8021949B2 (en) | Method and structure for forming finFETs with multiple doping regions on a same chip | |
| JP4526819B2 (ja) | キセノン（Ｘｅ）による事前非晶質化のためのインプランテーション | |
| KR101868803B1 (ko) | 스트레스 기억 기술(ｓｍｔ)을 이용한 반도체 장치의 제조 방법 | |
| US9722083B2 (en) | Source/drain junction formation | |
| TW201537745A (zh) | 半導體裝置以及形成鰭式場效電晶體裝置的方法 | |
| JP2004014856A (ja) | 半導体基板の製造方法及び半導体装置の製造方法 | |
| WO2015112367A1 (en) | Techniques for ion implantation of narrow semiconductor structures | |
| US10170621B2 (en) | Method of making a transistor having a source and a drain obtained by recrystallization of semiconductor | |
| US20110269281A1 (en) | Transistor with Longitudinal Strain in Channel Induced by Buried Stressor Relaxed by Implantation | |
| US9406797B2 (en) | Semiconductor integrated circuit with dislocations | |
| US8343825B2 (en) | Reducing dislocation formation in semiconductor devices through targeted carbon implantation | |
| US9059201B2 (en) | Transistor with longitudinal strain in channel induced by buried stressor relaxed by implantation | |
| US9905694B2 (en) | Fin-type field-effect transistors with strained channels | |
| CN118073204A (zh) | 具有位错结构的半导体nmos器件形成方法 | |
| US7518191B1 (en) | Silicon on insulator devices having body-tied-to-source and methods of making | |
| Borland | Smartphones: driving technology to more than moore 3-D stacked devices/chips and more moore FinFET 3-D doping with high mobility channel materials from 20/22nm production to 5/7nm exploratory research | |
| WO2006041837A1 (en) | Pre-silicidation amorphization in semiconductor device nickel sili cide | |
| CN104078427B (zh) | 一种sram存储器及其制备方法 | |
| JP4923419B2 (ja) | 半導体装置の製造方法 | |
| US10522549B2 (en) | Uniform gate dielectric for DRAM device | |
| US20240203735A1 (en) | Method for producing doped transistor source and drain | |
| CN117995668A (zh) | 用于金属硅化物制作的离子注入预非晶化方法 | |
| CN116959966A (zh) | 位错结构的形成方法 | |
| CN116581160A (zh) | 提升沟道拉应力的器件结构及其制造方法 | |
| JPH03190221A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |