CN111082778B - 一种新型的高镜像抑制比有源cmos多相滤波器电路 - Google Patents

一种新型的高镜像抑制比有源cmos多相滤波器电路 Download PDF

Info

Publication number
CN111082778B
CN111082778B CN201911384775.2A CN201911384775A CN111082778B CN 111082778 B CN111082778 B CN 111082778B CN 201911384775 A CN201911384775 A CN 201911384775A CN 111082778 B CN111082778 B CN 111082778B
Authority
CN
China
Prior art keywords
pass
differential
transconductance stage
voltage
low
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911384775.2A
Other languages
English (en)
Other versions
CN111082778A (zh
Inventor
阴玥
陈智通
康世安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XI'AN AEROSPACE MINXIN TECHNOLOGY CO LTD
Original Assignee
Northwestern Polytechnical University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Northwestern Polytechnical University filed Critical Northwestern Polytechnical University
Priority to CN201911384775.2A priority Critical patent/CN111082778B/zh
Publication of CN111082778A publication Critical patent/CN111082778A/zh
Application granted granted Critical
Publication of CN111082778B publication Critical patent/CN111082778B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H03H11/0422—Frequency selective two-port networks using transconductance amplifiers, e.g. gmC filters
    • H03H11/0461—Current mode filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H03H11/0422—Frequency selective two-port networks using transconductance amplifiers, e.g. gmC filters
    • H03H11/0466—Filters combining transconductance amplifiers with other active elements, e.g. operational amplifiers, transistors, voltage conveyors

Landscapes

  • Amplifiers (AREA)
  • Networks Using Active Elements (AREA)

Abstract

本发明属于射频接收机技术领域，具体涉及一种新型的高镜像抑制比有源CMOS多相滤波器电路，I通路、Q通路、I通路差分输入电压端、I通路差分输出端、Q通路差分输入电压端、Q通路差分输出端、电源电压VDD和MOS管M13、M14、M15、M16，所述I通路包括一个低通跨导级和一个高通跨导级，分别为第一低通跨导级和第一高通跨导级；所述Q通路一个低通跨导级和一个高通跨导级，分别包括第二低通跨导级和第二高通跨导级。本发明具有较低的功耗、较宽的带宽和较小的芯片面积；同时本发明的多相滤波器结构有效地增强了高通和低通传输函数的极点频率和增益的匹配；并且本发明具有适用范围广的有益效果。

Description

一种新型的高镜像抑制比有源CMOS多相滤波器电路
技术领域
本发明属于射频接收机技术领域，具体涉及一种新型的高镜像抑制比有源CMOS多相滤波器电路。
背景技术
目前，低中频正交下变频架构已被用作出色的射频接收器拓扑结构以实现高度集成、高性能、低成本的射频集成电路，镜像干扰对输出到基带的最终信噪比有重要影响。为了在所需信号和镜像信号之间实现较高的选择性，可以通过选择较高的中频并使用片上多相滤波器实现。因此，设计高性能、宽带和低功耗的片上多相滤波器是非常必要的。
在大多数应用中，多相滤波器分为无源多相滤波器和有源多相滤波器。无源多相级联的几个阶段可以表现出高的镜像抑制比(IRR)和宽的带宽。但是，它们需要消耗更多的能量，占用更多的芯片面积。首先，使用额外的缓冲器来补偿级联造成的损失；其次，由于片上无源器件难以调节，需要采用更多的级来补偿工艺和温度的变化。大多数文献中讨论的有源多相滤波器，无法实现在高工作频率、低功耗特别是电路中的一些非理想因素会影响高通传输函数和低通传输函数的幅值和相位，从而限制多相滤波器的镜像抑制比。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种新型的高镜像抑制比有源CMOS多相滤波器电路。本发明要解决的技术问题通过以下技术方案实现：
一种新型的高镜像抑制比有源CMOS多相滤波器电路，包括：I通路、Q通路、I通路差分输入电压端、I通路差分输出端、Q通路差分输入电压端、Q通路差分输出端、电源电压VDD和MOS管M13、M14、M15、M16，所述I通路差分输入电压端包括输入电压端VI_IP和输入电压端VI_In，所述输入电压端VI_IP的相位和所述输入电压端VI_In的相位相差180°，所述Q通路差分输入电压端包括输入电压端VQ_IP和输入电压端VQ_In，所述输入电压端VQ_IP的相位和所述输入电压端VQ_In的相位相差180°，所述输入电压端VI_IP的相位和所述输入电压端VQ_IP的相位相差90°，所述输入电压端VI_IN的相位和所述输入电压端VQ_IN的相位相差90°，所述I通路包括一个低通跨导级和一个高通跨导级，分别为第一低通跨导级和第一高通跨导级；所述Q通路一个低通跨导级和一个高通跨导级，分别包括第二低通跨导级和第二高通跨导级，所述第一低通跨导级和所述第一高通跨导级的差分电压输入端均与所述I通路差分输入电压连接，所述第一低通跨导级的低通差分电压输入端包括差分电压正输入端VIP_I1、差分电压负输入端VIN_I1，所述第二低通跨导级的低通差分电压输入端包括差分电压正输入端VIP_Q1、差分电压负输入端VIN_Q1，所述第一高通跨导级的高通差分电压输入端包括差分电压正输入端VIP_I2、差分电压负输入端VIN_I2，所述第二高通跨导级的高通差分电压输入端包括差分电压正输入端VIP_Q2、差分电压负输入端VIN_Q2，所述第一低通跨导级、所述第二低通跨导级、所述第一高通跨导级和所述第二高通跨导级的的输出端均为差分输出端；所述第一低通跨导级的低通差分输出端包括电流正输出端IOP_I1、电流负输出端ION_I1，所述第二低通跨导级的低通差分输出端包括电流正输出端IOP_Q1、电流负输出端ION_Q1，所述第一高通跨导级的高通差分输出端包括电流正输出端IOP_I2、电流负输出端ION_I2，所述第二高通跨导级的高通差分输出端包括电流正输出端IOP_Q2、电流负输出端ION_Q2；所述输入电压端VI_IP连接所述差分电压正输入端VIP_I1，所述输入电压端VI_In连接所述差分电压负输入端VIN_I1，所述输入电压端VI_IP连接所述差分电压正输入端VIP_I2，所述输入电压端VI_In连接所述差分电压负输入端VIN_I2；所述第二低通跨导级和所述第二高通跨导级的差分电压输入端均与所述Q通路差分输入电压连接，所述输入电压端VQ_IP连接所述差分电压正输入端VIP_Q1，所述输入电压端VQ_In连接所述差分电压负输入端VIN_Q1，所述第一高通跨导级的差分电压输入端包括差分电压正输入端VIP_Q2、差分电压负输入端VIN_Q2，所述输入电压端VQ_IP连接所述差分电压正输入端VIP_Q2，所述输入电压端VQ_In连接所述差分电压负输入端VIN_Q2；所述MOS管M13、M14、M15、M16的源极连接所述电源电压VDD，所述MOS管M13、M14、M15、M16的栅极与漏极均短接，所述MOS管M13的漏极连接所述第一低通跨导级的所述电流正输出端IOP_I1和所述第二高通跨导级的所述电流正输出端IOP_Q2后的结点作为所述I通路差分输出端的电压负输出端VI_ON；所述MOS管M14的漏极连接所述第一低通跨导级的所述电流负输出端ION_I1和所述第二高通跨导级的所述电流负输出端ION_Q2后的结点作为所述I通路差分输出端的电压正输出端VI_OP；所述MOS管M15连接所述第一高通跨导级的所述电流正输出端IOP_I2和所述第二低通跨导级的所述电流正输出端IOP_Q1后的结点作为所述Q通路差分输出端的电压正输出端VQ_OP；所述MOS管M16连接所述第一高通跨导级的所述电流负输出端ION_I2和所述第二低通跨导级的所述电流负输出端ION_Q1后的结点作为所述Q通路差分输出端的电压负输出端VQ_ON；
所述低通跨导级包括MOS管M1、M2、M7、M8、负载电容CL1、CL2、寄生电容CP1'、CP2'、偏置电压输入端和低通差分电压输入端；所述MOS管M1、M2的栅极均连接所述偏置电压输入端，所述MOS管M1、M2的漏极均连接所述低通跨导级差分电流输出端，所述MOS管M1的源极同时连接所述MOS管M7的漏极、所述负载电容CL1的上极板和所述寄生电容CP1'的上极板，所述负载电容CL1的下极板接地，所述寄生电容CP1'的下极板接地；所述MOS管M7的栅极连接所述低通差分电压输入端，所述MOS管M7的源极接地，所述MOS管M7的漏极、所述负载电容CL1的上极板和所述寄生电容CP1'的上极板连接；所述MOS管M2的源极同时连接所述MOS管M8的漏极、所述负载电容CL2的上极板和所述寄生电容CP2'的上极板，所述负载电容CL2的下极板接地，所述寄生电容CP2'的下极板接地；所述MOS管M8的栅极连接所述低通差分电压输入端，所述MOS管M8的源极接地，所述MOS管M8的漏极、所述负载电容CL2的上极板和所述寄生电容CP2'的上极板连接；所述MOS管M1的漏极连接所述低通跨导级差分电流输出端的差分电流正输出端并输出电流IL；所述MOS管M2的漏极连接所述低通跨导级差分电流输出端的差分电流负输出端并输出电流-IL；
所述高通跨导极包括MOS管M3、M4、M5、M6、M9、M10、M11、M12、负载电容CL3、CL4、寄生电容CP3'、CP4'、CP5'、CP6'、偏置电压输入端和高通差分电压输入端；所述MOS管M3、M4、M5、M6的栅极均连接所述偏置电压输入端，所述MOS管M3、M4、M5、M6的漏极均连接所述高通跨导级差分电流输出端；所述MOS管M3的源极同时连接所述MOS管M9的漏极、所述负载电容CL3的上极板和所述寄生电容CP3'的上极板，所述负载电容CL3的下极板接地，所述寄生电容CP3'的下极板接地；所述MOS管M9的栅极连接所述高通差分电压输入端，所述MOS管M9的源极接地，所述MOS管M9的漏极、所述负载电容CL3的上极板和所述寄生电容CP3'的上极板连接；所述MOS管M4的源极同时连接所述MOS管M10的漏极、所述负载电容CL4的上极板和所述寄生电容CP4'的上极板，所述负载电容CL4的下极板接地，所述寄生电容CP4'的下极板接地；所述MOS管M10的栅极连接所述高通差分电压输入端，所述MOS管M10的源极接地，所述MOS管M10的漏极、所述负载电容CL4的上极板和所述寄生电容CP4'的上极板连接；所述MOS管M5的源极同时连接所述MOS管M11的漏极和所述寄生电容CP5'的上极板，所述寄生电容CP5'的下极板接地，所述MOS管M11的栅极连接所述高通差分电压输入端，所述MOS管M11的漏极连接所述寄生电容CP5'的上极板，所述MOS管M11的源极接地；所述MOS管M6的源极同时连接所述MOS管M12的漏极和所述寄生电容CP6'的上极板，所述寄生电容CP6'的下极板接地，所述MOS管M12的栅极连接所述高通差分电压输入端，所述MOS管M12的漏极连接所述寄生电容CP6'的上极板，所述MOS管M12的源极接地；所述MOS管M3和MOS管M5的漏极连接所述高通跨导级差分电流输出端的差分电流负输出端并输出电流-IH；所述MOS管M4和MOS管M6的漏极连接所述高通跨导级差分电流输出端的差分电流正输出端并输出电流IH。
本发明的有益效果：
本发明由两个带电容器的共源共栅级和一个单级中的单个共源共栅级产生的电流分别用于实现高通和低通功能，使得在较高频率实现强镜像抑制的多相滤波器结构更加简单，同时使得本发明具有较低的功耗、较宽的带宽和较小的芯片面积；同时本发明的多相滤波器结构有效地增强了高通和低通传输函数的极点频率和增益的匹配，其中一阶低通滤波器和一阶高通滤波器中的增益和极点频率可以保持高度一致从而在高工作频率下实现强的镜像抑制性能；并且本发明所提出的有源多相滤波器可用于其他低中频接收机，适用范围广。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种新型的高镜像抑制比有源CMOS多相滤波器电路结构示意图；
图2是本发明实施例提供的一种新型的高镜像抑制比有源CMOS多相滤波器电路中低通跨导级电路结构示意图；
图3是本发明实施例提供的一种新型的高镜像抑制比有源CMOS多相滤波器电路中高通跨导级电路结构示意图；
图4是本发明实施例提供的一种新型的高镜像抑制比有源CMOS多相滤波器电路仿真结果；
图5是本发明实施例提供的一种新型的高镜像抑制比有源CMOS多相滤波器电路全球导航卫星系统接收机结构框图(a)及四级有源滤波器的结构框图(b)；
图6是本发明实施例提供的一种新型的高镜像抑制比有源CMOS多相滤波器电路四级有源滤波器的模拟传输曲线和IRR的仿真结果。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
请参见图1，图1是本发明实施例提供的一种新型的高镜像抑制比有源CMOS多相滤波器电路结构示意图，包括：I通路、Q通路、I通路差分输入电压端、I通路差分输出端、Q通路差分输入电压端、Q通路差分输出端、电源电压VDD和MOS管M13、M14、M15、M16，所述I通路差分输入电压端包括输入电压端VI_IP和输入电压端VI_In，所述输入电压端VI_IP的相位和所述输入电压端VI_In的相位相差180°，所述Q通路差分输入电压端包括输入电压端VQ_IP和输入电压端VQ_In，所述输入电压端VQ_IP的相位和所述输入电压端VQ_In的相位相差180°，所述输入电压端VI_IP的相位和所述输入电压端VQ_IP的相位相差90°，所述输入电压端VI_IN的相位和所述输入电压端VQ_IN的相位相差90°，所述I通路包括一个低通跨导级和一个高通跨导级，分别为第一低通跨导级和第一高通跨导级；所述Q通路一个低通跨导级和一个高通跨导级，分别包括第二低通跨导级和第二高通跨导级，所述第一低通跨导级和所述第一高通跨导级的差分电压输入端均与所述I通路差分输入电压连接，所述第一低通跨导级的低通差分电压输入端包括差分电压正输入端VIP_I1、差分电压负输入端VIN_I1，所述第二低通跨导级的低通差分电压输入端包括差分电压正输入端VIP_Q1、差分电压负输入端VIN_Q1，所述第一高通跨导级的高通差分电压输入端包括差分电压正输入端VIP_I2、差分电压负输入端VIN_I2，所述第二高通跨导级的高通差分电压输入端包括差分电压正输入端VIP_Q2、差分电压负输入端VIN_Q2，所述第一低通跨导级、所述第二低通跨导级、所述第一高通跨导级和所述第二高通跨导级的的输出端均为差分输出端；所述第一低通跨导级的低通差分输出端包括电流正输出端IOP_I1、电流负输出端ION_I1，所述第二低通跨导级的低通差分输出端包括电流正输出端IOP_Q1、电流负输出端ION_Q1，所述第一高通跨导级的高通差分输出端包括电流正输出端IOP_I2、电流负输出端ION_I2，所述第二高通跨导级的高通差分输出端包括电流正输出端IOP_Q2、电流负输出端ION_Q2；所述输入电压端VI_IP连接所述差分电压正输入端VIP_I1，所述输入电压端VI_In连接所述差分电压负输入端VIN_I1，所述输入电压端VI_IP连接所述差分电压正输入端VIP_I2，所述输入电压端VI_In连接所述差分电压负输入端VIN_I2；所述第二低通跨导级和所述第二高通跨导级的差分电压输入端均与所述Q通路差分输入电压连接，所述输入电压端VQ_IP连接所述差分电压正输入端VIP_Q1，所述输入电压端VQ_In连接所述差分电压负输入端VIN_Q1，所述第一高通跨导级的差分电压输入端包括差分电压正输入端VIP_Q2、差分电压负输入端VIN_Q2，所述输入电压端VQ_IP连接所述差分电压正输入端VIP_Q2，所述输入电压端VQ_In连接所述差分电压负输入端VIN_Q2；所述MOS管M13、M14、M15、M16的源极连接所述电源电压VDD，所述MOS管M13、M14、M15、M16的栅极与漏极均短接，所述MOS管M13的漏极连接所述第一低通跨导级的所述电流正输出端IOP_I1和所述第二高通跨导级的所述电流正输出端IOP_Q2后的结点作为所述I通路差分输出端的电压负输出端VI_ON；所述MOS管M14的漏极连接所述第一低通跨导级的所述电流负输出端ION_I1和所述第二高通跨导级的所述电流负输出端ION_Q2后的结点作为所述I通路差分输出端的电压正输出端VI_OP；所述MOS管M15连接所述第一高通跨导级的所述电流正输出端IOP_I2和所述第二低通跨导级的所述电流正输出端IOP_Q1后的结点作为所述Q通路差分输出端的电压正输出端VQ_OP；所述MOS管M16连接所述第一高通跨导级的所述电流负输出端ION_I2和所述第二低通跨导级的所述电流负输出端ION_Q1后的结点作为所述Q通路差分输出端的电压负输出端VQ_ON；
请参见图2，图2是本发明实施例提供的一种新型的高镜像抑制比有源CMOS多相滤波器电路中低通跨导级电路结构示意图，所述低通跨导级包括MOS管M1、M2、M7、M8、负载电容CL1、CL2、寄生电容CP1'、CP2'、偏置电压输入端和低通差分电压输入端；所述MOS管M1、M2的栅极均连接所述偏置电压输入端，所述MOS管M1、M2的漏极均连接所述低通跨导级差分电流输出端，所述MOS管M1的源极同时连接所述MOS管M7的漏极、所述负载电容CL1的上极板和所述寄生电容CP1'的上极板，所述负载电容CL1的下极板接地，所述寄生电容CP1'的下极板接地；所述MOS管M7的栅极连接所述低通差分电压输入端，所述MOS管M7的源极接地，所述MOS管M7的漏极、所述负载电容CL1的上极板和所述寄生电容CP1'的上极板连接；所述MOS管M2的源极同时连接所述MOS管M8的漏极、所述负载电容CL2的上极板和所述寄生电容CP2'的上极板，所述负载电容CL2的下极板接地，所述寄生电容CP2'的下极板接地；所述MOS管M8的栅极连接所述低通差分电压输入端，所述MOS管M8的源极接地，所述MOS管M8的漏极、所述负载电容CL2的上极板和所述寄生电容CP2'的上极板连接；所述MOS管M1的漏极连接所述低通跨导级差分电流输出端的差分电流正输出端并输出电流IL；所述MOS管M2的漏极连接所述低通跨导级差分电流输出端的差分电流负输出端并输出电流-IL；
请参见图3，图3是本发明实施例提供的一种新型的高镜像抑制比有源CMOS多相滤波器电路中高通跨导级电路结构示意图，所述高通跨导极包括MOS管M3、M4、M5、M6、M9、M10、M11、M12、负载电容CL3、CL4、寄生电容CP3'、CP4'、CP5'、CP6'、偏置电压输入端和高通差分电压输入端；所述MOS管M3、M4、M5、M6的栅极均连接所述偏置电压输入端，所述MOS管M3、M4、M5、M6的漏极均连接所述高通跨导级差分电流输出端；所述MOS管M3的源极同时连接所述MOS管M9的漏极、所述负载电容CL3的上极板和所述寄生电容CP3'的上极板，所述负载电容CL3的下极板接地，所述寄生电容CP3'的下极板接地；所述MOS管M9的栅极连接所述高通差分电压输入端，所述MOS管M9的源极接地，所述MOS管M9的漏极、所述负载电容CL3的上极板和所述寄生电容CP3'的上极板连接；所述MOS管M4的源极同时连接所述MOS管M10的漏极、所述负载电容CL4的上极板和所述寄生电容CP4'的上极板，所述负载电容CL4的下极板接地，所述寄生电容CP4'的下极板接地；所述MOS管M10的栅极连接所述高通差分电压输入端，所述MOS管M10的源极接地，所述MOS管M10的漏极、所述负载电容CL4的上极板和所述寄生电容CP4'的上极板连接；所述MOS管M5的源极同时连接所述MOS管M11的漏极和所述寄生电容CP5'的上极板，所述寄生电容CP5'的下极板接地，所述MOS管M11的栅极连接所述高通差分电压输入端，所述MOS管M11的漏极连接所述寄生电容CP5'的上极板，所述MOS管M11的源极接地；所述MOS管M6的源极同时连接所述MOS管M12的漏极和所述寄生电容CP6'的上极板，所述寄生电容CP6'的下极板接地，所述MOS管M12的栅极连接所述高通差分电压输入端，所述MOS管M12的漏极连接所述寄生电容CP6'的上极板，所述MOS管M12的源极接地；所述MOS管M3和MOS管M5的漏极连接所述高通跨导级差分电流输出端的差分电流负输出端并输出电流-IH；所述MOS管M4和MOS管M6的漏极连接所述高通跨导级差分电流输出端的差分电流正输出端并输出电流IH。
本发明由两个带电容器的共源共栅级和一个单级中的单个共源共栅级产生的电流分别用于实现高通和低通功能，使得在较高频率实现强镜像抑制的多相滤波器结构更加简单，同时使得本发明具有较低的功耗、较宽的带宽和较小的芯片面积；同时本发明的多相滤波器结构有效地增强了高通和低通传输函数的极点频率和增益的匹配，其中一阶低通滤波器和一阶高通滤波器中的增益和极点频率可以保持高度一致从而在高工作频率下实现强的镜像抑制性能；并且本发明所提出的有源多相滤波器可用于其他低中频接收机，适用范围广。
进一步地，实现单级多相滤波器的传递函数可以表示为：
Figure BDA0002343270280000111
其中，AL，AH和ωL，ωH分别为一阶低通滤波器HL(s)和一阶高通滤波器HH(s)的增益和极点频率，在低中频接收机中，镜像信号和所需信号通过正交本振相位下变频为频率相同但序列相反的两个信号，即负频率和正频率信号。镜像信号和所需信号以差分和正交相位显示。由上式可知，有用的负频率信号(s＝-jωp)落在滤波器的通带内而正频率(s＝jωp)内的镜像信号在衰减。如果HL(s)和HH(s)的增益和极点频率完全匹配，有用信号(desired signal)和镜像信号(image signal)在ωP处的增益分别为
Figure BDA0002343270280000115
和0，即多相滤波器完全排斥镜像信号。
具体的，多相滤波器结构由一个低通电路和一个高通电路组成来实现一阶低通滤波器HL(s)和一阶高通滤波器HH(s)，由一个低通跨导级(GmL)和一个高通跨导级(GmH)来生成高通差分电流IH、-IH和低通差分电流IL、-IL。然后将高通差分电流IH、-IH和低通差分电流IL、-IL连接到采用二极管连接的晶体管M13、M14、M15、M16上转换成电压。所需的低通和高通传递函数HL(s)和HH(s)可由下式得到：
Figure BDA0002343270280000112
Figure BDA0002343270280000113
其中，gmL是晶体管ML的跨导；HL(s)和HH(s)的极点ωP，也成为拒绝中心频率
Figure BDA0002343270280000114
由gm2和CL确定，因此，可以通过改变gm2和CL将FC调节到所需的频率点。
具体的，与传统的电路结构不同，电流iH和iL是由更简单和更对称的电路结构直接产生的。因此，所提出的多相滤波器不仅具有较低的功耗，而且能够实现强的镜像抑制。当考虑节点A处的寄生电容CP′时，假设CL>>CP′，则可导出HL(s)和HH(s)的传递函数：
Figure BDA0002343270280000121
Figure BDA0002343270280000122
如上式所述，第二极点在
Figure BDA0002343270280000123
处生成，可能会降低多相滤波器的镜像抑制比(IRR)。但是，由于所提出的多相滤波器中节点A处的CP′值较小，仅由M1和M2的器件的寄生电容组成。此外，使用最小长度的晶体管以便最小化M1和M2的器件电容，请参见图4，图4是本发明实施例提供的一种新型的高镜像抑制比有源CMOS多相滤波器电路仿真结果，在频率(Frequency)25MHz和65MHz时的镜像抑制比分贝值(Magnitude)可能超过57dB和52dB。
请参见图5，图5是本发明实施例提供的一种新型的高镜像抑制比有源CMOS多相滤波器电路全球导航卫星系统接收机结构框图(a)及四级有源滤波器的结构框图(b)，本设计可应用于北斗射频接收机射频芯片，其中，中频中心频率为46MHz和大于30MHz的带宽时提供大于50dB的镜像抑制，如图5(a)所示。整个四级多相滤波器的框图如图5(b)所示按照超过50dB的镜像抑制比和超过30MHz的带宽的标准计算需要4个级联的多相滤波器。拒绝中心频率分别设置为25、33.7、49.2和65MHz。请参见图6，图6是本发明实施例提供的一种新型的高镜像抑制比有源CMOS多相滤波器电路四级有源滤波器的模拟传输曲线和IRR的仿真结果，通过仿真结果显示该电路达到了40MHz的带宽和65dB以上的镜像抑制比。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (1)

1.一种的高镜像抑制比有源CMOS多相滤波器电路，其特征在于，包括：I通路、Q通路、I通路差分输入电压端、I通路差分输出端、Q通路差分输入电压端、Q通路差分输出端、电源电压VDD和MOS管M13、M14、M15、M16，所述I通路差分输入电压端包括输入电压端VI_IP和输入电压端VI_In，所述输入电压端VI_IP的相位和所述输入电压端VI_In的相位相差180°，所述Q通路差分输入电压端包括输入电压端VQ_IP和输入电压端VQ_In，所述输入电压端VQ_IP的相位和所述输入电压端VQ_In的相位相差180°，所述输入电压端VI_IP的相位和所述输入电压端VQ_IP的相位相差90°，所述输入电压端VI_IN的相位和所述输入电压端VQ_IN的相位相差90°，所述I通路包括一个低通跨导级和一个高通跨导级，分别为第一低通跨导级和第一高通跨导级；所述Q通路一个低通跨导级和一个高通跨导级，分别包括第二低通跨导级和第二高通跨导级，所述第一低通跨导级和所述第一高通跨导级的差分电压输入端均与所述I通路差分输入电压连接，所述第一低通跨导级的低通差分电压输入端包括差分电压正输入端VIP_I1、差分电压负输入端VIN_I1，所述第二低通跨导级的低通差分电压输入端包括差分电压正输入端VIP_Q1、差分电压负输入端VIN_Q1，所述第一高通跨导级的高通差分电压输入端包括差分电压正输入端VIP_I2、差分电压负输入端VIN_I2，所述第二高通跨导级的高通差分电压输入端包括差分电压正输入端VIP_Q2、差分电压负输入端VIN_Q2，所述第一低通跨导级、所述第二低通跨导级、所述第一高通跨导级和所述第二高通跨导级的输出端均为差分输出端；所述第一低通跨导级的低通差分输出端包括电流正输出端IOP_I1、电流负输出端ION_I1，所述第二低通跨导级的低通差分输出端包括电流正输出端IOP_Q1、电流负输出端ION_Q1，所述第一高通跨导级的高通差分输出端包括电流正输出端IOP_I2、电流负输出端ION_I2，所述第二高通跨导级的高通差分输出端包括电流正输出端IOP_Q2、电流负输出端ION_Q2；所述输入电压端VI_IP连接所述差分电压正输入端VIP_I1，所述输入电压端VI_In连接所述差分电压负输入端VIN_I1，所述输入电压端VI_IP连接所述差分电压正输入端VIP_I2，所述输入电压端VI_In连接所述差分电压负输入端VIN_I2；所述第二低通跨导级和所述第二高通跨导级的差分电压输入端均与所述Q通路差分输入电压连接，所述输入电压端VQ_IP连接所述差分电压正输入端VIP_Q1，所述输入电压端VQ_In连接所述差分电压负输入端VIN_Q1，所述第一高通跨导级的差分电压输入端包括差分电压正输入端VIP_Q2、差分电压负输入端VIN_Q2，所述输入电压端VQ_IP连接所述差分电压正输入端VIP_Q2，所述输入电压端VQ_In连接所述差分电压负输入端VIN_Q2；所述MOS管M13、M14、M15、M16的源极连接所述电源电压VDD，所述MOS管M13、M14、M15、M16的栅极与漏极均短接，所述MOS管M13的漏极连接所述第一低通跨导级的所述电流正输出端IOP_I1和所述第二高通跨导级的所述电流正输出端IOP_Q2后的结点作为所述I通路差分输出端的电压负输出端VI_ON；所述MOS管M14的漏极连接所述第一低通跨导级的所述电流负输出端ION_I1和所述第二高通跨导级的所述电流负输出端ION_Q2后的结点作为所述I通路差分输出端的电压正输出端VI_OP；所述MOS管M15连接所述第一高通跨导级的所述电流正输出端IOP_I2和所述第二低通跨导级的所述电流正输出端IOP_Q1后的结点作为所述Q通路差分输出端的电压正输出端VQ_OP；所述MOS管M16连接所述第一高通跨导级的所述电流负输出端ION_I2和所述第二低通跨导级的所述电流负输出端ION_Q1后的结点作为所述Q通路差分输出端的电压负输出端VQ_ON；
所述低通跨导级包括MOS管M1、M2、M7、M8、负载电容CL1、CL2、寄生电容CP1'、CP2'、偏置电压输入端和低通差分电压输入端；所述MOS管M1、M2的栅极均连接所述偏置电压输入端，所述MOS管M1、M2的漏极均连接所述低通跨导级差分电流输出端，所述MOS管M1的源极同时连接所述MOS管M7的漏极、所述负载电容CL1的上极板和所述寄生电容CP1'的上极板，所述负载电容CL1的下极板接地，所述寄生电容CP1'的下极板接地；所述MOS管M7的栅极连接所述低通差分电压输入端，所述MOS管M7的源极接地，所述MOS管M7的漏极、所述负载电容CL1的上极板和所述寄生电容CP1'的上极板连接；所述MOS管M2的源极同时连接所述MOS管M8的漏极、所述负载电容CL2的上极板和所述寄生电容CP2'的上极板，所述负载电容CL2的下极板接地，所述寄生电容CP2'的下极板接地；所述MOS管M8的栅极连接所述低通差分电压输入端，所述MOS管M8的源极接地，所述MOS管M8的漏极、所述负载电容CL2的上极板和所述寄生电容CP2'的上极板连接；所述MOS管M1的漏极连接所述低通跨导级差分电流输出端的差分电流正输出端并输出电流IL；所述MOS管M2的漏极连接所述低通跨导级差分电流输出端的差分电流负输出端并输出电流-IL；
所述高通跨导极包括MOS管M3、M4、M5、M6、M9、M10、M11、M12、负载电容CL3、CL4、寄生电容CP3'、CP4'、CP5'、CP6'、偏置电压输入端和高通差分电压输入端；所述MOS管M3、M4、M5、M6的栅极均连接所述偏置电压输入端，所述MOS管M3、M4、M5、M6的漏极均连接所述高通跨导级差分电流输出端；所述MOS管M3的源极同时连接所述MOS管M9的漏极、所述负载电容CL3的上极板和所述寄生电容CP3'的上极板，所述负载电容CL3的下极板接地，所述寄生电容CP3'的下极板接地；所述MOS管M9的栅极连接所述高通差分电压输入端，所述MOS管M9的源极接地，所述MOS管M9的漏极、所述负载电容CL3的上极板和所述寄生电容CP3'的上极板连接；所述MOS管M4的源极同时连接所述MOS管M10的漏极、所述负载电容CL4的上极板和所述寄生电容CP4'的上极板，所述负载电容CL4的下极板接地，所述寄生电容CP4'的下极板接地；所述MOS管M10的栅极连接所述高通差分电压输入端，所述MOS管M10的源极接地，所述MOS管M10的漏极、所述负载电容CL4的上极板和所述寄生电容CP4'的上极板连接；所述MOS管M5的源极同时连接所述MOS管M11的漏极和所述寄生电容CP5'的上极板，所述寄生电容CP5'的下极板接地，所述MOS管M11的栅极连接所述高通差分电压输入端，所述MOS管M11的漏极连接所述寄生电容CP5'的上极板，所述MOS管M11的源极接地；所述MOS管M6的源极同时连接所述MOS管M12的漏极和所述寄生电容CP6'的上极板，所述寄生电容CP6'的下极板接地，所述MOS管M12的栅极连接所述高通差分电压输入端，所述MOS管M12的漏极连接所述寄生电容CP6'的上极板，所述MOS管M12的源极接地；所述MOS管M3和MOS管M5的漏极连接所述高通跨导级差分电流输出端的差分电流负输出端并输出电流-IH；所述MOS管M4和MOS管M6的漏极连接所述高通跨导级差分电流输出端的差分电流正输出端并输出电流IH。
CN201911384775.2A 2019-12-28 2019-12-28 一种新型的高镜像抑制比有源cmos多相滤波器电路 Active CN111082778B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911384775.2A CN111082778B (zh) 2019-12-28 2019-12-28 一种新型的高镜像抑制比有源cmos多相滤波器电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911384775.2A CN111082778B (zh) 2019-12-28 2019-12-28 一种新型的高镜像抑制比有源cmos多相滤波器电路

Publications (2)

Publication Number Publication Date
CN111082778A CN111082778A (zh) 2020-04-28
CN111082778B true CN111082778B (zh) 2021-06-08

Family

ID=70319088

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911384775.2A Active CN111082778B (zh) 2019-12-28 2019-12-28 一种新型的高镜像抑制比有源cmos多相滤波器电路

Country Status (1)

Country Link
CN (1) CN111082778B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103051354A (zh) * 2012-12-17 2013-04-17 中国科学院半导体研究所 一种片上超低功耗的无线收发装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7321640B2 (en) * 2002-06-07 2008-01-22 Parkervision, Inc. Active polyphase inverter filter for quadrature signal generation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103051354A (zh) * 2012-12-17 2013-04-17 中国科学院半导体研究所 一种片上超低功耗的无线收发装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A novel CMOS active polyphase filter with wideband and low-power for GNSS receiver;Yue Yin 等;《IEICE Electronics Express》;20160410;第13卷(第6期);全文 *
Design of an optimal layout RF passive polyphase filter for large image rejection;Fayrouz Haddad 等;《2015 IEEE International Symposium on Circuits and Systems (ISCAS)》;20150730;全文 *

Also Published As

Publication number Publication date
CN111082778A (zh) 2020-04-28

Similar Documents

Publication Publication Date Title
JP7324233B2 (ja) ミリ波５ｇ通信用再構成可能バンド幅を用いたワイドバンド低雑音増幅器（ｌｎａ）
US7120414B2 (en) Circuit and method for receiving and mixing radio frequencies in a direct conversion receiver
TWI536750B (zh) 能夠消除雜訊的訊號處理電路
JP2012182817A (ja) ミキサ回路を備える受信回路および無線通信装置
CN104242823B (zh) 混频开关电路及混频器
CN105723624B (zh) 谐波抑制转移滤波器
CN114124123B (zh) 一种宽带集成cmos全局反馈接收机前端电路
CN101154922B (zh) 下变频混频器
US20040127172A1 (en) Phase-error suppressor and a method of suppressing phase-error
JP7202398B2 (ja) ミリ波５ｇ通信用ブロードバンドｍｉｍｏ受信機のための送信／受信（ｔ／ｒ）スイッチ及び受信機フロントエンドのワイドバンドマッチング共設計法
US8045951B2 (en) Dual-LO mixer and radio
CN111082778B (zh) 一种新型的高镜像抑制比有源cmos多相滤波器电路
Natsukari et al. 36mW 63GHz CMOS differential low-noise amplifier with 14GHz bandwidth
KR100677146B1 (ko) Ｉ／ｑ 직교 복조기
Yin et al. The design of large image rejection and wideband CMOS active polyphase filter for BeiDou RF receiver
CN112019192B (zh) 一种基于变压器的高阶耦合正交信号产生电路及其应用
CN115189671A (zh) 一种新型低功耗的高镜像抑制有源cmos复数滤波器电路
US20210376868A1 (en) Radio Frequency Receiver for Carrier Aggregation
CN110719087B (zh) 一种可重构谐波抑制复数滤波器
CN115765772A (zh) 低功耗混频优先型宽带接收机前端模块
KR20080075522A (ko) 인핸스드 믹서 디바이스
Veerendranath et al. Generation of complex impedance for complex filter design using fully balanced current conveyors
Durdodt et al. Comparison of an inductorless low-IF and zero-IF receiver for Bluetooth
Yu et al. A BW-Extended Blocker-Tolerant Receiver with RF Passive-Gain and High-Order BB Impedance Achieving 30dBm OOB-IIP3 and 110MHz RF-BW
Abuelma’atti et al. A new active polyphase filter for image rejection using second generation current conveyors

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20230423

Address after: 710076 5th Floor, Satellite Building, No. 70 Jinye Road, High tech Zone, Xi'an City, Shaanxi Province

Patentee after: Xi'an Aerospace Minxin Technology Co.,Ltd.

Address before: Beilin District Shaanxi province Xi'an City friendship road 710072 No. 127

Patentee before: Northwestern Polytechnical University