CN109148583A - Snldmos器件及其制造方法 - Google Patents
Snldmos器件及其制造方法 Download PDFInfo
- Publication number
- CN109148583A CN109148583A CN201810757105.XA CN201810757105A CN109148583A CN 109148583 A CN109148583 A CN 109148583A CN 201810757105 A CN201810757105 A CN 201810757105A CN 109148583 A CN109148583 A CN 109148583A
- Authority
- CN
- China
- Prior art keywords
- gate
- channel
- region
- well
- polysilicon gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 78
- 229920005591 polysilicon Polymers 0.000 claims abstract description 78
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 72
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 72
- 239000001301 oxygen Substances 0.000 claims abstract description 72
- 239000010410 layer Substances 0.000 claims description 81
- 239000002184 metal Substances 0.000 claims description 52
- 229910052751 metal Inorganic materials 0.000 claims description 52
- 229910021332 silicide Inorganic materials 0.000 claims description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 22
- 239000011229 interlayer Substances 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 229910052914 metal silicate Inorganic materials 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 238000005275 alloying Methods 0.000 claims description 3
- 238000001465 metallisation Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 239000013078 crystal Substances 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种SNLDMOS器件，在漂移区中形成有第一浅沟槽场氧；栅极结构包括栅极沟槽，栅极沟槽的第二侧面和第一浅沟槽场氧的第一侧面相邻；栅介质层形成于栅极沟槽的内部表面且延伸到栅极沟槽外，多晶硅栅形成于栅介质层表面；源区形成于多晶硅栅的第一侧面外的P阱中；漏区形成于漂移区。被多晶硅栅所覆盖的P阱的表面用于形成沟道，栅极沟槽使沟道呈横向、纵向和横向连接结构；栅极沟槽还使沟道进入漂移区后直接从靠近第一浅沟槽场氧的底部流入。本发明还公开了一种SNLDMOS器件的制造方法。本发明能在保持沟道长度不变的条件下减少器件的步进尺寸，还能减少沟道到漏区之间的漂移区电流路径的长度，从而能减少器件的导通电阻。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种开关型N型横向扩散金属氧化物半导体(Switch NLDMOS，SNLDMOS)器件；本发明还涉及一种SNLDMOS器件的制造方法。
背景技术
在同一芯片上同时双极型晶体管(bipolar junction transistor，BJT)，CMOS器件和DMOS器件的工艺为BCD工艺，如图1所示，是现有BCD工艺中里的SNLDMOS的结构示意图；现有SNLDMOS器件包括：
形成于P型外延层101的选定区域中P型掺杂的体区(P body)102和N型掺杂的漂移区103；在漂移区103的底部形成有P型层104。
在P型外延层101中形成有多个浅沟槽场氧105，通过浅沟槽场氧105隔离处有源区。图1中将位于漂移区103中的浅沟槽场氧单独用标记105a标出。
栅极结构包括叠加的栅介质层如栅氧化层106和多晶硅栅107，多晶硅栅107覆盖所述体区102的表面并延伸到浅沟槽场氧105a的表面上，被所述多晶硅上107覆盖的所述体区102的表面用于形成沟道，沟道在多晶硅栅107加大于等于阈值电压的电压时会形成。
在多晶硅栅107的侧面形成由侧墙111。
在多晶硅栅107的第一侧面的所述体区102的表面依次形成有N型轻掺杂漏注入区108a和N+掺杂的源区108，还形成有P+掺杂的体引出区110。N型轻掺杂漏注入区108a和多晶硅栅107的第一侧面自对准，源区108和多晶硅栅107的第一侧面的侧墙111的侧面自对准。
由N+掺杂区组成的漏区109形成于漂移区103表面，漏区109的形成区域由两侧的浅沟槽场氧105自对准定义。
源区108和体引出区110都通过穿过层间膜113的接触孔114连接到由正面金属层115组成的源极。
漏区109通过接触孔114连接到由正面金属层115组成的漏极。
多晶硅栅107则会通过接触孔114连接到由正面金属层115组成的栅极，栅极对应的正面金属层在图1中并显示，栅极和源极以及漏极在版图上的剖面位置不同，故栅极未显示。
图1中仅显示了SNLDMOS的基本结构，在实际应用中，还会在P型外延层101的底部还形成有N型埋层以及P型埋层，在N型埋层和P型埋层为衬底结构。另外，还会涉及到深N阱，深P阱，N阱和P阱等工艺。
对应SNLDMOS器件来说，器件的源漏导通电阻很重要，降低源漏导通电阻能提高器件的开关性能。
发明内容
本发明所要解决的技术问题是提供一种SNLDMOS器件，能降低源漏导通电阻。为此，本发明还提供一种SNLDMOS器件的制造方法。
为解决上述技术问题，本发明提供的SNLDMOS器件包括：
P阱，在所述P阱的选定区域中形成有N型掺杂的漂移区。
在所述漂移区中形成有第一浅沟槽场氧。
栅极结构包括：栅极沟槽，所述栅极沟槽的第二侧面和所述第一浅沟槽场氧的第一侧面相邻。
栅介质层形成于所述栅极沟槽的底部表面、第一侧面和第二侧面且延伸到所述栅极沟槽的第一侧面外的所述P阱表面以及所述栅极沟槽的第二侧面外的所述第一浅沟槽场氧的表面。
在所述栅介质层表面形成有多晶硅栅。
源区由形成于所述多晶硅栅的第一侧面外的所述P阱中的N+区组成，且所述源区的第二侧面和所述多晶硅栅的第一侧面自对准。
漏区由形成于所述漂移区中并和所述第一浅沟槽场氧的第二侧面自对准。
被所述多晶硅栅所覆盖的所述P阱的表面用于形成沟道，沟道由第一横向沟道、第二纵向沟道和第三横向沟道连接而成，所述第一横向沟道位于被延伸到所述栅极沟槽的第一侧面外的所述多晶硅栅正面覆盖的所述P阱的表面形成，所述第二纵向沟道由所述栅极沟槽的第一侧面处被所述多晶硅栅侧面覆盖的所述P阱的表面形成，所述第三横向沟道位于由所述栅极沟槽的底部表面处被所述多晶硅栅正面覆盖的所述P阱的表面形成。
在保持所述沟道的长度不变的条件下，通过增加所述第二纵向沟道的长度减少器件的步进(pitch)尺寸，从而减少器件的导通电阻。
所述沟道的电流直接通过位于所述栅极沟槽底部的所述第三横向沟道进入到所述漂移区中，能减少所述沟道到所述漏区之间的漂移区电流路径的长度。
进一步的改进是，所述P阱形成于P型外延层上。
进一步的改进是，所述栅极沟槽的底部表面和所述第一浅沟槽场氧的底部表面平齐，所述沟道的电流进入所述漂移区后直接形成通过所述第一浅沟槽场氧的底部的漂移区电流进入到所述漏区，消除所述漂移区电流在所述第一浅沟槽场氧的第一侧面的路径，从而减少所述漂移区电流路径的长度。
进一步的改进是，在所述源区的第一侧面外的所述P阱表面形成有由P+区组成的阱引出区，所述源区和所述阱引出区都通过接触孔连接到由正面金属层组成的源极；所述多晶硅栅的顶部通过接触孔连接到由正面金属层组成的栅极；所述漏区通过接触孔连接到由正面金属层组成的漏极。
进一步的改进是，各所述接触孔都穿过层间膜，在所述源区、所述阱引出区、所述多晶硅栅和所述漏区表面形成有金属硅化物并通过对应的所述金属硅化物和顶部的接触孔接触。
进一步的改进是，所述第二纵向沟道的长度是所述沟道的总长度的0.3～0.7。
为解决上述技术问题，本发明提供的SNLDMOS器件的制造方法包括如下步骤：
步骤一、提供P型外延层，在所述P型外延层中形成多个浅沟槽场氧，令位于后续形成的漂移区中的浅沟槽场氧为第一浅沟槽场氧。
步骤二、在所述P型外延层中形成P阱。
步骤三、在所述P阱的选定区域中形成N型掺杂的漂移区。
步骤四、形成栅极结构，包括如下分步骤：
步骤41、形成栅极沟槽，所述栅极沟槽的第二侧面和所述第一浅沟槽场氧的第一侧面相邻。
步骤42、依次形成栅介质层和多晶硅栅。
步骤43、对所述栅介质层和所述多晶硅栅进行光刻刻蚀并组成所述栅极结构，刻蚀后的所述栅介质层位于所述栅极沟槽的底部表面、第一侧面和第二侧面且延伸到所述栅极沟槽的第一侧面外的所述P阱表面以及所述栅极沟槽的第二侧面外的所述第一浅沟槽场氧的表面；所述多晶硅栅位于所述栅介质层表面。
被所述多晶硅栅所覆盖的所述P阱的表面用于形成沟道，沟道由第一横向沟道、第二纵向沟道和第三横向沟道连接而成，所述第一横向沟道位于被延伸到所述栅极沟槽的第一侧面外的所述多晶硅栅正面覆盖的所述P阱的表面形成，所述第二纵向沟道由所述栅极沟槽的第一侧面处被所述多晶硅栅侧面覆盖的所述P阱的表面形成，所述第三横向沟道位于由所述栅极沟槽的底部表面处被所述多晶硅栅正面覆盖的所述P阱的表面形成。
在保持所述沟道的长度不变的条件下，通过增加所述第二纵向沟道的长度减少器件的步进尺寸，从而减少器件的导通电阻。
所述沟道的电流直接通过位于所述栅极沟槽底部的所述第三横向沟道进入到所述漂移区中，能减少所述沟道到后续形成的漏区之间的漂移区电流路径的长度。
步骤五、进行N+源漏注入同时形成由N+区组成的源区和漏区，所述源区形成于所述多晶硅栅的第一侧面外的所述P阱中且所述源区的第二侧面和所述多晶硅栅的第一侧面自对准；所述漏区形成于所述漂移区中并和所述第一浅沟槽场氧的第二侧面自对准。
进一步的改进是，所述栅极沟槽的底部表面和所述第一浅沟槽场氧的底部表面平齐，所述沟道的电流进入所述漂移区后直接形成通过所述第一浅沟槽场氧的底部的漂移区电流进入到所述漏区，消除所述漂移区电流在所述第一浅沟槽场氧的第一侧面的路径，从而减少所述漂移区电流路径的长度。
进一步的改进是，还包括：
步骤六、在所述源区的第一侧面外的所述P阱表面形成由P+区组成的阱引出区。
步骤七、形成层间膜，接触孔，正面金属层，对所述正面金属层进行图形化形成源极、栅极和漏极，所述源区和所述阱引出区都通过接触孔连接到由正面金属层组成的源极；所述多晶硅栅的顶部通过接触孔连接到由正面金属层组成的栅极；所述漏区通过接触孔连接到由正面金属层组成的漏极。
进一步的改进是，在形成所述层间膜之前还包括在所述源区、所述阱引出区、所述多晶硅栅和所述漏区表面形成金属硅化物的步骤。
进一步的改进是，所述金属硅化物的形成步骤包括：
形成自对准金属硅化物区域阻挡层。
对所述自对准金属硅化物区域阻挡进行光刻刻蚀将需要形成所述金属硅化物的所述源区、所述阱引出区、所述多晶硅栅和所述漏区表面暴露出来。
进行金属淀积并金属合金化形成所述金属硅化物。
进一步的改进是，所述金属硅化物对应的金属为钴。
进一步的改进是，在步骤四的所述栅极结构形成之后以及步骤五的所述N+源漏注入之前，还包括在所述多晶硅栅的侧面形成侧墙的步骤，步骤五中形成的所述源区的第二侧面和所述多晶硅栅的第一侧面的侧墙自对准。
进一步的改进是，所述第二纵向沟道的长度是所述沟道的总长度的0.3～0.7。
进一步的改进是，所述栅介质层为栅氧化层，采用热氧化工艺形成。
本发明SNLDMOS器件的栅极结构中采用了一个沟槽即栅极沟槽，栅极沟槽使沟道分成两个横向沟槽和一个纵向沟槽，其中纵向沟槽不用占用器件的横向尺寸，故在沟道的长度不变的条件下，本发明能缩小器件的横向尺寸，所以本发明能减少器件的步进尺寸，器件的步进越小，导通电阻也越小，所以本发明能减少器件的导通电阻即源漏导通电阻。通常，在同一衬底上会形成多个器件结构，各器件的结构相同且周期排列，器件的步进是指周期排列的器件的宽度，如器件的单元的源漏之间的宽度。显然本发明能缩小器件的源漏之间的宽度，故能减少器件的源漏导通电阻。
另外，本发的栅极沟槽贴近位于漂移区中的第一浅沟槽场氧设置，这样能通过对栅极沟槽的深度的设置调节漂移区中沿第一浅沟槽场氧流动的漂移区电流路径的尺寸，相对于现有器件的沟道电流直接通过外延层表面流入漂移区的情形，本发明的沟道电流是从栅极沟槽的底部流入到漂移区中，故能减少漂移区电流路径的长度，漂移区电流路径越短则器件的源漏导通电阻也会越短，所以本发明还能实现缩短漂移区电流路径并而进一步减少器件的源漏导通电阻。
当本发明的将栅极沟槽的深度和第一浅沟槽场氧的深度设置为一致时，则沟道电流根本就不会绕第一浅沟槽场氧的第一侧面流动，而是直接进入到第一浅沟槽场氧的底部，这时对漂移区电流路径的减少的效果最佳。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有SNLDMOS的结构示意图；
图2是本发明实施例SNLDMOS的结构示意图；
图3是图1所示SNLDMOS的漂移区电流路径示意图；
图4是图2所示SNLDMOS的漂移区电流路径示意图。
具体实施方式
如图2所示，是本发明实施例SNLDMOS的结构示意图；本发明实施例SNLDMOS器件包括：
P阱1，在所述P阱1的选定区域中形成有N型掺杂的漂移区2。
通常，所述P阱1形成于P型外延层上。在P型外延层的底部还形成有N型埋层和P型埋层，在N型埋层和P型埋层的底部为衬底。
在所述漂移区2中形成有第一浅沟槽场氧3a。图2中还显示了另外两个浅沟槽场氧3，为了便于区别，将所述漂移区2中的浅沟槽场氧单独用标记3a表示并增加了编号。另外两个浅沟槽场氧3为SNLDMOS器件的周侧。
栅极结构包括：栅极沟槽4，所述栅极沟槽4的第二侧面和所述第一浅沟槽场氧3a的第一侧面相邻。
栅介质层5形成于所述栅极沟槽4的底部表面、第一侧面和第二侧面且延伸到所述栅极沟槽4的第一侧面外的所述P阱1表面以及所述栅极沟槽4的第二侧面外的所述第一浅沟槽场氧3a的表面。
在所述栅介质层5表面形成有多晶硅栅6。
在所述多晶硅栅6的侧面形成有侧墙7。
源区8由形成于所述多晶硅栅6的第一侧面外的所述P阱1中的N+区组成，且所述源区8的第二侧面和所述多晶硅栅6的第一侧面的侧墙7自对准。
漏区9由形成于所述漂移区2中并和所述第一浅沟槽场氧3a的第二侧面自对准。
被所述多晶硅栅6所覆盖的所述P阱1的表面用于形成沟道，沟道由第一横向沟道、第二纵向沟道和第三横向沟道连接而成，所述第一横向沟道位于被延伸到所述栅极沟槽4的第一侧面外的所述多晶硅栅6正面覆盖的所述P阱1的表面形成，所述第二纵向沟道由所述栅极沟槽4的第一侧面处被所述多晶硅栅6侧面覆盖的所述P阱1的表面形成，所述第三横向沟道位于由所述栅极沟槽4的底部表面处被所述多晶硅栅6正面覆盖的所述P阱1的表面形成。
图4中分别标注了第一横向沟道、第二纵向沟道和第三横向沟道的长度，其中L1为第一横向沟道的长度，L2为第二横向沟道的长度，L3为第三横向沟道的长。
在保持所述沟道的长度不变的条件下，通过增加所述第二纵向沟道的长度减少器件的步进(pitch)尺寸，从而减少器件的导通电阻。例如：将所述第二纵向沟道的长度设置为所述沟道的总长度的0.3～0.7。本发明实施例中，所述沟道的总长度小于等于0.18微米。
所述沟道的电流直接通过位于所述栅极沟槽4底部的所述第三横向沟道进入到所述漂移区2中，能减少所述沟道到所述漏区9之间的漂移区电流路径的长度。本发明实施例中，所述栅极沟槽4的底部表面和所述第一浅沟槽场氧3a的底部表面平齐，所述沟道的电流进入所述漂移区2后直接形成通过所述第一浅沟槽场氧3a的底部的漂移区2电流进入到所述漏区9，消除所述漂移区2电流在所述第一浅沟槽场氧3a的第一侧面的路径，从而减少所述漂移区电流路径的长度。图4中的箭头线202表示了本发明实施例的漂移区电流路径。图3中的箭头线201则表示了现有器件的漂移区电流路径，可以看出，箭头线201具有沿浅沟槽场氧105a的第一侧面纵向流动的路径。本发明实施例的图4中的箭头线202所示的漂移区电流路径中没有沿第一浅沟槽场氧3a的第一侧面流动的路径，故本发明实施例能减少漂移区电流路径的长度。
在所述源区8的第一侧面外的所述P阱1表面形成有由P+区组成的阱引出区10，所述源区8和所述阱引出区10都通过接触孔12连接到由正面金属层13组成的源极；所述多晶硅栅6的顶部通过接触孔12连接到由正面金属层13组成的栅极；所述漏区9通过接触孔12连接到由正面金属层13组成的漏极。
各所述接触孔12都穿过层间膜11，在所述源区8、所述阱引出区10、所述多晶硅栅6和所述漏区9表面形成有金属硅化物如钴(Co)硅化物，通过对应的所述金属硅化物和顶部的接触孔12接触。
本发明实施例SNLDMOS器件的栅极结构中采用了一个沟槽即栅极沟槽4，栅极沟槽4使沟道分成两个横向沟槽和一个纵向沟槽，其中纵向沟槽不用占用器件的横向尺寸，故在沟道的长度不变的条件下，本发明实施例能缩小器件的横向尺寸，所以本发明能减少器件的步进尺寸，器件的步进越小，导通电阻也越小，所以本发明实施例能减少器件的导通电阻即源漏导通电阻。
另外，本发实施例的栅极沟槽4贴近位于漂移区2中的第一浅沟槽场氧3a设置，这样能通过对栅极沟槽4的深度的设置调节漂移区2中沿第一浅沟槽场氧3a流动的漂移区电流路径的尺寸，相对于现有器件的沟道电流直接通过外延层表面流入漂移区2的情形，本发明实施例的沟道电流是从栅极沟槽4的底部流入到漂移区2中，故能减少漂移区电流路径的长度，漂移区电流路径越短则器件的源漏导通电阻也会越短，所以本发明实施例还能实现缩短漂移区电流路径并而进一步减少器件的源漏导通电阻。当本发明的将栅极沟槽4的深度和第一浅沟槽场氧3a的深度设置为一致时，则沟道电流根本就不会绕第一浅沟槽场氧3a的第一侧面流动，而是直接进入到第一浅沟槽场氧3a的底部，这时对漂移区电流路径的减少的效果最佳。
本发明实施例SNLDMOS器件的制造方法包括如下步骤：
步骤一、提供P型外延层，在所述P型外延层中形成多个浅沟槽场氧3，令位于后续形成的漂移区2中的浅沟槽场氧3为第一浅沟槽场氧3a。
步骤二、在所述P型外延层中形成P阱1。
步骤三、在所述P阱1的选定区域中形成N型掺杂的漂移区2。
步骤四、形成栅极结构，包括如下分步骤：
步骤41、形成栅极沟槽4，所述栅极沟槽4的第二侧面和所述第一浅沟槽场氧3a的第一侧面相邻。
步骤42、依次形成栅介质层5和多晶硅栅6。所述栅介质层5为栅氧化层，采用热氧化工艺形成。
步骤43、对所述栅介质层5和所述多晶硅栅6进行光刻刻蚀并组成所述栅极结构，刻蚀后的所述栅介质层5位于所述栅极沟槽4的底部表面、第一侧面和第二侧面且延伸到所述栅极沟槽4的第一侧面外的所述P阱1表面以及所述栅极沟槽4的第二侧面外的所述第一浅沟槽场氧3a的表面；所述多晶硅栅6位于所述栅介质层5表面。
被所述多晶硅栅6所覆盖的所述P阱1的表面用于形成沟道，沟道由第一横向沟道、第二纵向沟道和第三横向沟道连接而成，所述第一横向沟道位于被延伸到所述栅极沟槽4的第一侧面外的所述多晶硅栅6正面覆盖的所述P阱1的表面形成，所述第二纵向沟道由所述栅极沟槽4的第一侧面处被所述多晶硅栅6侧面覆盖的所述P阱1的表面形成，所述第三横向沟道位于由所述栅极沟槽4的底部表面处被所述多晶硅栅6正面覆盖的所述P阱1的表面形成。
在保持所述沟道的长度不变的条件下，通过增加所述第二纵向沟道的长度减少器件的步进尺寸，从而减少器件的导通电阻。较佳为，所述第二纵向沟道的长度是所述沟道的总长度的0.3～0.7。
所述沟道的电流直接通过位于所述栅极沟槽4底部的所述第三横向沟道进入到所述漂移区2中，能减少所述沟道到后续形成的漏区9之间的漂移区电流路径的长度。本发明实施例中，所述栅极沟槽4的底部表面和所述第一浅沟槽场氧3a的底部表面平齐，所述沟道的电流进入所述漂移区2后直接形成通过所述第一浅沟槽场氧3a的底部的漂移区2电流进入到所述漏区9，消除所述漂移区2电流在所述第一浅沟槽场氧3a的第一侧面的路径，从而减少所述漂移区电流路径的长度。
在所述多晶硅栅6的侧面形成侧墙7。
步骤五、进行N+源漏注入同时形成由N+区组成的源区8和漏区9，所述源区8形成于所述多晶硅栅6的第一侧面外的所述P阱1中且所述源区8的第二侧面和所述多晶硅栅6的第一侧面的侧墙7自对准；所述漏区9形成于所述漂移区2中并和所述第一浅沟槽场氧3a的第二侧面自对准。
步骤六、在所述源区8的第一侧面外的所述P阱1表面形成由P+区组成的阱引出区10。
步骤七、形成层间膜11，接触孔12，正面金属层13，对所述正面金属层13进行图形化形成源极、栅极和漏极，所述源区8和所述阱引出区10都通过接触孔12连接到由正面金属层13组成的源极；所述多晶硅栅6的顶部通过接触孔12连接到由正面金属层13组成的栅极；所述漏区9通过接触孔12连接到由正面金属层13组成的漏极。
在形成所述层间膜11之前还包括在所述源区8、所述阱引出区10、所述多晶硅栅6和所述漏区9表面形成金属硅化物的步骤。
所述金属硅化物的形成步骤包括：
形成自对准金属硅化物区域阻挡层。
对所述自对准金属硅化物区域阻挡进行光刻刻蚀将需要形成所述金属硅化物的所述源区8、所述阱引出区10、所述多晶硅栅6和所述漏区9表面暴露出来。
进行金属淀积并金属合金化形成所述金属硅化物。较佳为，所述金属硅化物对应的金属为钴。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种SNLDMOS器件，其特征在于，包括：
P阱，在所述P阱的选定区域中形成有N型掺杂的漂移区；
在所述漂移区中形成有第一浅沟槽场氧；
栅极结构包括：栅极沟槽，所述栅极沟槽的第二侧面和所述第一浅沟槽场氧的第一侧面相邻；
栅介质层形成于所述栅极沟槽的底部表面、第一侧面和第二侧面且延伸到所述栅极沟槽的第一侧面外的所述P阱表面以及所述栅极沟槽的第二侧面外的所述第一浅沟槽场氧的表面；
在所述栅介质层表面形成有多晶硅栅；
源区由形成于所述多晶硅栅的第一侧面外的所述P阱中的N+区组成，且所述源区的第二侧面和所述多晶硅栅的第一侧面自对准；
漏区由形成于所述漂移区中并和所述第一浅沟槽场氧的第二侧面自对准；
被所述多晶硅栅所覆盖的所述P阱的表面用于形成沟道，沟道由第一横向沟道、第二纵向沟道和第三横向沟道连接而成，所述第一横向沟道位于被延伸到所述栅极沟槽的第一侧面外的所述多晶硅栅正面覆盖的所述P阱的表面形成，所述第二纵向沟道由所述栅极沟槽的第一侧面处被所述多晶硅栅侧面覆盖的所述P阱的表面形成，所述第三横向沟道位于由所述栅极沟槽的底部表面处被所述多晶硅栅正面覆盖的所述P阱的表面形成；
在保持所述沟道的长度不变的条件下，通过增加所述第二纵向沟道的长度减少器件的步进尺寸，从而减少器件的导通电阻；
所述沟道的电流直接通过位于所述栅极沟槽底部的所述第三横向沟道进入到所述漂移区中，能减少所述沟道到所述漏区之间的漂移区电流路径的长度。
2.如权利要求1所述的SNLDMOS器件，其特征在于：所述P阱形成于P型外延层上。
3.如权利要求2所述的SNLDMOS器件，其特征在于：所述栅极沟槽的底部表面和所述第一浅沟槽场氧的底部表面平齐，所述沟道的电流进入所述漂移区后直接形成通过所述第一浅沟槽场氧的底部的漂移区电流进入到所述漏区，消除所述漂移区电流在所述第一浅沟槽场氧的第一侧面的路径，从而减少所述漂移区电流路径的长度。
4.如权利要求2所述的SNLDMOS器件，其特征在于：在所述源区的第一侧面外的所述P阱表面形成有由P+区组成的阱引出区，所述源区和所述阱引出区都通过接触孔连接到由正面金属层组成的源极；所述多晶硅栅的顶部通过接触孔连接到由正面金属层组成的栅极；所述漏区通过接触孔连接到由正面金属层组成的漏极。
5.如权利要求4所述的SNLDMOS器件，其特征在于：各所述接触孔都穿过层间膜，在所述源区、所述阱引出区、所述多晶硅栅和所述漏区表面形成有金属硅化物并通过对应的所述金属硅化物和顶部的接触孔接触。
6.如权利要求1所述的SNLDMOS器件，其特征在于：所述第二纵向沟道的长度是所述沟道的总长度的0.3～0.7。
7.一种SNLDMOS器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供P型外延层，在所述P型外延层中形成多个浅沟槽场氧，令位于后续形成的漂移区中的浅沟槽场氧为第一浅沟槽场氧；
步骤二、在所述P型外延层中形成P阱；
步骤三、在所述P阱的选定区域中形成N型掺杂的漂移区；
步骤四、形成栅极结构，包括如下分步骤：
步骤41、形成栅极沟槽，所述栅极沟槽的第二侧面和所述第一浅沟槽场氧的第一侧面相邻；
步骤42、依次形成栅介质层和多晶硅栅；
步骤43、对所述栅介质层和所述多晶硅栅进行光刻刻蚀并组成所述栅极结构，刻蚀后的所述栅介质层位于所述栅极沟槽的底部表面、第一侧面和第二侧面且延伸到所述栅极沟槽的第一侧面外的所述P阱表面以及所述栅极沟槽的第二侧面外的所述第一浅沟槽场氧的表面；所述多晶硅栅位于所述栅介质层表面；
被所述多晶硅栅所覆盖的所述P阱的表面用于形成沟道，沟道由第一横向沟道、第二纵向沟道和第三横向沟道连接而成，所述第一横向沟道位于被延伸到所述栅极沟槽的第一侧面外的所述多晶硅栅正面覆盖的所述P阱的表面形成，所述第二纵向沟道由所述栅极沟槽的第一侧面处被所述多晶硅栅侧面覆盖的所述P阱的表面形成，所述第三横向沟道位于由所述栅极沟槽的底部表面处被所述多晶硅栅正面覆盖的所述P阱的表面形成；
在保持所述沟道的长度不变的条件下，通过增加所述第二纵向沟道的长度减少器件的步进尺寸，从而减少器件的导通电阻；
所述沟道的电流直接通过位于所述栅极沟槽底部的所述第三横向沟道进入到所述漂移区中，能减少所述沟道到后续形成的漏区之间的漂移区电流路径的长度；
步骤五、进行N+源漏注入同时形成由N+区组成的源区和漏区，所述源区形成于所述多晶硅栅的第一侧面外的所述P阱中且所述源区的第二侧面和所述多晶硅栅的第一侧面自对准；所述漏区形成于所述漂移区中并和所述第一浅沟槽场氧的第二侧面自对准。
8.如权利要求7所述的SNLDMOS器件的制造方法，其特征在于：所述栅极沟槽的底部表面和所述第一浅沟槽场氧的底部表面平齐，所述沟道的电流进入所述漂移区后直接形成通过所述第一浅沟槽场氧的底部的漂移区电流进入到所述漏区，消除所述漂移区电流在所述第一浅沟槽场氧的第一侧面的路径，从而减少所述漂移区电流路径的长度。
9.如权利要求7所述的SNLDMOS器件的制造方法，其特征在于，还包括：
步骤六、在所述源区的第一侧面外的所述P阱表面形成由P+区组成的阱引出区；
步骤七、形成层间膜，接触孔，正面金属层，对所述正面金属层进行图形化形成源极、栅极和漏极，所述源区和所述阱引出区都通过接触孔连接到由正面金属层组成的源极；所述多晶硅栅的顶部通过接触孔连接到由正面金属层组成的栅极；所述漏区通过接触孔连接到由正面金属层组成的漏极。
10.如权利要求9所述的SNLDMOS器件的制造方法，其特征在于，在形成所述层间膜之前还包括在所述源区、所述阱引出区、所述多晶硅栅和所述漏区表面形成金属硅化物的步骤。
11.如权利要求10所述的SNLDMOS器件的制造方法，其特征在于，所述金属硅化物的形成步骤包括：
形成自对准金属硅化物区域阻挡层；
对所述自对准金属硅化物区域阻挡进行光刻刻蚀将需要形成所述金属硅化物的所述源区、所述阱引出区、所述多晶硅栅和所述漏区表面暴露出来；
进行金属淀积并金属合金化形成所述金属硅化物。
12.如权利要求11所述的SNLDMOS器件的制造方法，其特征在于：所述金属硅化物对应的金属为钴。
13.如权利要求7所述的SNLDMOS器件的制造方法，其特征在于：在步骤四的所述栅极结构形成之后以及步骤五的所述N+源漏注入之前，还包括在所述多晶硅栅的侧面形成侧墙的步骤，步骤五中形成的所述源区的第二侧面和所述多晶硅栅的第一侧面的侧墙自对准。
14.如权利要求7所述的SNLDMOS器件的制造方法，其特征在于：所述第二纵向沟道的长度是所述沟道的总长度的0.3～0.7。
15.如权利要求7所述的SNLDMOS器件的制造方法，其特征在于：所述栅介质层为栅氧化层，采用热氧化工艺形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810757105.XA CN109148583A (zh) | 2018-07-11 | 2018-07-11 | Snldmos器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810757105.XA CN109148583A (zh) | 2018-07-11 | 2018-07-11 | Snldmos器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109148583A true CN109148583A (zh) | 2019-01-04 |
Family
ID=64800067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810757105.XA Pending CN109148583A (zh) | 2018-07-11 | 2018-07-11 | Snldmos器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109148583A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111613532A (zh) * | 2019-02-25 | 2020-09-01 | 中芯国际集成电路制造(上海)有限公司 | 一种场效应管的形成方法和场效应管 |
| CN115513297A (zh) * | 2022-11-09 | 2022-12-23 | 中芯越州集成电路制造(绍兴)有限公司 | 碳化硅平面mosfet器件及其制造方法 |
| CN117497420A (zh) * | 2023-12-26 | 2024-02-02 | 粤芯半导体技术股份有限公司 | 半导体器件及其制备方法 |
| WO2024037259A1 (zh) * | 2022-08-15 | 2024-02-22 | 无锡华润上华科技有限公司 | 横向扩散金属氧化物半导体器件及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102136493A (zh) * | 2010-01-21 | 2011-07-27 | 上海华虹Nec电子有限公司 | 高压隔离型ldnmos器件及其制造方法 |
| US20160240663A1 (en) * | 2015-02-12 | 2016-08-18 | Vanguard International Semiconductor Corporation | Semiconductor device and method for fabricating the same |
-
2018
- 2018-07-11 CN CN201810757105.XA patent/CN109148583A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102136493A (zh) * | 2010-01-21 | 2011-07-27 | 上海华虹Nec电子有限公司 | 高压隔离型ldnmos器件及其制造方法 |
| US20160240663A1 (en) * | 2015-02-12 | 2016-08-18 | Vanguard International Semiconductor Corporation | Semiconductor device and method for fabricating the same |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111613532A (zh) * | 2019-02-25 | 2020-09-01 | 中芯国际集成电路制造(上海)有限公司 | 一种场效应管的形成方法和场效应管 |
| CN111613532B (zh) * | 2019-02-25 | 2023-08-22 | 中芯国际集成电路制造(上海)有限公司 | 一种场效应管的形成方法和场效应管 |
| WO2024037259A1 (zh) * | 2022-08-15 | 2024-02-22 | 无锡华润上华科技有限公司 | 横向扩散金属氧化物半导体器件及其制备方法 |
| CN115513297A (zh) * | 2022-11-09 | 2022-12-23 | 中芯越州集成电路制造(绍兴)有限公司 | 碳化硅平面mosfet器件及其制造方法 |
| CN115513297B (zh) * | 2022-11-09 | 2023-09-22 | 中芯越州集成电路制造(绍兴)有限公司 | 碳化硅平面mosfet器件及其制造方法 |
| CN117497420A (zh) * | 2023-12-26 | 2024-02-02 | 粤芯半导体技术股份有限公司 | 半导体器件及其制备方法 |
| CN117497420B (zh) * | 2023-12-26 | 2024-04-16 | 粤芯半导体技术股份有限公司 | 半导体器件及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101740515B (zh) | 半导体元件及制造方法 | |
| CN104518010B (zh) | 集成电路和制造集成电路的方法 | |
| US8541839B2 (en) | Semiconductor component and method for producing it | |
| CN109148583A (zh) | Snldmos器件及其制造方法 | |
| CN104319288B (zh) | 包括电容器结构的电子设备及其形成工艺 | |
| CN102237279A (zh) | 用三个或四个掩膜制备的氧化物终止沟槽mosfet | |
| WO2007052196A1 (en) | Method of manufacturing a semiconductor device | |
| WO2013095750A1 (en) | Contact structures for semiconductor transistors | |
| CN110071169A (zh) | 具有体接触与介电间隔部的半导体器件及对应的制造方法 | |
| CN108258051A (zh) | Ldmos器件及其制造方法 | |
| CN102610523B (zh) | 在超级结mosfet中集成肖特基二极管的方法 | |
| CN104377244A (zh) | 一种降低ldmos导通电阻的器件结构 | |
| CN106169503A (zh) | 具有垂直浮动环的半导体装置及其制造方法 | |
| CN105027290B (zh) | 自适应电荷平衡的mosfet技术 | |
| CN105932064B (zh) | 沟槽栅功率mosfet及制造方法 | |
| KR20100027056A (ko) | 반도체 장치 및 그의 제조 방법 | |
| KR101360070B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| CN105679831B (zh) | 横向扩散场效应晶体管及其制造方法 | |
| CN109888015A (zh) | Ldmos器件及其制备方法 | |
| TWI601295B (zh) | 斷閘極金氧半場效電晶體 | |
| CN116598340B (zh) | 一种SiC MOSFET及其制作工艺方法 | |
| KR101369973B1 (ko) | 전력용 센스 모스펫 제조 방법 | |
| Vaid et al. | A novel trench gate floating islands power MOSFET (TG-FLIMOSFET): Two-dimensional simulation study | |
| TWI385802B (zh) | 高壓金氧半導體元件及其製作方法 | |
| CN102449770B (zh) | 用于半导体器件的3d沟道结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20190104 |
|
| WD01 | Invention patent application deemed withdrawn after publication |