CN103258845B - 半导体结构及其形成方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其形成方法。半导体结构包括第一半导体区、第二半导体区、介电结构与栅电极层。第一半导体区具有第一导电型。第二半导体区具有相反于第一导电型的第二导电型。第一半导体区是邻接第二半导体区。介电结构位于第一半导体区与第二半导体区上。栅电极层位于介电结构上。

Description

半导体结构及其形成方法

技术领域

本发明是有关于一种半导体结构及其形成方法，特别是有关于金属氧化物半导体结构及其形成方法。

背景技术

在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。近年节省能源IC为半导体结构发展重点之一，能源管理IC常用LDMOS或EDMOS作为开关。

举例来说，为了提高半导体结构例如横向双扩散金属氧化半导体(LDMOS)或延伸漏极金属氧化半导体(EDMOS)的击穿电压(breakdownvoltage；BVdss)，一种方法是降低漏极区的掺杂浓度并增加漂移长度。然而，此方法会提高半导体结构的特定开启电阻(Ron，sp)，使得BVdss与Ron，sp无法同时改善。

发明内容

本发明是有关于一种半导体结构及其形成方法，半导体结构具有优异的效能且制造成本低。

依据本发明一个实施例，本发明提供了一种半导体结构。半导体结构包括第一半导体区、第二半导体区、介电结构与栅电极层。第一半导体区包括第一掺杂区与第二掺杂区。第一半导体区、第一掺杂区与第二掺杂区具有第一导电型。第二半导体区包括第三掺杂区。第二半导体区与第三掺杂区具有相反于第一导电型的第二导电型。第二掺杂区邻接在第一掺杂区与第三掺杂区之间。第二掺杂区具有掺杂扩散部。掺杂扩散部从第二掺杂区的顶部向第三掺杂区延伸。掺杂扩散部具有第一导电型。介电结构位于第一半导体区与第二半导体区上。栅电极层位于介电结构上。

依据本发明一个实施例，本发明还提供了一种半导体结构的形成方法。方法包括以下步骤。形成第一半导体区于衬底中。第一半导体区包括第一掺杂区与第二掺杂区。第一半导体区、第一掺杂区与第二掺杂区具有第一导电型。形成第二半导体区于衬底中。第二半导体区包括第三掺杂区。第二半导体区与第三掺杂区具有相反于第一导电型的第二导电型。第二掺杂区邻接在第一掺杂区与第三掺杂区之间。第二掺杂区具有掺杂扩散部。掺杂扩散部从第二掺杂区的顶部向第三掺杂区延伸。掺杂扩散部具有第一导电型。形成介电结构于第一半导体区与第二半导体区上。形成栅电极层于介电结构上。

下文特举一些实施例，并配合所附图式，作详细说明如下：

附图说明

图1至图4绘示根据一实施例的半导体结构及其形成方法。

图5绘示根据一实施例的半导体结构的上视图。

图6绘示根据一实施例的半导体结构的剖面图。

图7绘示根据一实施例的半导体结构的剖面图。

图8绘示根据一实施例的半导体结构的上视图。

图9绘示根据一实施例的半导体结构的剖面图。

图10绘示根据一实施例的半导体结构的剖面图。

图11绘示根据一实施例的半导体结构的上视图。

图12绘示根据一实施例的半导体结构的剖面图。

图13绘示根据一实施例的半导体结构的上视图。

【主要半导体元件符号说明】

102：衬底

104、204、304：第一半导体区

106：阱区

108：第一掺杂区

110、210、310、410：第二掺杂区

112：第二半导体区

114：第三掺杂区

116、216、316、416：介电结构

118、218、318、418：栅电极层

120：顶掺杂区

122：掺杂扩散部

124：第一介电层

126：第二介电层

128、228、328、428、528：场板掺杂区

130、230、330、430：第一重掺杂接触

132、232、332、432：第二重掺杂接触

134、234、334、434：第三重掺杂接触

136：绝缘结构

338：凸出部

S：底表面

T1、T2：厚度

具体实施方式

图1绘示根据一实施例的半导体结构的剖面图。半导体结构包括衬底102。举例来说，衬底102包括但不限于绝缘层上覆硅(SOI)、外延材料或非外延材料。

第一半导体区104位于衬底102上。第一半导体区104可包括阱区106、第一掺杂区108、第二掺杂区110与顶掺杂区120。顶掺杂区120形成于第一掺杂区108与第二掺杂区110的顶部份中。

阱区106、第一掺杂区108、第二掺杂区110与顶掺杂区120具有第一导电型例如N导电型。

第二半导体区112包括第三掺杂区114。第三掺杂区114具有相反于第一导电型的第二导电型例如P导电型。第三掺杂区114是邻接第一半导体区104。

第二掺杂区110邻接在第一掺杂区108与第三掺杂区114之间。于实施例中，第二掺杂区110具有掺杂扩散部122。掺杂扩散部122是从第二掺杂区110的顶部向第三掺杂区114延伸。掺杂扩散部122具有第一导电型例如N导电型。

场板掺杂区128可形成位于介电结构116下方的第一半导体区104的第二掺杂区110中。于实施例中，场板掺杂区128具有第二导电型例如P导电型。

第一重掺杂接触130形成在第一半导体区104的第一掺杂区108中。第二重掺杂接触132与第三重掺杂接触134是形成在第二半导体区112的第三掺杂区114中。第一重掺杂接触130与第二重掺杂接触132具有第一导电型例如N导电型。第三重掺杂接触134具有第二导电型例如P导电型。

介电结构116可位于第一半导体区104的第一掺杂区108与第二掺杂区110，与第二半导体区112的第三掺杂区114上。介电结构116可位于第一重掺杂接触130与第二重掺杂接触132之间。

介电结构116包括第一介电层124与第二介电层126。第一介电层124是邻接第二介电层126。第一介电层124与第二介电层126可分别包括氧化物或氮化物，例如氧化硅或氮化硅，或其他适合的高介电常数(high-K)材料。举例来说，第一介电层124或第二介电层126可具有氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)结构。

栅电极层118可位于介电结构116的第一介电层124与第二介电层126上。栅电极层118可包括金属、多晶硅、金属硅化物，或其他合适的材料。

绝缘结构136并不限于图1中所示的场氧化物(FOX)。举例来说，绝缘结构136可为浅沟道隔离(shallow trench isolation；STI)或深沟道隔离(deep trench isolation；DTI)。

在一些实施例中，是省略第一半导体区104的阱区106，因此第一半导体区104的第一掺杂区108与第二掺杂区110及第二半导体区112的第三掺杂区114是形成在衬底102中。

于实施例中，半导体结构为金属氧化物半导体(MOS)装置，例如LDMOS或EDMOS。详细地说，在第一导电型为N导电型，且第二导电型为P导电型的例子中，半导体结构为N通道LDMOS或N通道EDMOS。相对地，在第一导电型为P导电型，且第二导电型为N导电型的例子中，半导体结构为P通道LDMOS或P通道EDMOS。第一重掺杂接触130是用作漏极。第二重掺杂接触132是用作源极。

于实施例中，位在漂移区中的第二掺杂区110其第一导电型掺杂质的净浓度小于第一掺杂区108的第一导电型掺杂质的净浓度，此能够降低装置的特定开启电阻(specific on-resistance；Ron，sp)。顶掺杂区120有形成在第二掺杂区110(漂移区)中，此能够降低装置的特定开启电阻。位在漂移区中的场板掺杂区128是形成浮动区域(floating area)而提升装置的击穿电压(BVdss)。

由于第一半导体区104的第二掺杂区110具有向第二半导体区112的第三掺杂区114延伸的掺杂扩散部122，因此。装置的有效通道长度(effective channel length)缩小，并降低通道电阻。

于实施例中，介电结构116的第一介电层124具有均一的第一厚度T1。第二介电层126具有均一的第二厚度T2。第一厚度T1小于第二厚度T2。于实施例中，是以第一介电层124用作栅介电层。使用厚度较第一介电层124厚的第二介电层126用作绝缘隔离可提高装置的击穿电压。第二介电层126的厚度小于绝缘结构136的厚度可降低装置的特定开启电阻。

第一介电层124与第二介电层126具有一平整的共享底表面S。相较于第二介电层是使用场氧化物的比较例(未显示)，使用实施例的介电结构116可以在装置的漂移区中提供更短的电流路径，因而能降低特定开启电阻。

图1至图4绘示根据一实施例的半导体结构的形成方法。请参照图2，利用掺杂步骤在衬底102中形成阱区106。

请参照图3，利用掺杂步骤在阱区106中分别形成第一半导体区104与第二半导体区112。其中第一半导体区104与第二半导体区112重叠的部份为第二掺杂区110。第一半导体区104与第二半导体区112的形成顺序并未限制。于一实施例中，第一半导体区104是在第二半导体区112之前形成。于另一实施例中，第一半导体区104是在第二半导体区112之后形成。在进行掺杂步骤形成第一半导体区104与第二半导体区112之后，是进行热退火步骤。由于第一半导体区104的第一导电型例如N导电型掺杂质、与第二半导体区112的第二导电型例如P导电型掺杂质对于热扩散步骤具有不同的扩散特性，造成热扩散步骤后是得到具有掺杂扩散部122的第二掺杂区110。热扩散步骤可在形成第一半导体区104与第二半导体区112之后任意的时间点进行，例如在形成场板掺杂区128之前形成，或在形成栅电极层118(图4)之后进行。

请参照图3，然后利用掺杂步骤在第二掺杂区110中形成场板掺杂区128。在一些实施例中，是省略阱区106，因此第一半导体区104的第一掺杂区108与第二掺杂区110及第二半导体区112的第三掺杂区114是形成在衬底102中。

请参照图4，形成介电结构116于第一半导体区104与第二半导体区102上。举例来说，介电结构116的第一介电层124与第二介电层126可利用热氧化法或沉积法例如化学气相沉积或物理气相沉积法形成。于一些实施例中，可先形成第二介电层126的下部份，然后在形成第一介电层124的同时形成第二介电层126的上部份。请参照图4，形成栅电极层118于介电结构116上。

请参照图1，利用掺杂步骤在第一半导体区104的第一掺杂区108与第二掺杂区110中形成顶掺杂区120。顶掺杂区120可利用栅电极层118作为掩模而形成。利用掺杂步骤在第一半导体区104的第一掺杂区108与第二半导体区112的第三掺杂区114中形成第一重掺杂接触130与第二重掺杂接触132。利用掺杂步骤在第三掺杂区114中形成第三重掺杂接触134。

实施例中半导体结构可应用标准的高压(HV)工艺形成，因此不需要额外的掩模，并降低制造成本。

图5绘示根据一实施例的半导体结构的上视图。于一些实施例中，半导体结构沿AB线的剖面图是如图6所示。半导体结构沿CD线的剖面图是如图7所示。请参照图5至图7，图5仅显示出半导体结构的介电结构216、栅电极层218、第一重掺杂接触230、第二重掺杂接触232、第三重掺杂接触234与场板掺杂区228。请参照图5与图7，多个场板掺杂区228是通过第一半导体区204的第二掺杂区210互相分开。此例的场板掺杂区228是具有条纹状(或矩形、长方形)，然本发明并不限于此，场板掺杂区228亦可具有蜂巢状、六角形、八角形(octagonal)、圆形(circle)、或四方形(square)。图7绘示的半导体结构与图1绘示的半导体结构的差异在于，是省略了图1中的顶掺杂区120。此外，第一重掺杂接触230是邻近第一半导体区204的第二掺杂区210。

图8绘示根据一实施例的半导体结构的上视图。于一些实施例中，半导体结构沿EF线的剖面图是如图9所示。半导体结构沿GH线的剖面图是如图10所示。请参照图8至图10，图8仅显示出半导体结构的介电结构316、栅电极层318、第一重掺杂接触330、第二重掺杂接触332、第三重掺杂接触334与场板掺杂区328。图8绘示的半导体结构与图5绘示的半导体结构的差异在于，栅电极层318是具有多个互相分开的凸出部338。凸出部338是对应场板掺杂区328。凸出部338并不限于图8所示的矩形，举例来说，凸出部338可具有弧形、三角形、或其他任意的形状。图10绘示的半导体结构与图1绘示的半导体结构的差异在于，第一重掺杂接触330是邻近第一半导体区304的第二掺杂区310。

图11绘示根据一实施例的半导体结构的上视图。于一些实施例中，半导体结构沿IJ线的剖面图是类似于图9所示的半导体结构的剖面图。半导体结构沿LM线的剖面图是如图12所示。请参照图11与图12，图11仅显示出半导体结构的介电结构416、栅电极层418、第一重掺杂接触430、第二重掺杂接触432、第三重掺杂接触434与场板掺杂区428。图11与图12绘示的半导体结构与图5及图7绘示的半导体结构的差异在于，场板掺杂区428是横向地互相分开。

图13绘示根据一实施例的半导体结构的上视图。于一些实施例中，半导体结构沿OP线的剖面图是类似于图12所示的半导体结构的剖面图。半导体结构沿QR线的剖面图是类似于图6所示的半导体结构的剖面图。图13绘示的半导体结构与图11绘示的半导体结构的差异在于，场板掺杂区528是具有蜂巢状(六角形)。于其他实施例中，场板掺杂区528可具有条纹状、矩形(长方形、四方形)、八角形、或圆形。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明是精神和范围内，当可做些许更动与润饰，因此本发明是保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体结构，包括：

一第一半导体区，包括一第一掺杂区与一第二掺杂区，其中该第一半导体区、该第一掺杂区与该第二掺杂区具有一第一导电型；

一第二半导体区，包括一第三掺杂区，其中该第二半导体区与该第三掺杂区具有相反于该第一导电型的一第二导电型，该第二掺杂区邻接在该第一掺杂区与该第三掺杂区之间，该第二掺杂区具有一掺杂扩散部，从该第二掺杂区的顶部向该第三掺杂区延伸，该掺杂扩散部具有该第一导电型；

一介电结构，位于该第一半导体区与该第二半导体区上；

至少一场板掺杂区，位于该介电结构下方的该第一半导体区中，用于形成浮动区域而提升半导体结构的击穿电压；以及

一栅电极层，位于该介电结构上。

2.根据权利要求1所述的半导体结构，其中该第一半导体区更包括一顶掺杂区，形成于该第一掺杂区的顶部份中，该顶掺杂区具有该第一导电型。

3.根据权利要求1所述的半导体结构，其中该第一半导体区更包括一顶掺杂区，形成于该第二掺杂区的顶部份中，该顶掺杂区具有该第一导电型。

4.根据权利要求1所述的半导体结构，其中该第二掺杂区的第一导电型掺杂质的净浓度小于该第一掺杂区的第一导电型掺杂质的净浓度。

5.根据权利要求1所述的半导体结构，其中该介电结构包括一第一介电层与一第二介电层，该第一介电层邻接该第二介电层。

6.根据权利要求5所述的半导体结构，其中该第一介电层具有均一的一第一厚度，该第二介电层具有均一的一第二厚度，该第一厚度小于该第二厚度。

7.根据权利要求5所述的半导体结构，其中该第一介电层与该第二介电层具有一平整的共享底表面。

8.根据权利要求1所述的半导体结构，其中该场板掺杂区具有该第二导电型。

9.根据权利要求8所述的半导体结构，其中该栅电极层具有多个互相分开的凸出部，该多个凸出部是对应多个该场板掺杂区。

10.一种半导体结构的形成方法，包括：

形成一第一半导体区于一衬底中，其中该第一半导体区包括一第一掺杂区与一第二掺杂区，该第一半导体区、该第一掺杂区与该第二掺杂区具有一第一导电型；

形成至少一场板掺杂区于该第一半导体区中，用于形成浮动区域而提升半导体结构的击穿电压；

形成一第二半导体区于该衬底中，其中该第二半导体区包括一第三掺杂区，该第二半导体区与该第三掺杂区具有相反于该第一导电型的一第二导电型，该第二掺杂区邻接在该第一掺杂区与该第三掺杂区之间，该第二掺杂区具有一掺杂扩散部，从该第二掺杂区的顶部向该第三掺杂区延伸，该掺杂扩散部具有该第一导电型；

形成一介电结构于该第一半导体区与该第二半导体区上；以及

形成一栅电极层于该介电结构上。