CN102687264A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN102687264A
CN102687264A CN2010800585405A CN201080058540A CN102687264A CN 102687264 A CN102687264 A CN 102687264A CN 2010800585405 A CN2010800585405 A CN 2010800585405A CN 201080058540 A CN201080058540 A CN 201080058540A CN 102687264 A CN102687264 A CN 102687264A
Authority
CN
China
Prior art keywords
type well
potential supply
cell columns
supply area
trap potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800585405A
Other languages
English (en)
Other versions
CN102687264B (zh
Inventor
田丸雅规
中西和幸
西村英敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN102687264A publication Critical patent/CN102687264A/zh
Application granted granted Critical
Publication of CN102687264B publication Critical patent/CN102687264B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11859—Connectibility characteristics, i.e. diffusion and polysilicon geometries
    • H01L2027/11866—Gate electrode terminals or contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/1189—Latch-up prevention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体装置，在单元列(A1)的N型阱区域(NW)中设置阱电位供给区域(14n)。以同一间距配置在阱电位供给区域(14n)的横向两侧配置的相邻栅极(15a、15b)、进一步在两侧配置的相邻栅极(15c、15d)。此外，相邻单元列(A2)具有在纵向上分别与相邻栅极(15a～15d)对置的4根栅极(15e～15h)。即，阱电位供给区域(14n)周边的栅极图案维持形状规则性。

Description

半导体装置
技术领域
本发明涉及设置了用于对阱区域进行供电的阱电位供给区域的半导体装置。
背景技术
在现有技术中的半导体装置中，为了控制阱电位，或者为了防止闩锁(latch up)，在活性晶体管的附近设置了用于对阱区域进行供电的阱电位供给区域。再者，所谓“活性晶体管”是利用晶体管的工作特性来对电路的期望功能进行贡献的晶体管。
图12是表示设置了阱电位供给区域的半导体装置的现有布局的一例的图。在图12的结构中，在图中的纵向上，排列配置在图中横向上配置了多个标准单元的标准单元列。并且，在中央的标准单元列中插入了阱电位供给单元VSC。VSCN是注入了N型杂质、对N型阱提供阱电位的阱电位供给区域(TAP区域)，VSCP是注入了P型杂质、对P型阱提供阱电位的阱电位供给区域。
现有技术文献
专利文献
专利文献1：JP特开2008-235350号公报
专利文献2：JP特开2007-12855号公报
专利文献3：JP特开2001-148464号公报
专利文献4：JP特开2009-32961号公报
发明内容
(发明要解决的课题)
在最近的半导体装置中，随着微细化的发展，在使栅极暴露时，由衍射光引起的光学邻近效应的影响变大。因此，根据周边的栅极图案的状况，会引起光学邻近效应的影响大不相同、产生栅极长度的偏差的这种问题。
为了应对该问题，需要确保对象栅极的周边栅极图案的形状规则性。并且，不仅是对象栅极在左右方向上排列的栅极图案，对于在上下方向排列的栅极图案，也需要维持形状规则性。
但是，在现有技术中，在配置了阱电位供给单元的情况下，无法维持对象栅极在左右方向及上下方向上排列的栅极图案的形状规则性。例如，在图12的布局中，由于阱电位供给单元VSC的挿入，对于上面的标准单元列的栅电极GT5及虚拟栅极GT4、GT6，在其下侧没有相邻地配置栅极，而且对于下面的标准单元列的栅电极GB4、GB5、GB6，在其上侧没有相邻地配置栅极。此外，对于栅电极GM3、GM7，分别在右侧及左侧没有相邻地配置栅极。这样，由于插入了阱电位供给单元VSC，从而无法维持其周边的栅极图案的形状规则性。
因此，在现有的半导体装置中，为了维持栅极图案的形状规则性，需要避开阱电位供电单元VSC的附近来配置具有活性晶体管的标准单元。但是，在这种情况下，会引起半导体装置的布局面积的增大，因此不是优选的方案。
鉴于上述问题，本发明的目的在于提供一种具有阱电位供给区域的半导体装置，能可靠地抑制因光学邻近效应引起的栅极长度的偏差，并且不会使布局面积增大。
(用于解决课题的方案)
在本发明的一个方式的半导体装置中，在第1方向上排列配置了多个单元列，在每个单元列中，在所述第1方向延伸的多个栅极被排列配置在与所述第1方向正交的第2方向上，
所述多个单元列分别具备在所述栅极的下方形成且分别在所述第2方向上延伸的第1导电型阱区域及第2导电型阱区域，
作为所述多个单元列之一的第1单元列具备：
第1阱电位供给区域，是在所述第1导电型阱区域中注入导电型与所述第1导电型阱区域相同的杂质而形成的；
第1及第2相邻栅极，其分别配置在所述第1阱电位供给区域的所述第2方向上的两侧；
第3相邻栅极，在所述第1阱电位供给区域的相反侧相邻地配置了该第3相邻栅极；和
第4相邻栅极，在所述第1阱电位供给区域的相反侧相邻地配置了该第4相邻栅极，
在所述第2方向上以同一间距配置所述第1～第4相邻栅极，并且，
所述多个单元列之中的、在所述第1方向上与所述第1单元列相邻的第1相邻单元列具有4根栅极，该4根栅极在所述第1方向上分别与所述第1～第4相邻栅极对置。
根据该方式，在第1单元列的第1导电型阱区域中设置了第1阱电位供给区域。并且，在第2方向上以同一间距配置了在第1阱电位供给区域的第2方向的两侧配置的第1及第2相邻栅极、以及进一步在其两侧配置第3及第4相邻栅极。再有，在第1方向上与第1单元列相邻的第1相邻单元列，具有在第1方向上分别与第1～第4相邻栅极对置的4根栅极。即，第1阱电位供给区域周边的栅极图案维持形状规则性。因此，能够避免随着栅极图案而不同的光学邻近效应的影响，因此能够可靠地抑制栅极长度的偏差，同时能够抑制因设置阱电位供给区域而引起的布局面积的增大。
在本发明的其他方式的半导体装置中，在第1方向上排列配置了多个单元列，在每个单元列中，在所述第1方向上延伸的多个栅极被排列配置在与所述第1方向正交的第2方向上，
所述多个单元列分别具有在所述栅极的下方形成且分别在所述第2方向上延伸的第1导电型阱区域及第2导电型阱区域，
作为所述多个单元列之一的第1单元列具备：
第1阱电位供给区域，是在所述第1导电型阱区域中注入导电型与所述第1导电型阱区域相同的杂质而构成的；和
第1栅极，其配置在所述第1阱电位供给区域之上。
根据该方式，在第1单元列的第1导电型阱区域中设置了第1阱电位供给区域。并且，在该第1阱电位供给区域上配置了第1栅极。通过该结构，在第2方向上能够以同一间距配置包括该第1栅极在内的多个栅极，而且能够在第1方向上使其他栅极相对置。即，第1阱电位供给区域的周边的栅极图案能够维持形状规则性。因此，能够避免随着栅极图案不同而不同的光学邻近效应的影响，因此，能够可靠地抑制栅极长度的偏差，同时能够抑制因设置阱电位供给区域而引起的布局面积的增大。
(发明效果)
根据本发明，在配置了阱电位供给区域的情况下，也能够维持其周边的栅极图案的形状规则性，因此，能够可靠地抑制栅极长度的偏差，同时能够抑制因设置阱电位供给区域而引起的布局面积的增大。
附图说明
图1是第1实施方式涉及的抽头单元的布局结构的例子。
图2是第1实施方式涉及的抽头单元的布局结构的其他例子。
图3是利用了图1及图2的抽头单元的半导体装置的布局结构的一例。
图4是表示图1的抽头单元的剖面结构的图。
图5是表示图2的抽头单元的剖面结构的图。
图6是第2实施方式涉及的抽头单元的布局结构的例子。
图7是使用了图6所示的晶体管型的阱电位供给区域的半导体装置的布局结构的一例。
图8是半导体装置的布局结构的其他例子。
图9是半导体装置的布局结构的其他例子。
图10是半导体装置的布局结构的其他例子。
图11是半导体装置的布局结构的其他例子。
图12是现有技术中的半导体装置的布局的一例。
具体实施方式
以下，基于附图详细说明本发明的实施方式。再者，在本申请说明书中，所谓“虚拟栅极”是指没有构成晶体管的栅极。此外，将起到活性晶体管的栅极作用的栅极称为“栅电极”。再有，假定在单独使用“栅极”的情况下，可包含“虚拟栅极”和“栅电极”这两者。
(第1实施方式)
图1是表示第1实施方式涉及的抽头单元(tap cell)的布局结构的例子的图。在此，所谓“抽头单元”是指具有对阱供电的电位供给区域的单元。在图1的布局结构中，在构成逆变器的逻辑单元5a、5b之间相邻地配置抽头单元1。
在图1中，抽头单元1具有：在N型阱区域NW中形成的N型杂质扩散区域11n、和在P型阱区域PW中形成的P型杂质扩散区域11p。在N型阱区域NW中，从N型杂质扩散区域11n经由接点(contact)及布线提供期望的阱电位。在P型阱区域PW中，从P型杂质扩散区域11p经由接点及布线提供期望的阱电位。即，N型杂质扩散区域11n和P型杂质扩散区域11p构成阱电位供给区域(TAP区域)。
逻辑单元5a、5b分别都具备在N型阱区域NW中形成的PMOS晶体管TPa、Tpb和在P型阱区域PW中形成的NMOS晶体管TNa、TNb。
并且，在抽头单元1与逻辑单元5a、5b之间分别配置虚拟栅极12a、12b。此外，在逻辑单元5a、5b的、抽头单元1的相反侧的边界，也分别配置虚拟栅极13a、13b。
通过这样配置虚拟栅极，从而如图1所示那样，在横向以大致恒定间距P对在纵向上延伸的多个栅极(包括虚拟栅极)进行布局。即，通过采用图1所示的抽头单元1的布局结构，在逻辑单元5a、5b之间配置了抽头单元1的情况下，也能够确保栅极图案的形状规则性。
图2是表示第1实施方式涉及的抽头单元的布局结构的其他例的图。在图2的布局结构中，在构成逆变器的逻辑单元5a、5b之间相邻地配置抽头单元2。逻辑单元5a、5b的布局结构与图1同样。
在图2中，抽头单元2具有在N型阱区域NW中形成的2个N型杂质扩散区域21n、22n、和在P型阱区域PW中形成的2个P型杂质扩散区域21p、22p。在N型阱区域NW中，从N型杂质扩散区域21n、22n经由接点及布线提供期望的阱电位。在P型阱区域PW中，从P型杂质扩散区域21p、22p经由接点及布线提供期望的阱电位。即，2个N型杂质扩散区域21n、22n和2个P型杂质扩散区域21p、22p构成阱电位供给区域(TAP区域)。
并且，在抽头单元2与逻辑单元5a、5b之间分别配置虚拟栅极23a、23b。再有，在从N型杂质扩散区域21n、22n之间至P型杂质扩散区域21p、22p之间配置虚拟栅极23c。
通过这样配置虚拟栅极，如图2所示那样，在横向以大致恒定的间距P对在纵向上延伸的多个栅极(包括虚拟栅极)进行布局。即，通过采用图2所示的抽头单元2的布局结构，在逻辑单元5a、5b之间配置了抽头单元2的情况下，也能够确保栅极图案的形状规则性。
图3是采用图1及图2所示的抽头单元的半导体装置的布局结构的一例。在图3的布局中，纵向(第1方向)上延伸的多个栅极排列配置在横向(第2方向)上的单元列A1、A2，排列配置在纵向上。在单元列A1、A2中，各自在栅极的下方形成横向延伸的P型阱区域PW及N型阱区域NW。再者，在单元列A2中，P型阱区域PW与N型阱区域NW被反转，因此单元列A1、A2的N型阱区域NW相邻。
在图3的布局结构中，配置了由与图1所示的抽头单元1相同的结构构成的抽头单元1A、1B、1C、1D、以及由与图2所示的抽头单元2相同的结构构成的抽头单元2A、2B、2C、2D。
在此，关注配置于单元列A1中的抽头单元1A的N型杂质扩散区域14n。N型杂质扩散区域14n起到向单元列A1的N型阱区域NW提供阱电位的阱电位供给区域的作用。并且，在作为第1阱电位供给区域的N型杂质扩散区域14n的横向两侧，分别配置作为第1及第2相邻栅极的虚拟栅极15a、15b。在虚拟栅极15a的、N型杂质扩散区域14n的相反侧，相邻地配置作为第3相邻栅极的栅电极15c，在虚拟栅极15b的、N型杂质扩散区域14n的相反侧，相邻地配置作为第4相邻栅极的栅电极15d。
并且，在横向上以同一间距P配置栅电极15c、虚拟栅极15a、15b、栅电极15d。再有，作为第1相邻单元列的单元列A2，具有分别在纵向上与单元列A1的栅电极15c、虚拟栅极15a、15b、栅电极15d对置(间隔S)的、4根栅极15e、15f、15g、15h。即，对于所关注的N型杂质扩散区域14n，在横向上以2根2根相邻的共计4根栅极的图案具有形状规则性。
此外，关注配置于单元列A2中的抽头单元2C的N型杂质扩散区域16n。N型杂质扩散区域16n起到对单元列A2的N型阱区域NW提供阱电位的阱电位供给区域的作用。并且，在作为第1阱电位供给区域的N型杂质扩散区域16n的横向两侧，分别配置作为第1及第2相邻栅极的虚拟栅极17a、17b。在虚拟栅极17a的、N型杂质扩散区域16n的相反侧，相邻地配置作为第3相邻栅极的栅电极17c，在虚拟栅极17b的、N型杂质扩散区域16n的相反侧，相邻地配置作为第4相邻栅极的虚拟栅极17d。再有，在虚拟栅极17b与虚拟栅极17d之间，形成作为第2阱电位供给区域的N型杂质扩散区域18n。
并且，在横向以同一间距P配置栅电极17c、虚拟栅极17a、17b、17d。再有，作为第1相邻单元列的单元列A1具有分别在纵向上与单元列A2的栅电极17c、虚拟栅极17a、17b、17d对置的4根栅极17e、17f、17g、17h。即，对于所关注的N型杂质扩散区域16n，在横向上以2根2根相邻的共计4根栅极的图案具有形状规则性。
由于通过这种布局，即便在配置了阱电位供给区域时，也能够维持其周边的栅极图案的形状规则性，因此能够避免随着栅极图案不同而不同的光学邻近效应的影响。因此，能够可靠地抑制栅极长度的偏差，同时能够抑制因设置阱电位供给区域而导致布局面积增大的情况。
再者，在此关注对N型阱区域提供阱电位的N型杂质扩散区域来进行了说明，但对于向P型阱区域提供阱电位的P型杂质扩散区域，也能够实现同样的结构，获得同样的作用效果。
在此，“以同一间距P配置栅极”并不是意味着间距完全相同，认为只要以大致相同的间距进行配置即可，允许某种程度的变动。例如，允许间距P的一半(＝P/2)左右的波动。或者，假定允许直至栅极宽度Lg为止的变动。
此外，优选以大致相同的间隔来配置与阱电位供给区域相邻的4根栅极、以及与这些栅极对置的4根栅极。再者，也可以如抽头单元2C中的虚拟栅极17a、17b、17d那样，与对置的栅极一体式连接。
此外，阱电位供给区域也可以与相邻的单元列中的同一导电型的阱电位供给区域一体形成。例如，如单点划线所示，抽头单元2C中的N型杂质扩散区域16n可以与单元列A1的抽头单元2A中的作为第3阱电位供给区域的N型杂质扩散区域19n一体形成。通过这样形成，用于形成阱电位供给区域的杂质注入变得更为容易。
再者，在图1～图3的结构中，优选除了以同一间距P配置栅极以外，各栅极的横向宽度相同。
此外，在图1～图3中，图示了阱电位供给区域的纵向尺寸与相邻的晶体管的栅极宽度(扩散区域的宽度)相同，但是并不限于此，也可以不同于晶体管的栅极宽度。
此外，在图1～图3中，各栅极跨越N型阱区域NW和P型阱区域PW之间的边界而延伸，但也可以在该边界分割开来进行配置。再有，考虑到近接效应的影响，也可以在N型阱区域NW内、或者P型阱区域PW内将栅极分割开来进行配置。
此外，阱电位供给区域只要被配置成夹在栅极彼此间即可，在纵向及横向上其尺寸并没有特别限制。
图4(a)是与图1相同的俯视图，图4(b)、(c)是表示图4(a)的线X-X’处的剖面结构的图，图4(d)是表示图4(a)的线Y-Y’处的剖面结构的图。在采用图1所示的抽头单元结构时，由于阱电位供给区域11n、11p的横向宽度微小，因此杂质的注入有可能并不顺利。即，如图4(b)所示，理想的是优选在被虚拟栅极夹着的阱电位供给区域中注入与阱区域同一导电型(图中为N型)的杂质。但是，在实际制造过程中，如图4(c)、(d)所示，在相邻的扩散区域中注入的其他导电型(图中是P型)的杂质会被注入至阱电位供给区域，因此有可能在虚拟栅极之间无法顺利地形成阱电位供给区域。
图5(a)是与图2相同的俯视图，图5(b)是表示图5(a)的线X-X’处的剖面结构的图。在采用图2所示的抽头单元结构时，如图5(b)所示，即便在相邻的扩散区域中注入的其他导电型(图中是P型)的杂质被注入至阱电位供给区域的情况下，在虚拟栅极之间也会形成与阱区域同一导电型(图中是N型)的阱电位供给区域。
(第2实施方式)
图6是表示第2实施方式涉及的抽头单元的布局结构的例子的图。在图6的布局结构中，在构成逆变器的逻辑单元5a、5b之间相邻地配置抽头单元3。逻辑单元5a、5b的布局结构与图1相同。
在图6中，抽头单元3具有在N型阱区域NW中形成的N型杂质扩散区域31n、和在P型阱区域PW中形成的P型杂质扩散区域31p。在N型阱区域NW中，从N型杂质扩散区域31n经由接点及布线提供期望的阱电位。在P型阱区域PW中，从P型杂质扩散区域31p经由接点及布线提供期望的阱电位。即，N型杂质扩散区域31n和P型杂质扩散区域31p构成阱电位供给区域(TAP区域)。
并且，在抽头单元3与逻辑单元5a、5b之间分别配置虚拟栅极32a、32b。再者，在N型杂质扩散区域31n及P型杂质扩散区域31p上配置虚拟栅极32c。即，N型杂质扩散区域31n及P型杂质扩散区域31p成为所谓的晶体管型的阱电位供给区域。
通过这样配置虚拟栅极，如图6所示，在横向上以大致恒定的间距P对纵向延伸的多个栅极(包括虚拟栅极)进行布局。即，通过采用图6所示的抽头单元3的布局结构，即便在逻辑单元5a、5b之间配置了抽头单元3的情况下，也能够确保栅极图案的形状规则性。
图7是采用了图6所示的晶体管型的阱电位供给区域的半导体装置的布局结构的一例。在图7的布局中，在纵向(第1方向)延伸的多个栅极排列配置于横向(第2方向)上的单元列B1、B2、B3，被排列配置在纵向上。在单元列B1、B2、B3中，分别在横向延伸的P型阱区域PW及N型阱区域NW形成在栅极的下方。再者，在单元列B2中，P型阱区域PW与N型阱区域NW反转，因此单元列B1、B2的N型阱区域NW相邻，单元列B2、B3的P型阱区域PW相邻。
在图7的布局结构中，作为晶体管型的第1阱电位供给区域，设置了P型杂质扩散区域33p、34p、和N型杂质扩散区域33n。P型杂质扩散区域33p对单元列B1的P型阱区域PW进行供电，N型杂质扩散区域33n对单元列B1的N型阱区域NW进行供电，P型杂质扩散区域34p对单元列B2的P型阱区域PW进行供电。并且，在P型杂质扩散区域33p上配置了作为第1栅极的虚拟栅极34a，在N型杂质扩散区域33n上配置了作为第1栅极的虚拟栅极34b，在P型杂质扩散区域34p上配置了作为第1栅极的虚拟栅极34c。
由于通过这种布局，即便在配置了阱电位供给区域的情况下，也能够维持其周边的栅极图案的形状规则性，因此能够避免随着栅极图案不同而不同的光学邻近效应的影响。因此，能够可靠地抑制栅极长度的偏差，同时能够抑制因用于控制阱电位、防止闩锁的阱电位供给区域的设置而引起的面积增大。
再者，在晶体管型的阱电位供给区域上配置的栅极也可以是起到活性晶体管的栅极的作用的栅电极。在图7的布局中，在作为对单元列B3的P型阱区域PW进行供电的第1阱电位供给区域的P型杂质扩散区域35p上，配置了从其下方的活性晶体管TN1开始延伸的作为第1栅极的栅电极36。
<布局结构的其他例>
(例1)
图8是半导体装置的布局结构的其他例。在图8的布局中，与图7同样，纵向延伸的多个栅极被排列配置于横向上的单元列C1、C2、C3，被排列配置在纵向上。在单元列C1、C2、C3中，各自的横向延伸的P型阱区域PW及N型阱区域NW形成在栅极的下方。再者，在单元列C2中，P型阱区域PW和N型阱区域NW反转，因此单元列C1、C2的N型阱区域NW相邻，单元列C2、C3的P型阱区域PW相邻。
图8的布局结构的特征之一是P型杂质扩散区域41p和N型杂质扩散区域41n。P型杂质扩散区域41p对单元列C1的P型阱区域PW进行供电，N型杂质扩散区域41n对单元列C1的N型阱区域NW进行供电。并且，P型杂质扩散区域41p和N型杂质扩散区域41n都被配置成与两侧的虚拟栅极42a、42b的下方重叠。通过允许这种的配置，可以扩大杂质扩散区域的横向宽度，因此可获得在制造过程中容易进行杂质注入的效果。
此外，对单元列C3的P型阱区域PW进行供电的P型杂质扩散区域43p，被配置成与一侧的虚拟栅极44a的下方重叠。同样，对单元列C3的N型阱区域NW进行供电的N型杂质扩散区域43n，被配置成与一侧的虚拟栅极44b的下方重叠。通过这种配置，也能够扩大杂质扩散区域的横向宽度。
(例2)
图9是半导体装置的布局结构的其他例。在图9的布局中，与图7同样，纵向延伸的多个栅极排列配置在横向的单元列D1、D2、D3，被排列配置在纵向上。在单元列D1、D2、D3中，各自的横向延伸的P型阱区域PW及N型阱区域NW形成在栅极的下方。再者，在单元列D2中，P型阱区域PW与N型阱区域NW反转，因此单元列D1、D2的N型阱区域NW相邻，单元列D2、D3的P型阱区域PW相邻。
图9的布局结构的特征之一在于，在晶体管型的阱电位供给区域中，夹着虚拟栅极的扩散区域的一方被注入导电型不同于阱区域的杂质。例如，在单元列D1的N型阱区域NW中，夹着虚拟栅极46而配置了N型杂质扩散区域45n和P型杂质扩散区域45p。此外，在单元列D2的P型阱区域PW中，夹着虚拟栅极48配置了P型杂质扩散区域47p和N型杂质扩散区域47n。
例如，通过配置P型杂质扩散区域45p，可针对成为在其右侧配置的PMOS晶体管的源极或者漏极的P型杂质扩散区域，按照动作上不出现问题的方式可靠地注入杂质。即，在晶体管型的阱电位供给区域中，使夹着虚拟栅极的扩散区域的一方成为导电型不同于阱区域的杂质扩散区域，从而能够可靠地形成与其相邻的晶体管的扩散区域。
(例3)
在此前的说明中，主要例示了在阱电位供给区域的两侧配置的相邻栅极是虚拟栅极的例子。不过，在本实施方式中，在阱电位供给区域的两侧配置的相邻栅极也可以是起到活性晶体管的栅电极的作用的栅极。
图10及图11是半导体装置的布局结构的其他例。在图10的布局中，纵向延伸的多个栅极排列配置在横向的单元列E1、E2，被排列配置在纵向上。在单元列E1、E2中，各自的横向延伸的P型阱区域PW及N型阱区域NW形成在栅极的下方。再者，在单元列E2中，P型阱区域PW与N型阱区域NW反转，因此单元列E1、E2的N型阱区域NW相邻。图11的布局也同样地配置了单元列F1、F2。
例如，在图10中，起到活性晶体管的栅极的作用的作为第1及第2相邻栅极的栅电极52a、52b，与成为第1阱电位供给区域的P型杂质扩散区域51p相邻。此外，在图11中，起到活性晶体管的栅极的作用的作为第1相邻栅极的栅电极54a和作为第2相邻栅极的虚拟栅极54b，与成为第1阱电位供给区域的N型杂质扩散区域53n相邻。
再者，在上述的半导体装置的布局中，也可以在单元列彼此之间设置横向延伸的、导电型与阱区域相同的杂质扩散区域。例如，在图7的布局中，可以在单元列B1、B2之间设置横向延伸的N型杂质扩散区域，在单元列B2、B3之间设置横向延伸的P型杂质扩散区域。例如，通过将设置于单元列之间的杂质扩散区域用于对阱区域进行供电，能够使得阱区域的电位更加稳定。
或者，在上述的半导体装置的布局中，可以在单元列彼此之间设置横向延伸的、导电型不同于阱区域的杂质扩散区域。例如，在图7的布局中，在单元列B1、B2之间设置横向延伸的P型杂质扩散区域，在单元列B2、B3之间设置横向延伸的N型杂质扩散区域。例如，通过将设置于单元列之间的杂质扩散区域用于电源电位或者基板电位的供给，能够使得晶体管的源极电位更加稳定。
(产业上的可利用性)
在本发明中，能够实现一种具有阱电位供给区域的半导体装置，其能可靠地抑制由光学邻近效应引起的栅极长度的偏差，并且不会使布局面积增大，因此例如在半导体芯片的成品率提高或小型化等方面是有效的。
符号说明
1、2、3  抽头单元
1A、1B、1C、1D、2A、2B、2C、2D  抽头单元
11n、11p、21n、21p、22n、22p  阱电位供给区域
12a、12b、23a、23b、23c  虚拟栅极
14n  阱电位供给区域(第1阱电位供给区域)
15a、15b  虚拟栅极(第1及第2相邻栅极)
15c、15d  栅电极(第3及第4相邻栅极)
15e、15f、15g、15h  4根栅极
16n  阱电位供给区域(第1阱电位供给区域)
17a、17b虚拟栅极(第1及第2相邻栅极)
17c  栅电极(第3相邻栅极)
17d  虚拟栅极(第4相邻栅极)
17e、17f、17g、17h  4根栅极
18n  阱电位供给区域(第2阱电位供给区域)
19n  阱电位供给区域(第3阱电位供给区域)
31n、31p  阱电位供给区域(第1阱电位供给区域)
32a、32b  虚拟栅极
32c  虚拟栅极(第1栅极)
33p、33n、34p、35p  阱电位供给区域(第1阱电位供给区域)
34a、34b、34c  虚拟栅极(第1栅极)
36  栅电极(第1栅极)
51p  阱电位供给区域(第1阱电位供给区域)
52a、52b栅电极(第1及第2相邻栅极)
53n  阱电位供给区域(第1阱电位供给区域)
54a  栅电极(第1相邻栅极)
54b  虚拟栅极(第2相邻栅极)
NW   N型阱区域
PW   P型阱区域
TN1  活性晶体管

Claims (13)

1.一种半导体装置，在第1方向上排列配置了多个单元列，在每个单元列中，在所述第1方向延伸的多个栅极被排列配置在与所述第1方向正交的第2方向上，
所述多个单元列分别具备在所述栅极的下方形成且分别在所述第2方向上延伸的第1导电型阱区域及第2导电型阱区域，
作为所述多个单元列之一的第1单元列具备：
第1阱电位供给区域，是在所述第1导电型阱区域中注入导电型与所述第1导电型阱区域相同的杂质而形成的；
第1及第2相邻栅极，其分别配置在所述第1阱电位供给区域的所述第2方向上的两侧；
第3相邻栅极，在所述第1阱电位供给区域的相反侧相邻地配置了该第3相邻栅极；和
第4相邻栅极，在所述第1阱电位供给区域的相反侧相邻地配置了该第4相邻栅极，
在所述第2方向上以同一间距配置所述第1～第4相邻栅极，并且，
所述多个单元列之中的、在所述第1方向上与所述第1单元列相邻的第1相邻单元列具有4根栅极，该4根栅极在所述第1方向上分别与所述第1～第4相邻栅极对置。
2.根据权利要求1所述的半导体装置，其中，
所述第1及第2相邻栅极之中的至少任一方被连接成与所述第1相邻单元列中的对置于该相邻栅极的栅极成为一体。
3.根据权利要求1或2所述的半导体装置，其中，
所述第1及第2相邻栅极是虚拟栅极。
4.根据权利要求1所述的半导体装置，其中，
在所述第1相邻栅极和所述第3相邻栅极之间，形成注入导电型与所述第1导电型阱区域相同的杂质而构成的第2阱电位供给区域。
5.根据权利要求4所述的半导体装置，其中，
所述第1及第2阱电位供给区域形成为一体。
6.根据权利要求4或5所述的半导体装置，其中，
所述第1、第2及第3相邻栅极是虚拟栅极。
7.根据权利要求1所述的半导体装置，其中，
所述第1单元列中的所述第1导电型阱区域和所述第1相邻单元列中的所述第1导电型阱区域在所述第1方向上相邻，
所述第1相邻单元列具备在所述第1导电型阱区域中注入导电型与所述第1导电型阱区域相同的杂质而构成的第3阱电位供给区域。
8.根据权利要求7所述的半导体装置，其中，
所述第1单元列中的所述第1阱电位供给区域和所述第1相邻单元列中的所述第3阱电位供给区域形成为一体。
9.根据权利要求1所述的半导体装置，其中，
所述第1～第4相邻栅极跨过所述第1导电型阱区域与所述第2导电型阱区域之间的边界而延伸。
10.根据权利要求1所述的半导体装置，其中，
所述第1～第4相邻栅极在所述第1导电型阱区域与所述第2导电型阱区域的边界处被分割。
11.一种半导体装置，在第1方向上排列配置了多个单元列，在每个单元列中，在所述第1方向上延伸的多个栅极被排列配置在与所述第1方向正交的第2方向上，
所述多个单元列分别具有在所述栅极的下方形成且分别在所述第2方向上延伸的第1导电型阱区域及第2导电型阱区域，
作为所述多个单元列之一的第1单元列具备：
第1阱电位供给区域，是在所述第1导电型阱区域中注入导电型与所述第1导电型阱区域相同的杂质而构成的；和
第1栅极，其配置在所述第1阱电位供给区域之上。
12.根据权利要求11所述的半导体装置，其中，
所述第1栅极是虚拟栅极。
13.根据权利要求11所述的半导体装置，其中，
所述第1栅极是活性晶体管的栅电极。
CN201080058540.5A 2009-12-25 2010-12-14 半导体装置 Active CN102687264B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009-294231 2009-12-25
JP2009294231 2009-12-25
PCT/JP2010/007255 WO2011077664A1 (ja) 2009-12-25 2010-12-14 半導体装置

Publications (2)

Publication Number Publication Date
CN102687264A true CN102687264A (zh) 2012-09-19
CN102687264B CN102687264B (zh) 2014-08-06

Family

ID=44195218

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080058540.5A Active CN102687264B (zh) 2009-12-25 2010-12-14 半导体装置

Country Status (4)

Country Link
US (6) US8692336B2 (zh)
JP (1) JP5594294B2 (zh)
CN (1) CN102687264B (zh)
WO (1) WO2011077664A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107636836A (zh) * 2015-12-11 2018-01-26 富士电机株式会社 半导体装置
CN108922887A (zh) * 2013-09-04 2018-11-30 株式会社索思未来 半导体装置
CN109524394A (zh) * 2017-09-18 2019-03-26 联华电子股份有限公司 具有虚置标准单元的集成电路

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8217464B2 (en) * 2010-08-06 2012-07-10 Altera Corporation N-well/P-well strap structures
US9449962B2 (en) 2010-08-06 2016-09-20 Altera Corporation N-well/P-well strap structures
KR101782678B1 (ko) 2011-07-29 2017-09-27 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
WO2013018589A1 (ja) * 2011-08-01 2013-02-07 国立大学法人電気通信大学 半導体集積回路装置
JP5798502B2 (ja) * 2012-01-31 2015-10-21 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
WO2013132841A1 (ja) 2012-03-08 2013-09-12 パナソニック株式会社 半導体集積回路装置
JP6056852B2 (ja) * 2012-04-24 2017-01-11 株式会社ソシオネクスト 半導体装置
JP5938277B2 (ja) 2012-06-08 2016-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US9123565B2 (en) * 2012-12-31 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Masks formed based on integrated circuit layout design having standard cell that includes extended active region
WO2015029280A1 (ja) 2013-08-28 2015-03-05 パナソニック株式会社 半導体集積回路装置
US9190405B2 (en) 2014-01-31 2015-11-17 Qualcomm Incorporated Digital circuit design with semi-continuous diffusion standard cell
TWI656622B (zh) * 2014-09-23 2019-04-11 聯華電子股份有限公司 積體電路佈局結構
JP5860114B2 (ja) * 2014-09-29 2016-02-16 ルネサスエレクトロニクス株式会社 半導体装置
US9698047B2 (en) 2015-06-17 2017-07-04 United Microelectronics Corp. Dummy gate technology to avoid shorting circuit
JPWO2017145906A1 (ja) * 2016-02-25 2018-12-27 株式会社ソシオネクスト 半導体集積回路装置
US10734377B2 (en) * 2016-11-29 2020-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
US10489548B2 (en) 2017-05-26 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method for manufacturing the same
US10714484B2 (en) * 2017-11-28 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure
CN111587484A (zh) 2018-01-19 2020-08-25 株式会社索思未来 半导体集成电路装置
KR102387946B1 (ko) * 2018-05-21 2022-04-18 삼성전자주식회사 클럽풋 구조의 도전 패턴을 포함하는 집적 회로
US20210249400A1 (en) * 2020-02-07 2021-08-12 Renesas Electronics Corporation Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020064080A1 (en) * 2000-05-16 2002-05-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
CN1710711A (zh) * 2004-06-16 2005-12-21 松下电器产业株式会社 标准单元、标准单元库和半导体集成电路
CN1893074A (zh) * 2005-06-30 2007-01-10 松下电器产业株式会社 半导体集成电路、标准单元、标准单元库、设计方法及设计装置
US7205191B2 (en) * 2003-05-14 2007-04-17 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and method of designing the same
US20080169868A1 (en) * 2007-01-12 2008-07-17 Tetsurou Toubou Layout structure of semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0828482B2 (ja) * 1984-10-22 1996-03-21 富士通株式会社 ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法
EP0177336B1 (en) 1984-10-03 1992-07-22 Fujitsu Limited Gate array integrated device
JPS61234499A (ja) 1985-04-10 1986-10-18 日産自動車株式会社 車両用経路誘導装置
JPH0582640A (ja) * 1991-09-19 1993-04-02 Fujitsu Ltd レイアウトデータ作成方法
JP2001148464A (ja) 1999-11-18 2001-05-29 Toshiba Microelectronics Corp 半導体集積回路
JP2003309178A (ja) * 2003-04-11 2003-10-31 Matsushita Electric Ind Co Ltd 半導体装置のレイアウト構造およびレイアウト設計方法
JP4248451B2 (ja) * 2004-06-11 2009-04-02 パナソニック株式会社 半導体装置およびそのレイアウト設計方法
JP2006245390A (ja) * 2005-03-04 2006-09-14 Toshiba Corp 半導体集積回路装置およびその製造方法
JP2007129094A (ja) * 2005-11-04 2007-05-24 Rohm Co Ltd 半導体装置
JP2008235350A (ja) * 2007-03-16 2008-10-02 Matsushita Electric Ind Co Ltd 半導体集積回路
JP5082640B2 (ja) 2007-07-13 2012-11-28 トヨタ車体株式会社 脱着式車椅子シート
JP5155617B2 (ja) 2007-07-27 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2009130167A (ja) * 2007-11-26 2009-06-11 Renesas Technology Corp 半導体装置およびその製造方法
JP5230251B2 (ja) 2008-04-25 2013-07-10 パナソニック株式会社 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造
JP5292005B2 (ja) * 2008-07-14 2013-09-18 ルネサスエレクトロニクス株式会社 半導体集積回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020064080A1 (en) * 2000-05-16 2002-05-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US7205191B2 (en) * 2003-05-14 2007-04-17 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and method of designing the same
CN1710711A (zh) * 2004-06-16 2005-12-21 松下电器产业株式会社 标准单元、标准单元库和半导体集成电路
CN1893074A (zh) * 2005-06-30 2007-01-10 松下电器产业株式会社 半导体集成电路、标准单元、标准单元库、设计方法及设计装置
US20080169868A1 (en) * 2007-01-12 2008-07-17 Tetsurou Toubou Layout structure of semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108922887A (zh) * 2013-09-04 2018-11-30 株式会社索思未来 半导体装置
CN107636836A (zh) * 2015-12-11 2018-01-26 富士电机株式会社 半导体装置
CN109524394A (zh) * 2017-09-18 2019-03-26 联华电子股份有限公司 具有虚置标准单元的集成电路

Also Published As

Publication number Publication date
US20160247820A1 (en) 2016-08-25
US20150102420A1 (en) 2015-04-16
US20140159160A1 (en) 2014-06-12
US9362264B2 (en) 2016-06-07
US20180366490A1 (en) 2018-12-20
US10593702B2 (en) 2020-03-17
WO2011077664A1 (ja) 2011-06-30
US10083985B2 (en) 2018-09-25
CN102687264B (zh) 2014-08-06
US8946826B2 (en) 2015-02-03
US20120168875A1 (en) 2012-07-05
US8692336B2 (en) 2014-04-08
JP5594294B2 (ja) 2014-09-24
US20170317101A1 (en) 2017-11-02
JPWO2011077664A1 (ja) 2013-05-02
US9741740B2 (en) 2017-08-22

Similar Documents

Publication Publication Date Title
CN102687264B (zh) 半导体装置
CN105493264B (zh) 半导体集成电路装置
JP5034945B2 (ja) 半導体装置及びその製造方法
US9362374B2 (en) Simple and cost-free MTP structure
CN102005451B (zh) 半导体集成电路
WO2013065080A1 (ja) 半導体集積回路装置
DE112016002710T5 (de) Hochgeschwindigkeits-, hochspannungstolerante schaltungen in flash-pfad
US11114450B2 (en) One-time programable memory device having enhanced program efficiency and method for fabricating the same
USRE46203E1 (en) Non-volatile semiconductor memory device
KR20180083925A (ko) 측면 확산 금속 산화물 반도체 전계 효과 트랜지스터
CN104040514A (zh) 具有去耦电容器的非对称密集浮置栅极非易失性存储器
US8384147B2 (en) High endurance non-volatile memory cell and array
KR101085155B1 (ko) 터널링 전계효과 트랜지스터를 이용한 1ｔ 디램 셀 소자
DE112016002704T5 (de) Hochspannungsarchitektur für nichtflüchtigen Speicher
KR20100065556A (ko) 횡전계형 액정표시장치
US9524785B2 (en) Memory unit with voltage passing device
CN102884617B (zh) 半导体装置
US20170352425A1 (en) Nonvolatile Semiconductor Storage Device
KR101735348B1 (ko) 호스트 물질 증발원과 도펀트 증발원이 선형 배열된 증발원
US20150069470A1 (en) Integrated circuit device
KR100830577B1 (ko) 마스크롬, 마스크롬 임베디드 이이피롬 및 이들의 제조방법
CN104752354B (zh) 光罩式只读存储器的结构及制造方法
JPWO2013065080A1 (ja) 半導体集積回路装置
JP2013069790A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20151118

Address after: Kanagawa

Patentee after: Co., Ltd. Suo Si future

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co., Ltd.