JP2001148464A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2001148464A
JP2001148464A JP32852599A JP32852599A JP2001148464A JP 2001148464 A JP2001148464 A JP 2001148464A JP 32852599 A JP32852599 A JP 32852599A JP 32852599 A JP32852599 A JP 32852599A JP 2001148464 A JP2001148464 A JP 2001148464A
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line
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substrate
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Shinji Kitabayashi
林 真 二 北
Tatsuya Azuma
竜 也 東
Ryoko Usuba
羽 涼 子 薄
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
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Toshiba Corp
Toshiba Microelectronics Corp
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Abstract

(57)【要約】 【課題】 トランジスタのソースと異なる電位を基板に
与え、かつ面積効率を向上させることが可能な半導体集
積回路を提供する。 【解決手段】 論理セルＣＡが規則的に配置された回路
において、セル内のトランジスタのソースに供給する電
源電圧ＶDD及び接地電圧Ｖssと異なる基板電位ＮＳＵＢ
及びＰＳＵＢを基板に供給するため、論理セルＣＡが配
置された領域内に基板電位供給セルＶＳＣを配置する。
基板電位供給セルＶＳＣはＮ型基板電位ＮＳＵＢ線１１
ａ、Ｐ型基板電位ＰＳＵＢ線１２ａから基板電位ＮＳＵ
Ｂ、ＰＳＵＢに接続されており、電位ＮＳＵＢ、ＰＳＵ
Ｂが供給されて基板に印加する。基板電位線を論理セル
領域内に配置すると素子面積を大きく占有するが、基板
電位供給セルＶＳＣを用いることで面積効率を向上させ
ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に係
わり、特に電源電圧、接地電圧と異なる基板電位を用い
る回路に関する。
【０００２】
【従来の技術】半導体集積回路には、スタンダードセル
やゲートアレイ等のように、トランジスタにより構成さ
れる論理セルが規則性を持って配置されたものがある。
図９に、従来の半導体集積回路の構成を示す。
【０００３】半導体基板上に、図中左右方向に沿って電
源電圧ＶDD線１と接地電圧Ｖss線２とが交互に一定間隔
を開けて配線されている。この電源電圧ＶDD線１と接地
電圧Ｖss線２との間に、論理セルＣＡが図中横方向に沿
って配置されている。各々の論理セルＣＡの図中縦方向
の長さＹは電源電圧ＶDD線１と接地電圧Ｖss線２との間
の間隔で決定され一定であるが、図中横方向の長さＸは
各論理セルＣＡの面積に応じて自由に設定することがで
きる。
【０００４】論理セルＣＡにはトランジスタにより構成
されるセルが配置されているが、電源電圧ＶDD線１を挟
む領域５は電源電圧ＶDDを供給され、Ｐチャネル型ＭＯ
Ｓトランジスタが形成されている。接地電圧Ｖss線２を
挟む領域６は接地電圧Ｖssを供給され、Ｎチャネル型Ｍ
ＯＳトランジスタが形成されている。
【０００５】領域５及び６に、Ｐチャネルトランジスタ
及びＮチャネルトランジスタにより構成されるインバー
タが形成されたレイアウトを図１０に示す。
【０００６】電源電圧ＶDD線１と接地電圧Ｖss線２との
間に論理セルＣＡの領域が存在する。基板上に絶縁膜を
介して形成された電源電圧ＶDD線１と、基板の表面部分
に形成されたＮ型拡散層３とが、絶縁膜に開孔されたコ
ンタクトホール１０により接続されており、このＮ型拡
散層３に電源電圧ＶDDが供給される。
【０００７】Ｐチャネルトランジスタ７はソース領域２
５、ドレイン領域２６、ゲート電極２３を有し、ソース
領域２５は絶縁膜を介して形成された電源線２１を経て
電源電圧ＶDD線１に接続されている。電源線２１と電源
電圧ＶDD線１とは、第１配線層（同層）で接続され、電
源線２１とソース領域２５とはコンタクトホール２９を
介して接続されている。
【０００８】Ｎチャネルトランジスタ８はソース領域２
７、ドレイン領域２８、ゲート電極２４を有し、ソース
領域２７は絶縁膜を介して形成された接地線２２を経て
接地電圧Ｖss線２に接続されている。接地線２２と接地
電圧Ｖss線２とは、第１配線層（同層）で接続され、接
地線２２とソース領域２７とはコンタクトホール３０を
介して接続されている。
【０００９】この図９及び図１０に示された構成では、
Ｐチャネルトランジスタ７が形成されたＮ型基板（Ｎウ
エル）にはそのソースと同じ電源電圧ＶDDが供給され、
Ｎチャネルトランジスタ８が形成されたＰ型基板（Ｐウ
エル）にはソースと同電位の接地電圧Ｖssが供給され
る。しかし、近年ではトランジスタの一層の性能向上を
図るため、トランジスタのソースと基板電位とを分離し
て個別に制御する手法が用いられている。この場合の従
来の半導体集積回路の構成を図１１に示す。
【００１０】電源電圧ＶDD線１、接地電圧Ｖss線２とそ
れぞれ隣接した位置に同方向に沿ってＮ型基板電位ＮＳ
ＵＢ線１１ａ、Ｐ型基板電位ＰＳＵＢ線１２ａが配置さ
れている。Ｎ型基板電位ＮＳＵＢ線１１ａは、Ｐチャネ
ルトランジスタ７が形成されたＮ型基板に、コンタクト
ホール１０を介してＮ型基板電位ＮＳＵＢを供給する。
Ｐ型基板電位ＰＳＵＢ線１２ａは、Ｎチャネルトランジ
スタ８が形成されたＰ型基板に、コンタクトホール１２
を介してＰ型基板電位ＰＳＵＢを供給する。
【００１１】これにより、Ｐチャネルトランジスタ７の
ソース領域２５に与える電源電圧ＶDDと異なるＮ型基板
電位ＮＳＵＢをＮ型基板に供給し、Ｎチャネルトランジ
スタ８のソース領域２７に与える接地電圧Ｖssと異なる
Ｐ型基板電位ＰＳＵＢをＰ型基板に供給することができ
る。
【００１２】
【発明が解決しようとする課題】しかし、それぞれの電
源電圧ＶDD線１と接地電圧Ｖss線２に隣接してＮ型基板
電位ＮＳＵＢ線１１ａとＰ型基板電位ＰＳＵＢ線１２ａ
とを配置する必要があり、論理セル領域内における基板
電位線１１ａ及び１２ａの占める面積が大きく、面積効
率が低いという問題があった。
【００１３】本発明は上記事情に鑑み、トランジスタの
ソースと異なる電位を基板に与えることができると同時
に、面積効率を向上させることが可能な半導体集積回路
を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体集積回路
は、基板上のセル領域に複数のセルが配置され、前記セ
ルに第１の電源電圧を供給する第１の電源線と、前記セ
ルに第２の電源電圧を供給する第２の電源線とを有し、
第１の基板電位を有する第１の基板電位線と、第２の基
板電位を有する第２の基板電位線と、前記セル領域内に
配置され、前記第１の基板電位線及び前記第２の基板電
位線に接続され、前記基板に導電型に応じて前記第１の
基板電位及び前記第２の基板電位を供給する基板電位供
給セルとを備えることを特徴としている。
【００１５】ここで、前記基板電位供給セルは、前記第
１の基板電位及び前記第２の基板電位を前記基板に供給
する領域と、前記セルに設けられた素子との距離に関す
る設計基準に基づいた位置に配置されていてもよい。
【００１６】また、前記第１の基板電位線及び前記第２
の基板電位線は、前記第１の電源線及び前記第２の電源
線と異なる一方向に配置され、前記基板電位供給セル
は、前記一方向に沿って連続的又は不連続に配置されて
いてもよい。
【００１７】ここで、前記セルに第１の電源電圧を供給
する第３の電源線と、前記セルに第２の電源電圧を供給
する第４の電源線とをさらに備え、前記第３および第４
の電源線は、前記第１および第２の基板電位線に並行し
て配置されていてもよい。
【００１８】あるいは、前記第１の基板電位線及び前記
第２の基板電位線は、前記第１の電源線及び前記第２の
電源線と同じ一方向に配置され、前記基板電位供給セル
は、前記一方向に沿って連続的又は不連続に配置されて
いてもよい。
【００１９】あるいはまた、前記第１の電源線及び前記
第２の電源線は一方向に沿って複数配置され、前記第１
の基板電位線及び前記第２の基板電位線は前記一方向と
同一方向又は異なる方向に沿って複数配置され、前記基
板電位供給セルは千鳥状又はランダムに配置されていて
もよい。
【００２０】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
【００２１】本発明の一実施の形態による半導体集積回
路は、図１に示されるような構成を備えている。半導体
基板上に、図中横方向に沿って第１配線層として電源電
圧ＶDD線１と接地電圧Ｖss線２とが交互に一定間隔を開
けて配線されている。この電源電圧ＶDD線１と接地電圧
Ｖss線２との間に、論理セルＣＡが図中横方向に沿って
配置されている。各々の論理セルＣＡの図中縦方向の長
さＹは電源電圧ＶDD線１と接地電圧Ｖss線２との間の間
隔で決定されて一定であり、図中横方向の長さＸは各論
理セルＣＡの面積に応じて自由に設定される。
【００２２】論理セルＣＡにおいて、電源電圧ＶDD線１
を挟む領域５は電源電圧ＶDDを供給されて動作するＰチ
ャネルトランジスタが形成されている。接地電圧Ｖss線
２を挟む領域６は接地電圧Ｖssを供給されて動作するＮ
チャネルトランジスタが形成されている。
【００２３】さらに本実施の形態では、Ｎ型基板電位Ｎ
ＳＵＢ線１１ａと、Ｐ型基板電位ＰＳＵＢ線１２ａとが
１組となって、電源電圧ＶDD線１及び接地電圧Ｖss線２
と直交する図中縦方向に第２配線層として形成されてい
る。さらに、論理セルＣＡの配置領域内に基板電位供給
セルＶＳＣが配置されている。基板電位供給セルＶＳＣ
は、Ｎ型基板電位ＮＳＵＢ線１１ａ及びＰ型基板電位Ｐ
ＳＵＢ線１２ａに沿って縦方向に連続的に配置され、基
板電位線１１ａ及び１２ａからそれぞれＮ型基板電位Ｎ
ＳＵＢ及びＰ型基板電位ＰＳＵＢを供給されてＮ型基板
とＰ型基板に印加する。
【００２４】領域５及び６にＰチャネルトランジスタ及
びＮチャネルトランジスタにより構成されるインバータ
と、基板電位供給セルＶＳＣのレイアウトを図２に示
す。
【００２５】インバータのレイアウトに関しては、図９
に示された従来の回路と同様である。即ち、電源電圧Ｖ
DD線１と接地電圧Ｖss線２との間に論理セルＣＡの領域
が存在する。
【００２６】Ｐチャネルトランジスタ７はソース領域２
５、ドレイン領域２６、ゲート電極２３を有する。電源
電圧ＶDD線１に接続された第１配線層である電源線２１
がソース領域２５にコンタクトホール２９を介して接続
され、電源電圧ＶDDを供給する。
【００２７】Ｎチャネルトランジスタ８はソース領域２
７、ドレイン領域２８、ゲート電極２４を有する。接地
電圧Ｖss線２に接続された第１配線層である接地線２２
がソース領域２７にコンタクトホール３０を介して接続
され、接地電圧Ｖssを供給する。
【００２８】さらに、基板電位供給セルＶＳＣでは、基
板の表面部分にＮ型拡散層ＶＳＣＮとＰ型拡散層ＶＳＣ
Ｐとが分離して形成され、それぞれの上面に第１配線層
としてＮ型基板電位配線５１とＰ型基板電位配線５２と
が設けられている。Ｎ型基板電位配線５１には２層目の
Ｎ型基板電位ＮＳＵＢ線１１ａがヴィアホール４０を介
して接続され、Ｐ型基板電位配線５２には２層目のＰ型
基板電位ＰＳＵＢ線１２ａがヴィアホール４２を介して
接続されている。Ｎ型基板電位配線５１は、Ｎ型拡散層
ＶＳＣＮにコンタクトホール４１を介して接続されてお
り、Ｎ型基板電位ＮＳＵＢを供給する。Ｐ型基板電位配
線５２は、Ｐ型拡散層ＶＳＣＰにコンタクトホール４３
を介して接続されており、Ｐ型基板電位ＰＳＵＢを供給
する。
【００２９】ここで、Ｎ型基板電位ＮＳＵＢ線１１ａ及
びＰ型基板電位ＰＳＵＢ線１２ａは、多層配線における
２層目以上の上層を用いることで、セル内配線やセル間
配線との干渉を避けることができる。
【００３０】このように、論理セルＣＡの領域内に形成
された基板電位供給セルＶＳＣにより、Ｐチャネルトラ
ンジスタ７が形成されたＮ型基板にＮ型基板電位ＮＳＵ
Ｂが供給され、Ｎチャネルトランジスタ８が形成された
Ｐ型基板にＰ型基板電位ＰＳＵＢが供給される。この構
成によれば、図１１に示された従来の回路のようなＮ型
基板電位配線１１ａ及びＰ型基板電位配線１２ａを電源
電圧ＶDD線１及び接地電圧Ｖss線２に沿ってセル領域内
に配線する必要がない。このため、面積効率を向上させ
ることができる。
【００３１】さらに、ＣＡＤデータとして保存されてい
るセルライブラリは、図１０に示されたようにトランジ
スタのソースと同電位の電源電圧ＶDD及び接地電圧Ｖss
をＮ型基板及びＰ型基板に印加するように構成されてい
るものが多く存在する。しかし、図１１に示されたよう
な従来の手法を用いてトランジスタのソースと異なる基
板電位をＰ型及びＮ型基板に印加しようとすると、各々
の論理セルＣＡのレイアウトに変更が生じて多大な時間
を浪費することとなる。
【００３２】これに対し、図２に示された本実施の形態
によれば、論理セルＣＡの間に基板電位供給セルＶＳＣ
を配置するだけで論理セルＣＡ自体のレイアウトには影
響を与えない。よって、既存の設計資産を殆ど変更を伴
うことなく利用することが可能であり、設計効率が向上
する。
【００３３】また、基板電位供給セルＶＳＣを配置する
際には、設計基準に準拠して行うことが望ましい。具体
的には、Ｎ型拡散層ＶＳＣＮと、Ｐチャネルトランジス
タ７のゲート電極２３との距離に関する基準と、Ｐ型拡
散層ＶＳＣＰと、Ｎチャネルトランジスタ８のゲート電
極２４との距離に関する基準を満たすように、基板電位
供給セルＶＳＣを配置する。
【００３４】尚、既存のセルライブラリを流用し本実施
の形態に基づいてレイアウトを行う場合、セルライブラ
リにはトランジスタのソースと同様に基板に電源電圧Ｖ
DD及び接地電圧Ｖssを印加するためのＮ型及びＰ型拡散
層やコンタクトホールに関するデータが含まれているの
で、これを削除しておく必要がある。具体的には、図９
に示されたＮ型拡散層３と、このＮ型拡散層３と電源電
圧ＶDD線１とを接続するコンタクトホール１０、Ｐ型拡
散層４と、このＮ型拡散層４と接地電圧Ｖss線２とを接
続するコンタクトホール１２に関するデータを削除す
る。
【００３５】ところで、論理セルＣＡによっては電力の
消費が大きいものがある。このようなセルが存在すると
電源電圧ＶDD線１、接地電圧Ｖss線２の電位が変動する
おそれがある。そこで図３に示すように、基板電位供給
セルＶＳＣ２において、Ｎ型基板電位ＮＳＵＢ線１１ａ
及びＰ型基板電位ＰＳＵＢ線１２ａに隣接して、図示さ
れていない電源電圧ＶDD端子に接続された電源電圧ＶDD
補強線１ａと、図示されていない接地電圧Ｖss端子に接
続された接地電圧Ｖss補強線２ａとを第２配線層として
配置してもよい。
【００３６】ここで、電源電圧ＶDD補強線１ａはヴィア
ホール５３を介して電源電圧ＶDD線１に接続されてお
り、接地電圧Ｖss補強線２ａはヴィアホール５４を介し
て接地電圧Ｖss線２に接続されている。
【００３７】このような電源電圧ＶDD補強線１ａ及び接
地電圧Ｖss補強線２ａを配置することにより、各々の電
源電圧ＶDD線１及び接地電圧Ｖss線２の電位変動を抑制
することができる。
【００３８】上述した実施の形態は一例であって、本発
明を限定するものではない。例えば、上記実施の形態で
は、図１に示されたように、電源電圧ＶDD線１、接地電
圧Ｖss線２と異なる図中縦方向に沿って、Ｎ型基板電位
ＮＳＵＢ線１１ａ及びＰ型基板電位ＰＳＵＢ線１２ａが
配置され、この方向に沿って基板電位供給セルＶＳＣが
連続的に配置されている。
【００３９】これに対し、図４に示されたレイアウトで
は、図中縦方向に沿ってＮ型基板電位ＮＳＵＢ線１１ａ
及びＰ型基板電位ＰＳＵＢ線１２ａが配置されている
が、この方向に沿って基板電位供給セルＶＳＣが不連続
に配置されている。このように、基板電位供給セルＶＳ
Ｃは必ずしも一方向に沿って連続的に配置されている必
要はない。但し、上述したように、Ｎ型拡散層とＰチャ
ネルトランジスタのゲート電極との距離、さらにＰ型拡
散層とＮチャネルトランジスタのゲート電極との距離に
関する設計基準を満たすように配置することが望まし
い。
【００４０】また、図５に示されたように、電源電圧Ｖ
DD線１及び接地電圧Ｖss線２と同一の図中横方向にＮ型
基板電位ＮＳＵＢ線１１ａ及びＰ型基板電位ＰＳＵＢ線
１２ａを配置し、さらに同一方向に沿って基板電位供給
セルＶＳＣを連続的に配置してもよい。
【００４１】この図５に示されたレイアウトに対し、図
６に示されたレイアウトでは、電源電圧ＶDD線１及び接
地電圧Ｖss線２と同一の図中横方向にＮ型基板電位ＮＳ
ＵＢ線１１ａ及びＰ型基板電位ＰＳＵＢ線１２ａを配置
した点は共通するが、同一方向に沿って基板電位供給セ
ルＶＳＣを不連続に配置している点で相違する。
【００４２】さらに、図７に示されたように、基板電位
供給セルＶＳＣを千鳥状又は一定の規則性を持たずにラ
ンダムに配置してもよい。尚、ここではＮ型基板電位Ｎ
ＳＵＢ線１１ａ及びＰ型基板電位ＰＳＵＢ線１２ａを電
源電圧ＶDD線１及び接地電圧Ｖss線２と直交する方向に
沿って配置しているが、同一方向に沿って配置し、さら
に基板電位供給セルＶＳＣを千鳥状あるいはランダムに
配置することもできる。さらに、図８に示されたよう
に、Ｎ型基板電位ＮＳＵＢ線１１ａ及びＰ型基板電位Ｐ
ＳＵＢ線１２ａを、電源電圧ＶＤＤ線１及び接地電圧Ｖ
ｓｓ線２と同一方向および直交する方向に配置してもよ
い。尚、ここでは基板電位供給セルＶＳＣを連続して配
置しているが、不連続に配置してもよい。
【００４３】
【発明の効果】以上説明したように、本願発明の半導体
集積回路によれば、第１、第２の電源電圧と異なる第
１、第２の基板電位を基板に供給するために、第１、第
２の基板電位線を論理セル領域内に一方向に配線するの
ではなく、論理セル領域内に基板電位供給セルを配置
し、このセルを用いて第１、第２の基板電位を基板に供
給することにより、素子面積の向上を達成することがで
きる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体集積回路の
構成を示した平面図。
【図２】同半導体集積回路における素子のレイアウトを
示した平面図。
【図３】同半導体集積回路において電源補強線を有する
場合のレイアウトを示した平面図。
【図４】同半導体集積回路において基板電位供給セルの
配置を変更した場合の一例を示すレイアウトを示した平
面図。
【図５】同半導体集積回路において基板電位供給セルの
配置を変更した場合の一例を示すレイアウトを示した平
面図。
【図６】同半導体集積回路において基板電位供給セルの
配置を変更した場合の一例を示すレイアウトを示した平
面図。
【図７】同半導体集積回路において基板電位供給セルの
配置を変更した場合の一例を示すレイアウトを示した平
面図。
【図８】同半導体集積回路において、基板電位供給線の
配置を変更した場合の一例を示すレイアウトを示した平
面図。
【図９】従来の半導体集積回路の構成を示した平面図。
【図１０】同半導体集積回路の素子のレイアウトを示し
た平面図。
【図１１】同半導体集積回路において基板電位供給線を
電源電圧線及び接地電圧線に沿って配線した場合のレイ
アウトを示した平面図。
【符号の説明】
１ 電源電圧ＶDD線 １ａ 電源電圧ＶDD補強線 ２ 接地電圧Ｖss線 ２ａ 接地電圧Ｖss補強線 ５、６ 領域 ７ Ｐチャネルトランジスタ ８ Ｎチャネルトランジスタ １０、２９、３０、４１、４３ コンタクトホール １１ａ Ｎ型基板電位ＮＳＵＢ線 １２ａ Ｐ型基板電位ＰＳＵＢ線 ２１ 電源線 ２２ 接地線 ２３、２４ ゲート電極 ２５、２７ ソース領域 ２６、２８ ドレイン領域 ４０、４２、５３、５４ ヴィアホール ５１ Ｎ型基板電位配線 ５２ Ｐ型基板電位配線 ＣＡ 論理セル ＶＳＣＰ Ｐ型拡散層 ＶＳＣＮ Ｎ型拡散層 ＶＳＣ 基板電位供給セル
フロントページの続き (72)発明者 東 竜 也 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 薄 羽 涼 子 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5F038 AV06 BG09 BH10 BH19 CA04 CD02 CD17 EZ20 5F064 AA03 AA04 CC12 DD18 DD19 DD34 DD50 EE16 EE22 EE26 EE27 EE42 EE46 EE52

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】基板上のセル領域に複数のセルが配置さ
    れ、前記セルに第１の電源電圧を供給する第１の電源線
    と、前記セルに第２の電源電圧を供給する第２の電源線
    とを備えた半導体集積回路において、 第１の基板電位を有する第１の基板電位線と、 第２の基板電位を有する第２の基板電位線と、 前記セル領域内に配置され、前記第１の基板電位線及び
    前記第２の基板電位線に接続され、前記基板に導電型に
    応じて前記第１の基板電位及び前記第２の基板電位を供
    給する基板電位供給セルと、 を備えることを特徴とする半導体集積回路。
  2. 【請求項２】前記基板電位供給セルは、前記第１の基板
    電位及び前記第２の基板電位を前記基板に供給する領域
    と、前記セルに設けられた素子との距離に関する設計基
    準に基づいた位置に配置されていることを特徴とする請
    求項１記載の半導体集積回路。
  3. 【請求項３】前記第１の基板電位線及び前記第２の基板
    電位線は、前記第１の電源線及び前記第２の電源線と異
    なる一方向に配置され、前記基板電位供給セルは、前記
    一方向に沿って連続的又は不連続に複数配置されている
    ことを特徴とする請求項１又は２記載の半導体集積回
    路。
  4. 【請求項４】前記セルに第１の電源電圧を供給する第３
    の電源線と、 前記セルに第２の電源電圧を供給する第４の電源線と、 をさらに備え、 前記第３および第４の電源線は、前記第１および第２の
    基板電位線に並行して配置されていることを特徴とする
    請求項３記載の半導体集積回路。
  5. 【請求項５】前記第１の基板電位線及び前記第２の基板
    電位線は、前記第１の電源線及び前記第２の電源線と同
    じ一方向に配置され、前記基板電位供給セルは、前記一
    方向に沿って連続的又は不連続に複数配置されているこ
    とを特徴とする請求項１又は２記載の半導体集積回路。
  6. 【請求項６】前記第１の電源線及び前記第２の電源線は
    一方向に沿って複数配置され、前記第１の基板電位線及
    び前記第２の基板電位線は前記一方向と同一方向又は異
    なる方向、あるいは同一方向および異なる方向に沿って
    複数配置され、前記基板電位供給セルは千鳥状又はラン
    ダムに複数配置されていることを特徴とする請求項１又
    は２記載の半導体集積回路。
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