WO2022045063A1 - 表示装置 - Google Patents

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WO2022045063A1
WO2022045063A1 PCT/JP2021/030793 JP2021030793W WO2022045063A1 WO 2022045063 A1 WO2022045063 A1 WO 2022045063A1 JP 2021030793 W JP2021030793 W JP 2021030793W WO 2022045063 A1 WO2022045063 A1 WO 2022045063A1
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electrode
layer
contact hole
display device
conductive layer
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PCT/JP2021/030793
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Inventor
耀博 小川
Original Assignee
株式会社ジャパンディスプレイ
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the embodiment of the present invention relates to a display device.
  • LED Light Emitting Diode
  • a micro LED A display device (hereinafter referred to as a micro LED display) using the above has been developed.
  • this micro LED display is formed by mounting a large number of chip-shaped micro LEDs in the display area, so it is easy to achieve both high definition and large size. , Is attracting attention as a next-generation display.
  • the micro LED has the characteristic of diffusing and emitting light in multiple directions, there is a problem that the display quality tends to deteriorate.
  • One of the purposes of the present disclosure is to provide a display device capable of suppressing deterioration of display quality.
  • the display device is formed on a substrate, a pixel circuit arranged on the substrate, an organic flattening film arranged on the substrate and covering the pixel circuit, and the organic flattening film.
  • a second electrode electrically connected to the first electrode constituting the pixel circuit and a light emitting element electrically connected to the second electrode in a region superposed on the first contact hole in a plan view.
  • a metal layer arranged between the organic flattening film and the second electrode is provided, and the metal layer is superimposed on the first contact hole of the organic flattening film in a plan view. It is arranged over the entire surface other than the area to be used.
  • the present embodiment it is possible to provide a display device capable of suppressing deterioration of display quality.
  • FIG. 1 is a perspective view schematically showing a configuration of a display device according to an embodiment.
  • FIG. 2 is an equivalent circuit diagram schematically showing sub-pixels according to an embodiment.
  • FIG. 3 is a diagram showing a circuit configuration of a plurality of sub-pixels according to an embodiment.
  • FIG. 4 is a cross-sectional view schematically showing a configuration example of the display panel according to the first embodiment.
  • FIG. 5 is a diagram schematically showing an example of a method for forming a display panel according to the embodiment.
  • FIG. 6 is a cross-sectional view schematically showing a configuration example of a display panel according to a comparative example.
  • FIG. 7 is a diagram schematically showing another example of the method of forming the display panel according to the embodiment.
  • FIG. 1 is a perspective view schematically showing a configuration of a display device according to an embodiment.
  • FIG. 2 is an equivalent circuit diagram schematically showing sub-pixels according to an embodiment.
  • FIG. 3 is a diagram showing
  • FIG. 8 is a cross-sectional view schematically showing a configuration example of the display panel according to the second embodiment.
  • FIG. 9 is a diagram schematically showing an example of a method for forming a display panel according to the embodiment.
  • FIG. 10 is a cross-sectional view schematically showing a configuration example of a display panel according to a third embodiment.
  • FIG. 1 is a perspective view schematically showing a configuration of a display device 1 according to an embodiment.
  • FIG. 1 shows a three-dimensional space defined by a first direction X, a second direction Y perpendicular to the first direction X, and a third direction Z perpendicular to the first direction X and the second direction Y. ..
  • the first direction X and the second direction Y are orthogonal to each other, they may intersect at an angle other than 90 degrees.
  • viewing the display device 1 from a direction parallel to the third direction Z is referred to as a plan view.
  • the display device 1 is a micro LED display using a micro LED which is a self-luminous element.
  • the display device 1 includes a display panel 2, a first circuit board 3, a second circuit board 4, and the like.
  • the display panel 2 has a rectangular shape in one example.
  • the short side EX of the display panel 2 is parallel to the first direction X
  • the long side EY of the display panel 2 is parallel to the second direction Y.
  • the third direction Z corresponds to the thickness direction of the display panel 2.
  • the first direction X is read as a direction parallel to the short side of the display device 1
  • the second direction Y is read as a direction parallel to the long side of the display device 1
  • the third direction Z is the thickness direction of the display device 1. May be read as.
  • the main surface of the display panel 2 is parallel to the XY plane defined by the first direction X and the second direction Y.
  • the display panel 2 has a display area DA (display unit) and a non-display area NDA (non-display unit) outside the display area DA.
  • the non-display area NDA has a terminal area MT.
  • the non-display area NDA surrounds the display area DA.
  • the display area DA is an area for displaying an image, and includes, for example, a plurality of pixels PX arranged in a matrix.
  • the pixel PX includes a light emitting element (micro LED), a switching element (driving transistor) for driving the light emitting element, and the like.
  • the terminal area MT is provided along the short side EX of the display panel 2 and includes a terminal for electrically connecting the display panel 2 to an external device or the like.
  • the first circuit board 3 is mounted on the terminal area MT and is electrically connected to the display panel 2.
  • the first circuit board 3 is, for example, a flexible printed circuit board (Flexible Printed Circuit Board).
  • the first circuit board 3 includes a drive IC chip (hereinafter, referred to as a panel driver) 5 for driving the display panel 2.
  • the panel driver 5 is arranged on the first circuit board 3, but may be arranged under the first circuit board 3.
  • the panel driver 5 may be mounted on a circuit board other than the first circuit board 3.
  • the panel driver 5 may be mounted on the non-display area NDA of the display panel 2 or may be mounted on the second circuit board 4.
  • the second circuit board 4 is, for example, a rigid printed circuit board.
  • the second circuit board 4 is connected to the first circuit board 3, for example, below the first circuit board 3.
  • the panel driver 5 is connected to a control board (not shown) via, for example, a second circuit board 4.
  • the panel driver 5 executes control for displaying an image on the display panel 2 by driving a plurality of pixels PX based on, for example, a video signal output from the control board.
  • the display panel 2 may have a bending region BA indicated by a diagonal line.
  • the bent area BA is an area that is bent when the display device 1 is housed in a housing such as an electronic device.
  • the bent region BA is located on the terminal region MT side of the non-display region NDA.
  • the first circuit board 3 and the second circuit board 4 are arranged so as to face the display panel 2 in a state where the bent region BA is bent.
  • FIG. 2 is an equivalent circuit diagram of the sub-pixel SP included in the pixel PX.
  • the pixel PX has a plurality of sub-pixels SP. Specifically, the pixel PX has a sub-pixel SP corresponding to a red light emitting element, a sub pixel SP corresponding to a green light emitting element, a sub pixel SP corresponding to a blue light emitting element, and the like.
  • Each sub-pixel SP includes a light emitting element 10 and a pixel circuit that applies a drive current to the light emitting element 10.
  • the light emitting element 10 is, for example, a self-luminous element, and in this embodiment, it is a micro LED.
  • the pixel circuit of each sub-pixel SP is a voltage signal type pixel circuit that controls light emission of the light emitting element 10 according to a video signal Vsig composed of a voltage signal, and is a reset switch RST, a pixel selection switch SST, an initialization switch IST, and the like. It has an output switch BCT, a drive transistor DRT, a holding capacity Cs, and an auxiliary capacity Cad.
  • the holding capacity Cs and the auxiliary capacity Cad are capacitors.
  • the auxiliary capacity CAD is an element provided for adjusting the amount of light emission current, and may not be necessary.
  • the reset switch RST, pixel selection switch SST, initialization switch IST, output switch BCT, and drive transistor DRT are composed of TFTs (thin film transistors).
  • the reset switch RST, the pixel selection switch SST, the initialization switch IST, the output switch BCT, and the drive transistor DRT are configured by the same conductive type, for example, N channel type TFT.
  • the reset switch RST, the pixel selection switch SST, the initialization switch IST, the output switch BCT, and the drive transistor DRT may be configured by a P-channel type TFT. In that case, the N-channel type TFT and the P-channel type TFT may be formed at the same time.
  • the reset switch RST, the pixel selection switch SST, the initialization switch IST, and the output switch BCT may function as switches and may not be composed of TFTs.
  • the drive transistor DRT and the TFT constituting each switch are all thin film transistors having a bottom gate structure formed in the same process and the same structure.
  • the reset switch RST, the pixel selection switch SST, the initialization switch IST, the output switch BCT, and the drive transistor DRT have a source electrode, a drain electrode, and a gate electrode, respectively.
  • the drive transistor DRT and the output switch BCT are connected in series with the light emitting element 10 between the first power supply line SL1 and the second power supply line SL2.
  • the first power supply line SL1 is a high-potential power supply line fixed to the high-potential P VDD
  • the second power supply line SL2 is a low-potential power supply line fixed to the low-potential PVSS.
  • the light emitting element 10 is supplied with a drive current by the potential difference between the high potential P whether and the low potential PVSS to emit light. That is, the high potential P whether has a potential difference sufficient to cause the light emitting element 10 to emit light with respect to the low potential PVSS.
  • the high potential P VDD is set to a potential of, for example, 10 V
  • the low potential PVSS is set to a potential of, for example, 1.5 V.
  • the drain electrode is connected to the first power supply line SL1
  • the source electrode is connected to the drain electrode of the drive transistor DRT
  • the gate electrode is connected to the output control signal line L1.
  • the output switch BCT is controlled on (conducting state) and off (non-conducting state) by the control signal BG given to the output control signal line L1.
  • the output switch BCT controls the light emission time of the light emitting element 10 in response to the control signal BG.
  • the drain electrode is connected to the source electrode of the output switch BCT, and the source electrode is connected to one electrode (anode) of the light emitting element 10.
  • the other electrode (cathode) of the light emitting element 10 is connected to the second power supply line SL2.
  • the drive transistor DRT outputs a drive current of a current amount corresponding to the video signal Vsig to the light emitting element 10.
  • the source electrode is connected to the video signal line VL
  • the drain electrode is connected to the gate electrode of the drive transistor DRT
  • the gate electrode is connected to the pixel selection control signal line L2.
  • the pixel selection switch SST is turned on and off by the control signal SG supplied from the pixel selection control signal line L2.
  • the pixel selection switch SST controls the connection / non-connection between the pixel circuit and the video signal line VL in response to the control signal SG, and takes the video signal Vsig from the video signal line VL into the pixel circuit.
  • the source electrode is connected to the initialization wiring Sgi
  • the drain electrode is connected to the gate electrode of the drive transistor DRT
  • the gate electrode is connected to the initialization control signal line L3.
  • the initialization switch IST is on / off controlled by the control signal IG supplied from the initialization control signal line L3.
  • the initialization switch IST controls the connection / disconnection between the pixel circuit and the initialization wiring Sgi in response to the control signal IG.
  • the source electrode is connected to the reset wiring Sgr
  • the drain electrode is connected to the gate electrode of the drive transistor DRT
  • the gate electrode is connected to the reset control signal line L4.
  • the reset wiring Sgr is connected to the reset power supply and is fixed to the reset potential Vrst, which is a constant potential.
  • the reset switch RST is on / off controlled by the control signal RG given through the reset control signal line L4. By switching the reset switch RST on, the potential of the source electrode of the drive transistor DRT can be reset to the reset potential Vrst.
  • the holding capacitance Cs is connected between the gate electrode and the source electrode of the drive transistor DRT as an equivalent circuit.
  • the auxiliary capacitance CAD is connected between the source electrode of the drive transistor DRT and the first power supply line SL1 as a constant potential wiring.
  • the panel driver 5 shown in FIG. 1 controls the scanning line drive circuits YDR1 and YDR2 and the signal line drive circuit XDR.
  • the panel driver 5 receives a digital video signal and a synchronization signal supplied from the outside, and generates a vertical scanning control signal for controlling the vertical scanning timing and a horizontal scanning control signal for controlling the horizontal scanning timing based on the synchronization signal. Let me.
  • the panel driver 5 supplies these vertical scan control signals and horizontal scan control signals to the scan line drive circuits YDR1 and YDR2 and the signal line drive circuit XDR, respectively, and digital images are synchronized with the horizontal scan timing and the vertical scan timing.
  • the signal and the initialization signal are supplied to the signal line drive circuit XDR.
  • the signal line drive circuit XDR converts the video signals sequentially obtained in each horizontal scanning period into an analog format by controlling the horizontal scanning control signal, and supplies the video signal Vsig according to the gradation to a plurality of video signal lines VL.
  • the panel driver 5 fixes the first power supply line SL1 to the high potential P VDD, the reset wiring Sgr to the reset potential Vrst, and the initialization wiring Sgi to the initialization potential Vini.
  • the potential of the first power supply line SL1, the potential of the reset wiring Sgr, and the potential of the initialization wiring Sgi may be set via the signal line drive circuit XDR.
  • the circuit configuration of the sub-pixel SP described in FIG. 2 is an example, and the circuit configuration of the sub-pixel SP may be another configuration as long as it includes at least the drive transistor DRT and the light emitting element 10.
  • the circuit configuration of the sub-pixel SP described with reference to FIG. 2 may be omitted, or other elements may be added.
  • FIG. 3 shows a circuit configuration of two sub-pixels SP1 and SP2 adjacent to each other in the first direction X.
  • the plurality of video signal lines VL, the plurality of first power supply lines SL1, the reset wiring Sgr, and the initialization wiring Sgi extend in the second direction Y.
  • the output control signal line L1, the pixel selection control signal line L2, the initialization control signal line L3, and the reset control signal line L4 extend in the first direction X, and in plan view, a plurality of video signal lines VL and a plurality of firsts. It intersects the power line SL1, the reset wiring Sgr, and the initialization wiring Sgi, respectively.
  • a connection wiring L5 is provided between the two first power supply lines SL1 arranged at intervals in the first direction X.
  • the connection wiring L5 connects the drive transistor DRT, the pixel selection switch SST, and the initialization switch IST.
  • the reset wiring Sgr and the initialization wiring Sgi are shared by two sub-pixels SP1 and SP2 adjacent to each other in the first direction X. That is, the sub-pixel SP1 shown on the left side of FIG. 3 is not provided with the initialization wiring Sgi, but is provided with the reset wiring Sgr along the video signal line VL of the sub-pixel SP1. On the other hand, the sub-pixel SP2 shown on the right side of FIG. 3 is not provided with the reset wiring Sgr, but is provided with the initialization wiring Sgi along the video signal line VL of the sub-pixel SP2. As a result, the number of wirings can be reduced and wirings can be efficiently arranged for each of the sub-pixels SP1 and SP2, as compared with the case where the reset wiring Sgr and the initialization wiring Sgi are provided.
  • the drive transistor DRT has a semiconductor layer SC1, a source electrode SE, and a gate electrode GE.
  • the semiconductor layer SC1, the source electrode SE, and the gate electrode GE are arranged so that at least a part thereof overlaps in a plan view, and two first power supply lines SL1 arranged at intervals in the first direction X, and an output control signal line L1. , Is provided in the area surrounded by the pixel selection control signal line L2.
  • the semiconductor layer SC1 is connected to the first partial semiconductor layer SC1a.
  • the first partial semiconductor layer SC1a is formed in the same layer as the semiconductor layer SC1 by using the same semiconductor material as the semiconductor layer SC1.
  • the first partial semiconductor layer SC1a is provided side by side with the semiconductor layer SC1 in the first direction X, and the width of the first partial semiconductor layer SC1a in the first direction X is larger than the width of the semiconductor layer SC1 in the first direction X. ..
  • the first partial semiconductor layer SC1a is provided so as to overlap with the gate electrode GE, and a holding capacity Cs is formed between the first partial semiconductor layer SC1a and the gate electrode GE.
  • the semiconductor layer SC1 and the first partial semiconductor layer SC1a may be composed of one rectangular semiconductor layer.
  • the output switch BCT has a semiconductor layer SC2.
  • the semiconductor layer SC2 is connected to the semiconductor layer SC1 and intersects the output control signal line L1 in a plan view.
  • a channel region is formed in a region of the semiconductor layer SC2 that overlaps with the output control signal line L1.
  • the portion of the output control signal line L1 that overlaps with the semiconductor layer SC2 functions as a gate electrode of the output switch BCT.
  • One end side of the semiconductor layer SC2 is electrically connected to the first power supply line connecting portion SL1a.
  • the first power supply line connecting portion SL1a is a portion branched from the first power supply line SL1 in the first direction X.
  • the initialization switch IST has a semiconductor layer SC3a.
  • the initialization switch IST has a semiconductor layer SC3b.
  • the semiconductor layer SC3a intersects the branch signal line L3a branched from the initialization control signal line L3 in a plan view.
  • a channel region is formed in a region of the semiconductor layer SC3a that overlaps with the branch signal line L3a.
  • the portion of the branch signal line L3a that overlaps with the semiconductor layer SC3a functions as a gate electrode of the initialization switch IST of the sub-pixel SP1.
  • the semiconductor layer SC3b intersects the initialization control signal line L3 in a plan view.
  • a channel region is formed in a region of the semiconductor layer SC3b that overlaps with the initialization control signal line L3.
  • the portion of the initialization control signal line L3 that overlaps with the semiconductor layer SC3b functions as a gate electrode of the initialization switch IST of the sub-pixel SP2.
  • the semiconductor layer SC3a has a portion extending in the second direction Y and a portion extending in the first direction X.
  • One end of the portion of the semiconductor layer SC3a extending in the second direction Y is electrically connected to the connection wiring L5.
  • the portion of the semiconductor layer SC3a extending in the first direction X intersects the first power supply line SL1 and the video signal line VL and extends to the sub-pixel SP2, and is electrically connected to the initialization wiring Sgi. Will be done.
  • the semiconductor layer SC3b extends in the second direction Y, one end is electrically connected to the connection wiring L5, and the other end is connected to the initialization wiring Sgi.
  • one initialization wiring Sgi is electrically connected to two initialization switches IST and shared by two sub-pixels SP1 and SP2 adjacent to each other in the first direction X.
  • the pixel selection switch SST has a semiconductor layer SC4.
  • the semiconductor layer SC4 extends in the first direction X and intersects the branch signal line L2a branched from the pixel selection control signal line L2 in a plan view.
  • a channel region is formed in a region of the semiconductor layer SC4 that overlaps with the branch signal line L2a.
  • the portion of the branch signal line L2a that overlaps with the semiconductor layer SC4 functions as a gate electrode of the pixel selection switch SST.
  • One end of the semiconductor layer SC4 is connected to the video signal line connection portion VLa, and the other end is connected to the connection wiring L5.
  • the video signal line connection portion VLa is a portion branched from the video signal line VL in the first direction X.
  • the reset switch RST has a semiconductor layer SC5a.
  • the reset switch RST has a semiconductor layer SC5b.
  • the semiconductor layer SC5a extends in the second direction Y and intersects the reset control signal line L4 and the branch signal line L4a branched from the reset control signal line L4 in a plan view.
  • a channel region is formed in a region of the semiconductor layer SC5a that overlaps with the branch signal line L4a.
  • the portion of the branch signal line L4a that overlaps with the semiconductor layer SC5a functions as a gate electrode of the reset switch RST of the sub-pixel SP1.
  • the semiconductor layer SC5b has a portion extending in the second direction Y and a portion extending in the first direction X.
  • the portion of the semiconductor layer SC5b extending in the second direction Y intersects the reset control signal line L4 in a plan view, and the portion extending in the first direction X is a branch signal line L4b branched from the reset control signal line L4. And intersect in a plan view.
  • a channel region is formed in a region of the semiconductor layer SC5b that overlaps with the reset control signal line L4.
  • the portion of the reset control signal line L4 that overlaps with the semiconductor layer SC5b functions as a gate electrode of the reset switch RST of the sub-pixel SP2.
  • one end of the semiconductor layer SC5a is connected to the reset wiring Sgr.
  • one end of the semiconductor layer SC5b is connected to the reset wiring connection portion Sgra formed in an island shape in the same layer as the reset wiring Sgr.
  • both the other ends of the semiconductor layers SC5a and SC5b are electrically connected to the semiconductor layer SC2 via the first partial semiconductor layer SC1a.
  • the reset wiring Sgr and the reset wiring connection portion Sgra are connected by a bridge portion L6.
  • the bridge portion L6 is formed in the same layer as the reset control signal line L4, that is, in the same layer as the various gate electrodes.
  • the reset wiring Sgr and the reset wiring connection portion Sgra are electrically connected via the bridge portion L6.
  • one reset wiring Sgr is electrically connected to two reset switches RST and shared by two sub-pixels SP1 and SP2 adjacent to each other in the first direction X.
  • FIG. 4 is a cross-sectional view schematically showing a configuration example of the display panel 2 according to the first embodiment.
  • the display surface of the display panel 2 that is, the light emitting surface is drawn so as to face upward and the back surface to face downward.
  • the display panel 2 includes an insulating base material 20, insulating layers 21 to 26 provided on the insulating base material 20, and a plurality of sub-pixels SP.
  • the sub-pixel SP is provided on the insulating base material 20, is located in the display region DA, and includes the light emitting element 10.
  • the insulating base material 20 a glass substrate such as quartz or non-alkali glass, or a resin substrate such as polyimide can be mainly used.
  • the material of the insulating base material 20 may be any material that can withstand the processing temperature when manufacturing the TFT.
  • the display device 1 can be configured as a sheet display.
  • the resin substrate is not limited to polyimide, and other resin materials may be used.
  • polyimide or the like is used for the insulating base material 20, it may be more appropriate to refer to the insulating base material 20 as an organic insulating layer or a resin layer.
  • the insulating layer 21 is provided on the insulating base material 20. Various TFTs are formed on the insulating layer 21. In the display area DA, a drive transistor DRT or the like is formed on the insulating layer 21. In FIG. 4, various switches RST, SST, IST, and BCT other than the drive transistor DRT are not shown.
  • the drive transistor DRT includes a semiconductor layer SC1, a gate electrode GE, a source electrode SE (first electrode), and a drain electrode DE.
  • the gate electrode GE is arranged on the insulating layer 21.
  • the insulating layer 22 is provided on the insulating layer 21 and the gate electrode GE.
  • the insulating layer 22 functions as a gate insulating film.
  • the semiconductor layer SC1 is arranged on the insulating layer 22.
  • the gate electrode GE and the channel region of the semiconductor layer SC1 face each other.
  • the insulating layer 23 is provided on the insulating layer 22 and the semiconductor layer SC1.
  • the source electrode SE and the drain electrode DE are arranged on the insulating layer 23.
  • the source electrode SE and the drain electrode DE are electrically connected to the semiconductor layer SC1 through a contact hole formed in the insulating layer 23.
  • the contact hole for electrically connecting the source electrode SE and the semiconductor layer SC1 does not overlap with the contact hole h1 described later in a plan view.
  • a first power supply line SL1 is further provided on the insulating layer 23.
  • the insulating layer 24 is provided on the insulating layer 23, the source electrode SE, the drain electrode DE, and the first power supply line SL1.
  • the insulating layer 24 covers a plurality of TFTs such as a drive transistor DRT.
  • a contact hole h1 is formed in the insulating layer 24. The contact hole h1 exposes the upper surface of the source electrode SE.
  • a conductive layer CL1 (metal layer) is provided on the insulating layer 24 and the source electrode SE.
  • the insulating layer 25 is provided on the insulating layer 24 and the conductive layer CL1.
  • the insulating layer 25 has a contact hole h2 surrounded by the contact hole h1, and the contact hole h2 exposes the upper surface of the conductive layer CL1 arranged in an island shape on the source electrode SE. Further, the insulating layer 25 is formed with a contact hole h3 that exposes the upper surface of the conductive layer CL1 facing the conductive layer CL3.
  • the conductive layers CL2 and CL3 are arranged on the insulating layer 25.
  • the conductive layer CL2 (second electrode) passes through the contact hole h2 formed in the insulating layer 25, is in contact with the conductive layer CL1 arranged on the source electrode SE, and is electrically connected to the source electrode SE via the conductive layer CL1. It is connected to the.
  • the conductive layer CL3 passes through the contact hole h3 formed in the insulating layer 25 and is in contact with the conductive layer CL1.
  • a predetermined capacity is formed between the conductive layer CL1 and the conductive layer CL2 facing each other with the insulating layer 25 interposed therebetween.
  • the insulating layer 26 is provided on the insulating layer 25, the conductive layer CL2, and the conductive layer CL3.
  • a contact hole h4 is formed in the insulating layer 26, and the contact hole h4 exposes the upper surface of the conductive layer CL2.
  • a contact hole h5 is formed in the insulating layer 26, and the contact hole h5 exposes the upper surface of the conductive layer CL3.
  • the pixel electrode PE is arranged on the insulating layer 26.
  • the pixel electrode PE passes through the contact hole h4 formed in the insulating layer 26, is in contact with the conductive layer CL2, and is connected to the conductive layer CL2.
  • the pixel electrode PE is electrically connected to the source electrode SE of the drive transistor DRT via the conductive layer CL1 arranged in an island shape on the conductive layer CL2 and the source electrode SE. A signal whose current value is controlled is given to the pixel electrode PE from the drive transistor DRT.
  • the display panel 2 has a contact electrode CON, a connection layer LA1 and a connection layer LA2.
  • the contact electrode CON is provided on the insulating layer 26 and is located at an insulating distance from the pixel electrode PE.
  • the contact electrode CON passes through the contact hole h5 formed in the insulating layer 26 and is in contact with the conductive layer CL3.
  • the connection layer LA1 is arranged on the pixel electrode PE. In a plan view, the connection layer LA1 does not overlap with the contact hole h4.
  • the connection layer LA2 is arranged on the contact electrode CON. In a plan view, the connection layer LA2 does not overlap with the contact hole h5.
  • the insulating layers 21 to 26 are formed of an inorganic insulating material or an organic insulating material.
  • the insulating layers 21, 22, 23, 25 are formed of, for example, silicon oxide (SiO2) or silicon nitride (SiN) as an inorganic insulating material.
  • the insulating layers 24 and 26 are formed of a resin material such as a photosensitive acrylic resin as an organic insulating material.
  • the insulating layers 24 and 26 each have a flat surface on the side facing the light emitting element 10, and function as a flattening layer.
  • the insulating layer 24 provided above the insulating base material 20 functions as a first organic flattening film
  • the insulating layer 26 provided above the insulating layer 24 functions as a second organic flattening film. is doing.
  • the gate electrode GE is made of metal as a conductive material.
  • the gate electrode GE is made of MoW (molybdenum / tungsten).
  • the semiconductor layer SC1 is formed of low-temperature polysilicon as polysilicon.
  • the semiconductor layer SC1 may be formed of a semiconductor other than polysilicon, such as amorphous silicon and an oxide semiconductor.
  • the source electrode SE, the drain electrode DE, and the first power line SL1 are located in the same layer and are made of metal as the same conductive material.
  • the source electrode SE, the drain electrode DE, and the first power supply line SL1 each adopt a three-layer laminated structure (Ti system / Al system / Ti system), and mainly Ti (titanium), an alloy containing Ti, and the like.
  • Ti system / Al system / Ti system a three-layer laminated structure
  • an intermediate layer made of a metal material containing Al as a main component such as Al (aluminum) and an alloy containing Al
  • a metal material containing Ti as a main component such as an alloy containing Ti and Ti. It has an upper layer and.
  • the conductive layer CL1 is made of a metal having high reflectance.
  • the conductive layer CL1 has a two-layer laminated structure, and has a lower layer made of a metal material containing Mo as a main component such as an alloy containing Mo and Mo, and a metal material containing Al as a main component such as an alloy containing Al and Al. It has an upper layer consisting of.
  • the conductive layers CL2 and CL3, the pixel electrode PE, and the contact electrode CON are made of metal as a conductive material.
  • the conductive layers CL2 and CL3, the pixel electrode PE, and the contact electrode CON have a two-layer laminated structure, and a lower layer made of a metal material containing Mo as a main component, such as an alloy containing Mo and Mo, and Al, It has an upper layer made of a metal material containing Al as a main component, such as an alloy containing Al.
  • the conductive layers CL2 and CL3 are located in the same layer and are made of metal as the same conductive material.
  • the pixel electrode PE and the contact electrode CON are located in the same layer and are made of metal as the same conductive material.
  • the connection layers LA1 and LA2 are formed of solder.
  • the light emitting element 10 is mounted above the pixel electrode PE. Specifically, the light emitting element 10 is mounted on the connection layer LA1.
  • the light emitting element 10 has an anode AN as a first polar electrode, a cathode CA as a second polar electrode, and a light emitting layer LI that emits light.
  • the anode AN and the cathode CA may be collectively referred to as upper and lower electrodes. Further, the anode AN may be referred to as a lower electrode, and the cathode CA may be referred to as an upper electrode.
  • the anode AN is located on the surface facing the pixel electrode PE and is electrically connected to the pixel electrode PE.
  • the anode AN is located on the connection layer LA1 and is in contact with the connection layer LA1.
  • the cathode CA is located on the surface opposite to the surface on which the anode AN is located.
  • the light emitting layer LI is located between the anode AN and the cathode CA.
  • a resin layer 31 is provided on the insulating layer 26, the pixel electrode PE, the contact electrode CON, the connection layer LA1, the connection layer LA2, and the light emitting element 10.
  • the resin layer 31 is filled in the gaps between the plurality of light emitting elements 10 provided for each sub-pixel SP.
  • the resin layer 31 is for suppressing the invasion of moisture and the like from the outside, and functions as a sealing film.
  • the resin layer 31 has a flat surface on the side opposite to the side facing the insulating layer 26. Therefore, the resin layer 31 also functions as a flattening layer.
  • the resin layer 31 exposes the surface of the cathode CA in the light emitting element 10.
  • the resin layer 31 may have a thickness that does not reach the cathode CA of the light emitting element 10. Although a part of the unevenness due to the mounting of the light emitting element 10 remains on the surface on which the common electrode CE is formed, it is sufficient that the material forming the common electrode CE can be continuously covered without breaking.
  • the common electrode CE is located at least in the display region DA, is arranged on the resin layer 31 and the light emitting element 10, and covers the resin layer 31 and the light emitting element 10.
  • the common electrode CE is in contact with the cathode CAs of the plurality of light emitting elements 10 provided for each sub-pixel SP, and is electrically connected to the cathode CAs of the plurality of light emitting elements 10. That is, the common electrode CE is shared by a plurality of sub-pixel SPs (pixels PX).
  • the common electrode CE needs to be formed as a transparent electrode in order to take out the emitted light from the light emitting element 10, and for example, indium tin oxide (ITO) or indium zinc oxide (IZO) is used as a transparent conductive material. It is formed.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • the common electrode CE is electrically connected to the contact electrode CON through the contact hole h6 formed in the resin layer 31.
  • the common electrode CE passes through the contact hole h6 and is in contact with the connection layer LA2 of the sub-pixel SP. Since the common electrode CE is in contact with the connection layer LA2 instead of the contact electrode CON, ohmic contact can be formed between the common electrode CE and the connection layer LA2.
  • the display panel 2 has a structure from the insulating base material 20 to the common electrode CE.
  • a cover member such as a cover glass, an optical layer such as a polarizing plate, a touch panel substrate, and the like may be further provided on the common electrode CE.
  • the conductive layer CL1 is formed on the insulating layer 24 and the source electrode SE.
  • the conductive layer CL1 passes through the contact hole h1 and is in contact with the source electrode SE.
  • a resist film is formed on the conductive layer CL1 after the state of FIG. 5A except for a portion in contact with the side surface (hypotenuse) of the contact hole h1.
  • wet etching is performed to remove the conductive layer CL1 in contact with the side surface of the contact hole h1.
  • the resist film formed on the conductive layer CL1 is removed after the wet etching is completed.
  • the insulating layer 25 is formed so as to cover the conductive layer CL1 and the insulating layer 24 (contact hole h1). Then, a resist film is formed on the insulating layer 25 other than the insulating layer 25 on the conductive layer CL1 arranged in an island shape on the source electrode SE. After that, dry etching is performed to remove the insulating layer 25 on the conductive layer CL1 arranged in an island shape on the source electrode SE, and as shown in FIG. 5B, the insulating layer 25 has a contact hole h1. A contact hole h2 surrounded by is formed. According to this, as shown in FIG. 5B, the surface of the conductive layer CL1 arranged in an island shape on the source electrode SE is exposed by the contact hole h2. The resist film formed on the insulating layer 25 is removed after the dry etching is completed.
  • the conductive layer CL2 is formed so as to cover the conductive layer CL1 (contact hole h2) arranged in an island shape on the insulating layer 25 and the source electrode SE.
  • the conductive layer CL2 passes through the contact hole h2 and is in contact with the conductive layer CL1. That is, the conductive layer CL2 is electrically connected to the source electrode SE via the conductive layer CL1.
  • a laminated body from the conductive layer CL1 to the conductive layer CL2 is formed.
  • the source electrode SE is in contact with the conductive layer CL1
  • the conductive layer CL1 is in contact with the conductive layer CL2.
  • the source electrode SE, the conductive layer CL1 and the conductive layer CL2 are superimposed in a plan view.
  • Al / Mo / Al / Mo / Ti / Al / Ti are laminated in this order from the upper layer to the lower layer.
  • the effect of the display device 1 (display panel 2) according to the present embodiment will be described with reference to a comparative example.
  • the comparative example is for explaining a part of the effects that the display panel 2 according to the present embodiment can exert, and the effects common to the comparative example and the present embodiment are excluded from the scope of the present invention. It's not a thing.
  • FIG. 6 is a cross-sectional view schematically showing a configuration example of the display panel 2A according to the comparative example.
  • the display panel 2A according to the comparative example is different from the present embodiment in that the conductive layer CL1 is made of a transparent conductive material such as ITO instead of metal.
  • the conductive layer CL1 is shown with dots instead of diagonal lines.
  • the display panel 2A according to the comparative example is different from the present embodiment in that the conductive layer CL1 is not provided on the source electrode SE and the source electrode SE is in contact with the conductive layer CL2.
  • the conductive layer CL1 is often formed of a transparent conductive material such as ITO as in the display panel 2A according to the comparative example. According to this, while the aperture ratio can be increased, the light emitted downward from the light emitting layer LI of the light emitting element 10 (oblique light) is transmitted, so that the oblique light is transmitted to the drive transistor DRT or the like. There is a problem that it hits the TFT and a leak current flows.
  • the conductive layer CL1 located below the light emitting layer LI of the light emitting element 10 is formed of a metal having a two-layer laminated structure of Al / Mo. Therefore, it is possible to reflect the falling oblique light toward the upper surface (display surface). According to this, it is possible to suppress that the oblique light hits the TFT of the drive transistor DRT or the like, and it is possible to suppress the leakage current due to the oblique light.
  • the falling oblique light can be reflected toward the upper surface (display surface), so that the luminance efficiency can be improved.
  • the material of the conductive layer CL1 is only changed from the transparent conductive material to the metal material. Therefore, in order to obtain the above-mentioned various effects, the display panel 2A according to the comparative example is obtained. There is also an advantage that it is not necessary to increase the number of steps from the number of steps required to manufacture the product.
  • the conductive layer CL1 is made of metal, it is possible to lower the electric resistance value as compared with the comparative example in which the conductive layer CL1 is made of a transparent conductive material. It is also possible to suppress the occurrence of uneven brightness.
  • the metal layer can be increased as compared with the comparative example in which the conductive layer CL1 is a transparent conductive material, it is possible to increase the heat dissipation effect.
  • the light emitting element 10 provided in the display panel 2 according to the present embodiment is a micro LED which is a kind of self-luminous element.
  • the energy conversion efficiency of a micro LED is about 30%, and the remaining 70% becomes heat and generates heat. That is, the micro LED has a problem that a large amount of heat is generated at the time of light emission, and it is necessary to take heat dissipation measures.
  • the conductive layer CL1 is made of metal, the conductive layer CL1 can function as a so-called TIM (Thermal Interface Material), and the heat dissipation effect can be enhanced. According to this, it is possible to efficiently dissipate the heat generated when the micro LED emits light.
  • TIM Thermal Interface Material
  • the conductive layer CL1 arranged on the source electrode SE is topped. Since a resist film is also formed on the source electrode SE, the conductive layer CL1 remains on the source electrode SE. According to this, the length of the conductive layer CL2 in the thickness direction can be shortened as compared with the case where the conductive layer CL1 does not remain, and the risk of disconnection of the conductive layer CL2 can be reduced. be.
  • the insulating layer 25 is provided so as to cover the contact hole h1 (in other words, the insulating layer 25 is also provided on the side surface of the contact hole h1.
  • the present invention is not limited to this, and the insulating layer 25 may not be provided so as to cover the contact hole h1, as shown in FIG. 7, for example.
  • the conductive layer CL1 is formed on the insulating layer 24 and the source electrode SE.
  • the contact hole h1 is already formed in the insulating layer 24.
  • the conductive layer CL1 passes through the contact hole h1 and is in contact with the source electrode SE.
  • a resist film is formed on the conductive layer CL1 except for a portion in contact with the side surface of the contact hole h1.
  • wet etching is performed to remove the conductive layer CL1 in contact with the side surface of the contact hole h1.
  • the resist film formed on the conductive layer CL1 is removed after the wet etching is completed.
  • the insulating layer 25 is formed so as to cover the conductive layer CL1 and the insulating layer 24 (contact hole h1). Then, a resist film is formed on the insulating layer 25 arranged at a position that does not overlap with the contact hole h1 in a plan view. After that, dry etching was performed to remove the insulating layer 25 arranged on the side surface of the contact hole h1 and the insulating layer 25 on the conductive layer CL1 arranged in an island shape on the source electrode SE. As shown in b), the side surface of the contact hole h1 is exposed, and the surface of the conductive layer CL1 arranged in an island shape on the source electrode SE is exposed. The resist film formed on the insulating layer 25 is removed after the dry etching is completed.
  • the conductive layer CL2 is formed so as to cover the insulating layer 25 and the conductive layer CL1 (contact hole h1) arranged on the insulating layer 24 and the source electrode SE. Will be done.
  • the conductive layer CL2 passes through the contact hole h1 and is in contact with the conductive layer CL1. That is, the conductive layer CL2 is electrically connected to the source electrode SE via the conductive layer CL1 as in the configuration shown in FIG.
  • the conductive layer CL1 located below the light emitting layer LI of the light emitting element 10 is formed of a metal having a two-layer laminated structure of Al / Mo. Similar to the configuration shown in 5, it is possible to obtain the above-mentioned various effects.
  • the conductive layer CL1 is not Al / Mo, but a lower layer made of a metal material containing Ti as a main component such as an alloy containing Ti and Ti, and Al such as an alloy containing Al and Al. It is different from the above-mentioned first embodiment in that it is composed of an upper layer made of a metal material containing the above-mentioned main component (that is, Al / Ti). Further, although the details will be described later, it is also different from the above-described first embodiment in that the conductive layer CL2 is connected to the source electrode SE by a side contact.
  • FIG. 8 is a cross-sectional view schematically showing a configuration example of the display panel 2 according to the second embodiment.
  • the description of the configuration similar to the configuration of the display panel 2 according to the first embodiment shown in FIG. 4 will be omitted, and only the configuration different from the display panel 2 according to the first embodiment will be described. ..
  • a contact hole h1 is formed in the insulating layer 24, and the contact hole h1 exposes the upper surface of the insulating layer 23.
  • the conductive layer CL1 is provided on the insulating layer 24 other than the region that overlaps with the contact hole h1 in a plan view.
  • the insulating layer 25 is provided so as to cover the conductive layer CL1.
  • the conductive layer CL2 is formed so as to cover the insulating layer 25, the insulating layer 24, and the insulating layer 23 (contact hole h1).
  • the conductive layer CL2 passes through the contact hole h1 and is in contact with the insulating layer 23 and is connected to the side surface of the source electrode SE.
  • the conductive layer CL1 is formed on the insulating layer 24 and the source electrode SE.
  • the conductive layer CL1 passes through the contact hole h1 and is in contact with the source electrode SE.
  • a resist film is formed on the conductive layer CL1 arranged at a position that does not overlap with the contact hole h1 in a plan view after the state of FIG. 9A.
  • dry etching is performed to remove the conductive layer CL1 and the source electrode SE arranged at positions overlapping with the contact hole h1 in a plan view.
  • the resist film formed on the conductive layer CL1 is removed after the dry etching is completed.
  • the insulating layer 25 is formed so as to cover the conductive layer CL1, the insulating layer 24, and the insulating layer 23 (contact hole h1). Then, a resist film is formed on the insulating layer 25 on the conductive layer CL1. After that, dry etching is performed to remove the insulating layer 25 arranged at a position where it overlaps with the contact hole h1 in a plan view, and as shown in FIG. 9B, the side surface of the contact hole h1 is exposed and insulated. The surface of the layer 23 is exposed. The resist film formed on the insulating layer 25 is removed after the dry etching is completed.
  • the conductive layer CL2 is formed so as to cover the insulating layer 25, the insulating layer 24, and the insulating layer 23 (contact hole h1).
  • the conductive layer CL2 passes through the contact hole h1 and is in contact with the insulating layer 23, and is in side contact with the side surface of the source electrode SE and is connected to the source electrode SE.
  • each of Ti / Al / Ti constituting the source electrode SE surrounds Ti in the lower layer of the conductive layer CL2 and is connected to the Ti.
  • the conductive layer CL1 located below the light emitting layer LI of the light emitting element 10 is formed of a metal having a two-layer laminated structure of Al / Ti. Since there is no change in the above, it is possible to obtain the above-mentioned various effects in the same manner as the configuration shown in the above-mentioned first embodiment.
  • the display device 1 according to the third embodiment is described in the first embodiment described above in that a blackening film is provided on the upper surfaces of the conductive layers CL1 to CL3, the pixel electrodes PE, the contact electrode CON, and the connection layers LA1 and LA2. It is different from the form. In other words, a blackening film is provided on the upper surface of the metal layer located below the light emitting layer LI of the light emitting element 10 and above the pixel circuit such as the drive transistor DRT. It is different from the first embodiment described above.
  • FIG. 10 is a cross-sectional view schematically showing a configuration example of the display panel 2 according to the third embodiment.
  • the description of the configuration similar to the configuration of the display panel 2 according to the first embodiment shown in FIG. 4 will be omitted, and only the configuration different from the display panel 2 according to the first embodiment will be described. ..
  • the blackening film 40 is provided on the upper surfaces of the conductive layers CL1 to CL3, the pixel electrode PE, the contact electrode CON, and the connection layers LA1 and LA2, respectively.
  • the blackening film 40 has, for example, a two-layer laminated structure including two layers, a lower layer and an upper layer.
  • the lower layer of the blackening film 40 is formed of a metal material such as Ti (titanium), Ta (tantalum), Mo (molybdenum), or an alloy material.
  • the lower layer of the blackening film 40 may be formed by using a semiconductor material such as silicon (Si) or germanium (Ge).
  • the upper layer of the blackening film 40 is formed by using a material having a refractive index of 1.7 to 2.0.
  • the upper layer of the blackened film 40 is formed of a material such as ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), and MgO (magnesium oxide).
  • the upper layer of the blackened film 40 may be formed by using an insulating material such as silicon nitride, aluminum nitride, or aluminum oxide.
  • black is formed on the upper surface of each metal layer located below the light emitting layer LI of the light emitting element 10 and above the pixel circuit such as the drive transistor DRT.
  • a chemical film 40 is provided respectively.
  • the blackening film 40 having the above-mentioned two-layer laminated structure has a function of visually blackening by utilizing the interference effect of light. According to this, it is possible to reduce the external light reflectance. Further, since the lower layer of the blackened film 40 having the above-mentioned two-layer laminated structure is formed of a metal having excellent thermal conductivity, it is possible to increase the heat dissipation effect. Therefore, it is possible to solve the problem of heat generation of the micro LED.
  • a display device 1 capable of suppressing deterioration of display quality.

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Abstract

表示品位の低下を抑制することが可能な表示装置を提供すること。　一実施形態に係る表示装置は、基板と、基板上に配置される画素回路と、基板上に配置され、かつ、画素回路を覆う有機平坦化膜と、有機平坦化膜に形成される第１コンタクトホールと平面視で重畳する領域において、画素回路を構成する第１電極と電気的に接続される第２電極と、第２電極に電気的に接続される発光素子と、有機平坦化膜と第２電極との間に配置される金属層と、を備え、金属層は、有機平坦化膜のうちの、第１コンタクトホールと平面視で重畳する領域以外の全面に亘って配置される。

Description

表示装置
　本発明の実施形態は、表示装置に関する。
　一般に、自発光素子である発光ダイオード（LED: Light Emitting Diode）を用いたＬＥＤディスプレイが知られているが、近年では、より高精細化した表示装置として、マイクロＬＥＤと称される微小なダイオード素子を用いた表示装置（以下では、マイクロＬＥＤディスプレイと表記する）が開発されている。
　このマイクロＬＥＤディスプレイは、従来の液晶表示ディスプレイや有機ＥＬディスプレイとは異なり、表示領域にチップ状の多数のマイクロＬＥＤが実装されて形成されるため、高精細化と大型化の両立が容易であり、次世代ディスプレイとして注目されている。
　しかしながら、マイクロＬＥＤは光を多方向に拡散して出射するという特性を有しているため、表示品位が低下しやすいという問題がある。
特開２０２０－５２１５４号公報 特開２０２０－５２１５５号公報
　本開示の目的の一つは、表示品位の低下を抑制することが可能な表示装置を提供することである。
　一実施形態に係る表示装置は、基板と、前記基板上に配置される画素回路と、前記基板上に配置され、かつ、前記画素回路を覆う有機平坦化膜と、前記有機平坦化膜に形成される第１コンタクトホールと平面視で重畳する領域において、前記画素回路を構成する第１電極と電気的に接続される第２電極と、前記第２電極に電気的に接続される発光素子と、前記有機平坦化膜と前記第２電極との間に配置される金属層と、を具備し、前記金属層は、前記有機平坦化膜のうちの、前記第１コンタクトホールと平面視で重畳する領域以外の全面に亘って配置される。
　本実施形態によれば、表示品位の低下を抑制することが可能な表示装置を提供することができる。
図１は、一実施形態に係る表示装置の構成を概略的に示す斜視図である。 図２は、一実施形態に係る副画素を概略的に示す等価回路図である。 図３は、一実施形態に係る複数の副画素の回路構成を示す図である。 図４は、第１実施形態に係る表示パネルの構成例を模式的に示す断面図である。 図５は、同実施形態に係る表示パネルを形成する方法の一例を概略的に示す図である。 図６は、比較例に係る表示パネルの構成例を模式的に示す断面図である。 図７は、同実施形態に係る表示パネルを形成する方法の別の例を概略的に示す図である。 図８は、第２実施形態に係る表示パネルの構成例を模式的に示す断面図である。 図９は、同実施形態に係る表示パネルを形成する方法の一例を概略的に示す図である。 図１０は、第３実施形態に係る表示パネルの構成例を模式的に示す断面図である。
　いくつかの実施形態につき、図面を参照しながら説明する。
　なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実施の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
　＜第１実施形態＞　
　図１は、一実施形態に係る表示装置１の構成を概略的に示す斜視図である。図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘおよび第２方向Ｙに垂直な第３方向Ｚによって規定される三次元空間を示している。なお、第１方向Ｘおよび第２方向Ｙは、互いに直交しているが、９０度以外の角度で交差していてもよい。本明細書においては、表示装置１を第３方向Ｚと平行な方向から見ることを平面視と呼ぶ。
　以下、本実施形態においては、表示装置１が自発光素子であるマイクロＬＥＤを用いたマイクロＬＥＤディスプレイである場合について主に説明する。
　図１に示すように、表示装置１は、表示パネル２、第１回路基板３および第２回路基板４、などを備える。
　表示パネル２は、一例では矩形状である。図示した例では、表示パネル２の短辺ＥＸは第１方向Ｘと平行であり、表示パネル２の長辺ＥＹは第２方向Ｙと平行である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。第１方向Ｘは表示装置１の短辺と平行な方向と読み替えられ、第２方向Ｙは表示装置１の長辺と平行な方向と読み替えられ、第３方向Ｚは表示装置１の厚さ方向と読み替えられてもよい。表示パネル２の主面は、第１方向Ｘと第２方向Ｙとにより規定されるＸ－Ｙ平面に平行である。表示パネル２は、表示領域ＤＡ（表示部）と、当該表示領域ＤＡの外側の非表示領域ＮＤＡ（非表示部）とを有している。非表示領域ＮＤＡは、端子領域ＭＴを有している。図示した例では、非表示領域ＮＤＡは、表示領域ＤＡを囲んでいる。
　表示領域ＤＡは、画像を表示する領域であり、例えばマトリクス状に配置された複数の画素ＰＸを備えている。画素ＰＸは、発光素子（マイクロＬＥＤ）および当該発光素子を駆動するためのスイッチング素子（駆動トランジスタ）などを含む。
　端子領域ＭＴは、表示パネル２の短辺ＥＸに沿って設けられ、表示パネル２を外部装置などと電気的に接続するための端子を含んでいる。
　第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第１回路基板３は、例えばフレキシブルプリント回路基板（Flexible Printed Circuit Board）である。第１回路基板３は、表示パネル２を駆動する駆動ＩＣチップ（以下では、パネルドライバと表記する）５などを備えている。なお、図示した例では、パネルドライバ５は、第１回路基板３の上に配置されているが、第１回路基板３の下に配置されてもよい。あるいは、パネルドライバ５は、第１回路基板３以外に実装されてもよい。この場合、パネルドライバ５は、表示パネル２の非表示領域ＮＤＡに実装されてもよいし、第２回路基板４に実装されてもよい。第２回路基板４は、例えばリジットプリント回路基板である。第２回路基板４は、例えば第１回路基板３の下方において当該第１回路基板３と接続されている。
　パネルドライバ５は、例えば第２回路基板４を介して図示しない制御基板と接続されている。パネルドライバ５は、例えば制御基板から出力される映像信号に基づいて複数の画素ＰＸを駆動することによって表示パネル２に画像を表示する制御を実行する。
　なお、表示パネル２は、斜線を付して示す折り曲げ領域ＢＡを有していてもよい。折り曲げ領域ＢＡは、表示装置１が電子機器などの筐体に収容される際に折り曲げられる領域である。折り曲げ領域ＢＡは、非表示領域ＮＤＡのうちの端子領域ＭＴ側に位置している。折り曲げ領域ＢＡが折り曲げられた状態において、第１回路基板３および第２回路基板４は、表示パネル２と対向するように配置される。
　図２は、画素ＰＸに含まれる副画素ＳＰの等価回路図である。本実施形態において、画素ＰＸは、複数の副画素ＳＰを有している。具体的には、画素ＰＸは、赤色の発光素子に対応する副画素ＳＰ、緑色の発光素子に対応する副画素ＳＰ、青色の発光素子に対応する副画素ＳＰ、などを有している。各副画素ＳＰは、発光素子１０と、発光素子１０に駆動電流を与える画素回路と、を含んでいる。発光素子１０は、例えば自発光素子であり、本実施形態では、マイクロＬＥＤである。
　各副画素ＳＰの画素回路は、電圧信号からなる映像信号Ｖｓｉｇに応じて発光素子１０の発光を制御する電圧信号方式の画素回路であり、リセットスイッチＲＳＴ、画素選択スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、駆動トランジスタＤＲＴ、保持容量Ｃｓおよび補助容量Ｃａｄを有している。保持容量Ｃｓおよび補助容量Ｃａｄは、キャパシタである。補助容量Ｃａｄは発光電流量を調整するために設けられる素子であり、不要となる場合もある。
　リセットスイッチＲＳＴ、画素選択スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴおよび駆動トランジスタＤＲＴは、ＴＦＴ（薄膜トランジスタ）により構成されている。本実施形態において、リセットスイッチＲＳＴ、画素選択スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴおよび駆動トランジスタＤＲＴは、同一導電型、例えばＮチャネル型のＴＦＴにより構成されている。なお、リセットスイッチＲＳＴ、画素選択スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴおよび駆動トランジスタＤＲＴは、Ｐチャネル型のＴＦＴにより構成されてもよい。その場合、Ｎチャネル型のＴＦＴとＰチャネル型のＴＦＴとを同時に形成してもよい。リセットスイッチＲＳＴ、画素選択スイッチＳＳＴ、初期化スイッチＩＳＴおよび出力スイッチＢＣＴは、スイッチとして機能すればよく、ＴＦＴで構成されていなくてもよい。
　本実施形態に係る表示装置１において、駆動トランジスタＤＲＴおよび各スイッチをそれぞれ構成したＴＦＴは全て同一工程、同一構造で形成されたボトムゲート構造の薄膜トランジスタである。
　リセットスイッチＲＳＴ、画素選択スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴおよび駆動トランジスタＤＲＴは、それぞれ、ソース電極、ドレイン電極およびゲート電極を有している。
　副画素ＳＰの画素回路において、駆動トランジスタＤＲＴおよび出力スイッチＢＣＴは、第１電源線ＳＬ１と第２電源線ＳＬ２との間で発光素子１０と直列に接続されている。第１電源線ＳＬ１は高電位ＰＶＤＤに固定される高電位電源線であり、第２電源線ＳＬ２は低電位ＰＶＳＳに固定される低電位電源線である。発光素子１０は、理想的には高電位ＰＶＤＤと低電位ＰＶＳＳとの電位差により駆動電流が供給され発光する。つまり、高電位ＰＶＤＤは、低電位ＰＶＳＳに対し、発光素子１０を発光させるだけの電位差を有している。具体的には、高電位ＰＶＤＤは例えば１０Ｖの電位に設定され、低電位ＰＶＳＳは例えば１．５Ｖの電位に設定されている。
　出力スイッチＢＣＴにおいて、ドレイン電極は第１電源線ＳＬ１に接続され、ソース電極は駆動トランジスタＤＲＴのドレイン電極に接続され、ゲート電極は出力制御信号線Ｌ１に接続されている。これにより、出力スイッチＢＣＴは、出力制御信号線Ｌ１に与えられる制御信号ＢＧによりオン（導通状態）、オフ（非導通状態）制御される。出力スイッチＢＣＴは、制御信号ＢＧに応答して、発光素子１０の発光時間を制御する。
　駆動トランジスタＤＲＴにおいて、ドレイン電極は出力スイッチＢＣＴのソース電極に接続され、ソース電極は発光素子１０の一方の電極（陽極）に接続されている。発光素子１０の他方の電極（陰極）は、第２電源線ＳＬ２に接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた電流量の駆動電流を発光素子１０に出力する。
　画素選択スイッチＳＳＴにおいて、ソース電極は映像信号線ＶＬに接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は画素選択制御信号線Ｌ２に接続されている。画素選択スイッチＳＳＴは、画素選択制御信号線Ｌ２から供給される制御信号ＳＧによりオン、オフ制御される。画素選択スイッチＳＳＴは、制御信号ＳＧに応答して、画素回路と映像信号線ＶＬとの接続、非接続を制御し、映像信号線ＶＬから映像信号Ｖｓｉｇを画素回路に取り込む。
　初期化スイッチＩＳＴにおいて、ソース電極は初期化配線Ｓｇｉに接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は初期化制御信号線Ｌ３に接続されている。初期化スイッチＩＳＴは、初期化制御信号線Ｌ３から供給される制御信号ＩＧによりオン、オフ制御される。初期化スイッチＩＳＴは、制御信号ＩＧに応答して、画素回路と初期化配線Ｓｇｉとの接続、非接続を制御する。画素回路と初期化配線Ｓｇｉとを初期化スイッチＩＳＴにて接続することにより、初期化配線Ｓｇｉから初期電位（初期化電圧）Ｖｉｎｉを画素回路に取り込むことができる。
　リセットスイッチＲＳＴにおいて、ソース電極はリセット配線Ｓｇｒに接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極はリセット制御信号線Ｌ４に接続されている。リセット配線Ｓｇｒは、リセット電源に接続され、定電位であるリセット電位Ｖｒｓｔに固定される。リセットスイッチＲＳＴは、リセット制御信号線Ｌ４を通して与えられる制御信号ＲＧによりオン、オフ制御される。リセットスイッチＲＳＴがオンに切り替えられることにより、駆動トランジスタＤＲＴのソース電極の電位をリセット電位Ｖｒｓｔにリセットすることができる。
　保持容量Ｃｓは、等価回路としては、駆動トランジスタＤＲＴのゲート電極とソース電極との間に接続されている。補助容量Ｃａｄは、等価回路としては、駆動トランジスタＤＲＴのソース電極と定電位の配線としての第１電源線ＳＬ１との間に接続されている。
　図１に示したパネルドライバ５は、走査線駆動回路ＹＤＲ１およびＹＤＲ２と、信号線駆動回路ＸＤＲとを制御する。パネルドライバ５は、外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号と、水平走査タイミングを制御する水平走査制御信号とを、同期信号に基づいて発生させる。
　パネルドライバ５は、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路ＹＤＲ１およびＹＤＲ２と、信号線駆動回路ＸＤＲとに供給すると共に、水平走査タイミングおよび垂直走査タイミングに同期してデジタル映像信号および初期化信号を信号線駆動回路ＸＤＲに供給する。
　信号線駆動回路ＸＤＲは、水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し階調に応じた映像信号Ｖｓｉｇを複数の映像信号線ＶＬに供給する。パネルドライバ５は、第１電源線ＳＬ１を高電位ＰＶＤＤに固定し、リセット配線Ｓｇｒをリセット電位Ｖｒｓｔに固定し、初期化配線Ｓｇｉを初期化電位Ｖｉｎｉに固定する。なお、第１電源線ＳＬ１の電位、リセット配線Ｓｇｒの電位および初期化配線Ｓｇｉの電位は、信号線駆動回路ＸＤＲを介して設定されてもよい。
　なお、図２において説明した副画素ＳＰの回路構成は一例であり、少なくとも駆動トランジスタＤＲＴおよび発光素子１０を含むものであれば、副画素ＳＰの回路構成は他の構成であっても構わない。例えば図２において説明した副画素ＳＰの回路構成のうちの一部の素子が省略されてもよいし、他の素子が追加されてもよい。
　図３は、第１方向Ｘに隣り合う二つの副画素ＳＰ１およびＳＰ２の回路構成を示す。図３に示すように、複数の映像信号線ＶＬ、複数の第１電源線ＳＬ１、リセット配線Ｓｇｒおよび初期化配線Ｓｇｉは、第２方向Ｙに延出する。出力制御信号線Ｌ１、画素選択制御信号線Ｌ２、初期化制御信号線Ｌ３およびリセット制御信号線Ｌ４は、第１方向Ｘに延出し、平面視で、複数の映像信号線ＶＬ、複数の第１電源線ＳＬ１、リセット配線Ｓｇｒおよび初期化配線Ｓｇｉとそれぞれ交差する。また、第１方向Ｘに間隔を置いて並ぶ二つの第１電源線ＳＬ１の間には、接続配線Ｌ５が設けられている。接続配線Ｌ５は、駆動トランジスタＤＲＴ、画素選択スイッチＳＳＴおよび初期化スイッチＩＳＴを接続する。
　図３に示すように、リセット配線Ｓｇｒおよび初期化配線Ｓｇｉは、第１方向Ｘに隣り合う二つの副画素ＳＰ１およびＳＰ２で共有される。つまり、図３の左側に示す副画素ＳＰ１には初期化配線Ｓｇｉが設けられず、副画素ＳＰ１の映像信号線ＶＬに沿ってリセット配線Ｓｇｒが設けられている。一方で、図３の右側に示す副画素ＳＰ２には、リセット配線Ｓｇｒが設けられず、副画素ＳＰ２の映像信号線ＶＬに沿って初期化配線Ｓｇｉが設けられている。これにより、副画素ＳＰ１およびＳＰ２のそれぞれに対して、リセット配線Ｓｇｒおよび初期化配線Ｓｇｉを設けた場合に比べて、配線の数を少なくして効率よく配線を配置することができる。
　駆動トランジスタＤＲＴは、半導体層ＳＣ１、ソース電極ＳＥおよびゲート電極ＧＥを有する。半導体層ＳＣ１、ソース電極ＳＥおよびゲート電極ＧＥは、平面視で少なくとも一部が重なって配置され、第１方向Ｘに間隔を置いて並ぶ二つの第１電源線ＳＬ１と、出力制御信号線Ｌ１と、画素選択制御信号線Ｌ２とで囲まれた領域に設けられる。
　半導体層ＳＣ１は、第１部分半導体層ＳＣ１ａと接続される。第１部分半導体層ＳＣ１ａは、半導体層ＳＣ１と同じ半導体材料を用いて、半導体層ＳＣ１と同層に形成される。第１部分半導体層ＳＣ１ａは、半導体層ＳＣ１と第１方向Ｘに並んで設けられ、第１部分半導体層ＳＣ１ａの第１方向Ｘの幅は、半導体層ＳＣ１の第１方向Ｘの幅よりも大きい。第１部分半導体層ＳＣ１ａは、ゲート電極ＧＥと重なって設けられており、第１部分半導体層ＳＣ１ａとゲート電極ＧＥとの間には保持容量Ｃｓが形成される。なお、半導体層ＳＣ１と第１部分半導体層ＳＣ１ａとは、一つの矩形状の半導体層で構成されてもよい。
　出力スイッチＢＣＴは、半導体層ＳＣ２を有する。半導体層ＳＣ２は半導体層ＳＣ１と接続されており、出力制御信号線Ｌ１と平面視で交差する。半導体層ＳＣ２のうち、出力制御信号線Ｌ１と重なる領域にチャネル領域が形成される。出力制御信号線Ｌ１のうち半導体層ＳＣ２と重なる部分が、出力スイッチＢＣＴのゲート電極として機能する。半導体層ＳＣ２の一端側は、第１電源線接続部ＳＬ１ａと電気的に接続される。第１電源線接続部ＳＬ１ａは、第１電源線ＳＬ１から第１方向Ｘに分岐された部分である。これにより、駆動トランジスタＤＲＴおよび出力スイッチＢＣＴには、第１電源線ＳＬ１からＰＶＤＤ電位が供給される。
　図３の左側に示す副画素ＳＰ１では、初期化スイッチＩＳＴは半導体層ＳＣ３ａを有する。一方で、図３の右側に示す副画素ＳＰ２では、初期化スイッチＩＳＴは半導体層ＳＣ３ｂを有する。半導体層ＳＣ３ａは、初期化制御信号線Ｌ３から分岐された分岐信号線Ｌ３ａと平面視で交差する。半導体層ＳＣ３ａのうち、分岐信号線Ｌ３ａと重なる領域にチャネル領域が形成される。分岐信号線Ｌ３ａのうち半導体層ＳＣ３ａと重なる部分が、副画素ＳＰ１の初期化スイッチＩＳＴのゲート電極として機能する。半導体層ＳＣ３ｂは、初期化制御信号線Ｌ３と平面視で交差する。半導体層ＳＣ３ｂのうち、初期化制御信号線Ｌ３と重なる領域にチャネル領域が形成される。初期化制御信号線Ｌ３のうち半導体層ＳＣ３ｂと重なる部分が、副画素ＳＰ２の初期化スイッチＩＳＴのゲート電極として機能する。
　図３の左側に示す副画素ＳＰ１では、半導体層ＳＣ３ａは第２方向Ｙに延出する部分と、第１方向Ｘに延出する部分とを有する。半導体層ＳＣ３ａのうち、第２方向Ｙに延出する部分の一端が接続配線Ｌ５に電気的に接続される。半導体層ＳＣ３ａのうち、第１方向Ｘに延出する部分は、平面視で第１電源線ＳＬ１および映像信号線ＶＬと交差して副画素ＳＰ２まで延出し、初期化配線Ｓｇｉに電気的に接続される。図３の右側に示す副画素ＳＰ２では、半導体層ＳＣ３ｂは、第２方向Ｙに延出し、一端が接続配線Ｌ５に電気的に接続され、他端が初期化配線Ｓｇｉに接続される。以上のような構成により、一つの初期化配線Ｓｇｉは、二つの初期化スイッチＩＳＴに電気的に接続されて、第１方向Ｘに隣り合う二つの副画素ＳＰ１およびＳＰ２で共有される。
　画素選択スイッチＳＳＴは、半導体層ＳＣ４を有する。半導体層ＳＣ４は第１方向Ｘに延出し、画素選択制御信号線Ｌ２から分岐された分岐信号線Ｌ２ａと平面視で交差する。半導体層ＳＣ４のうち、分岐信号線Ｌ２ａと重なる領域にチャネル領域が形成される。分岐信号線Ｌ２ａのうち半導体層ＳＣ４と重なる部分が、画素選択スイッチＳＳＴのゲート電極として機能する。半導体層ＳＣ４の一端は、映像信号線接続部ＶＬａに接続され、他端は接続配線Ｌ５に接続される。映像信号線接続部ＶＬａは、映像信号線ＶＬから第１方向Ｘに分岐された部分である。
　図３の左側に示す副画素ＳＰ１では、リセットスイッチＲＳＴは半導体層ＳＣ５ａを有する。一方で、図３の右側に示す副画素ＳＰ２では、リセットスイッチＲＳＴは半導体層ＳＣ５ｂを有する。半導体層ＳＣ５ａは第２方向Ｙに延出し、リセット制御信号線Ｌ４およびリセット制御信号線Ｌ４から分岐された分岐信号線Ｌ４ａと平面視で交差する。半導体層ＳＣ５ａのうち、分岐信号線Ｌ４ａと重なる領域にチャネル領域が形成される。分岐信号線Ｌ４ａのうち半導体層ＳＣ５ａと重なる部分が、副画素ＳＰ１のリセットスイッチＲＳＴのゲート電極として機能する。半導体層ＳＣ５ｂは第２方向Ｙに延出する部分と、第１方向Ｘに延出する部分とを有する。半導体層ＳＣ５ｂのうち第２方向Ｙに延出する部分はリセット制御信号線Ｌ４と平面視で交差し、第１方向Ｘに延出する部分はリセット制御信号線Ｌ４から分岐された分岐信号線Ｌ４ｂと平面視で交差する。半導体層ＳＣ５ｂのうち、リセット制御信号線Ｌ４と重なる領域にチャネル領域が形成される。リセット制御信号線Ｌ４のうち半導体層ＳＣ５ｂと重なる部分が、副画素ＳＰ２のリセットスイッチＲＳＴのゲート電極として機能する。
　図３の左側に示す副画素ＳＰ１では、半導体層ＳＣ５ａの一端は、リセット配線Ｓｇｒに接続される。また、図３の右側に示す副画素ＳＰ２では、半導体層ＳＣ５ｂの一端は、リセット配線Ｓｇｒと同層において島状に形成されたリセット配線接続部Ｓｇｒａに接続される。また、半導体層ＳＣ５ａおよびＳＣ５ｂの他端は共に、第１部分半導体層ＳＣ１ａを介して半導体層ＳＣ２に電気的に接続される。リセット配線Ｓｇｒとリセット配線接続部Ｓｇｒａとは、ブリッジ部Ｌ６により接続される。ブリッジ部Ｌ６は、リセット制御信号線Ｌ４と同層、つまり、各種ゲート電極と同層に形成される。これによれば、リセット配線Ｓｇｒとリセット配線接続部Ｓｇｒａとは、ブリッジ部Ｌ６を介して電気的に接続される。以上のような構成により、一つのリセット配線Ｓｇｒは、二つのリセットスイッチＲＳＴに電気的に接続されて、第１方向Ｘに隣り合う二つの副画素ＳＰ１およびＳＰ２で共有される。
　図４は、第１実施形態に係る表示パネル２の構成例を模式的に示す断面図である。なお、図４では、表示パネル２の表示面、すなわち光出射面が上方を向き、背面が下方を向くように描いている。
　図４に示すように、表示パネル２は、絶縁基材２０と、絶縁基材２０の上に設けられた絶縁層２１～２６と、複数の副画素ＳＰと、を備えている。副画素ＳＰは、絶縁基材２０の上に設けられ、表示領域ＤＡに位置し、発光素子１０を備えている。
　絶縁基材２０としては、主に、石英、無アルカリガラスなどのガラス基板、またはポリイミドなどの樹脂基板を用いることができる。絶縁基材２０の材質は、ＴＦＴを製造する際の処理温度に耐える材質であればよい。絶縁基材２０が可撓性を有する樹脂基板である場合、表示装置１をシートディスプレイとして構成することができる。樹脂基板としては、ポリイミドに限らず、他の樹脂材料を用いてもよい。なお、絶縁基材２０にポリイミドなどを用いる場合、絶縁基材２０を有機絶縁層または樹脂層と称した方が適当な場合があり得る。
　絶縁層２１は、絶縁基材２０の上に設けられている。絶縁層２１の上に、各種ＴＦＴが形成されている。表示領域ＤＡにおいて、絶縁層２１の上に、駆動トランジスタＤＲＴなどが形成されている。なお、図４では、駆動トランジスタＤＲＴ以外の各種スイッチＲＳＴ，ＳＳＴ，ＩＳＴ，ＢＣＴの図示を省略している。駆動トランジスタＤＲＴは、半導体層ＳＣ１と、ゲート電極ＧＥと、ソース電極ＳＥ（第１電極）と、ドレイン電極ＤＥと、を備えている。
　ゲート電極ＧＥは、絶縁層２１の上に配置されている。絶縁層２２は、絶縁層２１およびゲート電極ＧＥの上に設けられている。絶縁層２２はゲート絶縁膜として機能する。半導体層ＳＣ１は、絶縁層２２の上に配置されている。ゲート電極ＧＥと半導体層ＳＣ１のチャネル領域とは対向している。絶縁層２３は、絶縁層２２および半導体層ＳＣ１の上に設けられている。ソース電極ＳＥおよびドレイン電極ＤＥは、絶縁層２３の上に配置されている。ソース電極ＳＥおよびドレイン電極ＤＥは、絶縁層２３に形成されたコンタクトホールを通り、半導体層ＳＣ１に電気的に接続されている。ソース電極ＳＥと半導体層ＳＣ１とを電気的に接続するためのコンタクトホールは、後述するコンタクトホールｈ１と平面視で重畳しない。絶縁層２３の上には、第１電源線ＳＬ１がさらに設けられている。
　絶縁層２４は、絶縁層２３、ソース電極ＳＥ、ドレイン電極ＤＥおよび第１電源線ＳＬ１の上に設けられている。絶縁層２４は、駆動トランジスタＤＲＴなどの複数のＴＦＴを覆っている。絶縁層２４には、コンタクトホールｈ１が形成されている。コンタクトホールｈ１は、ソース電極ＳＥの上面を露出させている。
　絶縁層２４およびソース電極ＳＥの上に、導電層ＣＬ１（金属層）が設けられている。絶縁層２５は、絶縁層２４および導電層ＣＬ１の上に設けられている。絶縁層２５は、コンタクトホールｈ１で囲まれたコンタクトホールｈ２を有し、コンタクトホールｈ２は、ソース電極ＳＥの上に島状に配置された導電層ＣＬ１の上面を露出させている。また、絶縁層２５には、導電層ＣＬ３に対向する導電層ＣＬ１の上面を露出させるコンタクトホールｈ３が形成されている。
　導電層ＣＬ２およびＣＬ３は、絶縁層２５の上に配置されている。導電層ＣＬ２（第２電極）は、絶縁層２５に形成されたコンタクトホールｈ２を通り、ソース電極ＳＥの上に配置された導電層ＣＬ１に接し、導電層ＣＬ１を介してソース電極ＳＥに電気的に接続されている。導電層ＣＬ３は、絶縁層２５に形成されたコンタクトホールｈ３を通り、導電層ＣＬ１に接している。なお、絶縁層２５を挟んで対向する導電層ＣＬ１と導電層ＣＬ２との間には、所定の容量が形成される。
　絶縁層２６は、絶縁層２５、導電層ＣＬ２および導電層ＣＬ３の上に設けられている。絶縁層２６にはコンタクトホールｈ４が形成され、コンタクトホールｈ４は導電層ＣＬ２の上面を露出させている。また、絶縁層２６にはコンタクトホールｈ５が形成され、コンタクトホールｈ５は導電層ＣＬ３の上面を露出させている。
　画素電極ＰＥは、絶縁層２６の上に配置されている。画素電極ＰＥは、絶縁層２６に形成されたコンタクトホールｈ４を通り導電層ＣＬ２に接し、導電層ＣＬ２に接続されている。画素電極ＰＥは、導電層ＣＬ２およびソース電極ＳＥの上に島状に配置された導電層ＣＬ１を介して駆動トランジスタＤＲＴのソース電極ＳＥに電気的に接続されている。画素電極ＰＥには、駆動トランジスタＤＲＴから電流値が制御された信号が与えられる。
　本実施形態において、表示パネル２は、コンタクト電極ＣＯＮ、接続層ＬＡ１および接続層ＬＡ２を有している。コンタクト電極ＣＯＮは、絶縁層２６の上に設けられ、画素電極ＰＥに絶縁距離を置いて位置している。コンタクト電極ＣＯＮは、絶縁層２６に形成されたコンタクトホールｈ５を通り導電層ＣＬ３に接している。接続層ＬＡ１は、画素電極ＰＥの上に配置されている。平面視において、接続層ＬＡ１は、コンタクトホールｈ４と重畳していない。接続層ＬＡ２は、コンタクト電極ＣＯＮの上に配置されている。平面視において、接続層ＬＡ２は、コンタクトホールｈ５と重畳していない。
　ここで、絶縁層２１～２６は、無機絶縁材料または有機絶縁材料で形成されている。本実施形態において、絶縁層２１，２２，２３，２５は、無機絶縁材料として、例えばシリコン酸化物（ＳｉＯ２）、またはシリコン窒化物（ＳｉＮ）で形成されている。
　絶縁層２４および２６は、有機絶縁材料として、感光性アクリル樹脂などの樹脂材料で形成されている。絶縁層２４および２６は、それぞれ発光素子１０と対向する側に平坦面を有し、平坦化層として機能している。本実施形態において、絶縁基材２０の上方に設けられた絶縁層２４は第１有機平坦化膜として機能し、絶縁層２４の上方に設けられた絶縁層２６は第２有機平坦化膜として機能している。
　ゲート電極ＧＥは、導電材料として金属で形成されている。例えば、ゲート電極ＧＥは、ＭｏＷ（モリブデン・タングステン）で形成されている。半導体層ＳＣ１は、ポリシリコンとして低温ポリシリコンで形成されている。但し、半導体層ＳＣ１は、アモルファスシリコン、酸化物半導体など、ポリシリコン以外の半導体で形成されていてもよい。
　ソース電極ＳＥ、ドレイン電極ＤＥおよび第１電源線ＳＬ１は、同層に位置し、同一の導電材料として金属で形成されている。例えば、ソース電極ＳＥ、ドレイン電極ＤＥおよび第１電源線ＳＬ１には、それぞれ三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）が採用され、Ｔｉ（チタン）、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる下層と、Ａｌ（アルミニウム）、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｔｉ、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる上層と、を有している。
　導電層ＣＬ１は、反射率の高い金属で形成されている。例えば、導電層ＣＬ１は、二層積層構造を有し、Ｍｏ、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる上層と、を有している。
　導電層ＣＬ２およびＣＬ３と、画素電極ＰＥと、コンタクト電極ＣＯＮとは、導電材料として金属で形成されている。例えば、導電層ＣＬ２およびＣＬ３と、画素電極ＰＥと、コンタクト電極ＣＯＮとは、二層積層構造を有し、Ｍｏ、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる上層と、を有している。導電層ＣＬ２およびＣＬ３は、同層に位置し、同一の導電材料として金属で形成されている方が望ましい。また、画素電極ＰＥおよびコンタクト電極ＣＯＮは、同層に位置し、同一の導電材料として金属で形成されている方が望ましい。
　接続層ＬＡ１およびＬＡ２は、半田で形成されている。
　表示領域ＤＡにおいて、画素電極ＰＥの上方に発光素子１０が実装されている。詳しくは、発光素子１０は、接続層ＬＡ１の上に実装されている。発光素子１０は、第１極性電極としての陽極ＡＮと、第２極性電極としての陰極ＣＡと、光を放出する発光層ＬＩと、を有している。陽極ＡＮおよび陰極ＣＡは纏めて上下電極と称されてもよい。また、陽極ＡＮが下側電極と称され、陰極ＣＡが上側電極と称されてもよい。
　発光素子１０において、陽極ＡＮは、画素電極ＰＥと対向する側の面に位置し、画素電極ＰＥに電気的に接続されている。本実施形態において、陽極ＡＮは、接続層ＬＡ１の上に位置し、接続層ＬＡ１に接している。発光素子１０において、陰極ＣＡは、陽極ＡＮが位置する面とは反対側の面に位置している。発光素子１０において、発光層ＬＩは、陽極ＡＮと陰極ＣＡとの間に位置している。
　絶縁層２６、画素電極ＰＥ、コンタクト電極ＣＯＮ、接続層ＬＡ１、接続層ＬＡ２および発光素子１０の上に、樹脂層３１が設けられている。樹脂層３１は、副画素ＳＰ毎に設けられる複数の発光素子１０の間の空隙部に充填されている。樹脂層３１は、外部から水分などが侵入してしまうことを抑制するためのものであり、封止膜として機能する。樹脂層３１は、絶縁層２６と対向する側とは反対側に平坦面を有している。このため、樹脂層３１は、平坦化層としても機能する。樹脂層３１は、発光素子１０のうち陰極ＣＡの表面を露出させている。
　なお、樹脂層３１は、発光素子１０の陰極ＣＡまで達しないような厚みを有してもよい。共通電極ＣＥが形成される表面には発光素子１０の実装に伴う凹凸の一部が残存しているが、共通電極ＣＥを形成する材料が段切れすることなく連続的に覆うことができればよい。
　共通電極ＣＥは、少なくとも表示領域ＤＡに位置し、樹脂層３１および発光素子１０の上に配置され、樹脂層３１および発光素子１０を覆っている。共通電極ＣＥは、副画素ＳＰ毎に設けられた複数の発光素子１０の陰極ＣＡに接触し、複数の発光素子１０の陰極ＣＡと電気的に接続されている。つまり、共通電極ＣＥは、複数の副画素ＳＰ（画素ＰＸ）で共用されている。
　共通電極ＣＥは、発光素子１０からの出射光を取り出すために、透明電極として形成する必要があり、透明な導電材料として例えばインジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）を用いて形成されている。
　共通電極ＣＥは、樹脂層３１に形成されたコンタクトホールｈ６を通りコンタクト電極ＣＯＮと電気的に接続されている。本実施形態において、共通電極ＣＥは、コンタクトホールｈ６を通り、副画素ＳＰの接続層ＬＡ２に接している。共通電極ＣＥはコンタクト電極ＣＯＮではなく接続層ＬＡ２に接しているため、共通電極ＣＥと接続層ＬＡ２との間にオーミック接触を作ることができる。
　上記のように、表示パネル２は、絶縁基材２０から共通電極ＣＥまでの構造を有している。なお、共通電極ＣＥの上には、カバーガラスなどのカバー部材、偏光板などの光学層、タッチパネル基板などがさらに設けられてもよい。
　ここで、図５を参照して、導電層ＣＬ１から導電層ＣＬ２までの積層体（導電層ＣＬ１、絶縁層２５および導電層ＣＬ２によって構成される積層体）を形成する方法の一例について説明する。なお、ここでは、駆動トランジスタＤＲＴのソース電極ＳＥが、Ｔｉ／Ａｌ／Ｔｉの三層積層構造を有し、導電層ＣＬ１およびＣＬ２が、Ａｌ／Ｍｏの二層積層構造を有している場合を想定する。
　まず、図５（ａ）に示すように、導電層ＣＬ１が絶縁層２４およびソース電極ＳＥの上に形成される。なお、ここでは、絶縁層２４には、コンタクトホールｈ１が既に形成されている場合を想定している。導電層ＣＬ１はコンタクトホールｈ１を通りソース電極ＳＥに接している。図５では図示を省略しているが、図５（ａ）の状態の後に、コンタクトホールｈ１の側面（斜辺）と接する部分を除いて、導電層ＣＬ１の上にはレジスト膜が形成される。なお、ソース電極ＳＥの上に配置された導電層ＣＬ１の上にもレジスト膜が形成されることで、後述するウェットエッチング時に導電層ＣＬ１と共にソース電極ＳＥが除去されてしまうことを抑制することが可能である。その後、ウェットエッチングが行われ、コンタクトホールｈ１の側面に接している導電層ＣＬ１が除去される。なお、導電層ＣＬ１の上に形成されたレジスト膜は、ウェットエッチングが終了した後に除去される。
　続いて、導電層ＣＬ１および絶縁層２４（コンタクトホールｈ１）を覆うように、絶縁層２５が形成される。そして、ソース電極ＳＥの上に島状に配置された導電層ＣＬ１上の絶縁層２５以外の絶縁層２５の上にはレジスト膜が形成される。その後、ドライエッチングが行われ、ソース電極ＳＥの上に島状に配置された導電層ＣＬ１上の絶縁層２５が除去され、図５（ｂ）に示すように、絶縁層２５にはコンタクトホールｈ１に囲まれたコンタクトホールｈ２が形成される。これによれば、図５（ｂ）に示すように、ソース電極ＳＥの上に島状に配置された導電層ＣＬ１の表面はコンタクトホールｈ２により露出される。なお、絶縁層２５の上に形成されたレジスト膜は、ドライエッチングが終了した後に除去される。
　しかる後、図５（ｃ）に示すように、絶縁層２５およびソース電極ＳＥの上に島状に配置された導電層ＣＬ１（コンタクトホールｈ２）を覆うように、導電層ＣＬ２が形成される。導電層ＣＬ２はコンタクトホールｈ２を通り導電層ＣＬ１に接している。つまり、導電層ＣＬ２は導電層ＣＬ１を介してソース電極ＳＥに電気的に接続される。
　以上のような方法により、導電層ＣＬ１から導電層ＣＬ２までの積層体が形成される。図５（ｃ）に示すように、ソース電極ＳＥは導電層ＣＬ１に接し、導電層ＣＬ１は導電層ＣＬ２に接している。コンタクトホールｈ２が形成された領域において（より詳しくは、コンタクトホールｈ２（またはコンタクトホールｈ１）と平面視で重畳する領域において）、ソース電極ＳＥ、導電層ＣＬ１および導電層ＣＬ２は平面視で重畳し、上層から下層にかけて、Ａｌ／Ｍｏ／Ａｌ／Ｍｏ／Ｔｉ／Ａｌ／Ｔｉがこの順で積層されている。
　ここで、比較例を用いて、本実施形態に係る表示装置１（表示パネル２）の効果について説明する。なお、比較例は、本実施形態に係る表示パネル２が奏し得る効果の一部を説明するためのものであって、比較例と本実施形態とで共通する効果を本願発明の範囲から除外するものではない。
　図６は、比較例に係る表示パネル２Ａの構成例を模式的に示す断面図である。比較例に係る表示パネル２Ａは、導電層ＣＬ１が金属ではなく、ＩＴＯなどの透明導電材料で形成されている点で、本実施形態と相違している。なお、図６では、図４との相違点を明確にするために、斜線ではなく点（ドット）を付して導電層ＣＬ１を示している。また、比較例に係る表示パネル２Ａは、ソース電極ＳＥの上に導電層ＣＬ１が設けられておらず、ソース電極ＳＥが導電層ＣＬ２と接している点でも、本実施形態と相違している。
　一般に、導電層ＣＬ１は比較例に係る表示パネル２ＡのようにＩＴＯなどの透明導電材料で形成されていることが多い。これによれば、開口率を上げることができる一方で、発光素子１０の発光層ＬＩより下方に向けて放出された光（落斜光）を透過してしまうので、落斜光が駆動トランジスタＤＲＴなどのＴＦＴに当たってしまい、リーク電流が流れてしまうといった問題がある。
　これに対し、本実施形態に係る表示パネル２によれば、発光素子１０の発光層ＬＩよりも下方に位置する導電層ＣＬ１がＡｌ／Ｍｏの二層積層構造を有した金属で形成されているので、落斜光を上面（表示面）に向けて反射させることが可能である。これによれば、落斜光が駆動トランジスタＤＲＴなどのＴＦＴに当たってしまうことを抑制することができ、落斜光に起因したリーク電流が流れてしまうことを抑制することが可能である。
　また、本実施形態に係る表示パネル２によれば、上記したように、落斜光を上面（表示面）に向けて反射させることができるので、輝度効率を向上させることも可能である。さらに、本実施形態に係る表示パネル２においては、導電層ＣＬ１の材質を透明導電材料から金属材料に変更しているだけであるため、上記した各種効果を得るにあたって、比較例に係る表示パネル２Ａを製造するために要する工程数から工程数を増やす必要がないという利点もある。また、本実施形態に係る表示パネル２によれば、導電層ＣＬ１が金属であるため、導電層ＣＬ１が透明導電材料である比較例に比べて電気抵抗値を下げることも可能であり、ひいては、輝度むらの発生を抑制することも可能である。
　さらに、本実施形態に係る表示パネル２では、導電層ＣＬ１が透明導電材料である比較例に比べて金属層を増やすことができるので、放熱効果を上昇させることも可能である。上記したように、本実施形態に係る表示パネル２に設けられる発光素子１０は自発光素子の一種であるマイクロＬＥＤである。一般に、マイクロＬＥＤのエネルギー変換効率はおよそ３０％程度とされており、残りの７０％は熱となって発熱することが知られている。つまり、マイクロＬＥＤには、発光の際に多量の熱を発してしまうといった問題があり、放熱対策を施す必要がある。本実施形態に係る表示パネル２においては、導電層ＣＬ１が金属であるため、当該導電層ＣＬ１をいわゆるＴＩＭ（Thermal Interface Material）として機能させることができ、放熱効果を上昇させることが可能である。これによれば、マイクロＬＥＤが発光した際に発せられる熱を、効率よく放熱することが可能である。
　また、本実施形態に係る表示パネル２では、図５に示したように、積層過程においてソース電極ＳＥが除去されてしまうことを防ぐために、ソース電極ＳＥの上に配置された導電層ＣＬ１の上にもレジスト膜が形成されるので、ソース電極ＳＥの上に導電層ＣＬ１が残存している。これによれば、導電層ＣＬ１が残存していない場合に比べて導電層ＣＬ２の厚さ方向の長さを短くすることができ、導電層ＣＬ２が断線してしまうリスクを低減することが可能である。
　なお、本実施形態においては、図５に示したように、絶縁層２５がコンタクトホールｈ１を覆うように設けられている構成（換言すると、絶縁層２５がコンタクトホールｈ１の側面にも設けられている構成）を例示したが、これに限定されず、例えば図７に示すように、絶縁層２５はコンタクトホールｈ１を覆うように設けられていなくてもよい。
　この場合、まず、図７（ａ）に示すように、導電層ＣＬ１が絶縁層２４およびソース電極ＳＥの上に形成される。なお、ここでは、絶縁層２４には、コンタクトホールｈ１が既に形成されている場合を想定する。導電層ＣＬ１はコンタクトホールｈ１を通りソース電極ＳＥに接している。図７では図示を省略しているが、図７（ａ）の状態の後に、コンタクトホールｈ１の側面と接する部分を除いて、導電層ＣＬ１の上にはレジスト膜が形成される。その後、ウェットエッチングが行われ、コンタクトホールｈ１の側面に接している導電層ＣＬ１が除去される。なお、導電層ＣＬ１の上に形成されたレジスト膜は、ウェットエッチングが終了した後に除去される。
　続いて、導電層ＣＬ１および絶縁層２４（コンタクトホールｈ１）を覆うように、絶縁層２５が形成される。そして、コンタクトホールｈ１と平面視で重畳しない位置に配置された絶縁層２５の上にはレジスト膜が形成される。その後、ドライエッチングが行われ、コンタクトホールｈ１の側面に配置された絶縁層２５、および、ソース電極ＳＥの上に島状に配置された導電層ＣＬ１上の絶縁層２５が除去され、図７（ｂ）に示すように、コンタクトホールｈ１の側面を露出させると共に、ソース電極ＳＥの上に島状に配置された導電層ＣＬ１の表面を露出させる。なお、絶縁層２５の上に形成されたレジスト膜は、ドライエッチングが終了した後に除去される。
　しかる後、図７（ｃ）に示すように、絶縁層２５と、絶縁層２４およびソース電極ＳＥの上に配置された導電層ＣＬ１（コンタクトホールｈ１）とを覆うように、導電層ＣＬ２が形成される。導電層ＣＬ２はコンタクトホールｈ１を通り導電層ＣＬ１に接している。つまり、導電層ＣＬ２は、図５に示した構成と同様に、導電層ＣＬ１を介してソース電極ＳＥに電気的に接続される。
　以上説明した図７に示す構成であっても、発光素子１０の発光層ＬＩよりも下方に位置する導電層ＣＬ１がＡｌ／Ｍｏの二層積層構造を有した金属で形成されているので、図５に示した構成と同様に、上記した各種効果を得ることが可能である。
　＜第２実施形態＞　
　次に、第２実施形態について説明する。第２実施形態に係る表示装置１は、導電層ＣＬ１が、Ａｌ／Ｍｏではなく、Ｔｉ、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる上層とからなる点（つまり、Ａｌ／Ｔｉである点）で、上記した第１実施形態と相違している。また、詳細については後述するが、導電層ＣＬ２がソース電極ＳＥとサイドコンタクトにより接続されている点でも、上記した第１実施形態と相違している。
　図８は、第２実施形態に係る表示パネル２の構成例を模式的に示す断面図である。なお、ここでは、図４に示した第１実施形態に係る表示パネル２の構成と同様な構成の説明は省略し、第１実施形態に係る表示パネル２と異なる構成についてのみ説明するものとする。
　図８に示すように、絶縁層２４には、コンタクトホールｈ１が形成されており、当該コンタクトホールｈ１は、絶縁層２３の上面を露出させている。導電層ＣＬ１は、コンタクトホールｈ１と平面視で重畳する領域以外の絶縁層２４の上に設けられている。絶縁層２５は、導電層ＣＬ１を覆うように設けられている。導電層ＣＬ２は、絶縁層２５と、絶縁層２４および絶縁層２３（コンタクトホールｈ１）とを覆うように形成されている。導電層ＣＬ２はコンタクトホールｈ１を通り絶縁層２３に接し、かつ、ソース電極ＳＥの側面に接続される。
　ここで、図９を参照して、導電層ＣＬ１から導電層ＣＬ２までの積層体（導電層ＣＬ１、絶縁層２５および導電層ＣＬ２によって構成される積層体）を形成する方法の一例について説明する。なお、ここでは、駆動トランジスタＤＲＴのソース電極ＳＥが、Ｔｉ／Ａｌ／Ｔｉの三層積層構造を有し、導電層ＣＬ１およびＣＬ２が、Ａｌ／Ｔｉの二層積層構造を有している場合を想定する。
　まず、図９（ａ）に示すように、導電層ＣＬ１が絶縁層２４およびソース電極ＳＥの上に形成される。なお、ここでは、絶縁層２４には、コンタクトホールｈ１が既に形成されている場合を想定する。導電層ＣＬ１はコンタクトホールｈ１を通りソース電極ＳＥに接している。図９では図示を省略しているが、図９（ａ）の状態の後に、コンタクトホールｈ１と平面視で重畳しない位置に配置された導電層ＣＬ１の上にはレジスト膜が形成される。その後、ドライエッチングが行われ、コンタクトホールｈ１と平面視で重畳する位置に配置された導電層ＣＬ１およびソース電極ＳＥが除去される。なお、導電層ＣＬ１の上に形成されたレジスト膜は、ドライエッチングが終了した後に除去される。
　続いて、導電層ＣＬ１と、絶縁層２４および絶縁層２３（コンタクトホールｈ１）とを覆うように、絶縁層２５が形成される。そして、導電層ＣＬ１上の絶縁層２５にはレジスト膜が形成される。その後、ドライエッチングが行われ、コンタクトホールｈ１と平面視で重畳する位置に配置された絶縁層２５が除去され、図９（ｂ）に示すように、コンタクトホールｈ１の側面を露出させると共に、絶縁層２３の表面を露出させる。なお、絶縁層２５の上に形成されたレジスト膜は、ドライエッチングが終了した後に除去される。
　しかる後、図９（ｃ）に示すように、絶縁層２５と、絶縁層２４および絶縁層２３（コンタクトホールｈ１）とを覆うように、導電層ＣＬ２が形成される。導電層ＣＬ２はコンタクトホールｈ１を通り絶縁層２３に接し、かつ、ソース電極ＳＥの側面とサイドコンタクトしてソース電極ＳＥに接続される。
　以上のような方法により、導電層ＣＬ１から導電層ＣＬ２までの積層体が形成される。図９（ｃ）に示すように、ソース電極ＳＥは側面において導電層ＣＬ２と接している。より詳しくは、ソース電極ＳＥを構成するＴｉ／Ａｌ／Ｔｉはそれぞれ導電層ＣＬ２の下層のＴｉを囲み、当該Ｔｉと接続される。
　以上説明した第２実施形態に係る構成であっても、発光素子１０の発光層ＬＩよりも下方に位置する導電層ＣＬ１がＡｌ／Ｔｉの二層積層構造を有した金属で形成されていることに変わりはないので、上記した第１実施形態に示した構成と同様に、上記した各種効果を得ることが可能である。
　＜第３実施形態＞　
　次に、第３実施形態について説明する。第３実施形態に係る表示装置１は、導電層ＣＬ１～ＣＬ３、画素電極ＰＥ、コンタクト電極ＣＯＮ、接続層ＬＡ１およびＬＡ２の上面に、黒化膜が設けられている点で、上記した第１実施形態と相違している。換言すれば、発光素子１０の発光層ＬＩよりも下方に位置し、かつ、駆動トランジスタＤＲＴなどの画素回路よりも上方に位置する、金属層の上面に黒化膜が設けられている点で、上記した第１実施形態と相違している。
　図１０は、第３実施形態に係る表示パネル２の構成例を模式的に示す断面図である。なお、ここでは、図４に示した第１実施形態に係る表示パネル２の構成と同様な構成の説明は省略し、第１実施形態に係る表示パネル２と異なる構成についてのみ説明するものとする。
　図１０に示すように、黒化膜４０は、導電層ＣＬ１～ＣＬ３、画素電極ＰＥ、コンタクト電極ＣＯＮ、接続層ＬＡ１およびＬＡ２の上面にそれぞれ設けられている。黒化膜４０は、例えば下層および上層の二層からなる二層積層構造を有している。黒化膜４０の下層は、例えばＴｉ（チタン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）などの金属材料または合金材料によって形成される。なお、黒化膜４０の下層は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの半導体材料を用いて形成されてもよい。一方で、黒化膜４０の上層は、屈折率が１．７から２．０の材料を用いて形成される。具体的には、黒化膜４０の上層は、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物）、ＺｎＯ（酸化亜鉛）、ＭｇＯ（酸化マグネシウム）などの材料によって形成される。なお、黒化膜４０の上層は、窒化シリコン、窒化アルミニウム、酸化アルミニウムなどの絶縁材料を用いて形成されてもよい。
　以上説明した第３実施形態に係る構成においては、発光素子１０の発光層ＬＩよりも下方に位置し、かつ、駆動トランジスタＤＲＴなどの画素回路よりも上方に位置する、各金属層の上面に黒化膜４０がそれぞれ設けられている。上記した二層積層構造を有する黒化膜４０は、光の干渉効果を利用して視覚的に黒色化する機能を有している。これによれば、外光反射率を低減させることが可能である。また、上記した二層積層構造を有する黒化膜４０の下層は、熱伝導性の優れた金属によって形成されるため、放熱効果を上昇させることも可能である。このため、マイクロＬＥＤの発熱に関する問題を解消することも可能である。
　以上説明した少なくとも一つの実施形態によれば、表示品位の低下を抑制することが可能な表示装置１（マイクロＬＥＤディスプレイ）を提供することが可能である。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　１…表示装置、２…表示パネル、ＳＥ…ソース電極、２４，２５…絶縁層、ＣＬ１，ＣＬ２…導電層、ｈ１，ｈ２…コンタクトホール。

Claims (10)

  1. 　基板と、
    　前記基板上に配置される画素回路と、
    　前記基板上に配置され、かつ、前記画素回路を覆う有機平坦化膜と、
    　前記有機平坦化膜に形成される第１コンタクトホールと平面視で重畳する領域において、前記画素回路を構成する第１電極と電気的に接続される第２電極と、
    　前記第２電極に電気的に接続される発光素子と、
    　前記有機平坦化膜と前記第２電極との間に配置される金属層と、
    　を具備し、
    　前記金属層は、前記有機平坦化膜のうちの、前記第１コンタクトホールと平面視で重畳する領域以外の全面に亘って配置される、表示装置。
  2. 　前記金属層は、前記第１電極の上にも島状に配置され、
    　前記第２電極は、前記島状に配置された金属層を介して前記第１電極と電気的に接続される、
    　請求項１に記載の表示装置。
  3. 　前記有機平坦化膜および前記金属層を覆う絶縁層をさらに具備し、
    　前記第２電極は、前記絶縁層に形成されるコンタクトホールであって、前記第１コンタクトホールによって囲まれる第２コンタクトホールと平面視で重畳する領域において、前記第１電極と電気的に接続される、
    　請求項１または請求項２に記載の表示装置。
  4. 　前記絶縁層を挟んで対向する前記金属層と前記第２電極との間には、所定の容量が形成される、請求項３に記載の表示装置。
  5. 　前記金属層は、反射率の高い金属によって形成される、請求項１～請求項４のいずれか１項に記載の表示装置。
  6. 　前記第１電極は、Ｔｉ／Ａｌ／Ｔｉの三層積層構造を有し、
    　前記金属層および前記第２電極は、Ａｌ／Ｍｏの二層積層構造を有し、
    　前記第１コンタクトホールと平面視で重畳する領域において、前記第１電極、前記金属層および前記第２電極は重畳し、上層から下層にかけて、Ａｌ／Ｍｏ／Ａｌ／Ｍｏ／Ｔｉ／Ａｌ／Ｔｉの順に各種金属が積層される、
    　請求項１～請求項５のいずれか１項に記載の表示装置。
  7. 　前記第１コンタクトホールは、前記有機平坦化膜に加えて前記第１電極の一部を削って形成され、
    　前記第２電極は、前記第１コンタクトホールと平面視で重畳する領域において前記第１電極の側面に接続される、
    　請求項１に記載の表示装置。
  8. 　前記第１電極は、Ｔｉ／Ａｌ／Ｔｉの三層積層構造を有し、
    　前記金属層および前記第２電極は、Ａｌ／Ｔｉの二層積層構造を有し、
    　前記第１コンタクトホールと平面視で重畳する領域において、前記第２電極を構成する金属の一つであるＴｉは、前記第１電極を構成するＴｉ／Ａｌ／Ｔｉに接続される、
    　請求項７に記載の表示装置。
  9. 　前記画素回路は、前記発光素子を駆動するための駆動トランジスタを含み、
    　前記第１電極は、前記駆動トランジスタを構成するソース電極である、
    　請求項１～請求項８のいずれか１項に記載の表示装置。
  10. 　前記発光素子は、マイクロＬＥＤである、請求項１～請求項９のいずれか１項に記載の表示装置。
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