WO2020155801A1 - 阵列基板及其制作方法和显示面板 - Google Patents

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WO2020155801A1
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semiconductor layer
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type semiconductor
away
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李正亮
贺家煜
胡合合
张文林
刘松
马啸尘
姚念琦
黄杰
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京东方科技集团股份有限公司
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs

Definitions

  • the first conductivity type semiconductor layer is n-type conductivity
  • the material for forming the first conductivity type semiconductor layer is selected from indium gallium zinc oxide, indium tin zinc oxide, indium tin gallium oxide Compounds, indium gallium zinc tin oxide, indium zinc oxide, gallium zinc oxide, zinc oxynitride, aluminum doped indium zinc oxide, aluminum neodymium doped indium zinc oxide, aluminum doped gallium zinc oxide At least one of gallium-zinc oxide doped with aluminum neodymium;
  • the semiconductor layer of the first conductivity type is p-type conductivity
  • the material for forming the semiconductor layer of the first conductivity type is selected from the group consisting of cuprous oxide, copper aluminum oxide, gallium sulfide, indium sulfide, and selenide. At least one of gallium, zinc nitride, zinc phosphide, gallium phosphide, and zinc arsenide;
  • the second conductivity type semiconductor layer is n-type conductivity, and the material forming the second conductivity type semiconductor layer is selected from indium gallium zinc oxide, indium tin zinc oxide, indium tin gallium oxide, indium gallium zinc tin oxide Indium zinc oxide, gallium zinc oxide, zinc oxynitride, aluminum doped indium zinc oxide, aluminum neodymium doped indium zinc oxide, aluminum doped gallium zinc oxide, aluminum neodymium doped gallium At least one of zinc oxide and amorphous silicon.
  • the material of the intrinsic semiconductor layer includes amorphous silicon.
  • the interlayer insulating layer includes a plurality of laminated interlayer insulating layers, wherein the manufacturing processes of two adjacent sublayer insulating layers are different.
  • the gate insulating layer is disposed on the surface of the active layer away from the substrate; the gate is disposed on the surface of the gate insulating layer away from the substrate;
  • the interlayer insulating layer is disposed on a side of the substrate close to the active layer, and covers the exposed active layer, the gate insulating layer, and the gate;
  • the source electrode and the drain electrode It is arranged on the surface of the interlayer insulating layer away from the substrate, and the source electrode and the drain electrode are respectively electrically connected to the active layer through a first via hole.
  • the array substrate further includes:
  • a first insulating layer the first insulating layer being disposed on the surface of the interlayer insulating layer away from the substrate and covering the source electrode and the drain electrode;
  • a hydrogen barrier layer, the hydrogen barrier layer is disposed on the surface of the first insulating layer away from the substrate, and the hydrogen barrier layer is electrically connected to the gate through a second via hole;
  • a flat layer is disposed on the surface of the second insulating layer away from the substrate;
  • a pixel defining layer, the pixel defining layer is disposed on a surface of the third electrode layer away from the substrate,
  • the first conductive type semiconductor layer is disposed on the surface of the first electrode layer away from the substrate;
  • the intrinsic semiconductor layer is disposed on the surface of the first conductivity type semiconductor layer away from the substrate;
  • the second conductive type semiconductor layer is disposed on the surface of the intrinsic semiconductor layer away from the substrate.
  • a second insulating layer, the second insulating layer is disposed on the surface of the interlayer insulating layer away from the substrate, and covers the exposed source, drain, and first conductivity type semiconductor layer , The intrinsic semiconductor layer, the second conductivity type semiconductor layer and the second electrode layer;
  • a flat layer is disposed on the surface of the second insulating layer away from the substrate;
  • a third electrode layer, the third electrode layer is disposed on the surface of the flat layer away from the substrate, and is electrically connected to the second electrode layer through a fourth via;
  • the first conductivity type semiconductor layer is disposed on the surface of the drain electrode or the source electrode away from the substrate;
  • the intrinsic semiconductor layer is disposed on the surface of the first conductivity type semiconductor layer away from the substrate;
  • the hydrogen barrier layer and the first electrode layer are provided in the same layer.
  • the first conductivity type semiconductor layer is produced in an atmosphere that does not contain hydrogen.
  • an embodiment of the present disclosure provides a display panel, which includes the array substrate according to any one of the foregoing embodiments.
  • an embodiment of the present disclosure provides a method of manufacturing an array substrate, including:
  • the step of forming a thin film transistor on a substrate includes: sequentially forming an active layer, a gate insulating layer, a gate electrode, an interlayer insulating layer, a source electrode and a drain electrode on the substrate,
  • the step of forming the interlayer insulating layer includes:
  • a plurality of laminated interlayer insulating layers are sequentially formed, wherein the power and speed of forming two adjacent sublayer insulating layers are different.
  • the active layer and the interlayer insulating layer are formed on the surface of the buffer layer away from the light shielding layer.
  • FIG. 3 is a schematic diagram of the structure of a thin film transistor in an embodiment of the present disclosure.
  • FIG. 4 is a schematic flow chart of a method for manufacturing a thin film transistor in an embodiment of the present disclosure
  • FIG. 5 is a schematic diagram of a structure flow diagram of fabricating a thin film transistor in an embodiment of the present disclosure
  • FIG. 6 is a schematic diagram of the structure flow of manufacturing a thin film transistor in an embodiment of the present disclosure
  • FIG. 7 is a schematic diagram of a structure flow diagram of fabricating a thin film transistor in an embodiment of the present disclosure.
  • FIG. 9 is a schematic diagram of a structure flow diagram of fabricating a thin film transistor in an embodiment of the present disclosure.
  • FIG. 10 is a schematic diagram of the structure flow of manufacturing a thin film transistor in an embodiment of the present disclosure.
  • FIG. 11 is a schematic diagram of the structure flow of manufacturing a thin film transistor in an embodiment of the present disclosure.
  • the optical compensation method is through the use of sub-pixels.
  • a photosensitive sensor PIN diode
  • the thin film transistor compensates the brightness of the sub-pixel area according to the result of detecting the brightness of the light.
  • the PIN diode includes n (or p) type doped amorphous silicon, amorphous silicon, and p (or n) type doped amorphous silicon stacked on the surface of the source or drain.
  • the active layer is usually conductorized in the source and drain.
  • a hydrogen barrier layer is provided on the side far away from the substrate, wherein the material of the hydrogen barrier layer is usually the same as that of the source electrode and the drain electrode.
  • the designer unexpectedly discovered that the hydrogen barrier layer cannot completely block the diffusion of hydrogen into the active layer, that is, to a certain extent, the active layer is still conductive by hydrogen, causing the active layer to be large.
  • the current state seriously affects the TFT characteristics.
  • an embodiment of the present disclosure provides a thin film transistor.
  • the thin film transistor includes an active layer 20, a gate insulating layer 30, a gate 40, an interlayer insulating layer 50, a source 61, and
  • the drain 62 is provided with a PIN diode 70 on the side of the drain 62 or the source 61 away from the active layer 20 (in the drawings, the side of the drain 62 is taken as an example).
  • the PIN diode 70 includes a first conductivity type semiconductor layer 71, an intrinsic semiconductor layer 72 and a second conductivity type semiconductor layer 73 stacked in sequence, wherein, the first conductive type semiconductor layer 71 is formed of metal oxide, metal sulfide, metal selenide, metal nitride, metal phosphide, or metal arsenide.
  • the active layer 20 is provided on the surface of the substrate 10; the gate insulating layer 30 is provided on the surface of the active layer 20 away from the substrate 10.
  • the gate 40 is disposed on the surface of the gate insulating layer 30 away from the substrate 10; the interlayer insulating layer 50 is disposed on the surface of the substrate 10, and the interlayer insulating layer 50 covers the exposed active layer 20 and the gate insulating layer 30 And the gate 40; the source 61 and the drain 62 are arranged on the surface of the interlayer insulating layer 50 away from the substrate 10, and are electrically connected to the active layer 20 through the first via 51; the PIN diode 70 is arranged on the drain In order to achieve the optical compensation effect of the PIN diode, a second electrode layer 74 is also provided on the surface of the PIN diode 70 away from the substrate 10. The PIN diode 70 is connected to the drain 62 and the second electrode layer 74 respectively.
  • electrodes need to be provided on both sides of the PIN diode to meet its working requirements.
  • electrodes may be provided on the surfaces of the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; in other embodiments of the present disclosure, as shown in FIG. 1, the A conductive type semiconductor layer is provided on the surface of the source or drain, the source or drain is used as one electrode of the PIN diode, and then another electrode is provided on the surface of the second conductive type semiconductor layer (ie, in Figure 1 The second electrode layer 74).
  • the specific materials for forming the substrate, the active layer, the gate insulating layer, the gate electrode, the interlayer insulating layer, the source electrode, the drain electrode, and the second electrode layer are not limited. Flexible selection according to actual needs.
  • the specific material for forming the substrate includes but not limited to polymer and glass; the material for forming the active layer includes but not limited to indium gallium zinc oxide, amorphous silicon, polysilicon, hexathiophene or polythiophene, etc.
  • the materials for forming the gate insulating layer and the interlayer insulating layer respectively include but are not limited to silicon nitride, silicon oxide, silicon oxynitride or organic insulating materials; the material for forming the gate is selected from silver, copper, aluminum, molybdenum, and metal alloys And at least one of indium tin oxide; the material for forming the source and drain electrodes is selected from at least one of silver, copper, aluminum, molybdenum, metal alloys and indium tin oxide; the material for forming the second electrode layer is selected from silver , At least one of copper, aluminum, molybdenum, metal alloys, and indium tin oxide.
  • the interlayer insulating layer is usually only used as an insulating layer, and the power and speed set during the entire process of depositing the interlayer insulating layer remain unchanged.
  • the designer found that the interlayer insulating layer is to a certain extent Hydrogen can also be prevented from diffusing into the active layer, and the interlayer insulating layer obtained by high-power, low-speed deposition has a better effect on blocking hydrogen, but the production process takes longer and the cost is higher.
  • the interlayer insulating layer includes multiple sub-layer insulating layers stacked, Among them, the power and speed formed by two adjacent sub-layer insulating layers are different.
  • high-quality and high-performance interlayer insulating film can be produced through high power and low speed, and relatively poor quality layers can be produced through low power and high speed.
  • Interlayer insulating film (low-quality film, it should be noted that "low-quality film” here does not mean that the quality of the interlayer insulating film is poor, but that the effect of blocking hydrogen diffusion is relatively poor compared with high-quality film), so,
  • the high and low power and the high and low speed of the formation of each sub-layer insulating layer can be adjusted to meet the requirements for film quality and formation rate at the same time.
  • the resulting interlayer insulating layer can not only better block the diffusion of hydrogen, but also The production time of the interlayer insulating layer is shortened, and the production efficiency of the thin film transistor is improved.
  • the power for preparing the interlayer insulating layer is 100W-5kw, and the rate is Among them, high power is 1.2kw ⁇ 5kw (such as 1.2kw, 1.4kw, 1.6kw, 1.8kw, 2kw, 2.3kw, 2.5kw, 2.8kw, 3kw, 3.3kw, 3.5kw, 4kw, 4.2kw, 4.5kw, 4.8kw, 5kw), low power is 100W ⁇ 1.2kw (such as 100W, 300W, 500W, 800W, 1.0kw, 1.05kw, 1.1kw, 1.15kw), high speed rate (such as ), the low rate is (such as ).
  • high power is 1.2kw ⁇ 5kw (such as 1.2kw, 1.4kw, 1.6kw, 1.8kw, 2kw, 2.3kw, 2.5kw, 2.8kw, 3kw, 3.3kw, 3.5kw, 4kw, 4.2k
  • high-quality films and low-quality films are alternately stacked to form an interlayer insulating layer, that is, a high-quality film, a low-quality film, a high-quality film, and a high-quality film , And so on, cascading settings.
  • the thickness of the interlayer insulating layer is not limited, and those skilled in the art can flexibly choose according to actual needs. In some embodiments of the present disclosure, the thickness of the interlayer insulating layer is about such as or Therefore, the interlayer insulating layer has good performance and can also block the diffusion of hydrogen.
  • the principle of the light compensation function of the PIN diode is: light irradiates the PIN diode to excite the carrier electrons and holes of the first conductivity type semiconductor layer and the second conductivity type semiconductor layer.
  • the electrons and holes are The intrinsic semiconductor layer recombines to generate photo-generated carriers, and as the light intensity increases, the current generated by the carriers increases, so according to the magnitude of the current, the intensity of light can be accurately reflected. According to the magnitude of the current, Change the applied voltage to control the intensity of the light and realize the compensation function.
  • the first conductivity type semiconductor layer is n-type conductivity
  • the material for forming the first conductivity type semiconductor layer is selected from indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), indium tin gallium oxide (ITGO), indium gallium zinc tin oxide (IGZTO), indium zinc oxide (IZO), gallium zinc oxide (GZO), zinc oxynitride (ZnON), aluminum doped Indium zinc oxide (Al-IZO), aluminum neodymium doped indium zinc oxide (AlNd-IZO), aluminum doped gallium zinc oxide (Al-GZO), aluminum neodymium doped gallium zinc oxide (AlNd -GZO);
  • the second conductivity type semiconductor layer is p-type conductivity
  • the material forming the second conductivity type semiconductor layer is selected from cuprous oxide (Cu 2 O), aluminum oxide copper (CuAl 2 O
  • the materials forming the first conductivity type semiconductor layer have a good function of blocking hydrogen diffusion, thereby improving the display effect of the display panel using the thin film transistor; And when the second conductivity type semiconductor layer uses materials other than the aforementioned non-crystalline silicon, since it and the production atmosphere do not contain hydrogen, the risk of the active layer being conductive can be further reduced.
  • the first conductivity type semiconductor layer is p-type conductivity
  • the material for forming the first conductivity type semiconductor layer is selected from cuprous oxide (Cu 2 O), copper aluminum oxide (CuAl 2 O), gallium sulfide ( At least one of GaS, indium sulfide (InS), gallium selenide (GaSe), zinc nitride (ZnN), zinc phosphide (ZnP), gallium phosphide (GaP), and zinc arsenide (ZnAs);
  • the second conductivity type semiconductor layer is n-type conductivity, and the material forming the second conductivity type semiconductor layer is selected from indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), indium tin gallium oxide ( ITGO), indium gallium zinc tin oxide (IGZTO), indium zinc oxide (IZO), gallium zinc oxide (GZO), zinc oxynitride (ZnON), aluminum-doped in
  • the materials forming the first conductivity type semiconductor layer have a good function of blocking hydrogen diffusion, thereby improving the display effect of the display panel using the thin film transistor; And when the second conductivity type semiconductor layer uses materials other than the aforementioned non-crystalline silicon, since it and the production atmosphere do not contain hydrogen, the risk of the active layer being conductive can be further reduced.
  • the material forming the intrinsic semiconductor layer includes amorphous silicon. Therefore, the optical compensation effect of the PIN diode is better.
  • the thickness of the first conductivity type semiconductor layer is such as or In this way, the performance of the first conductivity type semiconductor layer is better, the resistance will not be too large, and will not affect the size of the photocurrent. If the thickness is too thin, the first conductivity type semiconductor layer cannot form a continuous film. If the thickness is too thick, the resistance Will rise, easily causing the photocurrent to drop; the thickness of the intrinsic semiconductor layer is such as In this way, an intrinsic semiconductor layer with a uniform thickness can be formed with better performance; the thickness of the second conductivity type semiconductor layer is such as or In this way, the second conductivity type semiconductor layer with uniform thickness can be formed, and the performance is better.
  • the thin film transistor includes: a substrate 10; a light-shielding layer 80 provided on the upper surface of the substrate 10; and a buffer layer 90 provided on the substrate 10, and cover the light shielding layer 80; the active layer 20, the active layer 20 is arranged on the surface of the buffer layer 90 away from the light shielding layer 80; the gate insulating layer 30, the gate insulating layer 30 is arranged on the active layer 20 away On the surface of the substrate 10; the gate 40, the gate 40 is arranged on the surface of the gate insulating layer 30 away from the substrate 10; the interlayer insulating layer 50, the interlayer insulating layer 50 is arranged on the surface of the buffer layer 90 away from the substrate 10 And cover the exposed active layer 20, the gate insulating layer 30 and the gate 40; the source 61 and the drain 62, and the source 61 and the drain 62 are arranged on the surface of the interlayer insulating layer 50 away from the substrate 10,
  • the source 61 and the drain 62 are
  • the hydrogen barrier layer, the first conductivity type semiconductor layer and the interlayer insulating layer can all be used to block the diffusion of hydrogen, better prevent the active layer from being conductive, and then solve the high current of the active layer. The problem.
  • the arrangement of the hydrogen barrier layer 110 and the first electrode layer 112 in the same layer is not limited to the two being at the same vertical height or having the same thickness.
  • the two are formed by the same material and the same patterning process, they It is regarded as the same layer setting.
  • the thin film transistor includes: a substrate 10; a light-shielding layer 80, which is provided on the upper surface of the substrate 10; a buffer layer 90, which is provided on the substrate 10; On the upper surface of the bottom 10, and cover the light shielding layer 80; the active layer 20, the active layer 20 is arranged on the surface of the buffer layer 90 away from the light shielding layer 80; the gate insulating layer 30, the gate insulating layer 30 is arranged on the active layer 20 On the surface away from the substrate 10; the gate 40, the gate 40 is arranged on the surface of the gate insulating layer 30 away from the substrate 10; the interlayer insulating layer 50, the interlayer insulating layer 50 is arranged on the buffer layer 90 away from the substrate 10 On the surface, and cover the exposed active layer 20, the gate insulating layer 30 and the gate 40; the source 61 and the drain 62, and the source 61 and the drain 62 are arranged on the surface of the interlayer insulating layer 50
  • the materials for forming the second electrode layer, the third electrode layer, the first insulating layer, the second insulating layer, the flat layer, the hydrogen barrier layer, and the pixel defining layer are no special requirements for the materials for forming the second electrode layer, the third electrode layer, the first insulating layer, the second insulating layer, the flat layer, the hydrogen barrier layer, and the pixel defining layer.
  • Those skilled in the art can Flexible choice according to actual needs.
  • the step of forming the light shielding layer 80 and the buffer layer 90 may be further included.
  • the light shielding layer 80, the buffer layer 90, and the active layer are formed as described above. 20.
  • the methods of the gate insulating layer 30, the gate 40, the interlayer insulating layer 50, the source 61 and the drain 62 are not limited. Those skilled in the art can flexibly use conventional technical means according to actual needs.
  • the embodiments describe in detail the formation steps and methods of the above-mentioned various structures:
  • a light-shielding layer film is deposited on one surface of the substrate 10, and then the light-shielding layer film is patterned through a patterning process (including the steps of forming photoresist, etching, and peeling) to obtain a light-shielding layer 80; on the surface of the substrate 10 Deposit the buffer layer 90 and cover the light shielding layer 80; deposit an active layer film on the surface of the buffer layer 90 away from the substrate, and then pattern the active layer film through a patterning process to obtain the active layer 20; 20.
  • a gate insulating layer 30 is deposited on the surface away from the substrate.
  • the gate insulating layer can be a whole layer or a patterned structure obtained through a patterning process.
  • the gate insulating layer 30 is deposited on the surface away from the substrate to form a gate.
  • the gate film covers the exposed active layer and the substrate, and then the gate film is patterned by a patterning process to obtain the gate electrode 40; an interlayer insulating layer 50 and an interlayer insulating layer 50 are deposited on the surface of the substrate Cover the exposed active layer 20, the gate insulating layer 30 and the gate 40; form a first via 51 in the interlayer insulating layer by an etching method, and the first via 51 exposes part of the active layer 20;
  • the source and drain films are deposited on the surface of the insulating layer 50 away from the substrate, and then the source and drain films are patterned by a patterning process to obtain a source 61 and a drain 62.
  • the source 61 and the drain 62 communicate with each other through the first via 51
  • the source layer 20 is electrically connected.
  • the provision of the interlayer insulating layer can also prevent hydrogen from diffusing into the active layer to a certain extent.
  • the interlayer insulating layer is formed The steps include: sequentially forming a plurality of laminated interlayer insulating layers, wherein the power and speed of forming two adjacent sublayer insulating layers are different.
  • An intermediate semiconductor layer 76 is formed on the surface of the first semiconductor layer 75 away from the substrate, and the intermediate semiconductor layer 76 covers the first semiconductor layer 75.
  • FIG. 9 for a structural schematic diagram (in FIG. 9, a hydrogen barrier layer is not provided as an example).
  • the second semiconductor layer due to the arrangement of the first semiconductor layer, when preparing the second semiconductor layer, regardless of whether the material used contains hydrogen, whether the deposition atmosphere contains hydrogen, or whether it is deposited for a long time, hydrogen is deposited in the interlayer insulating layer and the second semiconductor layer. When a semiconductor layer is blocked by layers, it will not diffuse into the active layer.
  • the thin film transistor in order to further improve the structure of the thin film transistor, it further includes: forming a second electrode layer 74 on the surface of the second conductive type semiconductor layer 73 away from the substrate 10 through a patterning process;
  • the interlayer insulating layer 50 is deposited on the surface away from the substrate 10 to form a second insulating layer 120, and the second insulating layer 120 covers the exposed source 61, drain 62, first conductive type semiconductor layer 71, and intrinsic semiconductor layer 72 , The second conductive type semiconductor layer 73 and the second electrode layer 74; depositing a flat layer 130 on the surface of the second insulating layer 120 away from the substrate; forming a fourth via 131 on the surface of the flat layer 130 by etching, The fourth via 131 penetrates the second insulating layer 120 and exposes a part of the surface of the second electrode layer 74; the third electrode layer 140 is formed on the surface of the flat layer 130 away from the substrate through the steps of deposition, etching and stripping.
  • an embodiment of the present disclosure provides a display panel.
  • the display panel includes the aforementioned thin film transistor. Therefore, the characteristics of the thin film transistor in the display panel are good, and the display effect of the display panel is better. Those skilled in the art can understand that the display panel has all the features and advantages of the aforementioned thin film transistors.
  • the above display panels also include structures or components necessary for conventional display panels, such as hole transport layers, light emitting layers, electron transport layers, and packaging films. Or parts.
  • an embodiment of the present disclosure provides a display device.
  • the display device includes the aforementioned display panel or thin film transistor. Therefore, the display device has better display effect and stable performance.
  • the display device has all the features and advantages of the thin film transistor or the display panel described above, and will not be repeated here.
  • the aforementioned display devices also include structures or components necessary for conventional display devices.
  • the panel also includes structures or components such as a glass cover, a housing, a CPU processor, a fingerprint module, an audio module, and a touch module.

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Abstract

一种阵列基板及其制作方法和显示面板。阵列基板，包括：衬底（10）；薄膜晶体管，在衬底（10）上；和PIN二极管（70），在薄膜晶体管远离衬底（10）的一侧，从薄膜晶体管朝向远离衬底（10）的方向上，PIN二极管（70）包括依次层叠设置的第一导电类型半导体层（71）、本征半导体层（72）和第二导电类型半导体层（73）；其中，第一导电类型半导体层（71）的材料包括下述材料中的一种或几种：金属氧化物、金属硫化物、金属硒化物、金属氮化物、金属磷化物或金属砷化物。

Description

阵列基板及其制作方法和显示面板
相关申请的交叉引用
本申请要求于2019年2月1日递交的中国专利申请CN201910103639.5的权益，其全部内容通过参考并入本文中。
技术领域
本公开的实施例涉及显示技术领域，具体的，涉及阵列基板及其制作方法和显示面板。
背景技术
由于OLED显示面板具有自发光的特性，与液晶显示面板相比，具有广色域、高对比度和超轻薄等诸多优点，但是由于OLED显示面板长时间工作在高对比度、高亮度的条件下，OLED显示面板中的各个子像素中的有机发光层的发光亮度衰退不一致，进而导致OLED显示面板发光不均匀，所以需要对OLED显示面板中的子像素进行亮度补偿。目前常见的补偿方法为电学补偿和光学补偿。
公开内容
根据本公开的一个方面，本公开的实施例提供了一种阵列基板，包括：衬底；薄膜晶体管，在所述衬底上；和PIN二极管，在所述薄膜晶体管远离所述衬底的一侧，从所述薄膜晶体管朝向远离所述衬底的方向上，所述PIN二极管包括依次层叠设置的第一导电类型半导体层、本征半导体层和第二导电类型半导体层；其中，所述第一导电类型半导体层的材料包括下述材料中的一种或几种：金属氧化物、金属硫化物、金属硒化物、金属氮化物、金属磷化物或金属砷化物。
根据本公开的一些实施例，所述薄膜晶体管包括有源层、栅绝缘层、栅极、层间绝缘层、源极和漏极，其中，所述PIN二极管设置在所述漏极或所述源极的远离所述有源层的一侧。
根据本公开的一些实施例，所述第一导电类型半导体层的厚度约为
Figure PCTCN2019119932-appb-000001
所述本征半导体层的厚度约为
Figure PCTCN2019119932-appb-000002
所述第二导电类型半导体层的厚度约为
Figure PCTCN2019119932-appb-000003
Figure PCTCN2019119932-appb-000004
根据本公开的一些实施例，所述第一导电类型半导体层为n型导电，且形成所述第一导电类型半导体层材料选自铟镓锌氧化物、铟锡锌氧化物、铟锡镓氧化物、铟镓锌锡氧化物、铟锌氧化物、镓锌氧化物、氮氧化锌、铝掺杂的铟锌氧化物、铝钕掺杂的铟锌氧化物、 铝掺杂的镓锌氧化物、铝钕掺杂的镓锌氧化物中的至少一种；
所述第二导电类型半导体层为p型导电，且形成所述第二导电类型半导体层的材料选自氧化亚铜、氧化铝铜、硫化镓、硫化铟、硒化镓、氮化锌、磷化锌、磷化镓、砷化锌和非晶硅中的至少一种。
根据本公开的一些实施例，所述第一导电类型半导体层为p型导电，且形成所述第一导电类型半导体层材料选自氧化亚铜、氧化铝铜、硫化镓、硫化铟、硒化镓、氮化锌、磷化锌、磷化镓、砷化锌中的至少一种；
所述第二导电类型半导体层为n型导电，且形成所述第二导电类型半导体层的材料选自铟镓锌氧化物、铟锡锌氧化物、铟锡镓氧化物、铟镓锌锡氧化物、铟锌氧化物、镓锌氧化物、氮氧化锌、铝掺杂的铟锌氧化物、铝钕掺杂的铟锌氧化物、铝掺杂的镓锌氧化物、铝钕掺杂的镓锌氧化物和非晶硅中的至少一种。
根据本公开的一些实施例，所述本征半导体层的材料包括非晶硅。
根据本公开的一些实施例，所述层间绝缘层包括多个层叠设置的子层间绝缘层，其中相邻的两个子层间绝缘层的制造工艺不同。
根据本公开的一些实施例，所述阵列基板还包括两个电极层，两个电极层分别设置在第一导电类型半导体层和第二导电类型半导体层的远离本征半导体层的一侧，并分别与第一导电类型半导体层和第二导电类型半导体层电连接。
根据本公开的一些实施例，所述阵列基板还包括一个电极层，所述电极层设置在第二导电类型半导体层的远离本征半导体层的一侧，并与第二导电类型半导体层电连接，并且所述第一导电类型半导体层与所述漏极或所述源极直接接触而电连接。
根据本公开的一些实施例，所述栅绝缘层设置在所述有源层远离所述衬底的表面上；所述栅极设置在所述栅绝缘层远离所述衬底的表面上；所述层间绝缘层设置在所述衬底的靠近有源层的一侧，并覆盖暴露的所述有源层、所述栅绝缘层和所述栅极；所述源极和所述漏极设置在所述层间绝缘层远离所述衬底的表面上，所述源极和所述漏极分别通过第一过孔与所述有源层电连接。
根据本公开的一些实施例，所述阵列基板还包括：
遮光层，所述遮光层设置在所述衬底上；
缓冲层，所述缓冲层设置在所述衬底上，且覆盖所述遮光层，
其中，所述有源层和所述层间绝缘层设置在缓冲层远离所述遮光层的表面上。
根据本公开的一些实施例，还包括：
第一绝缘层，所述第一绝缘层设置在所述层间绝缘层远离所述衬底的表面上，并覆盖所述源极和所述漏极；
氢阻挡层，所述氢阻挡层设置在所述第一绝缘层远离所述衬底的表面上，所述氢阻挡层通过第二过孔与所述栅极电连接；
第一电极层，所述第一电极层通过第三过孔与所述漏极或所述源极电连接；
第二电极层，所述第二电极层设置在所述第二导电类型半导体层远离所述衬底的表面上；
第二绝缘层，所述第二绝缘层设置在所述第一绝缘层远离所述衬底的表面上，并覆盖暴露的所述氢阻挡层、所述第一电极层、所述第一导电类型半导体层、所述本征半导体层、所述第二导电类型半导体层和所述第二电极层；
平坦层，所述平坦层设置在所述第二绝缘层远离所述衬底的表面上；
第三电极层，所述第三电极层设置在所述平坦层远离所述衬底的表面上，并通过第四过孔与所述第二电极层电连接；
像素界定层，所述像素界定层设置在所述第三电极层远离所述衬底的表面上，
其中，所述第一导电类型半导体层设置在所述第一电极层远离所述衬底的表面上；
所述本征半导体层设置在所述第一导电类型半导体层远离所述衬底的表面上；
所述第二导电类型半导体层设置在所述本征半导体层远离所述衬底的表面上。
根据本公开的一些实施例，还包括：
第二电极层，所述第二电极层设置在所述第二导电类型半导体层远离所述衬底的表面上；
第二绝缘层，所述第二绝缘层设置在所述层间绝缘层远离所述衬底的表面上，并覆盖暴露的所述源极、所述漏极、所述第一导电类型半导体层、所述本征半导体层、所述第二导电类型半导体层和所述第二电极层；
平坦层，所述平坦层设置在所述第二绝缘层远离所述衬底的表面上；
第三电极层，所述第三电极层设置在所述平坦层远离所述衬底的表面上，并通过第四过孔与所述第二电极层电连接；
像素界定层，所述像素界定层设置在所述第三电极层远离所述衬底的表面上，
其中，所述第一导电类型半导体层设置在所述漏极或所述源极远离所述衬底的表面上；
所述本征半导体层设置在所述第一导电类型半导体层远离所述衬底的表面上；
所述第二导电类型半导体层设置在所述本征半导体层远离所述衬底的表面上。
根据本公开的一些实施例，所述氢阻挡层和所述第一电极层同层设置。
根据本公开的一些实施例，所述第一导电类型半导体层在不含有氢的氛围中制作。
根据本公开的另一个方面，本公开的实施例提供了一种显示面板，其中，包括前述实施例中任一项所述的阵列基板。
根据本公开的另一个方面，本公开的实施例提供了一种制作阵列基板的方法，包括：
在衬底上形成薄膜晶体管；
在所述薄膜晶体管远离所述衬底的一侧形成第一半导体层；
在所述第一半导体层远离所述薄膜晶体管的表面上形成中间半导体层，所述中间半导体层覆盖所述第一半导体层；
在所述中间半导体层远离所述薄膜晶体管的表面上形成第二半导体层，所述第二半导体层覆盖所述中间半导体层；
对所述第一半导体层、所述中间半导体层和所述第二半导体层进行图案化，以便在所述薄膜晶体管远离所述衬底的表面上形成构成PIN二极管的第一导电类型半导体层、本征半导体层和第二导电类型半导体层，
其中，所述第一导电类型半导体层的材料包括下述材料中的一种或几种：金属氧化物、金属硫化物、金属硒化物、金属氮化物、金属磷化物或金属砷化物。
根据本公开的一些实施例，在衬底上形成薄膜晶体管的步骤包括：在衬底上依次形成有源层、栅绝缘层、栅极、层间绝缘层、源极和漏极，
其中，第一半导体层形成在所述漏极或所述源极远离所述有源层的一侧，且所述第一半导体层覆盖暴露的所述层间绝缘层。
根据本公开的一些实施例，形成所述层间绝缘层的步骤包括：
依次形成多个层叠设置的子层间绝缘层，其中，形成相邻两个所述子层间绝缘层的功率和速度均不同。
根据本公开的一些实施例，还包括：
在所述衬底上形成遮光层；
在所述衬底上形成缓冲层，所述缓冲层覆盖所述遮光层，
其中，所述有源层和所述层间绝缘层形成在缓冲层远离所述遮光层的表面上。
根据本公开的一些实施例，所述第一导电类型半导体层在不含有氢的氛围中制作。
附图说明
图1是本公开一个实施例中薄膜晶体管的结构示意图；
图2是本公开一个实施例中薄膜晶体管的结构示意图；
图3是本公开一个实施例中薄膜晶体管的结构示意图；
图4是本公开一个实施例中制作薄膜晶体管的方法流程示意图；
图5是本公开一个实施例中制作薄膜晶体管的结构流程示意图；
图6是本公开一个实施例中制作薄膜晶体管的结构流程示意图；
图7是本公开一个实施例中制作薄膜晶体管的结构流程示意图；
图8是本公开一个实施例中制作薄膜晶体管的结构流程示意图；
图9是本公开一个实施例中制作薄膜晶体管的结构流程示意图；
图10是本公开一个实施例中制作薄膜晶体管的结构流程示意图；以及
图11是本公开一个实施例中制作薄膜晶体管的结构流程示意图。
具体实施方式
下面详细描述本公开的实施例。下面描述的实施例是示例性的，仅用于解释本公开，而不能理解为对本公开的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。
常见的对OLED显示面板中的子像素进行亮度补偿的方法为电学补偿和光学补偿，但是电学补偿的效果有限，不能很好的解决显示面板发光不均匀的问题；光学补偿方法是通过在子像素中设置光敏传感器(PIN二极管)感应OLED发光的强弱，并将检测到的信号反馈给该子像素中的薄膜晶体管，薄膜晶体管根据检测光亮度的结果对子像素区域的亮度进行相应的补偿，该方法虽能较好的解决显示面板发光不均匀的问题，但是依然存在一些其它问题，比如影响TFT特性。
目前为了实现对OLED的光学补偿，PIN二极管包括层叠设置在源极或漏极表面上的n(或p)型掺杂的非晶硅、非晶硅、p(或n)型掺杂的非晶硅，由于沉积形成PIN二极管各层结构时气体氛围主要为SiH 4和氢气，为了防止在制作PIN二极管时氢扩散到有源层进而将有源层导体化的现象，通常在源极和漏极远离衬底的一侧设置氢阻挡层，其中，氢阻挡层的材质通常与源极和漏极的材质相同。对于该结构的薄膜晶体管(TFT)，设计人意外发现，氢阻挡层并不能完全阻挡氢扩散到有源层中，即在一定程度上有源层依然被氢导体化，导致有源层处于大电流的状态，严重影响TFT特性。针对上述问题，设计人提出将设置在源极或漏极表面上的掺杂非晶硅更换为不含氢且制作氛围中也不含氢的第一导电类型半导体层，其中该第一导电类型半导体层由金属氧化物、金属硫化物、金属硒化物、金属氮化物、金属磷化物或金属砷化物形成，而且在制作本征半导体层和第二导电类型半导体层时可以作为阻挡层防止氢对有源层产生负面影响，防止有源层被导体化，解决有源层大电流的问题，进而大大改善TFT特性。
本公开的实施例旨在提出一种具有光补偿效果佳、TFT特性稳定或制作工艺简单等优点的薄膜晶体管。
在本公开的一个方面，本公开的实施例提供了一种薄膜晶体管，参照图1，薄膜晶体管包括有源层20、栅绝缘层30、栅极40、层间绝缘层50、源极61和漏极62，根据本公开 的实施例，在漏极62或源极61远离有源层20的一侧(附图中均以设置在漏极62的一侧为例)上设置有PIN二极管70，在从漏极62或源极61朝向远离有源层20的方向上，PIN二极管70包括依次层叠设置的第一导电类型半导体层71、本征半导体层72和第二导电类型半导体层73，其中，第一导电类型半导体层71由金属氧化物、金属硫化物、金属硒化物、金属氮化物、金属磷化物或金属砷化物形成。由此，由于金属氧化物、金属硫化物、金属硒化物、金属氮化物、金属磷化物或金属砷化物形成的第一导电类型半导体层设置在源极或漏极的一侧，且上述材料及其制作氛围中均不含有氢，不会对有源层产生不良影响，而且在制作本征半导体层和第二导电类型半导体层时可以作为阻挡层防止氢对有源层产生负面影响，防止有源层被导体化，进而改善薄膜晶体管的特性。
根据本公开的实施例，薄膜晶体管的结构类型没有限制要求，本领域技术人员可以根据实际需求灵活选择。在本公开的实施例中，薄膜晶体管可以是顶栅结构、底栅结构、刻蚀阻导型结构或背沟道刻蚀型结构。由此，对薄膜晶体管的具体类型没有限制要求。下面均以顶栅结构为例，详细描述一下薄膜晶体管的结构：
根据本公开的实施例，如图1所示，为满足TFT的使用需求，有源层20设置在衬底10的表面上；栅绝缘层30设置在有源层20远离衬底10的表面上；栅极40设置在栅绝缘层30远离衬底10的表面上；层间绝缘层50设置在衬底10的表面上，且层间绝缘层50覆盖暴露的有源层20、栅绝缘层30和栅极40；源极61和漏极62设置在层间绝缘层50远离衬底10的表面上，并通过第一过孔51与有源层20电连接；PIN二极管70设置在设置在漏极62的表面上；为了实现PIN二极管的光学补偿作用，在PIN二极管70远离衬底10的表面上还设置有第二电极层74，PIN二极管70通过分别与漏极62和第二电极层74电连接实现其光学补偿作用。
根据本公开的实施例，PIN二极管的两侧需设置电极，以满足其工作需求。在本公开的一些实施例中，可以在第一导电类型半导体层和第二导电类型半导体层的表面上分别设置电极；在本公开的另一些实施例中，如图1所示，可以将第一导电类型半导体层设置在源极或漏极的表面上，以源极或漏极作为PIN二极管的一个电极，然后在第二导电类型半导体层的表面上再设置另一个电极(即图1中的第二电极层74)。
根据本公开的实施例，形成衬底、有源层、栅绝缘层、栅极、层间绝缘层、源极、漏极和第二电极层的具体材料没有限制要求，本领域技术人员可以根据实际需求灵活选择，比如，形成衬底的具体材料包括但不限于聚合物和玻璃；形成有源层的材料包括但不限于铟镓锌氧化物、非晶硅、多晶硅、六噻吩或聚噻吩等材料；形成栅绝缘层和层间绝缘层的材料分别包括但不限于氮化硅、氧化硅、氮氧化硅或有机绝缘材料；形成栅极的材料选自银、铜、铝、钼、金属合金和氧化铟锡中的至少一种；形成源极和漏极的材料选自银、铜、 铝、钼、金属合金和氧化铟锡中的至少一种；形成第二电极层的材料选自银、铜、铝、钼、金属合金和氧化铟锡中的至少一种。
相关技术中，层间绝缘层通常只是作为绝缘层，在沉积层间绝缘层的整个工艺中所设定的功率和速度是保持不变的，但是设计人发现，层间绝缘层在一定程度上也可以防止氢扩散到有源层，且采用高功率、低速度沉积得到的层间绝缘层阻挡氢的效果更佳，但是这样制作工艺时间较长，成本较高。由于本公开的实施例中第一导电类型半导体层已经可以很好的阻挡氢扩散到有源层，所以为了可以进一步提高制作速率，层间绝缘层包括多个层叠设置的子层间绝缘层，其中相邻的两个子层间绝缘层形成的功率和速度不同。在沉积形成层间绝缘层的方法中，通过高功率和低速度可以制作高质量、性能佳的层间绝缘层薄膜(高质量薄膜)，通过低功率和高速度可以制作质量相对欠佳的层间绝缘层薄膜(低质量薄膜，需要说明的是，此处“低质量薄膜”并非是指层间绝缘层薄膜质量很差，是指阻挡氢扩散的作用相对高质量薄膜欠佳)，如此，便可以通过配合调整形成各个子层间绝缘层的高低功率和高低速度来同时满足对薄膜质量和形成速率的要求，由此得到的层间绝缘层不仅可以较好的阻挡氢的扩散，还可以缩短层间绝缘层的制作时间，进而提升薄膜晶体管的制作效率。
根据本公开的实施例，上述制备层间绝缘层的功率为100W～5kw，速率为
Figure PCTCN2019119932-appb-000005
其中，高功率为1.2kw～5kw(比如1.2kw、1.4kw、1.6kw、1.8kw、2kw、2.3kw、2.5kw、2.8kw、3kw、3.3kw、3.5kw、4kw、4.2kw、4.5kw、4.8kw、5kw)，低功率为100W～1.2kw(比如100W、300W、500W、800W、1.0kw、1.05kw、1.1kw、1.15kw)，高速率为
Figure PCTCN2019119932-appb-000006
Figure PCTCN2019119932-appb-000007
(比如
Figure PCTCN2019119932-appb-000008
Figure PCTCN2019119932-appb-000009
)，低速率为
Figure PCTCN2019119932-appb-000010
(比如
Figure PCTCN2019119932-appb-000011
Figure PCTCN2019119932-appb-000012
)。
在本公开的一些实施例中，高质量薄膜和低质量薄膜交替层叠设置以构成层间绝缘层，即一层高质量薄膜，一层低质量薄膜，一层高质量薄膜，一层高质量薄膜，以此类推，层叠设置。
根据本公开的实施例，层间绝缘层的厚度没有限制要求，本领域技术人员可以根据实际需求灵活选择。在本公开的一些实施例中，层间绝缘层的厚度约为
Figure PCTCN2019119932-appb-000013
比如
Figure PCTCN2019119932-appb-000014
或
Figure PCTCN2019119932-appb-000015
由此，层间绝缘层的使用性能佳，且还可以很好的阻挡氢的扩散。
在本公开的实施例中，采用“约”限定数值时，它的范围是指该限定的数值±10％的范围。
根据本公开的实施例，PIN二极管光补偿作用的原理为：光照射PIN二极管，激发了 第一导电类型半导体层和第二导电类型半导体层的载流子电子和空穴，电子和空穴在本征半导体层复合产生了光生载流子，并随着光强越大，载流子产生的电流越大，由此根据电流的大小可以精确的反应光的强弱，根据电流的大小，进而改变所加的电压，从而达到控制光的强弱的作用，实现补偿功能。
根据本公开的实施例，为实现上述光学补偿作用，第一导电类型半导体层为n型导电，且形成第一导电类型半导体层材料选自铟镓锌氧化物(IGZO)、铟锡锌氧化物(ITZO)、铟锡镓氧化物(ITGO)、铟镓锌锡氧化物(IGZTO)、铟锌氧化物(IZO)、镓锌氧化物(GZO)、氮氧化锌(ZnON)、铝掺杂的铟锌氧化物(Al-IZO)、铝钕掺杂的铟锌氧化物(AlNd-IZO)、铝掺杂的镓锌氧化物(Al-GZO)、铝钕掺杂的镓锌氧化物(AlNd-GZO)中的至少一种；所述第二导电类型半导体层为p型导电，且形成所述第二导电类型半导体层的材料选自氧化亚铜(Cu 2O)、氧化铝铜(CuAl 2O)、硫化镓(GaS)、硫化铟(InS)、硒化镓(GaSe)、氮化锌(ZnN)、磷化锌(ZnP)、磷化镓(GaP)、砷化锌(ZnAs)和非晶硅中的至少一种。由此，PIN二极管在有效实现其光学补偿作用的前提下，形成上述第一导电类型半导体层的材料均具有很好的阻挡氢扩散的功能，进而改善使用该薄膜晶体管的显示面板的显示效果；且当第二导电类型半导体层采用上述除非晶硅之外的材料时，由于其本身和制作氛围中也均不含氢，可以进一步的降低有源层被导体化的风险。
根据本公开的实施例，第一导电类型半导体层为p型导电，且形成第一导电类型半导体层材料选自氧化亚铜(Cu 2O)、氧化铝铜(CuAl 2O)、硫化镓(GaS)、硫化铟(InS)、硒化镓(GaSe)、氮化锌(ZnN)、磷化锌(ZnP)、磷化镓(GaP)、砷化锌(ZnAs)中的至少一种；所述第二导电类型半导体层为n型导电，且形成所述第二导电类型半导体层的材料选自铟镓锌氧化物(IGZO)、铟锡锌氧化物(ITZO)、铟锡镓氧化物(ITGO)、铟镓锌锡氧化物(IGZTO)、铟锌氧化物(IZO)、镓锌氧化物(GZO)、氮氧化锌(ZnON)、铝掺杂的铟锌氧化物(Al-IZO)、铝钕掺杂的铟锌氧化物(AlNd-IZO)、铝掺杂的镓锌氧化物(Al-GZO)、铝钕掺杂的镓锌氧化物(AlNd-GZO)和非晶硅中的至少一种。由此，PIN二极管在有效实现其光学补偿作用的前提下，形成上述第一导电类型半导体层的材料均具有很好的阻挡氢扩散的功能，进而改善使用该薄膜晶体管的显示面板的显示效果；且当第二导电类型半导体层采用上述除非晶硅之外的材料时，由于其本身和制作氛围中也均不含氢，可以进一步的降低有源层被导体化的风险。
根据本公开的实施例，为了提高PIN二极管的光学补偿效果，形成本征半导体层的材料包括非晶硅。由此，PIN二极管的光学补偿效果较佳。
根据本公开的实施例，第一导电类型半导体层的厚度为
Figure PCTCN2019119932-appb-000016
比如
Figure PCTCN2019119932-appb-000017
Figure PCTCN2019119932-appb-000018
或
Figure PCTCN2019119932-appb-000019
如 此，第一导电类型半导体层的性能较佳，电阻不会太大，不会影响光电流的大小，若厚度太薄，第一导电类型半导体层不能形成连续的薄膜，若厚度太厚，电阻会上升，易造成光电流下降；本征半导体层的厚度为
Figure PCTCN2019119932-appb-000020
比如
Figure PCTCN2019119932-appb-000021
Figure PCTCN2019119932-appb-000022
如此，可以形成厚度均匀的本征半导体层，且使用性能较佳；第二导电类型半导体层的厚度为
Figure PCTCN2019119932-appb-000023
比如
Figure PCTCN2019119932-appb-000024
Figure PCTCN2019119932-appb-000025
或
Figure PCTCN2019119932-appb-000026
如此，可以形成厚度均匀的第二导电类型半导体层，且使用性能较佳。
下面根据本公开的一些具体实施例详细描述一些薄膜晶体管的结构：
在本公开的一些具体实施例中，参照图2，薄膜晶体管包括：衬底10；遮光层80，遮光层80设置在衬底10的上表面上；缓冲层90，缓冲层90设置在衬底10的上表面上，且覆盖遮光层80；有源层20，有源层20设置在缓冲层90远离遮光层80的表面上；栅绝缘层30，栅绝缘层30设置在有源层20远离衬底10的表面上；栅极40，栅极40设置在栅绝缘层30远离衬底10的表面上；层间绝缘层50，层间绝缘层50设置在缓冲层90远离衬底10的表面上，并覆盖暴露的有源层20、栅绝缘层30和栅极40；源极61和漏极62，源极61和漏极62设置在层间绝缘层50远离衬底10的表面上，源极61和漏极62分别通过第一过孔51与有源层20电连接；第一绝缘层100，第一绝缘层100设置在层间绝缘层50远离衬底10的表面上，并覆盖源极61和漏极62；氢阻挡层110，氢阻挡层110设置在第一绝缘层100远离衬底的表面上，氢阻挡层110通过第二过孔101与栅极电连接；第一电极层112(在制备工艺中，氢阻挡层110和第一电极层112可以采用同一构图工艺形成，使得二者同层)，第一电极层112通过第三过孔102与漏极62或源极61电连接；第一导电类型半导体层71，第一导电类型半导体层71设置在第一电极层112远离衬底10的表面上；本征半导体层72，本征半导体层72设置在第一导电类型半导体层71远离衬底的表面上；第二导电类型半导体层73，第二导电类型半导体层73设置在本征半导体层72远离衬底10的表面上；第二电极层74，第二电极层74设置在第二导电类型半导体层73远离衬底10的表面上；第二绝缘层120，第二绝缘层120设置在第一绝缘层100远离衬底10的表面上，并覆盖暴露的氢阻挡层110、第一电极层112、第一导电类型半导体层71、本征半导体层72、第二导电类型半导体层73和第二电极层74；平坦层130，平坦层130设置在第二绝缘层120远离衬底10的表面上；第三电极层140，第三电极层140设置在平坦层130远离衬底10的表面上，并通过第四过孔131与第二电极层74电连接；像素界定层150，像素界定层150设置在第三电极层140远离衬底10的表面上。在该结构的薄膜晶体管中，氢阻挡层、第一导电类型半导体层和层间绝缘层均可以用于阻挡氢的扩散，更好的防止有源层被导体化，进而解决有源层大电流的问题。
这里，氢阻挡层110和第一电极层112同层设置并不限于二者在相同的竖直高度上，或者具有相同的厚度，当二者采用相同的材料、由同一构图工艺形成时，它们被视为同层设置。
在本公开的另一些具体实施例中，参照图3，薄膜晶体管包括：衬底10；遮光层80，遮光层80设置在衬底10的上表面上；缓冲层90，缓冲层90设置在衬底10的上表面上，且覆盖遮光层80；有源层20，有源层20设置在缓冲层90远离遮光层80的表面上；栅绝缘层30，栅绝缘层30设置在有源层20远离衬底10的表面上；栅极40，栅极40设置在栅绝缘层30远离衬底10的表面上；层间绝缘层50，层间绝缘层50设置在缓冲层90远离衬底10的表面上，并覆盖暴露的有源层20、栅绝缘层30和栅极40；源极61和漏极62，源极61和漏极62设置在层间绝缘层50远离衬底10的表面上，源极61和漏极62分别通过第一过孔51与有源层20电连接；第一导电类型半导体层71，第一导电类型半导体层71设置在漏极62或源极61远离衬底10的表面(图中以设置在漏极远离衬底的表面上为例)上；本征半导体层72，本征半导体层72设置在第一导电类型半导体层71远离衬底10的表面上；第二导电类型半导体层73，第二导电类型半导体层73设置在本征半导体层72远离衬底10的表面上；第二电极层74，第二电极层74设置在第二导电类型半导体层73远离衬底10的表面上；第二绝缘层120，第二绝缘层120设置在层间绝缘层50远离衬底10的表面上，并覆盖暴露的源极61、漏极62、第一导电类型半导体层71、本征半导体层72、第二导电类型半导体层73和第二电极层74；平坦层130，平坦层130设置在第二绝缘层120远离衬底10的表面上；第三电极层140，第三电极层140设置在平坦层130远离衬底10的表面上，并通过第四过孔131与第二电极层74电连接；像素界定层150，像素界定层150设置在第三电极层140远离衬底10的表面上。由此，在保护有源层不被导体化的前提下，为了简化工艺，上述结构的薄膜晶体管不设置氢阻挡层和第一绝缘层，通过第一导电类型半导体层和层间绝缘层，依然可以保持较佳的阻挡作用，即依然可以解决有源层被导体化的问题，且在制备工艺上可以缩减工艺流程，节省mask数量。
根据本公开的实施例，形成上述第二电极层、第三电极层、第一绝缘层、第二绝缘层、平坦层、氢阻挡层、像素界定层的材料没有特殊要求，本领域技术人员可以根据实际需求灵活选择。在本公开的一些实施例中，形成第二电极层、第三电极层的材料包括但不限于氧化铟锡(ITO)；形成第一绝缘层、第二绝缘层、平坦层和像素界定层的材料分别选自氮化硅、氧化硅、氮氧化硅或绝缘有机材料等；形成氢阻挡层和第一电极层的材料可以选择用于制作源极和漏极的材料。由此，材料来源广泛，成本较低，且上述各个结构的使用性能较佳。
在本公开的又一方面，本公开的实施例提供了一种制作前面所述的薄膜晶体管的方法。 根据本公开的实施例，参照图4，上述方法包括：
S100：在衬底10的一个表面上依次形成有源层20、栅绝缘层30、栅极40、层间绝缘层50、源极61和漏极62，结构示意图参照图5。
根据本公开的实施例，在形成有源层之前，可进一步的包括形成遮光层80和缓冲层90的步骤，结构示意图参照图6，其中，上述形成遮光层80、缓冲层90、有源层20、栅绝缘层30、栅极40、层间绝缘层50、源极61和漏极62的方法没有限制要求，本领域技术人员可以根据实际需求灵活常规技术手段，下面根据本公开的一些具体实施例详细描述一下上述各个结构的形成步骤和方法：
在衬底10的一个表面上沉积遮光层薄膜，之后通过构图工艺(包括形成光刻胶、刻蚀、剥离等步骤)对遮光层薄膜图案化，得到遮光层80；在衬底10的表面上沉积缓冲层90，并覆盖遮光层80；在缓冲层90远离衬底的表面上沉积形成有源层薄膜，之后通过构图工艺对有源层薄膜图案化，得到有源层20；在有源层20远离衬底的表面上沉积形成栅绝缘层30，其中栅绝缘层可以是一整层，也可以是通过构图工艺得到的图案化结构；在栅绝缘层30远离衬底的表面上沉积形成栅极薄膜，栅极薄膜覆盖暴露的有源层和衬底，之后通过构图工艺对栅极薄膜图案化得到栅极40；在衬底的表面上沉积形成层间绝缘层50，层间绝缘层50覆盖暴露的有源层20、栅绝缘层30和栅极40；通过刻蚀的方法在层间绝缘层中形成第一过孔51，第一过孔51暴露部分有源层20；在层间绝缘层50远离衬底的表面上沉积源漏极薄膜，之后通过构图工艺对源漏极薄膜图案化得到源极61和漏极62，源极61和漏极62通过第一过孔51与有源层20电连接。
根据本公开的实施例，如前所述，层间绝缘层的设置在一定程度上也可以防止氢扩散到有源层，在此基础上，为了可以提高制作速率，形成所述层间绝缘层的步骤包括：依次形成多个层叠设置的子层间绝缘层，其中，形成相邻两个所述子层间绝缘层的功率和速度不同。在沉积形成层间绝缘层的方法中，通过高功率和低速度可以制作高质量、性能佳的层间绝缘层薄膜，通过低功率和高速度可以快速制作质量相对欠佳的层间绝缘层薄膜，如此，便可以通过配合调整形成各个子层间绝缘层的高低功率和高低速度来同时满足对薄膜质量和形成速率的要求，由此得到的层间绝缘层不仅可以较好的阻挡氢的扩散，还可以缩短层间绝缘层的制作时间，进而提升薄膜晶体管的制作效率。
根据本公开的实施例，上述沉积的具体方法没有限制要求，可以选择物理气相沉积(比如磁控溅射)，也可以选择化学气相沉积(比如等离子体增强化学的气相沉积法)，在此不作限制要求。
S200：在漏极62和源极61远离衬底10的一侧形成第一半导体层75，且第一半导体层75覆盖暴露的层间绝缘层50，结构示意图参照图7和图8。
根据本公开的实施例，可以根据实际需求选择在形成第一半导体层之前是否在源极和漏极远离衬底的一侧设置氢阻挡层，下面根据本公开的一些具体实施例详细描述一下上述两种情况：
在本公开的一些实施例中，参照图7，不设置氢阻挡层，即在源极61和漏极62的表面上直接设置第一半导体层75。虽没有氢阻挡层的设置，第一半导体层75依然可以很好的阻挡后续工艺中氢的扩散，很好的保护有源层不被导体化，即依然可以很好的解决有源层大电流的问题；且相比设置氢阻挡层的方案，该方法可以缩减两道光刻工艺，节省mask数量，进而缩减薄膜晶体管的制作工艺流程，提高制作效率。
在本公开的另一些实施例，参照图8，在形成第一半导体层75之前，可以进步包括：在层间绝缘层50远离衬底10的表面上沉积形成第一绝缘层100，第一绝缘层100覆盖源极61和漏极62；对第一绝缘层100进行刻蚀形成第二过孔101和第三过孔102，第二过孔101和第三过孔102分别暴露出栅极40的部分表面和漏极62的部分表面；在第一绝缘层100远离衬底的表面上沉积形成氢阻挡层110和第一电极层112，氢阻挡层110通过第二过孔101与栅极电连接，第一电极层112通过第三过孔102与漏极62或源极61电连接(图8中以漏极为例)；之后在氢阻挡层110和第一电极层112的表面上沉积形成第一半导体层75，且第一半导体层75覆盖暴露的第一绝缘层100表面。由此，第一绝缘层100和氢阻挡层110的设置可进一步防止氢的扩散，保护有源层不被导体化。
根据本公开的实施例，形成第一半导体层75的具体方法也没有限制要求，可以选择物理气相沉积(比如磁控溅射)，也可以选择化学气相沉积(比如等离子体增强化学的气相沉积法)，在此不作限制要求。
根据本公开的实施例，形成第一半导体层的材料为n型掺杂的铟镓锌氧化物(IGZO)、铟锡锌氧化物(ITZO)、铟锡镓氧化物(ITGO)、铟镓锌锡氧化物(IGZTO)、铟锌氧化物(IZO)、镓锌氧化物(GZO)、氮氧化锌(ZnON)、铝掺杂的铟锌氧化物(Al-IZO)、铝钕掺杂的铟锌氧化物(AlNd-IZO)、铝掺杂的镓锌氧化物(Al-GZO)、铝钕掺杂的镓锌氧化物(AlNd-GZO)中的至少一种，或者p型掺杂的氧化亚铜(Cu 2O)、氧化铝铜(CuAl 2O)、硫化镓(GaS)、硫化铟(InS)、硒化镓(GaSe)、氮化锌(ZnN)、磷化锌(ZnP)、磷化镓(GaP)、砷化锌(ZnAs)中的至少一种，由于上述材料本身均不含有氢，且其制作氛围中也不含有氢，所以第一半导体层的设置不会对有源层产生任何负面影响，即不会使有源层导体化。
S300：在第一半导体层75远离衬底的表面上形成中间半导体层76，中间半导体层76覆盖第一半导体层75，结构示意图参照图9(图9中以不设置氢阻挡层为例)。
根据本公开的实施例，形成中间半导体层76的具体方法也没有限制要求，可以选择物 理气相沉积(比如磁控溅射)，也可以选择化学气相沉积(比如等离子体增强化学的气相沉积法)，在此不作限制要求。
根据本公开的实施例，由于层间绝缘层和第一半导体层的设置，在制备中间半导体层时，即使在氢气氛围中采用含大量氢的非晶硅制备中间半导体层，即使长时间沉积，氢在层间绝缘层和第一半导体层分层阻挡下，也不会扩散到有源层中。
S400：在中间半导体层76远离衬底10的表面上形成第二半导体层77，第二半导体层77覆盖中间半导体层76，结构示意图参照图10(图10中以不设置氢阻挡层为例)。
根据本公开的实施例，形成第二半导体层77的具体方法也没有限制要求，可以选择物理气相沉积(比如磁控溅射)，也可以选择化学气相沉积(比如等离子体增强化学的气相沉积法)，在此不作限制要求。
根据本公开的实施例，由于第一半导体层的设置，在制备第二半导体层时，无论采用的材料是否含氢，沉积氛围是否含氢，是否长时间沉积，氢在层间绝缘层和第一半导体层分层阻挡下，都不会扩散到有源层中。
S500：对第一半导体层75、中间半导体层76和第二半导体层77进行图案化，以便在漏极62或源极61远离衬底的表面上形成PIN二极管70，结构示意图参照图11(图11中以不设置氢阻挡层为例)。
根据本公开的实施例，图案化的具体方法和步骤没有限制要求，本领域技术人员可以根据中间半导体层和第二半导体层的具体材料灵活设定。在本公开的一些实施例中，形成中间半导体层和第二半导体层均为非晶硅，与第一半导体材料不同，所以可以先利用干刻对中间半导体层和第二半导体层图案化，形成本征半导体层和第二导电类型半导体层，然后再利用湿刻对第一半导体层图案化形成第一导电类型半导体层，进而得到PIN二极管。在本公开的另一些实施例，若形成中间半导体层为非晶硅，形成第二半导体层的材料为金属氧化物、金属硫化物、金属硒化物、金属氮化物、金属磷化物或金属砷化物，则可以分别通过湿刻、干刻、湿刻对第二半导体层、中间半导体层和第一半导体层分布进行图案化，得到PIN二极管。
根据本公开的实施例，为了进一步完善薄膜晶体管的结构，进一步包括：通过构图工艺在第二导电类型半导体层73远离衬底10的表面上形成第二电极层74；在第一绝缘层100或层间绝缘层50远离衬底10的表面上沉积形成第二绝缘层120，且第二绝缘层120覆盖暴露的源极61、漏极62、第一导电类型半导体层71、本征半导体层72、第二导电类型半导体层73和第二电极层74；在第二绝缘层120远离衬底的表面上沉积形成平坦层130；通过刻蚀在平坦层130的表面上形成第四过孔131，第四过孔131穿透第二绝缘层120，且暴露出第二电极层74的部分表面；通过沉积、刻蚀和剥离等步骤在平坦层130远离衬底的表 面上形成第三电极层140；通过沉积、刻蚀和剥离等步骤在第三电极层140远离衬底10的表面上形成像素界定层150，结构示意图参照图2和图3。
根据本公开的实施例，由于金属氧化物、金属硫化物、金属硒化物、金属氮化物、金属磷化物或金属砷化物本身及其制作氛围中均不含有氢，所以第一导电类型半导体层的设置和制作均不会将有源层导体化；而且先在源极或漏极的第一表面上先形成第一导电类型半导体层，在制作本征半导体层和第二导电类型半导体层时便可以用于防止氢向有源层扩散(在制作本征半导体层和第二导电类型半导体层时便可以作为阻挡层防止氢对有源层产生负面影响)，防止有源层被导体化，进而改善薄膜晶体管的特性；此外，上述制作工艺成熟，易操作，易于工业化生产。
本领域技术人员可以理解，上述各个结构的形成材料与前面所述的一致，不再一一赘述。
在本公开的另一方面，本公开的实施例提供了一种显示面板。根据本公开的实施例，显示面板包括前面所述的薄膜晶体管。由此，该显示面板中的薄膜晶体管特性良好，且显示面板的显示效果较佳。本领域技术人员可以理解，该显示面板具有前面所述的薄膜晶体管的所有特征和优点。
当然，本领域技术人员可以理解，除了前面所述的薄膜晶体管，上述显示面板还包括常规显示面板所必备的结构或部件，比如空穴传输层、发光层、电子传输层和封装薄膜等结构或部件。
在本公开的又一方面，本公开的实施例提供了一种显示装置，根据本公开的实施例，该显示装置包括前面所述的显示面板或薄膜晶体管。由此，该显示装置的显示效果较佳，性能稳定。本领域技术人员可以理解，该显示装置具有前面所述薄膜晶体管或显示面板的所有特征和优点，在此不再过多赘述。
当然，本领域技术人员可以理解，除了前面所述的薄膜晶体管或显示面板，上述显示装置还包括常规显示装置所必备的结构或部件，以手机为例，除了前面所述的薄膜晶体管或显示面板，还包括玻璃盖板、壳体、CPU处理器、指纹模组、音频模组、触控模组等结构或部件。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合 和组合。
尽管上面已经示出和描述了本公开的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本公开的限制，本领域的普通技术人员在本公开的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (21)

  1. 一种阵列基板，包括：
    衬底；
    薄膜晶体管，在所述衬底上；和
    PIN二极管，在所述薄膜晶体管远离所述衬底的一侧，从所述薄膜晶体管朝向远离所述衬底的方向上，所述PIN二极管包括依次层叠设置的第一导电类型半导体层、本征半导体层和第二导电类型半导体层；
    其中，所述第一导电类型半导体层的材料包括下述材料中的一种或几种：金属氧化物、金属硫化物、金属硒化物、金属氮化物、金属磷化物或金属砷化物。
  2. 根据权利要求1所述的阵列基板，其中，所述薄膜晶体管包括有源层、栅绝缘层、栅极、层间绝缘层、源极和漏极，其中，所述PIN二极管设置在所述漏极或所述源极的远离所述有源层的一侧。
  3. 根据权利要求1所述的阵列基板，其中，所述第一导电类型半导体层的厚度约为
    Figure PCTCN2019119932-appb-100001
    Figure PCTCN2019119932-appb-100002
    所述本征半导体层的厚度约为
    Figure PCTCN2019119932-appb-100003
    所述第二导电类型半导体层的厚度约为
    Figure PCTCN2019119932-appb-100004
  4. 根据权利要求1所述的阵列基板，其中，所述第一导电类型半导体层为n型导电，且形成所述第一导电类型半导体层材料选自铟镓锌氧化物、铟锡锌氧化物、铟锡镓氧化物、铟镓锌锡氧化物、铟锌氧化物、镓锌氧化物、氮氧化锌、铝掺杂的铟锌氧化物、铝钕掺杂的铟锌氧化物、铝掺杂的镓锌氧化物、铝钕掺杂的镓锌氧化物中的至少一种；
    所述第二导电类型半导体层为p型导电，且形成所述第二导电类型半导体层的材料选自氧化亚铜、氧化铝铜、硫化镓、硫化铟、硒化镓、氮化锌、磷化锌、磷化镓、砷化锌和非晶硅中的至少一种。
  5. 根据权利要求1所述的阵列基板，其中，所述第一导电类型半导体层为p型导电，且形成所述第一导电类型半导体层材料选自氧化亚铜、氧化铝铜、硫化镓、硫化铟、硒化镓、氮化锌、磷化锌、磷化镓、砷化锌中的至少一种；
    所述第二导电类型半导体层为n型导电，且形成所述第二导电类型半导体层的材料选自铟镓锌氧化物、铟锡锌氧化物、铟锡镓氧化物、铟镓锌锡氧化物、铟锌氧化物、镓锌氧化物、氮氧化锌、铝掺杂的铟锌氧化物、铝钕掺杂的铟锌氧化物、铝掺杂的镓锌氧化物、铝钕掺杂的镓锌氧化物和非晶硅中的至少一种。
  6. 根据权利要求1所述的阵列基板，其中，所述本征半导体层的材料包括非晶硅。
  7. 根据权利要求2所述的阵列基板，其中，所述层间绝缘层包括多个层叠设置的子层 间绝缘层，其中相邻的两个子层间绝缘层的制造工艺不同。
  8. 根据权利要求2所述的阵列基板，其中，所述阵列基板还包括两个电极层，两个电极层分别设置在第一导电类型半导体层和第二导电类型半导体层的远离本征半导体层的一侧，并分别与第一导电类型半导体层和第二导电类型半导体层电连接。
  9. 根据权利要求2所述的阵列基板，其中，所述阵列基板还包括一个电极层，所述电极层设置在第二导电类型半导体层的远离本征半导体层的一侧，并与第二导电类型半导体层电连接，并且所述第一导电类型半导体层与所述漏极或所述源极直接接触而电连接。
  10. 根据权利要求2所述的阵列基板，其中，所述栅绝缘层设置在所述有源层远离所述衬底的表面上；所述栅极设置在所述栅绝缘层远离所述衬底的表面上；所述层间绝缘层设置在所述衬底的靠近有源层的一侧，并覆盖暴露的所述有源层、所述栅绝缘层和所述栅极；所述源极和所述漏极设置在所述层间绝缘层远离所述衬底的表面上，所述源极和所述漏极分别通过第一过孔与所述有源层电连接。
  11. 根据权利要求10所述的阵列基板，其中，所述阵列基板还包括：
    遮光层，所述遮光层设置在所述衬底上；
    缓冲层，所述缓冲层设置在所述衬底上，且覆盖所述遮光层，
    其中，所述有源层和所述层间绝缘层设置在缓冲层远离所述遮光层的表面上。
  12. 根据权利要求10～11中任一项所述的阵列基板，还包括：
    第一绝缘层，所述第一绝缘层设置在所述层间绝缘层远离所述衬底的表面上，并覆盖所述源极和所述漏极；
    氢阻挡层，所述氢阻挡层设置在所述第一绝缘层远离所述衬底的表面上，所述氢阻挡层通过第二过孔与所述栅极电连接；
    第一电极层，所述第一电极层通过第三过孔与所述漏极或所述源极电连接；
    第二电极层，所述第二电极层设置在所述第二导电类型半导体层远离所述衬底的表面上；
    第二绝缘层，所述第二绝缘层设置在所述第一绝缘层远离所述衬底的表面上，并覆盖暴露的所述氢阻挡层、所述第一电极层、所述第一导电类型半导体层、所述本征半导体层、所述第二导电类型半导体层和所述第二电极层；
    平坦层，所述平坦层设置在所述第二绝缘层远离所述衬底的表面上；
    第三电极层，所述第三电极层设置在所述平坦层远离所述衬底的表面上，并通过第四过孔与所述第二电极层电连接；
    像素界定层，所述像素界定层设置在所述第三电极层远离所述衬底的表面上，
    其中，所述第一导电类型半导体层设置在所述第一电极层远离所述衬底的表面上；
    所述本征半导体层设置在所述第一导电类型半导体层远离所述衬底的表面上；
    所述第二导电类型半导体层设置在所述本征半导体层远离所述衬底的表面上。
  13. 根据权利要求10～11中任一项所述的阵列基板，还包括：
    第二电极层，所述第二电极层设置在所述第二导电类型半导体层远离所述衬底的表面上；
    第二绝缘层，所述第二绝缘层设置在所述层间绝缘层远离所述衬底的表面上，并覆盖暴露的所述源极、所述漏极、所述第一导电类型半导体层、所述本征半导体层、所述第二导电类型半导体层和所述第二电极层；
    平坦层，所述平坦层设置在所述第二绝缘层远离所述衬底的表面上；
    第三电极层，所述第三电极层设置在所述平坦层远离所述衬底的表面上，并通过第四过孔与所述第二电极层电连接；
    像素界定层，所述像素界定层设置在所述第三电极层远离所述衬底的表面上，
    其中，所述第一导电类型半导体层设置在所述漏极或所述源极远离所述衬底的表面上；
    所述本征半导体层设置在所述第一导电类型半导体层远离所述衬底的表面上；
    所述第二导电类型半导体层设置在所述本征半导体层远离所述衬底的表面上。
  14. 根据权利要求12所述的阵列基板，其中，所述氢阻挡层和所述第一电极层同层设置。
  15. 根据权利要求1所述的阵列基板，其中，所述第一导电类型半导体层在不含有氢的氛围中制作。
  16. 一种显示面板，其中，包括权利要求1-15中任一项所述的阵列基板。
  17. 一种制作阵列基板的方法，包括：
    在衬底上形成薄膜晶体管；
    在所述薄膜晶体管远离所述衬底的一侧形成第一半导体层；
    在所述第一半导体层远离所述薄膜晶体管的表面上形成中间半导体层，所述中间半导体层覆盖所述第一半导体层；
    在所述中间半导体层远离所述薄膜晶体管的表面上形成第二半导体层，所述第二半导体层覆盖所述中间半导体层；
    对所述第一半导体层、所述中间半导体层和所述第二半导体层进行图案化，以便在所述薄膜晶体管远离所述衬底的表面上形成构成PIN二极管的第一导电类型半导体层、本征半导体层和第二导电类型半导体层，
    其中，所述第一导电类型半导体层的材料包括下述材料中的一种或几种：金属氧化物、金属硫化物、金属硒化物、金属氮化物、金属磷化物或金属砷化物。
  18. 根据权利要求17所述的方法，其中，在衬底上形成薄膜晶体管的步骤包括：在衬底上依次形成有源层、栅绝缘层、栅极、层间绝缘层、源极和漏极，
    其中，第一半导体层形成在所述漏极或所述源极远离所述有源层的一侧，且所述第一半导体层覆盖暴露的所述层间绝缘层。
  19. 根据权利要求18所述的方法，其中，形成所述层间绝缘层的步骤包括：
    依次形成多个层叠设置的子层间绝缘层，其中，形成相邻两个所述子层间绝缘层的功率和速度均不同。
  20. 根据权利要求18所述的方法，还包括：
    在所述衬底上形成遮光层；
    在所述衬底上形成缓冲层，所述缓冲层覆盖所述遮光层，
    其中，所述有源层和所述层间绝缘层形成在缓冲层远离所述遮光层的表面上。
  21. 根据权利要求17所述的方法，其中，所述第一导电类型半导体层在不含有氢的氛围中制作。
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