WO2011040108A1 - Ｉｉｉ族窒化物半導体基板、エピタキシャル基板及び半導体デバイス - Google Patents

Ｉｉｉ族窒化物半導体基板、エピタキシャル基板及び半導体デバイス Download PDF

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semiconductor substrate
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石橋　恵二
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住友電気工業株式会社
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Definitions

  • the present invention relates to a group III nitride semiconductor substrate, an epitaxial substrate, and a semiconductor device.
  • a compound semiconductor is useful as a base substrate for stacking epitaxial layers, and is used in semiconductor devices such as light emitting diodes and laser diodes.
  • a semiconductor substrate When a semiconductor substrate is used as the base substrate, the surface of the semiconductor substrate needs to be a mirror surface without distortion. Therefore, a semiconductor single crystal ingot is subjected to pre-processing (for example, cutting, lapping, etching) to obtain a semiconductor substrate, and then the surface of the semiconductor substrate is subjected to mirror polishing.
  • pre-processing for example, cutting, lapping, etching
  • Patent Document 1 a semiconductor substrate obtained by cutting a crystalline group III-V nitride (for example, (Al, Ga, In) -N) grown by vapor phase epitaxy (VPE) and then performing pre-processing. Is disclosed. Patent Document 1 discloses that as a pre-processing, after the surface of a semiconductor substrate is mechanically polished, chemical polishing (CMP) is performed to remove surface damage caused by the mechanical polishing.
  • CMP chemical polishing
  • a semiconductor substrate with reduced defects and contamination is disclosed.
  • Patent Document 2 discloses that when performing CMP, Al 2 O 3 or SiO 2 is used as abrasive grains, and an oxidizing agent is added to a polishing liquid to adjust pH.
  • Patent Document 3 discloses that Si piled up (accumulated) at the interface between the epitaxial layer and the semiconductor substrate deteriorates the characteristics of the device, and Si at the interface between the epitaxial layer and the semiconductor substrate.
  • a semiconductor substrate having a concentration of 8 ⁇ 10 17 cm ⁇ 3 or less is disclosed.
  • a light emitting diode using a stacked body in which an epitaxial layer (well layer) is arranged on a semiconductor substrate described in Patent Documents 1 to 3 has limitations in improving light emission intensity and yield. . Therefore, development of a semiconductor substrate that can achieve both the light emission intensity and the yield of the light emitting diode at a high level is strongly desired.
  • the present invention has been made to solve the above-described problems, and provides a group III nitride semiconductor substrate, an epitaxial substrate, and a semiconductor device capable of highly balancing the emission intensity and yield of a semiconductor device. Objective.
  • the present inventors have found that when impurities such as C (carbon) are present on the surface of the semiconductor substrate, C is piled up at the interface when an epitaxial layer is formed on the surface of the semiconductor substrate. It has been found that a layer having high electrical resistance (hereinafter referred to as “high resistance layer”) is formed at the layer / semiconductor substrate interface. It has also been found that the formation of a high resistance layer increases the electrical resistance at the epitaxial layer / semiconductor substrate interface, thereby reducing the emission intensity and yield.
  • high resistance layer a layer having high electrical resistance
  • the present inventors have found that in a group III nitride semiconductor substrate used for a semiconductor device, a certain amount of sulfide and oxide are present on the substrate surface, so that C is piled up at the interface between the epitaxial layer and the semiconductor substrate. It was found that it is possible to suppress the increase. Thus, by suppressing the pile-up of C, formation of the high resistance layer at the interface between the epitaxial layer and the semiconductor substrate is suppressed. Thereby, the electrical resistance at the interface between the epitaxial layer and the semiconductor substrate can be reduced, and the crystal quality of the epitaxial layer can be improved. Therefore, the light emission intensity and yield of the light emitting diode can be improved.
  • the present invention is a group III nitride semiconductor substrate used for a semiconductor device, having a surface layer on the surface of the group III nitride semiconductor substrate, and the surface layer is 30 ⁇ 10 10 pieces / cm in terms of S. 2 to 2000 ⁇ 10 10 pieces / cm 2 of sulfide and 2 at% to 20 at% of oxide in terms of O are contained.
  • the surface layer 30 ⁇ 10 10 pieces / cm 2 to 2000 ⁇ 10 10 pieces / cm 2 of sulfide in terms of S are measured by TXRF (total reflection X-ray fluorescence analysis), and 2 at% to in terms of O 20 at% oxide is a layer having a thickness that can be measured by AES (Auger Electron Spectroscopy).
  • the surface layer preferably contains 40 ⁇ 10 10 pieces / cm 2 to 1500 ⁇ 10 10 pieces / cm 2 of sulfide in terms of S.
  • the formation of the high resistance layer at the interface between the epitaxial layer and the semiconductor substrate can be further suppressed, and the emission intensity and yield of the semiconductor device can be further improved.
  • the surface layer contains an oxide of 3 at% to 16 at% in terms of O. In this case, the formation of the high resistance layer at the interface between the epitaxial layer and the semiconductor substrate can be further suppressed, and the emission intensity and yield of the semiconductor device can be further improved.
  • the present inventors further suppress the formation of the high resistance layer at the interface between the epitaxial layer and the semiconductor substrate by the presence of the specific amount of chloride or the specific amount of silicon compound on the substrate surface, and the semiconductor It has been found that the emission intensity and yield of the device can be further improved.
  • the surface layer preferably contains 120 ⁇ 10 10 pieces / cm 2 to 15000 ⁇ 10 10 pieces / cm 2 of chloride in terms of Cl.
  • the surface layer preferably contains 100 ⁇ 10 10 pieces / cm 2 to 12000 ⁇ 10 10 pieces / cm 2 of silicon compound in terms of Si.
  • the present inventors further suppress the formation of the high resistance layer at the interface between the epitaxial layer and the semiconductor substrate by setting the content of the carbon compound on the substrate surface to a specific amount or less, and the emission intensity of the semiconductor device and It has been found that the yield can be further improved.
  • the content of the carbon compound in the surface layer is preferably 22 at% or less in terms of C.
  • the present inventors have found that the copper compound on the substrate surface contributes to the formation of the high resistance layer. Furthermore, by making the content of the copper compound on the substrate surface below a specific amount, the formation of a high resistance layer at the interface between the epitaxial layer and the semiconductor substrate is further suppressed, and the light emission intensity and yield of the semiconductor device are further improved. I found that I can do it.
  • the content of the copper compound in the surface layer is preferably 150 ⁇ 10 10 pieces / cm 2 or less in terms of Cu.
  • the surface roughness of the surface layer is preferably 5 nm or less on the RMS basis.
  • the crystal quality of the epitaxial layer can be further improved, and the emission intensity and yield of the semiconductor device can be further improved.
  • the dislocation density of the surface layer is preferably 1 ⁇ 10 6 pieces / cm 2 or less. In this case, since the crystal quality of the epitaxial layer can be further improved, the emission intensity and yield of the semiconductor device can be further improved.
  • the inclination angle of the surface normal axis with respect to the c-axis is preferably 10 ° to 81 °. In this case, since the piezoelectric field can be reduced and the dislocation density of the epitaxial layer can be reduced, the emission intensity and yield of the semiconductor device can be further improved.
  • the surface orientations are ⁇ 20-21 ⁇ plane, ⁇ 10-11 ⁇ plane, ⁇ 20-2-1 ⁇ plane, ⁇ 10-1-1 ⁇ plane, ⁇ 11-22 ⁇ plane, ⁇ 22- It is preferably any one of the 43 ⁇ plane, the ⁇ 11-21 ⁇ plane, the ⁇ 11-2-2 ⁇ plane, the ⁇ 22-4-3 ⁇ plane, and the ⁇ 11-2-1 ⁇ plane.
  • the indium (In) incorporation efficiency of the epitaxial layer can be improved, good light emission characteristics can be obtained.
  • the epitaxial substrate according to the present invention has the above group III nitride semiconductor substrate and an epitaxial layer formed on the surface layer of the group III nitride semiconductor substrate, and the epitaxial layer includes a group III nitride semiconductor.
  • the epitaxial substrate according to the present invention has the group III nitride semiconductor substrate, it is possible to suppress the pile-up of C at the interface between the epitaxial layer and the semiconductor substrate. Therefore, the formation of the high resistance layer at the interface between the epitaxial layer and the semiconductor substrate can be suppressed, and the emission intensity and yield of the semiconductor device can be improved.
  • the epitaxial substrate is preferably provided so that the epitaxial layer has an active layer having a quantum well structure, and the active layer generates light having a wavelength of 430 nm to 550 nm.
  • a semiconductor device according to the present invention includes the above epitaxial substrate.
  • the semiconductor device according to the present invention includes the above-described epitaxial substrate, it is possible to suppress C from being piled up at the interface between the epitaxial layer and the semiconductor substrate. Therefore, the formation of the high resistance layer at the interface between the epitaxial layer and the semiconductor substrate can be suppressed, and the emission intensity and yield of the semiconductor device can be improved.
  • a group III nitride semiconductor substrate an epitaxial substrate, and a semiconductor device capable of highly balancing the emission intensity and yield of a semiconductor device.
  • FIG. 1 is a schematic cross-sectional view showing an epitaxial substrate according to a first embodiment. It is a schematic sectional drawing which shows the epitaxial substrate which concerns on 2nd Embodiment. It is a top view which shows the epitaxial substrate which concerns on 3rd Embodiment. It is the figure which showed the procedure which produces the epitaxial substrate which concerns on 3rd Embodiment. It is a top view which shows the modification of the epitaxial substrate which concerns on 3rd Embodiment. 1 is a schematic cross-sectional view showing a semiconductor device according to a first embodiment. It is a schematic sectional drawing which shows the semiconductor device which concerns on 2nd Embodiment.
  • FIG. 1 is a schematic cross-sectional view showing a group III nitride semiconductor substrate 10 according to the first embodiment.
  • group III nitride semiconductor substrate 10 (hereinafter referred to as “nitride substrate 10”) has a front surface 10a and a back surface 10b facing each other. Is formed.
  • the constituent material of the nitride substrate 10 is preferably a crystal having a wurtzite structure, and examples thereof include GaN, AlN, InN, AlGaN, and InGaN.
  • the nitride substrate 10 made of GaN can be manufactured by the HVPE method, the flux method, or the like.
  • the nitride substrate 10 made of AlN can be produced by HVPE method, sublimation method or the like.
  • the nitride substrate 10 made of InN, AlGaN, or InGaN can be produced by the HVPE method or the like.
  • the nitride substrate 10 can epitaxially grow a desired semiconductor layer (epitaxial layer) on the surface 10a.
  • the quality of the surface 10a is preferably suitable for forming an epitaxial layer. Unlike the crystal quality in the bulk portion inside the substrate, the quality of the surface 10a is easily affected by the surface composition, roughness, and work-affected layer.
  • the work-affected layer refers to a layer in which the crystal lattice formed in the surface side region of the crystal is disturbed by crystal grinding or polishing.
  • the work-affected layer can be confirmed in its presence and thickness by observing a cross section of the crystal fractured at the cleavage plane by SEM observation, TEM observation, or CL (cathode luminescence) observation.
  • the thickness of the work-affected layer is preferably 20 nm or less, and more preferably 10 nm or less. If the thickness of the work-affected layer is large, the morphology and crystallinity of the epitaxial layer tend to decrease.
  • CL observation refers to observing visible light emitted from the III nitride semiconductor crystal or light having a wavelength close to the visible wavelength region by allowing an electron beam to enter the III nitride semiconductor crystal as excitation light.
  • CL observation of a group III nitride semiconductor crystal is performed, light is observed in a crystal region having a good surface state, light is not observed in a region of a work-affected layer where the crystal is disordered, and is observed as a black linear shadow.
  • the nitride substrate 10 When the nitride substrate 10 is used for a semiconductor device, it is preferable to suppress the formation of a high resistance layer at the interface between the nitride substrate 10 and the epitaxial layer. If the electrical resistance at the interface is increased due to the presence of the high resistance layer, the light emission efficiency of the semiconductor device is lowered. In particular, when a large current is injected into a semiconductor device, the light emission efficiency is significantly reduced.
  • the surface layer 12 includes sulfides and oxides.
  • the surface layer 12 contains 30 ⁇ 10 10 pieces / cm 2 to 2000 ⁇ 10 10 pieces / cm 2 of sulfide in terms of S and 2 at% to 20 at% of oxide in terms of O.
  • the content of sulfide is preferably 40 ⁇ 10 10 pieces / cm 2 to 1500 ⁇ 10 10 pieces / cm 2 in terms of S, and more preferably 100 ⁇ 10 10 pieces / cm 2 to 500 ⁇ 10 10 pieces / cm 2.
  • the content of the oxide is preferably 3 at% to 16 at% in terms of O, and more preferably 4 at% to 12 at%.
  • the sulfide content is less than 30 ⁇ 10 10 pieces / cm 2 or the oxide content is less than 2 at%, a high resistance layer is formed at the interface between the semiconductor substrate and the epitaxial layer, and the interface height is high. Resistivity reduces the yield of semiconductor devices. If the sulfide content exceeds 2000 ⁇ 10 10 pieces / cm 2 , or the oxide content exceeds 20 at%, the crystal quality of the epitaxial layer deteriorates, and the PL (photoluminescence) method in the epitaxial layer The intensity of emitted light (PL intensity) decreases.
  • PL intensity photoluminescence
  • the surface layer 12 preferably contains 120 ⁇ 10 10 pieces / cm 2 to 15000 ⁇ 10 10 pieces / cm 2 of chloride in terms of Cl.
  • the chloride content is more preferably 350 ⁇ 10 10 pieces / cm 2 to 10000 ⁇ 10 10 pieces / cm 2 in terms of Cl, and more preferably 1000 ⁇ 10 10 pieces / cm 2 to 5000 ⁇ 10 10 pieces / cm 2. preferable.
  • the chloride content is less than 120 ⁇ 10 10 pieces / cm 2 , a high resistance layer is easily formed at the interface between the semiconductor substrate and the epitaxial layer, and the yield of the semiconductor device is lowered due to the increase in resistance at the interface. Tend. If the chloride content exceeds 15000 ⁇ 10 10 pieces / cm 2 , the crystal quality of the epitaxial layer tends to deteriorate, and the PL strength of the epitaxial layer tends to decrease.
  • the surface layer 12 preferably contains 100 ⁇ 10 10 pieces / cm 2 to 12000 ⁇ 10 10 pieces / cm 2 of silicon compound in terms of Si.
  • the content of the silicon compound is more preferably 500 ⁇ 10 10 pieces / cm 2 to 8000 ⁇ 10 10 pieces / cm 2 in terms of Si, more preferably 1000 ⁇ 10 10 pieces / cm 2 to 5000 ⁇ 10 10 pieces / cm 2. preferable.
  • the content of the silicon compound is less than 100 ⁇ 10 10 pieces / cm 2 , a high resistance layer is easily formed at the interface between the semiconductor substrate and the epitaxial layer, and the yield of the semiconductor device is reduced due to the increase in resistance at the interface.
  • Tend When the content of the silicon compound exceeds 12000 ⁇ 10 10 pieces / cm 2 , the crystal quality of the epitaxial layer tends to be lowered, and the PL strength of the epitaxial layer tends to be lowered.
  • the surface layer 12 may contain a carbon compound.
  • the content of the carbon compound in the surface layer 12 is preferably 22 at% or less, more preferably 18 at% or less, and further preferably 15 at% or less in terms of C. If the content of the carbon compound exceeds 22 at%, the crystal quality of the epitaxial layer is liable to deteriorate, the PL strength of the epitaxial layer tends to decrease, and a high resistance layer is formed at the interface between the semiconductor substrate and the epitaxial layer. The yield of semiconductor devices tends to decrease due to the increase in resistance at the interface.
  • the surface layer 12 may contain a copper compound.
  • the content of the copper compound in the surface layer 12 is preferably 150 ⁇ 10 10 pieces / cm 2 or less in terms of Cu, more preferably 100 ⁇ 10 10 pieces / cm 2 or less, and further 50 ⁇ 10 10 pieces / cm 2 or less. preferable.
  • the content of the copper compound exceeds 150 ⁇ 10 10 pieces / cm 2 , the crystal quality of the epitaxial layer tends to be lowered, and the PL strength of the epitaxial layer tends to be lowered, and at the interface between the semiconductor substrate and the epitaxial layer. High resistance layers are easily formed, and the yield of semiconductor devices tends to decrease due to the increased resistance of the interface.
  • the composition of the surface layer 12 can be quantified by TXRF (total reflection X-ray fluorescence analysis) for S, Si, Cl and Cu.
  • TXRF evaluates the composition from the depth of X-ray penetration to about 5 nm from the surface.
  • O and C can be quantified by AES (Auger electron spectroscopy).
  • AES has a resolution of 0.1%.
  • AES evaluates a composition of about 5 nm from the surface from the escape depth of Auger electrons.
  • the surface layer 12 is a layer which has a thickness which can measure a content component by TXRF or AES, for example, has a thickness of about 5 nm.
  • the difference in composition between the surface layer 12 and the bulk portion inside the nitride substrate 10 can be evaluated by performing analysis in the depth direction by SIMS (secondary ion mass spectrometry). Further, the difference in composition inside the nitride substrate 10, the interface between the nitride substrate 10 and the epitaxial layer, and the inside of the epitaxial layer can also be evaluated by SIMS.
  • SIMS secondary ion mass spectrometry
  • the surface roughness of the surface layer 12 in the nitride substrate 10 is preferably 5 nm or less, preferably 3 nm or less on the RMS basis, from the viewpoint of further improving the crystal quality of the epitaxial layer and further improving the integrated intensity of device emission. More preferred is 1 nm or less. Further, from the viewpoint of achieving both excellent productivity and crystal quality of the epitaxial layer, the surface roughness is preferably 1 nm to 3 nm.
  • the RMS-based surface roughness root mean square roughness
  • AFM Anatomic Force Microscope
  • the dislocation density of the surface layer 12 is preferably 1 ⁇ 10 6 pieces / cm 2 or less, more preferably 1 ⁇ 10 5 pieces / cm 2 or less, and still more preferably 1 ⁇ 10 4 pieces / cm 2 or less.
  • the dislocation density exceeds 1 ⁇ 10 6 pieces / cm 2 , the crystal quality of the epitaxial layer tends to be lowered, and the emission intensity of the semiconductor device tends to be lowered.
  • the dislocation density is preferably 1 ⁇ 10 2 pieces / cm 2 or more from the viewpoint of excellent cost and productivity at the time of crystal production.
  • the dislocation density can be calculated by performing CL observation and counting the number of non-light emitting points in the 10 ⁇ m square region of the surface layer 12.
  • the plane orientation of the surface 10a of the nitride substrate 10 is the ⁇ 20-21 ⁇ plane, ⁇ 10-11 ⁇ plane, ⁇ 20-2-1] of the wurtzite structure from the viewpoint of improving the indium incorporation efficiency of the epitaxial layer.
  • ⁇ Plane, ⁇ 10-1-1 ⁇ plane, ⁇ 11-22 ⁇ plane, ⁇ 22-43 ⁇ plane, ⁇ 11-21 ⁇ plane, ⁇ 11-2-2 ⁇ plane, ⁇ 22-4-3 ⁇ plane And the ⁇ 11-2-1 ⁇ plane.
  • the plane orientation of the surface 10a can be measured using, for example, an X-ray diffractometer.
  • the inclination angle (off angle) of the normal axis of the surface 10a with respect to the c-axis is preferably 10 ° to 81 °, more preferably 17 ° to 80 °, and still more preferably 63 ° to 79 °. Since the piezo electric field due to the spontaneous polarization of the wurtzite structure is suppressed when the inclination angle is 10 ° or more, the PL intensity of the light emitting device can be improved. When the inclination angle is 81 ° or less, the dislocation density of the epitaxial layer (well layer) can be reduced, and the PL intensity of the semiconductor device can be improved.
  • the crystal is subjected to outer peripheral processing and molded to obtain a group III nitride semiconductor ingot.
  • the obtained ingot is cut at a desired angle using a wire saw or a blade saw to obtain a nitride substrate 10 having a desired off-angle on the surface 10a.
  • a semipolar substrate may be used as the base substrate, and a group III nitride semiconductor crystal may be grown on the semipolar substrate, and an ingot having a desired off angle on the surface may be used.
  • machining such as grinding (grinding) or lapping is performed.
  • a grindstone containing diamond, SiC, BN, Al 2 O 3 , Cr 2 O 3 , ZrO 2 or the like as hard abrasive grains can be used.
  • lapping a general abrasive containing diamond, SiC, BN, Al 2 O 3 , Cr 2 O 3 , ZrO 2 or the like as hard abrasive grains can be used.
  • Abrasive grains are appropriately selected in consideration of mechanical action and characteristics. For example, from the viewpoint of increasing the polishing rate, abrasive grains having a high hardness and a large particle diameter are used. From the viewpoint of smoothing the surface and suppressing the formation of a work-affected layer, abrasive grains having a low hardness and a small particle diameter are used. Further, from the viewpoint of shortening the polishing time and obtaining a smooth surface, multi-stage polishing in which the abrasive grains having a large particle size are changed to small abrasive grains as the polishing process proceeds is suitable.
  • the surface 10a is subjected to a surface finish such as dry etching or CMP in order to reduce the surface roughness of the surface 10a of the nitride substrate 10 or to remove the work-affected layer.
  • a surface finish such as dry etching or CMP in order to reduce the surface roughness of the surface 10a of the nitride substrate 10 or to remove the work-affected layer.
  • dry etching may be performed before grinding or lapping.
  • Dry etching includes RIE (reactive ion etching), inductively coupled plasma RIE (ICP-RIE), ECR (electron cyclotron resonance) -RIE, CAIBE (chemically assisted ion beam etching), RIBE (reactive ion beam etching), etc.
  • reactive ion etching is preferable.
  • a dry etching apparatus 16 shown in FIG. 2 can be used.
  • the dry etching apparatus 16 includes a chamber 16a.
  • a parallel plate type upper electrode 16b and a lower electrode 16c, and a substrate support 16d disposed on the lower electrode 16c so as to face the upper electrode 16b are provided.
  • a gas supply port 16e connected to a gas source and a gas exhaust port 16f connected to a vacuum pump are provided in the chamber 16a.
  • a high frequency power source 16g connected to the lower electrode 16c is disposed outside the chamber 16a.
  • plasma can be generated in the chamber 16a by supplying gas from the gas supply port 16e into the chamber 16a and supplying high frequency power from the high frequency power supply 16g to the lower electrode 16c.
  • the nitride substrate 10 By disposing the nitride substrate 10 on the substrate support 16d, the surface 10a of the nitride substrate 10 can be dry-etched.
  • a sulfur-based gas as the etching gas supplied from the gas supply port 16e, a high etching rate can be obtained and the sulfide content of the surface layer 12 can be adjusted.
  • the sulfur-based gas for example, H 2 S, SO 2 , SF 4 , SF 6 and the like can be used.
  • a chlorine-based gas as an etching gas, a high etching rate can be obtained and the chloride content of the surface layer 12 can be adjusted.
  • the chlorine-based gas for example, Cl 2 , HCl, CCl 4 , BCl 3 , SiCl 4 , SiHCl 3 can be used.
  • the contents of the silicon compound and the carbon compound in the surface layer 12 can be adjusted by using, for example, SiCl 4 , SiHCl 3 , CH 4 , or C 2 H 2 as an etching gas. It should be noted that the content of the components contained in the surface layer 12 can also be controlled by adjusting the type of gas, the gas flow rate, the pressure in the chamber, and the etching power.
  • a polishing apparatus 18 shown in FIG. 3 can be used for CMP.
  • the polishing apparatus 18 includes a surface plate 18a, a polishing pad 18b, a crystal holder 18c, a weight 18d, and a slurry liquid supply port 18e.
  • the polishing pad 18b is placed on the surface plate 18a.
  • the surface plate 18a and the polishing pad 18b are rotatable about the central axis X1 of the surface plate 18a.
  • the crystal holder 18c is a component for supporting the nitride substrate 10 on its lower surface. A load is applied to the nitride substrate 10 by a weight 18d placed on the upper surface of the crystal holder 18c.
  • the crystal holder 18c has a central axis line X2 at a position substantially parallel to the axis line X1 and displaced from the axis line X1, and is rotatable around the central axis line X2.
  • the slurry liquid supply port 18e supplies the CMP solution slurry S onto the polishing pad 18b.
  • the surface plate 18a, the polishing pad 18b, and the crystal holder 18c are rotated, the slurry S is supplied onto the polishing pad 18b, and the surface 10a of the nitride substrate 10 is brought into contact with the polishing pad 18b.
  • the CMP of the surface 10a can be performed.
  • the content of the components contained in the surface layer 12 can be adjusted by the additive of the CMP solution, pH, and redox potential.
  • Abrasive grains can be added to the CMP solution.
  • As the material of the abrasive grains ZrO 2 , SiO 2 , CeO 2 , MnO 2 , Fe 2 O 3 , Fe 3 O 4 , NiO, ZnO, CoO, Co 3 O 4 , GeO 2 , CuO, Ga 2 O 3 , At least one metal oxide selected from the group consisting of In 2 O 3 can be used.
  • compounds such as Si, Cu, Cu—Zn alloy, Cu—Sn alloy, Si 3 N 4 , SiAlON, etc. may be used.
  • the material of the abrasive grains is preferably a material having a high ionization tendency from the viewpoint of improving the cleaning property, and if the material has a higher ionization tendency than H, the removal efficiency by cleaning can be particularly improved.
  • a CMP solution that does not contain abrasive grains may be used.
  • Si, Si 3 N 4 , SiAlON, or the like as the abrasive grains, the content of the silicon compound in the surface layer 12 can be adjusted.
  • Cu, Cu—Zn alloy, Cu—Sn alloy or the like the content of the copper compound in the surface layer 12 can be adjusted.
  • a surfactant can be added to the CMP solution.
  • the surfactant include a carboxylic acid type, a sulfonic acid type, a sulfate ester type, a quaternary ammonium salt type, an alkylamine salt type, an ester type, and an ether type.
  • Nonpolar solvents include hydrocarbons, carbon tetrachloride, diethyl ether and the like.
  • the chemical action (mechanochemical effect) of the CMP solution on the semiconductor substrate can be adjusted by the pH and redox potential of the CMP solution.
  • the pH of the CMP solution is preferably 1 to 6 or 8.5 to 14, and more preferably 1.5 to 4 or 10 to 13.
  • pH adjusters include inorganic acids such as hydrochloric acid, nitric acid, sulfuric acid and phosphoric acid, organic acids such as formic acid, acetic acid, citric acid, malic acid, tartaric acid, succinic acid, phthalic acid, maleic acid and fumaric acid, KOH, NaOH
  • alkalis such as NH 4 OH
  • organic alkalis and amines salts such as sulfates, carbonates and phosphates can be used.
  • an organic acid as a pH adjuster, the effect of removing impurities can be improved even at the same pH as compared with inorganic acids and inorganic salts.
  • dicarboxylic acid divalent carboxylic acid
  • a sulfur atom such as sulfuric acid
  • a sulfate such as sodium sulfate
  • a thiosulfate such as sodium thiosulfate
  • Acids containing chlorine atoms such as hydrochloric acid, salts such as potassium chloride, hypochlorites, sodium hypochlorite, hypochlorites such as calcium hypochlorite, chlorinated isocyanuric acids such as trichloroisocyanuric acid, dichloro
  • a chlorinated isocyanurate such as sodium isocyanurate
  • the chloride content of the surface layer 12 can be adjusted.
  • an organic acid such as carbonic acid, carbonate, citric acid, oxalic acid, fumaric acid, phthalic acid, malic acid, or an organic acid salt, the content of the carbon compound in the surface layer 12 can be adjusted.
  • the oxidation-reduction potential of the CMP solution can be adjusted using an oxidizing agent.
  • an oxidizing agent By increasing the oxidation-reduction potential by adding an oxidizing agent to the CMP solution, it is possible to improve the polishing rate while maintaining a high abrasive removal effect, and to adjust the oxide content of the surface layer 12.
  • the oxidizing agent is not particularly limited, but from the viewpoint of sufficiently increasing the oxidation-reduction potential, hypochlorite such as hypochlorous acid, sodium hypochlorite, calcium hypochlorite, trichloroisocyanuric acid, etc.
  • Chlorinated oxidizers such as chlorinated isocyanurate such as chlorinated isocyanuric acid and sodium dichloroisocyanurate, sulfur-based oxidants such as thiosulfate such as sulfuric acid and sodium thiosulfate, and permanganate such as potassium permanganate , Dichromates such as potassium dichromate, bromates such as potassium bromate, thiosulfates such as sodium thiosulfate, persulfates such as ammonium persulfate and potassium persulfate, nitric acid, hydrogen peroxide, ozone etc. Preferably used.
  • the polishing rate is improved, and the content of sulfide or chloride in the surface layer 12 after polishing is adjusted to the above-mentioned preferable content. be able to.
  • the relationship between x and y preferably satisfies the following formula (2). ⁇ 50x + 1400 ⁇ y ⁇ ⁇ 50x + 1900 (2) If y exceeds the upper limit of formula (2), the corrosive action on the polishing pad and polishing equipment becomes strong, and it tends to be difficult to polish in a stable state, and the oxidation of the substrate surface proceeds excessively. Tend to. If y is less than the lower limit of the formula (2), the oxidizing action on the substrate surface tends to be weakened, and the polishing rate tends to decrease.
  • the content of the components contained in the surface layer 12 can be adjusted by controlling the viscosity of the CMP solution.
  • the viscosity of the CMP solution is preferably 2 mPa ⁇ s to 30 mPa ⁇ s, and more preferably 5 mPa ⁇ s to 10 mPa ⁇ s.
  • the viscosity of the CMP solution can be adjusted by adding a highly viscous organic compound such as ethylene glycol or an inorganic compound such as boehmite.
  • the sulfide content of the surface layer 12 can be adjusted by the concentration of sulfate ions in the CMP solution and the contact coefficient C.
  • the pressure during polishing is preferably 3 kPa to 80 kPa, more preferably 10 kPa to 60 kPa.
  • the pressure is less than 3 kPa, the polishing rate tends to be insufficient in practical use, and when it exceeds 80 kPa, the surface quality of the substrate tends to deteriorate.
  • the nitride substrate 10 According to the nitride substrate 10, 30 ⁇ 10 10 pieces / cm 2 to 2000 ⁇ 10 10 pieces / cm 2 of sulfide in terms of S and 2 at% to 20 at% of oxide in terms of O are formed on the surface layer 12.
  • the electrical resistance at the interface between the epitaxial layer and the nitride substrate 10 can be reduced, and the crystal quality of the epitaxial layer can be improved. Therefore, the emission intensity and yield of the semiconductor device can be improved.
  • FIG. 4 is a schematic cross-sectional view showing the epitaxial substrate 20 according to the first embodiment.
  • the epitaxial substrate 20 has the nitride substrate 10 as a base substrate and an epitaxial layer 22 laminated on the surface 10 a of the nitride substrate 10.
  • the epitaxial layer 22 includes, for example, a group III nitride semiconductor.
  • a group III nitride semiconductor a crystal having a wurtzite structure is preferable, and examples thereof include GaN, AlN, InN, AlGaN, and InGaN.
  • the epitaxial layer 22 can be formed by vapor phase growth methods such as HVPE method, MOCVD method, VOC method, MBE method, and sublimation method. By providing the epitaxial layer 22 on the nitride substrate 10, the PL strength can be improved.
  • FIG. 5 is a schematic sectional view showing an epitaxial substrate 30 according to the second embodiment.
  • the epitaxial substrate 30 has an epitaxial layer 32 composed of a plurality of layers formed on the surface 10 a of the nitride substrate 10.
  • the PL strength can be improved.
  • the epitaxial layer 32 includes a first semiconductor region 32a, a second semiconductor region 32b, and an active layer 32c provided between the first semiconductor region 32a and the second semiconductor region 32b.
  • the first semiconductor region 32a includes one or a plurality of n-type semiconductor layers, and includes, for example, an n-type GaN layer 32d having a thickness of 1 ⁇ m and an n-type Al 0.1 Ga 0.9 N layer 32e having a thickness of 150 nm.
  • the second semiconductor region 32b includes one or a plurality of p-type semiconductor layers, and includes, for example, a p-type Al 0.2 Ga 0.8 N layer 32f having a thickness of 20 nm and a p-type GaN layer 32g having a thickness of 150 nm.
  • an n-type GaN layer 32d, an n-type Al 0.1 Ga 0.9 N layer 32e, an active layer 32c, a p-type Al 0.2 Ga 0.8 N layer 32f, and a p-type GaN layer 32g are formed on the nitride substrate 10. Laminated in order.
  • the active layer 32c is provided, for example, so as to generate light having a wavelength of 430 nm to 550 nm.
  • the active layer 32c has, for example, a multiple quantum well structure (MQW) in which four barrier layers and three well layers are formed, and the barrier layers and the well layers are alternately stacked.
  • the barrier layer is, for example, a GaN layer having a thickness of 10 nm.
  • the well layer is, for example, a Ga 0.85 In 0.15 N layer having a thickness of 3 nm.
  • the epitaxial layer 32 is formed, for example, by MOCVD (metal organic chemical vapor deposition), using an n-type GaN layer 32d, an n-type Al 0.1 Ga 0.9 N layer 32e, an active layer 32c, a p-type Al 0.2 Ga 0.8 N layer 32f and p.
  • MOCVD metal organic chemical vapor deposition
  • the type GaN layer 32g can be formed by epitaxial growth on the nitride substrate 10 sequentially.
  • FIG. 6 is a plan view showing an epitaxial substrate 40 according to the third embodiment. As shown in FIG. 6, epitaxial substrate 40 has an epitaxial layer 42 arranged on surface 10 a of nitride substrate 10.
  • the epitaxial layer 42 has a plurality of low dislocation density regions 44A having a dislocation density smaller than a predetermined dislocation density, and a plurality of high dislocation density regions 44B having a dislocation density larger than the predetermined dislocation density.
  • This predetermined dislocation density is, for example, 8 ⁇ 10 7 cm ⁇ 2 .
  • Each of the low dislocation density region 44A and the high dislocation density region 44B extends in a stripe shape substantially parallel to each other in the plane direction (Y direction in FIG. 6) of the surface 10a of the nitride substrate 10, and the back surface of the epitaxial layer 42 To the surface.
  • the epitaxial layer 42 has a stripe structure in which low dislocation density regions 44A and high dislocation density regions 44B are alternately arranged.
  • the epitaxial layer 42 is made of, for example, GaN, and the dislocation density in the crystal is reduced by the stripe structure.
  • the low dislocation density region 44A and the high dislocation density region 44B can be confirmed by CL observation using a scanning electron microscope (for example, S-4300 manufactured by Hitachi, Ltd.).
  • a striped mask layer 46 is formed by patterning on the surface 10a of the nitride substrate 10 serving as a base substrate so as to extend in the Y direction of FIG. 7A, for example.
  • the mask layer 46 is made of, for example, SiO 2 .
  • the epitaxial layer 42 is facet grown by vapor phase growth on the surface 10a on which the mask layer 46 is formed.
  • vapor phase growth method an HVPE method, an MOCVD method, a VOC method, an MBE method, a sublimation method, or the like can be used.
  • the epitaxial layer 42 is grown thickly by facet growth, the mask layer 46 is covered with the epitaxial layer 42, and a high dislocation density region 44B is formed in a portion located on the mask layer 46.
  • the high dislocation density region 44B is not only the stripe structure, but also a square structure in which the stripe-shaped high dislocation density regions 44B are orthogonal to each other as shown in FIG. 8A, or as shown in FIG. A dot structure in which the dot-like high dislocation density regions 44B are regularly arranged at a predetermined interval may be used.
  • Such a high dislocation density region 44B having a square structure or a dot structure can be obtained by patterning the epitaxial layer 42 using the mask layer 46, similarly to the stripe structure.
  • FIG. 9 is a schematic cross-sectional view showing the semiconductor device 100 according to the first embodiment.
  • the semiconductor device 100 includes an epitaxial substrate 20, an electrode 90 ⁇ / b> A that covers the entire surface 23 of the epitaxial layer 22, and an electrode 90 ⁇ / b> B that covers the entire back surface 10 b of the nitride substrate 10. And have.
  • the electrodes 90A and 90B are formed by metal vapor deposition, for example. The formation positions of the electrodes 90A and 90B can be appropriately changed as necessary. If the electrode 90B is electrically connected to the nitride substrate 10 and the electrode 90A is electrically connected to the epitaxial layer 22 Good.
  • FIG. 10 is a schematic cross-sectional view showing a semiconductor device 200 according to the second embodiment.
  • the semiconductor device 200 includes an epitaxial substrate 30, a first electrode (p-side electrode) 92 ⁇ / b> A formed so as to cover the entire surface 33 of the epitaxial layer 32, and a back surface 10 b of the nitride substrate 10. And a second electrode (n-side electrode) 92B formed so as to cover a part of the electrode.
  • the size of the semiconductor device 200 is, for example, 400 ⁇ m square or 2 mm square.
  • the conductor 91A is electrically connected to the electrode 92A through the solder layer 93.
  • the conductor 91B is electrically connected to the electrode 92B through the wire 94.
  • the semiconductor device 200 can be manufactured by the following procedure. First, the nitride substrate 10 is obtained by the method described above. Next, the epitaxial layer 32 is laminated on the surface 10 a of the nitride substrate 10. Furthermore, an electrode 92 A is formed on the surface 33 of the epitaxial layer 32 and an electrode 92 B is formed on the back surface 10 b of the nitride substrate 10. Subsequently, the electrode 92A is electrically connected to the conductor 91A by the solder layer 93, and the electrode 92B is electrically connected to the conductor 91B by the wire 94.
  • the present invention is not limited to the above embodiment.
  • the plane orientations of ⁇ 20-21 ⁇ plane, M plane, A plane, etc. described in the above description include not only those specified by the description itself but also crystallographically equivalent planes and orientations.
  • the ⁇ 20-21 ⁇ plane is not only the ⁇ 20-21 ⁇ plane, but also the (02-21) plane, (0-221) plane, (2-201) plane, ( ⁇ 2021) plane, ( ⁇ 2201) plane.
  • GaN substrate (1) Production of GaN substrate First, an n-type GaN crystal (dopant: O) was grown in the c-axis direction by the HVPE method. Next, the GaN crystal was sliced perpendicularly to the c-axis to obtain a GaN substrate having a (0001) plane and a diameter of 50 mm and a thickness of 0.5 mm.
  • dopant O
  • the GaN crystal was sliced perpendicularly to the c-axis to obtain a GaN substrate having a (0001) plane and a diameter of 50 mm and a thickness of 0.5 mm.
  • dry etching was performed on the surface of the GaN substrate and the back surface opposite to the surface to remove the work-affected layer.
  • an RIE apparatus having the same configuration as that shown in FIG. 2 was used.
  • the volume (V) of the vacuum chamber was 20L.
  • the material of the substrate support was SiC.
  • Lapping was performed under the following conditions.
  • As the surface plate a copper surface plate and a tin surface plate were used.
  • As the abrasive grains three kinds of diamond abrasive grains having an abrasive grain size of 9 ⁇ m, 3 ⁇ m, and 2 ⁇ m were prepared, and with the progress of lapping, abrasive grains having a small abrasive grain size were used step by step.
  • the polishing pressure was 100 g / cm 2 to 500 g / cm 2, and the rotation speeds of the GaN substrate and the surface plate were both 30 times / min to 60 times / min. It was confirmed that the surface of the GaN crystal substrate became a mirror surface by the above lapping.
  • CMP of GaN substrate surface CMP of the surface of the GaN substrate was performed using a polishing apparatus having the same configuration as in FIG. CMP was performed under the following conditions.
  • a polishing pad a polyurethane suede pad (Supreme RN-R, manufactured by Nitta Haas Co., Ltd.) was used.
  • the surface plate a circular stainless steel surface plate having a diameter of 380 mm was used.
  • the contact coefficient C between the GaN substrate and the polishing pad was set to 1.0 ⁇ 10 ⁇ 6 m to 2.0 ⁇ 10 ⁇ 6 m.
  • the polishing pressure was 10 kPa to 80 kPa, and the rotation speeds of the GaN substrate and the polishing pad were both 30 times / min to 120 times / min.
  • silica particles having a particle size of 200 nm were dispersed as 20% by mass in water as abrasive grains.
  • citric acid and H 2 SO 4 were added as pH adjusting agents, and sodium dichloroisocyanurate was added as an oxidizing agent to adjust the pH and redox potential of the slurry to the range of the following formula (3) ( x: pH, y: redox potential (mV)). ⁇ 50x + 1400 ⁇ y ⁇ ⁇ 50x + 1900 (3)
  • GaN substrates having different surface compositions were produced by appropriately changing dry etching and CMP conditions.
  • the content of sulfide, silicon compound, chloride and copper compound on the surface of the GaN substrate was evaluated by TXRF, and the content of oxide and carbon compound was evaluated by AES.
  • TXRF a W-encapsulated X-ray tube was used as the X-ray source, the X-ray output was 40 kV, the current was 40 mA, and the incident angle was 0.05 °.
  • AES was measured at an acceleration voltage of 10 keV.
  • the RMS-based surface roughness on the surface of the GaN substrate was evaluated by AFM observation within a range of 10 ⁇ m ⁇ 10 ⁇ m on the surface of the GaN substrate.
  • the dislocation density was evaluated by cathodoluminescence. Tables 1 to 7 show the surface composition, surface roughness, and dislocation density of the GaN substrate.
  • a semiconductor device including a GaN substrate is placed in an MOCVD apparatus, and an MOCVD method is used to form an n-type GaN layer (dopant: Si) having a thickness of 1 ⁇ m and an n-type Al 0.1 Ga 0.9 having a thickness of 150 nm.
  • An N layer (dopant: Si), an active layer, a p-type Al 0.2 Ga 0.8 N layer (dopant: Mg) with a thickness of 20 nm, and a p-type GaN layer (dopant: Mg) with a thickness of 150 nm on the surface side of the GaN substrate Then, an epitaxial layer was formed on the GaN substrate.
  • the active layer has four barrier layers and three well layers, and has a multiple quantum well structure in which barrier layers and well layers are alternately stacked.
  • the barrier layer was a GaN layer having a thickness of 10 nm
  • the well layer was a Ga 0.85 In 0.15 N layer having a thickness of 3 nm.
  • the PL strength of the epitaxial layer formed as described above was evaluated.
  • the PL intensity was evaluated by using a He—Cd laser having a wavelength of 325 nm as an excitation light source and evaluating the intensity at a wavelength of 460 nm.
  • the measurement results of PL intensity are shown in Tables 1 to 7.
  • a laminate composed of a 200 nm thick Ti layer, a 1000 nm thick Al layer, a 200 nm thick Ti layer, and a 2000 nm thick Au layer is formed on the back surface ((000-1) surface) of the GaN substrate. Formed. The laminated body was heated in a nitrogen atmosphere to form an n-side electrode (first electrode) having a diameter of 100 ⁇ m. Further, on the p-type GaN layer, a laminate composed of a Ni layer having a thickness of 4 nm and an Au layer having a thickness of 4 nm was formed. The laminated body was heated in a nitrogen atmosphere to form a p-side electrode (second electrode). The laminate obtained by the above process was processed into a 2 mm square. Further, the p-side electrode was bonded to a conductor with a solder layer formed of AuSn, and the n-side electrode and the conductor were bonded with a wire to obtain an LED.
  • the light output (PL intensity) of the LED was measured using an integrating sphere under the condition of an injection current of 4A.
  • the light output of the LED was measured by injecting a predetermined current into the LED placed in the integrating sphere and measuring the light collected from the LED with a detector.
  • the yield of 200 LEDs was calculated using an LED having a light output of 2 W or more as a semiconductor device that was successfully fabricated. Tables 1 to 7 show the LED element yield.
  • Examples 1-1 to 1-8, 2-1 to 2-9, 3-1 to 3-8, 4-1 to 4-6, 5-1 to 5- 6, 6-1 to 6-5 and 7-1 to 7-6 have a sulfide content in the range of 30 ⁇ 10 10 pieces / cm 2 to 2000 ⁇ 10 10 pieces / cm 2 in terms of S. Since the oxide content is in the range of 2 at% to 20 at% in terms of O, good light output and device yield were obtained. On the other hand, in Comparative Examples 1-1 to 1-6, it was confirmed that the light output and the device yield were lowered because the content of at least one of sulfide and oxide was out of the above range.
  • Examples 2-2 to 2-8 in which the chloride content is 120 ⁇ 10 10 pieces / cm 2 to 15000 ⁇ 10 10 pieces / cm 2 in terms of Cl It was confirmed that both the output and the device yield were particularly excellent.
  • Table 3 in Examples 3-2 to 3-7 in which the content of the silicon compound is 100 ⁇ 10 10 pieces / cm 2 to 12000 ⁇ 10 10 pieces / cm 2 in terms of Si the light output and All of the device yields were confirmed to be particularly excellent.
  • Examples 4-1 to 4-5 in which the carbon compound content is 22 at% or less in terms of C it is confirmed that both the light output and the device yield are particularly excellent. It was done.
  • SYMBOLS 10 Nitride substrate (Group III nitride semiconductor substrate), 10a ... Surface, 12 ... Surface layer, 20, 30, 40 ... Epitaxial substrate, 22, 32, 42, 52 ... Epitaxial layer, 32c, 52e ... Active layer, 100, 200: Semiconductor device.
  • Nitride substrate Group III nitride semiconductor substrate
  • 10a ... Surface, 12 ... Surface layer, 20, 30, 40 ... Epitaxial substrate, 22, 32, 42, 52 ... Epitaxial layer, 32c, 52e ... Active layer, 100, 200: Semiconductor device.

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Abstract

　半導体デバイス１００では、Ｓ換算で３０×１０１０個／ｃｍ２～２０００×１０１０個／ｃｍ２の硫化物、及び、Ｏ換算で２ａｔ％～２０ａｔ％の酸化物が表面層１２に存在することにより、エピタキシャル層２２とＩＩＩ族窒化物半導体基板１０との界面においてＣがパイルアップすることを抑制できる。このようにＣのパイルアップを抑制することで、エピタキシャル層２２とＩＩＩ族窒化物半導体基板１０との界面における高抵抗層の形成が抑制される。これにより、エピタキシャル層２２とＩＩＩ族窒化物半導体基板１０との界面における電気抵抗を低減することができると共に、エピタキシャル層２２の結晶品質を向上させることができる。したがって、半導体デバイス１００の発光強度及び歩留を向上させることができる。

Description

ＩＩＩ族窒化物半導体基板、エピタキシャル基板及び半導体デバイス
　本発明は、ＩＩＩ族窒化物半導体基板、エピタキシャル基板及び半導体デバイスに関する。
　近年、化合物半導体を始めとする半導体は、その種々の特性を活かして応用範囲が更に広がっている。例えば、化合物半導体は、エピタキシャル層を積層するための下地基板として有用であり、発光ダイオード、レーザダイオード等の半導体デバイスに用いられている。
　下地基板として半導体基板を用いる場合、半導体基板の表面をひずみのない鏡面とする必要がある。そのため、半導体の単結晶インゴットに前加工（例えば、切断、ラッピング、エッチング）を施して半導体基板を得た後、半導体基板の表面に対して鏡面研磨が施されている。
　半導体基板としては、例えば下記特許文献１～３に記載されたものが知られている。特許文献１では、気相エピタクシー（ＶＰＥ）によって結晶成長させた結晶性ＩＩＩ－Ｖ族窒化物（例えば（Ａｌ、Ｇａ、Ｉｎ）－Ｎ）を切断した後に前加工を施して得られる半導体基板が開示されている。特許文献１では、前加工として、半導体基板の表面を機械的研磨した後に、機械的研磨により生じた表面損傷を除去するために化学的研磨（ＣＭＰ）を施すことが開示されている。
　特許文献２には、ＡｌｘＧａｙＩｎｚＮ（０＜ｙ≦１、ｘ＋ｙ＋ｚ＝１）ウェハの表面をＣＭＰにより研磨してＲＭＳ基準の表面粗さを０．１５ｎｍ未満とすることにより、表面の欠陥や汚染が低減された半導体基板が開示されている。特許文献２では、ＣＭＰを行うに際し、砥粒としてＡｌ２Ｏ３又はＳｉＯ２を用いることや、研磨液に酸化剤を添加してｐＨを調整することが開示されている。
　特許文献３には、エピタキシャル層と半導体基板との界面にパイルアップ（蓄積）されたＳｉがデバイスの特性を低下させているとの推測のもとに、エピタキシャル層と半導体基板との界面におけるＳｉ濃度を８×１０１７ｃｍ－３以下とした半導体基板が開示されている。
米国特許６５９６０７９号明細書 米国特許６４８８７６７号明細書 特許第３１８３３３５号公報
　しかしながら、上記特許文献１～３に記載された半導体基板の上にエピタキシャル層（井戸層）を配置してなる積層体を用いた発光ダイオードでは、発光強度及び歩留を向上させるには限界がある。そのため、発光ダイオードの発光強度及び歩留を高度に両立することが可能な半導体基板の開発が強く切望されている。
　本発明は上記課題を解決するためになされたものであり、半導体デバイスの発光強度及び歩留を高度に両立することが可能なＩＩＩ族窒化物半導体基板、エピタキシャル基板及び半導体デバイスを提供することを目的とする。
　本発明者らは、鋭意研究の末に、半導体基板の表面にＣ（炭素）等の不純物が存在すると、半導体基板の表面上にエピタキシャル層を形成した際にＣが界面にパイルアップし、エピタキシャル層／半導体基板界面に電気抵抗の高い層（以下、「高抵抗層」という）が形成されてしまうことを見出した。また、高抵抗層が形成されることにより、エピタキシャル層／半導体基板界面の電気抵抗が増加してしまい、発光強度及び歩留が低下してしまうことを見出した。
　更に、本発明者らは、半導体デバイスに用いられるＩＩＩ族窒化物半導体基板において、特定量の硫化物及び酸化物が基板表面に存在することにより、エピタキシャル層と半導体基板との界面においてＣがパイルアップすることを抑制可能であることを見出した。このようにＣのパイルアップを抑制することで、エピタキシャル層と半導体基板との界面における高抵抗層の形成が抑制される。これにより、エピタキシャル層と半導体基板との界面における電気抵抗を低減することができると共に、エピタキシャル層の結晶品質を向上させることができる。したがって、発光ダイオードの発光強度及び歩留を向上させることができる。
　すなわち、本発明は、半導体デバイスに用いられるＩＩＩ族窒化物半導体基板であって、ＩＩＩ族窒化物半導体基板の表面に表面層を有し、表面層が、Ｓ換算で３０×１０１０個／ｃｍ２～２０００×１０１０個／ｃｍ２の硫化物、及び、Ｏ換算で２ａｔ％～２０ａｔ％の酸化物を含む。ここで、表面層は、Ｓ換算で３０×１０１０個／ｃｍ２～２０００×１０１０個／ｃｍ２の硫化物がＴＸＲＦ（全反射蛍光Ｘ線分析）によって計測され、Ｏ換算で２ａｔ％～２０ａｔ％の酸化物がＡＥＳ（オージェ電子分光分析）によって計測され得る厚みを有する層である。
　また、表面層はＳ換算で４０×１０１０個／ｃｍ２～１５００×１０１０個／ｃｍ２の硫化物を含むことが好ましい。この場合、エピタキシャル層と半導体基板との界面における高抵抗層の形成を更に抑制し、半導体デバイスの発光強度及び歩留を更に向上させることができる。
　また、表面層はＯ換算で３ａｔ％～１６ａｔ％の酸化物を含むことが好ましい。この場合、エピタキシャル層と半導体基板との界面における高抵抗層の形成を更に抑制し、半導体デバイスの発光強度及び歩留を更に向上させることができる。
　更に、本発明者らは、特定量の塩化物、又は、特定量のシリコン化合物が基板表面に存在することにより、エピタキシャル層と半導体基板との界面における高抵抗層の形成を更に抑制し、半導体デバイスの発光強度及び歩留を更に向上させることができることを見出した。
　すなわち、表面層はＣｌ換算で１２０×１０１０個／ｃｍ２～１５０００×１０１０個／ｃｍ２の塩化物を含むことが好ましい。また、表面層はＳｉ換算で１００×１０１０個／ｃｍ２～１２０００×１０１０個／ｃｍ２のシリコン化合物を含むことが好ましい。
　更に、本発明者らは、基板表面における炭素化合物の含有量を特定量以下とすることにより、エピタキシャル層と半導体基板との界面における高抵抗層の形成を更に抑制し、半導体デバイスの発光強度及び歩留を更に向上させることができることを見出した。
　すなわち、表面層における炭素化合物の含有量はＣ換算で２２ａｔ％以下であることが好ましい。
　また、本発明者らは、基板表面における銅化合物が高抵抗層の形成に寄与することを見出した。更に、基板表面における銅化合物の含有量を特定量以下とすることにより、エピタキシャル層と半導体基板との界面における高抵抗層の形成を更に抑制し、半導体デバイスの発光強度及び歩留を更に向上させることができることを見出した。
　すなわち、表面層における銅化合物の含有量はＣｕ換算で１５０×１０１０個／ｃｍ２以下であることが好ましい。
　また、表面層の表面粗さはＲＭＳ基準で５ｎｍ以下であることが好ましい。この場合、エピタキシャル層の結晶品質を更に向上させることが可能であり、半導体デバイスの発光強度及び歩留を更に向上させることができる。
　また、表面層の転位密度は１×１０６個／ｃｍ２以下であることが好ましい。この場合、エピタキシャル層の結晶品質を更に向上させることができるため、半導体デバイスの発光強度及び歩留を更に向上させることができる。
　また、ｃ軸に対する表面の法線軸の傾斜角度は１０°～８１°であることが好ましい。この場合、ピエゾ電界を低減すると共にエピタキシャル層の転位密度を低減することができるため、半導体デバイスの発光強度及び歩留を更に向上させることができる。
　また、表面の面方位は、｛２０－２１｝面、｛１０－１１｝面、｛２０－２－１｝面、｛１０－１－１｝面、｛１１－２２｝面、｛２２－４３｝面、｛１１－２１｝面、｛１１－２－２｝面、｛２２－４－３｝面、及び｛１１－２－１｝面のいずれかであることが好ましい。この場合、エピタキシャル層のインジウム（Ｉｎ）の取り込み効率を向上させることができるため、良好な発光特性が得られる。
　本発明に係るエピタキシャル基板は、上記ＩＩＩ族窒化物半導体基板と、ＩＩＩ族窒化物半導体基板の表面層上に形成されたエピタキシャル層とを有し、エピタキシャル層がＩＩＩ族窒化物半導体を含む。
　本発明に係るエピタキシャル基板では、上記ＩＩＩ族窒化物半導体基板を有しているため、エピタキシャル層と半導体基板との界面においてＣがパイルアップすることを抑制可能である。したがって、エピタキシャル層と半導体基板との界面における高抵抗層の形成を抑制し、半導体デバイスの発光強度及び歩留を向上させることができる。
　また、エピタキシャル基板は、エピタキシャル層が量子井戸構造を有する活性層を有し、活性層が波長４３０ｎｍ～５５０ｎｍの光を発生するように設けられていることが好ましい。
　本発明に係る半導体デバイスは、上記エピタキシャル基板を備える。
　本発明に係る半導体デバイスでは、上記エピタキシャル基板を備えているため、エピタキシャル層と半導体基板との界面においてＣがパイルアップすることを抑制可能である。したがって、エピタキシャル層と半導体基板との界面における高抵抗層の形成を抑制し、半導体デバイスの発光強度及び歩留を向上させることができる。
　本発明によれば、半導体デバイスの発光強度及び歩留を高度に両立することが可能なＩＩＩ族窒化物半導体基板、エピタキシャル基板及び半導体デバイスが提供される。
第１実施形態に係るＩＩＩ族窒化物半導体基板を示す概略断面図である。 ドライエッチングに用いることが可能な装置を示す図である。 ポリシングに用いることが可能な装置を示す図である。 第１実施形態に係るエピタキシャル基板を示す概略断面図である。 第２実施形態に係るエピタキシャル基板を示す概略断面図である。 第３実施形態に係るエピタキシャル基板を示す平面図である。 第３実施形態に係るエピタキシャル基板を作製する手順を示した図である。 第３実施形態に係るエピタキシャル基板の変形例を示す平面図である。 第１実施形態に係る半導体デバイスを示す概略断面図である。 第２実施形態に係る半導体デバイスを示す概略断面図である。
　以下、図面を参照しながら、本発明に係るＩＩＩ族窒化物半導体基板、エピタキシャル基板及び半導体デバイスの好適な実施形態について詳細に説明する。
（ＩＩＩ族窒化物半導体基板）
　図１は、第１実施形態に係るＩＩＩ族窒化物半導体基板１０を示す概略断面図である。ＩＩＩ族窒化物半導体基板１０（以下、「窒化物基板１０」という）は、図１に示すように、互いに対向する表面１０ａ及び裏面１０ｂを有しており、表面１０ａには、表面層１２が形成されている。
　窒化物基板１０の構成材料としては、ウルツ鉱型構造を有する結晶が好ましく、例えば、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮが挙げられる。ＧａＮからなる窒化物基板１０は、ＨＶＰＥ法、フラックス法等によって作製できる。ＡｌＮからなる窒化物基板１０は、ＨＶＰＥ法、昇華法等によって作製できる。ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮからなる窒化物基板１０は、ＨＶＰＥ法等によって作製できる。
　窒化物基板１０は、表面１０ａ上に所望の半導体層（エピタキシャル層）をエピタキシャル成長させることが可能である。表面１０ａの品質は、エピタキシャル層の形成に適していることが好ましい。表面１０ａの品質は、基板内部のバルク部分における結晶品質とは異なり、表面組成や粗さ、加工変質層により影響を受けやすい。
　ここで、加工変質層とは、結晶の研削又は研磨によって結晶の表面側領域に形成される結晶格子が乱れた層をいう。加工変質層は、結晶を劈開面で破断した断面をＳＥＭ観察やＴＥＭ観察、ＣＬ（カソードルミネセンスセンス）観察することにより、その存在及びその厚さを確認できる。加工変質層の厚さは、２０ｎｍ以下が好ましく、１０ｎｍ以下がより好ましい。加工変質層の厚さが厚いと、エピタキシャル層のモフォロジー及び結晶性が低下する傾向がある。
　ＣＬ観察とは、ＩＩＩ窒化物半導体結晶に励起光として電子線を入射させて、ＩＩＩ窒化物半導体結晶から放出される可視光又は可視波長領域に近い波長の光を観察することをいう。ＩＩＩ族窒化物半導体結晶のＣＬ観察を行うと、表面状態が良好な結晶領域では光が観察され、結晶が乱れた加工変質層の領域では光が観察されず、黒い直線状の陰影として観察される。
　窒化物基板１０を半導体デバイスに用いる場合には、窒化物基板１０とエピタキシャル層との界面に高抵抗層が形成されることを抑制することが好ましい。高抵抗層の存在に起因して上記界面の電気抵抗が高くなってしまうと、半導体デバイスの発光効率が低下してしまう。特に、半導体デバイスに大きな電流を注入した場合には、発光効率は著しく低下してしまう。
　このような高抵抗層の形成を抑制する観点から、表面層１２は硫化物及び酸化物を含む。
　表面層１２は、Ｓ換算で３０×１０１０個／ｃｍ２～２０００×１０１０個／ｃｍ２の硫化物、及び、Ｏ換算で２ａｔ％～２０ａｔ％の酸化物を含む。硫化物の含有量は、Ｓ換算で４０×１０１０個／ｃｍ２～１５００×１０１０個／ｃｍ２が好ましく、１００×１０１０個／ｃｍ２～５００×１０１０個／ｃｍ２がより好ましい。酸化物の含有量は、Ｏ換算で３ａｔ％～１６ａｔ％が好ましく、４ａｔ％～１２ａｔ％がより好ましい。硫化物の含有量が３０×１０１０個／ｃｍ２未満、又は、酸化物の含有量が２ａｔ％未満であると、半導体基板とエピタキシャル層との界面に高抵抗層が形成し、界面の高抵抗化により半導体デバイスの歩留が低下する。硫化物の含有量が２０００×１０１０個／ｃｍ２を超える、又は、酸化物の含有量が２０ａｔ％を超えると、エピタキシャル層の結晶品質が低下し、エピタキシャル層におけるＰＬ（フォトルミネッセンス）法により発光させた光の強度（ＰＬ強度）が低下する。
　表面層１２は、Ｃｌ換算で１２０×１０１０個／ｃｍ２～１５０００×１０１０個／ｃｍ２の塩化物を含むことが好ましい。塩化物の含有量は、Ｃｌ換算で３５０×１０１０個／ｃｍ２～１００００×１０１０個／ｃｍ２がより好ましく、１０００×１０１０個／ｃｍ２～５０００×１０１０個／ｃｍ２が更に好ましい。塩化物の含有量が１２０×１０１０個／ｃｍ２未満であると、半導体基板とエピタキシャル層との界面に高抵抗層が形成され易く、界面の高抵抗化により半導体デバイスの歩留が低下する傾向がある。塩化物の含有量が１５０００×１０１０個／ｃｍ２を超えると、エピタキシャル層の結晶品質が低下し易く、エピタキシャル層のＰＬ強度が低下する傾向がある。
　表面層１２は、Ｓｉ換算で１００×１０１０個／ｃｍ２～１２０００×１０１０個／ｃｍ２のシリコン化合物を含むことが好ましい。シリコン化合物の含有量は、Ｓｉ換算で５００×１０１０個／ｃｍ２～８０００×１０１０個／ｃｍ２がより好ましく、１０００×１０１０個／ｃｍ２～５０００×１０１０個／ｃｍ２が更に好ましい。シリコン化合物の含有量が１００×１０１０個／ｃｍ２未満であると、半導体基板とエピタキシャル層との界面に高抵抗層が形成され易く、界面の高抵抗化により半導体デバイスの歩留が低下する傾向がある。シリコン化合物の含有量が１２０００×１０１０個／ｃｍ２を超えると、エピタキシャル層の結晶品質が低下し易く、エピタキシャル層のＰＬ強度が低下する傾向がある。
　表面層１２は、炭素化合物を含んでいてもよい。表面層１２における炭素化合物の含有量は、Ｃ換算で２２ａｔ％以下が好ましく、１８ａｔ％以下がより好ましく、１５ａｔ％以下が更に好ましい。炭素化合物の含有量が２２ａｔ％を超えると、エピタキシャル層の結晶品質が低下し易く、エピタキシャル層のＰＬ強度が低下する傾向があると共に、半導体基板とエピタキシャル層との界面に高抵抗層が形成され易く、界面の高抵抗化により半導体デバイスの歩留が低下する傾向がある。
　表面層１２は、銅化合物を含んでいてもよい。表面層１２における銅化合物の含有量は、Ｃｕ換算で１５０×１０１０個／ｃｍ２以下が好ましく、１００×１０１０個／ｃｍ２以下がより好ましく、５０×１０１０個／ｃｍ２以下が更に好ましい。銅化合物の含有量が１５０×１０１０個／ｃｍ２を超えると、エピタキシャル層の結晶品質が低下し易く、エピタキシャル層のＰＬ強度が低下する傾向があると共に、半導体基板とエピタキシャル層との界面に高抵抗層が形成され易く、界面の高抵抗化により半導体デバイスの歩留が低下する傾向がある。
　表面層１２の組成は、Ｓ、Ｓｉ、Ｃｌ及びＣｕについては、ＴＸＲＦ（全反射蛍光Ｘ線分析）で定量することができる。ＴＸＲＦは、Ｘ線の進入深さから、表面から５ｎｍ程度までの組成を評価する。Ｏ及びＣについては、ＡＥＳ（オージェ電子分光分析）で定量することができる。ＡＥＳは、０．１％の分解能がある。ＡＥＳは、オージェ電子の脱出深さから表面から５ｎｍ程度の組成を評価する。なお、表面層１２は、含有成分をＴＸＲＦやＡＥＳによって計測され得る厚みを有する層であり、例えば５ｎｍ程度の厚さを有する。
　表面層１２と窒化物基板１０内部のバルク部分との組成の違いは、ＳＩＭＳ（二次イオン質量分析）により深さ方向の分析を行うことで評価することができる。また、窒化物基板１０内部、窒化物基板１０とエピタキシャル層との界面、及び、エピタキシャル層内部の組成の違いについてもＳＩＭＳで評価することができる。
　窒化物基板１０における表面層１２の表面粗さは、エピタキシャル層の結晶品質を更に向上させ、素子発光の積分強度を更に向上させることができる観点から、ＲＭＳ基準で５ｎｍ以下が好ましく、３ｎｍ以下がより好ましく、１ｎｍ以下が更に好ましい。また、優れた生産性とエピタキシャル層の結晶品質とを両立させる観点からは、表面粗さは１ｎｍ～３ｎｍが好ましい。ここで、ＲＭＳ基準の表面粗さ（二乗平均粗さ）は、ＡＦＭ（原子間力顕微鏡）を用いて、表面１０ａの１０μｍ角の領域を基準面積として測定することができる。
　表面層１２の転位密度は、１×１０６個／ｃｍ２以下が好ましく、１×１０５個／ｃｍ２以下がより好ましく、１×１０４個／ｃｍ２以下が更に好ましい。転位密度が１×１０６個／ｃｍ２を超えると、エピタキシャル層の結晶品質が低下し易く、半導体デバイスの発光強度が低下する傾向がある。一方、結晶作製時の優れたコスト・生産性の観点から、転位密度は１×１０２個／ｃｍ２以上が好ましい。転位密度は、ＣＬ観察を行い、表面層１２の１０μｍ角領域内の非発光となる点の数をカウントして算出することができる。
　窒化物基板１０の表面１０ａの面方位は、エピタキシャル層のインジウムの取り込み効率を向上させる観点では、ウルツ鉱型構造の｛２０－２１｝面、｛１０－１１｝面、｛２０－２－１｝面、｛１０－１－１｝面、｛１１－２２｝面、｛２２－４３｝面、｛１１－２１｝面、｛１１－２－２｝面、｛２２－４－３｝面、及び｛１１－２－１｝面のいずれかであることが好ましい。表面１０ａの面方位は、例えばＸ線回折装置を用いて測定することができる。
　ｃ軸に対する表面１０ａの法線軸の傾斜角度（オフ角）は１０°～８１°であることが好ましく、１７°～８０°がより好ましく、６３°～７９°が更に好ましい。傾斜角度が１０°以上であることにより、ウルツ鉱型構造の自発分極によるピエゾ電界が抑制されるため、発光デバイスのＰＬ強度を向上させることができる。傾斜角度が８１°以下であることにより、エピタキシャル層（井戸層）の転位密度を低減し、半導体デバイスのＰＬ強度を向上させることができる。
　次に、窒化物基板１０の製造方法について説明する。
　まず、ＨＶＰＥ法等によりＩＩＩ族窒化物半導体結晶をｃ軸方向やｍ軸方向に成長させた後に、その結晶に外周加工を施して成形し、ＩＩＩ族窒化物半導体のインゴットを得る。次に、得られたインゴットを所望の角度でワイヤーソーやブレードソーを用いて切断して、表面１０ａが所望のオフ角を有する窒化物基板１０を得る。なお、下地基板として半極性基板を用い、半極性基板の上にＩＩＩ族窒化物半導体の結晶を成長させて、表面が所望のオフ角を有するインゴットを用いてもよい。
　次に、基板表面を平坦化するため、グラインディング加工（研削）やラッピング加工等の機械加工を行う。研削には、硬質砥粒としてダイヤモンド、ＳｉＣ、ＢＮ、Ａｌ２Ｏ３、Ｃｒ２Ｏ３、ＺｒＯ２等を含む砥石を用いることができる。ラッピング加工には、硬質砥粒としてダイヤモンド、ＳｉＣ、ＢＮ、Ａｌ２Ｏ３、Ｃｒ２Ｏ３、ＺｒＯ２等を含む一般的な研磨剤を用いることができる。
　砥粒は、機械的な作用や特性を考慮して適宜選定される。例えば、研磨レートを上げる観点から、高硬度で粒径の大きな砥粒が使用される。表面を平滑にする観点や、加工変質層の形成を抑制する観点から、低硬度で粒径の小さな砥粒が使用される。また、研磨時間を短縮し、かつ、平滑な表面を得る観点から、研磨処理の進行に伴い粒度の大きな砥粒から小さな砥粒へ変化させる多段階の研磨が好適である。
　窒化物基板１０に研削やラッピング加工を施した後、窒化物基板１０の表面１０ａの表面粗さの低減や加工変質層の除去のため、表面１０ａに対してドライエッチングやＣＭＰ等の表面仕上げを行う。なお、ドライエッチングは、研削やラッピング加工の前に行ってもよい。
　ドライエッチングとしては、ＲＩＥ（反応性イオンエッチング）、誘導結合プラズマＲＩＥ（ＩＣＰ－ＲＩＥ）、ＥＣＲ（電子サイクロトロン共鳴）－ＲＩＥ、ＣＡＩＢＥ（化学アシストイオンビームエッチング）、ＲＩＢＥ（反応性イオンビームエッチング）等が挙げられ、中でも反応性イオンエッチングが好ましい。反応性イオンエッチングには、例えば、図２に示すドライエッチング装置１６を用いることができる。
　ドライエッチング装置１６は、チャンバ１６ａを備えている。チャンバ１６ａ内には、平行平板型の上部電極１６ｂ及び下部電極１６ｃと、上部電極１６ｂと対向するように下部電極１６ｃ上に配置された基板支持台１６ｄとが設けられている。チャンバ１６ａ内には、ガス源に接続されたガス供給口１６ｅと、真空ポンプに接続されたガス排気口１６ｆとが設けられている。チャンバ１６ａの外部には、下部電極１６ｃに接続された高周波電源１６ｇが配置されている。
　ドライエッチング装置１６では、ガス供給口１６ｅからガスをチャンバ１６ａ内に供給し、高周波電源１６ｇから高周波電力を下部電極１６ｃに供給することにより、チャンバ１６ａ内にプラズマを発生させることができる。基板支持台１６ｄ上に窒化物基板１０を配置することで、窒化物基板１０の表面１０ａをドライエッチングすることができる。
　ガス供給口１６ｅから供給されるエッチングガスとして硫黄系ガスを用いることにより、高いエッチングレートが得られると共に、表面層１２の硫化物の含有量を調整することができる。硫黄系ガスとしては、例えば、Ｈ２Ｓ、ＳＯ２、ＳＦ４、ＳＦ６等を用いることができる。同様に、エッチングガスとして塩素系ガスを用いることにより、高いエッチングレートが得られると共に、表面層１２の塩化物の含有量を調整することができる。塩素系ガスとしては、例えば、Ｃｌ２、ＨＣｌ、ＣＣｌ４、ＢＣｌ３、ＳｉＣｌ４、ＳｉＨＣｌ３を用いることができる。表面層１２のシリコン化合物、炭素化合物の含有量は、エッチングガスとして、例えばＳｉＣｌ４、ＳｉＨＣｌ３、ＣＨ４、Ｃ２Ｈ２を用いることで調整することができる。なお、ガスの種類、ガス流量、チャンバ内の圧力、エッチングのパワーを調整することで、表面層１２の含有成分の含有量を制御することもできる。
　反応性イオンエッチングでは、チャンバ内の圧力をＰ（Ｐａ）、ガス流量をＱ（ｓｃｃｍ）、チャンバ容積をＶ（Ｌ）としたときに、下記式（１）を満たすことが好ましい。
　　　０．０５≦ＰＶ／Ｑ≦３．０　　　…（１）
ＰＶ／Ｑが０．０５よりも小さい場合には、表面粗さが増加する傾向がある。ＰＶ／Ｑが３．０よりも大きい場合には、表面改質の効果が小さくなる傾向がある。
　ＣＭＰには、例えば、図３に示すポリシング装置１８を用いることができる。ポリシング装置１８は、定盤１８ａ、ポリシングパッド１８ｂ、結晶ホルダ１８ｃ、重り１８ｄ、及び、スラリー液供給口１８ｅを備えている。
　ポリシングパッド１８ｂは、定盤１８ａ上に載置されている。定盤１８ａ及びポリシングパッド１８ｂは、定盤１８ａの中心軸線Ｘ１を中心に回転可能である。結晶ホルダ１８ｃは、窒化物基板１０をその下面に支持するための部品である。窒化物基板１０には、結晶ホルダ１８ｃの上面に載置された重り１８ｄによって荷重が加えられる。結晶ホルダ１８ｃは、軸線Ｘ１と略平行であり且つ軸線Ｘ１から変位した位置に中心軸線Ｘ２を有しており、この中心軸線Ｘ２を中心に回転可能である。スラリー液供給口１８ｅは、ポリシングパッド１８ｂ上にＣＭＰ溶液のスラリーＳを供給する。
　このポリシング装置１８によれば、定盤１８ａ及びポリシングパッド１８ｂと、結晶ホルダ１８ｃとを回転させ、スラリーＳをポリシングパッド１８ｂ上に供給し、窒化物基板１０の表面１０ａをポリシングパッド１８ｂに接触させることによって、表面１０ａのＣＭＰを行うことができる。
　表面層１２の含有成分の含有量は、ＣＭＰ溶液の添加物、ｐＨ、酸化還元電位により調整することができる。ＣＭＰ溶液には砥粒を添加することができる。砥粒の材質としては、ＺｒＯ２、ＳｉＯ２、ＣｅＯ２、ＭｎＯ２、Ｆｅ２Ｏ３、Ｆｅ３Ｏ４、ＮｉＯ、ＺｎＯ、ＣｏＯ、Ｃｏ３Ｏ４、ＧｅＯ２、ＣｕＯ、Ｇａ２Ｏ３、Ｉｎ２Ｏ３からなる群より選ばれる少なくとも一種の金属酸化物を用いることができる。砥粒の材質としては、Ｓｉ、Ｃｕ、Ｃｕ－Ｚｎ合金、Ｃｕ－Ｓｎ合金、Ｓｉ３Ｎ４、ＳｉＡｌＯＮ、等の化合物を用いることもできる。砥粒の材質は、洗浄性を高める観点から、イオン化傾向の高い材質が好ましく、Ｈよりもイオン化傾向が高い材質であると、洗浄による除去効率を特に向上させることができる。なお、砥粒を含まないＣＭＰ溶液を用いてもよい。砥粒としてＳｉ、Ｓｉ３Ｎ４、ＳｉＡｌＯＮ、等を用いることにより、表面層１２のシリコン化合物の含有量を調整することができる。砥粒としてＣｕ、Ｃｕ－Ｚｎ合金、Ｃｕ－Ｓｎ合金、等を用いることにより、表面層１２の銅化合物の含有量を調整することができる。
　ＣＭＰ後に表面１０ａに砥粒が残存することを十分に抑制する観点から、ＣＭＰ溶液には界面活性剤を添加することができる。界面活性剤としては、例えば、カルボン酸型、スルホン酸型、硫酸エステル型、第４級アンモニウム塩型、アルキルアミン塩型、エステル型、エーテル型が挙げられる。
　ＣＭＰ溶液の溶媒としては、非極性溶媒が好ましい。非極性溶媒としては、炭化水素、四塩化炭素、ジエチルエーテル等が挙げられる。非極性溶媒を用いることにより、金属酸化物である砥粒と基板との固体接触を促進させることができるため、効率よく基板表面の金属組成を制御することができる。
　ＣＭＰ溶液の半導体基板に対する化学的な作用（メカノケミカル効果）は、ＣＭＰ溶液のｐＨや酸化還元電位により調整することができる。ＣＭＰ溶液のｐＨは、１～６又は８．５～１４が好ましく、１．５～４又は１０～１３がより好ましい。ｐＨ調整剤としては、塩酸、硝酸、硫酸、リン酸等の無機酸、蟻酸、酢酸、クエン酸、リンゴ酸、酒石酸、コハク酸、フタル酸、マレイン酸、フマル酸等の有機酸、ＫＯＨ、ＮａＯＨ、ＮＨ４ＯＨ、有機アルカリ、アミン等のアルカリの他に硫酸塩、炭酸塩、燐酸塩等の塩を用いることができる。ｐＨ調整剤として有機酸を使用することにより、無機酸、無機塩と比較して、同じｐＨでも不純物の除去効果を向上させることができる。有機酸としてはジカルボン酸（２価カルボン酸）が好ましい。
　ｐＨ調整剤及び酸化剤として、硫酸等の硫黄原子を含む酸、硫酸ナトリウム等の硫酸塩、チオ硫酸ナトリウム等のチオ硫酸塩を用いることにより、表面層１２の硫化物の含有量を調整することができる。塩酸等の塩素原子を含む酸、塩化カリウム等の塩、次亜塩素酸、次亜塩素酸ナトリウム、次亜塩素酸カルシウム等の次亜塩素酸塩、トリクロロイソシアヌル酸等の塩素化イソシアヌル酸、ジクロロイソシアヌル酸ナトリウム等の塩素化イソシアヌル酸塩、を用いることにより、表面層１２の塩化物の含有量を調整することができる。炭酸、炭酸塩、クエン酸、シュウ酸、フマル酸、フタル酸、リンゴ酸等の有機酸、有機酸塩等を用いることにより、表面層１２の炭素化合物の含有量を調整することができる。
　ＣＭＰ溶液の酸化還元電位は、酸化剤を用いて調整することができる。ＣＭＰ溶液に酸化剤を添加して酸化還元電位を増加させることにより、砥粒の除去効果を高く維持しつつ研磨レートを向上させると共に、表面層１２の酸化物の含有量を調整することができる。酸化剤としては、特に制限はないが、酸化還元電位を十分に高める観点から、次亜塩素酸、次亜塩素酸ナトリウム、次亜塩素酸カルシウム等の次亜塩素酸塩、トリクロロイソシアヌル酸等の塩素化イソシアヌル酸、ジクロロイソシアヌル酸ナトリウム等の塩素化イソシアヌル酸塩等の塩素系酸化剤、硫酸、チオ硫酸ナトリウム等のチオ硫酸塩等の硫黄系酸化剤、過マンガン酸カリウム等の過マンガン酸塩、ニクロム酸カリウム等のニクロム酸塩、臭素酸カリウム等の臭素酸塩、チオ硫酸ナトリウム等のチオ硫酸塩、過硫酸アンモニウム、過硫酸カリウム等の過硫酸塩、硝酸、過酸化水素水、オゾン等が好ましく用いられる。これらの中でも、硫黄系酸化剤や塩素系酸化剤を用いることにより、研磨レートを向上させることや、研磨後の表面層１２の硫化物や塩化物の含有量を上記好適な含有量に調整することができる。
　ここで、ＣＭＰ溶液のｐＨの値をｘとし、酸化還元電位の値をｙ（ｍＶ）としたときに、ｘ及びｙの関係は、下記式（２）を満たすことが好ましい。
　　　－５０ｘ＋１４００≦ｙ≦－５０ｘ＋１９００　　　…（２）
ｙが式（２）の上限値を超えると、ポリシングパッドや研磨設備への腐食作用が強くなり、安定した状態で研磨することが困難となる傾向があると共に、基板表面の酸化が過度に進行する傾向がある。ｙが式（２）の下限値未満であると、基板表面の酸化作用が弱くなり易く、研磨レートが低下する傾向がある。
　ＣＭＰ溶液の粘度を制御することにより、表面層１２の含有成分の含有量を調整することができる。ＣＭＰ溶液の粘度は、２ｍＰａ・ｓ～３０ｍＰａ・ｓが好ましく、５ｍＰａ・ｓ～１０ｍＰａ・ｓがより好ましい。ＣＭＰ溶液の粘度が２ｍＰａ・ｓより低いと、表面層１２の含有成分の含有量が上述した所望の値よりも高くなる傾向があり、３０ｍＰａ・ｓを超えると、表面層１２の含有成分の含有量が上述した所望の値よりも低くなる傾向がある。なお、ＣＭＰ溶液の粘度は、エチレングリコール等の高粘度の有機化合物やベーマイト等の無機化合物を添加することで調整できる。
　ＣＭＰ溶液の硫酸イオンの濃度や接触係数Ｃにより、表面層１２の硫化物の含有量を調整することができる。接触係数Ｃとは、ＣＭＰ溶液の粘度η（ｍＰａ・ｓ）、研磨時の周速度Ｖ（ｍ／ｓ）、研磨時の圧力Ｐ（ｋＰａ）を用いて、「Ｃ＝η×Ｖ／Ｐ」で定義される。接触係数Ｃは、１．０×１０－６ｍ～２．０×１０－６ｍが好ましい。接触係数Ｃが１．０×１０－６ｍ未満であると、ＣＭＰにおける半導体基板への負荷が強くなり易く、表面層１２の硫化物の含有量が過剰量となる傾向がある。接触係数Ｃが２．０×１０－６ｍを超えると、研磨レートが低下する傾向があると共に、表面層１２の硫化物の含有量が小さくなる傾向がある。
　研磨時の圧力は、３ｋＰａ～８０ｋＰａが好ましく、１０ｋＰａ～６０ｋＰａがより好ましい。圧力が３ｋＰａ未満であると、研磨レートが実用上不十分となる傾向があり、８０ｋＰａを超えると、基板の表面品質が低下する傾向がある。
　窒化物基板１０によれば、Ｓ換算で３０×１０１０個／ｃｍ２～２０００×１０１０個／ｃｍ２の硫化物、及び、Ｏ換算で２ａｔ％～２０ａｔ％の酸化物が表面層１２に存在することにより、エピタキシャル層と窒化物基板１０との界面においてＣがパイルアップすることを抑制することができる。このようにＣのパイルアップを抑制することで、エピタキシャル層と窒化物基板１０との界面における高抵抗層の形成が抑制される。これにより、エピタキシャル層と窒化物基板１０との界面における電気抵抗を低減することができると共に、エピタキシャル層の結晶品質を向上させることができる。したがって、半導体デバイスの発光強度及び歩留を向上させることができる。
（エピタキシャル基板）
　図４は、第１実施形態に係るエピタキシャル基板２０を示す概略断面図である。エピタキシャル基板２０は、図４に示すように、ベース基板としての上記窒化物基板１０と、窒化物基板１０の表面１０ａ上に積層されたエピタキシャル層２２とを有している。
　エピタキシャル層２２は、例えばＩＩＩ族窒化物半導体を含む。ＩＩＩ族窒化物半導体としては、ウルツ鉱型構造を有する結晶が好ましく、例えば、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮが挙げられる。エピタキシャル層２２は、ＨＶＰＥ法、ＭＯＣＶＤ法、ＶＯＣ法、ＭＢＥ法、昇華法等の気相成長法により形成することができる。窒化物基板１０上にエピタキシャル層２２を設けることにより、ＰＬ強度を向上させることができる。
　図５は、第２実施形態に係るエピタキシャル基板３０を示す概略断面図である。エピタキシャル基板３０は、図５に示すように、窒化物基板１０の表面１０ａ上に、複数層により構成されたエピタキシャル層３２が形成されている。窒化物基板１０上にエピタキシャル層３２を設けることにより、ＰＬ強度を向上させることができる。
　エピタキシャル層３２は、第１の半導体領域３２ａと、第２の半導体領域３２ｂと、第１の半導体領域３２ａ及び第２の半導体領域３２ｂの間に設けられた活性層３２ｃとを備える。第１の半導体領域３２ａは、一又は複数のｎ型半導体層を有し、例えば、厚さ１μｍのｎ型ＧａＮ層３２ｄ、及び、厚さ１５０ｎｍのｎ型Ａｌ0.1Ｇａ0.9Ｎ層３２ｅを有する。第２の半導体領域３２ｂは、一又は複数のｐ型半導体層を有し、例えば、厚さ２０ｎｍのｐ型Ａｌ0.2Ｇａ0.8Ｎ層３２ｆ、及び、厚さ１５０ｎｍのｐ型ＧａＮ層３２ｇを有する。エピタキシャル層３２では、ｎ型ＧａＮ層３２ｄ、ｎ型Ａｌ0.1Ｇａ0.9Ｎ層３２ｅ、活性層３２ｃ、ｐ型Ａｌ0.2Ｇａ0.8Ｎ層３２ｆ、及び、ｐ型ＧａＮ層３２ｇが窒化物基板１０上にこの順序で積層されている。
　活性層３２ｃは、例えば、波長４３０ｎｍ～５５０ｎｍの光を発生するように設けられている。活性層３２ｃは、例えば、４層の障壁層と３層の井戸層とを有し、障壁層及び井戸層が交互に積層された多重量子井戸構造（ＭＱＷ）を有する。障壁層は、例えば、厚さ１０ｎｍのＧａＮ層である。井戸層は、例えば、厚さ３ｎｍのＧａ0.85Ｉｎ0.15Ｎ層である。
　エピタキシャル層３２は、例えば、ＭＯＣＶＤ（有機金属化学気相堆積）法により、ｎ型ＧａＮ層３２ｄ、ｎ型Ａｌ0.1Ｇａ0.9Ｎ層３２ｅ、活性層３２ｃ、ｐ型Ａｌ0.2Ｇａ0.8Ｎ層３２ｆ及びｐ型ＧａＮ層３２ｇを窒化物基板１０上に順次エピタキシャル成長させて形成することができる。
　図６は、第３実施形態に係るエピタキシャル基板４０を示す平面図である。エピタキシャル基板４０は、図６に示すように、窒化物基板１０の表面１０ａ上に配置されたエピタキシャル層４２を有する。
　エピタキシャル層４２は、所定の転位密度より小さい転位密度を有する複数の低転位密度領域４４Ａと、該所定の転位密度より大きい転位密度を有する複数の高転位密度領域４４Ｂとを有する。この所定の転位密度は、例えば８×１０７ｃｍ－２である。
　低転位密度領域４４Ａ及び高転位密度領域４４Ｂの各々は、窒化物基板１０の表面１０ａの平面方向（図６中のＹ方向）に互いに略平行にストライプ状に伸びており、エピタキシャル層４２の裏面から表面にかけて形成されている。エピタキシャル層４２は、低転位密度領域４４Ａ及び高転位密度領域４４Ｂが交互に並ぶストライプ構造を有している。エピタキシャル層４２は、例えばＧａＮにより構成されており、上記ストライプ構造により結晶内の転位密度が低減されている。低転位密度領域４４Ａ及び高転位密度領域４４Ｂは、走査型電子顕微鏡（例えば、日立製作所製Ｓ－４３００）を用いてＣＬ観察することにより確認することができる。
　次に、図７を用いてエピタキシャル基板４０の製造方法について説明する。まず、図７（ａ）に示すように、下地基板となる窒化物基板１０の表面１０ａ上に、例えば図７（ａ）のＹ方向に伸びるようにストライプ状のマスク層４６をパターニング形成する。マスク層４６は、例えばＳｉＯ2により形成されている。
　次に、図７（ｂ）に示すように、上記マスク層４６が形成された表面１０ａ上に、気相成長法によりエピタキシャル層４２をファセット成長させる。気相成長法としては、ＨＶＰＥ法、ＭＯＣＶＤ法、ＶＯＣ法、ＭＢＥ法、昇華法等を用いることができる。エピタキシャル層４２をファセット成長によって厚膜成長させていくと、マスク層４６がエピタキシャル層４２によって覆われ、マスク層４６上に位置する部分に高転位密度領域４４Ｂが形成される。
　高転位密度領域４４Ｂは、上記ストライプ構造だけでなく、図８（ａ）に示すように、ストライプ状の高転位密度領域４４Ｂが互いに直交したスクエア構造や、図８（ｂ）に示すように、ドット状の高転位密度領域４４Ｂが互いに所定間隔をおいて規則的に配列されたドット構造であってもよい。このようなスクエア構造やドット構造の高転位密度領域４４Ｂは、ストライプ構造同様、マスク層４６を用いたエピタキシャル層４２のパターニング形成により得ることができる。
（半導体デバイス）
　図９は、第１実施形態に係る半導体デバイス１００を示す概略断面図である。半導体デバイス１００は、図９に示すように、エピタキシャル基板２０と、エピタキシャル層２２の表面２３全体を覆って形成された電極９０Ａと、窒化物基板１０の裏面１０ｂ全体を覆って形成された電極９０Ｂとを有する。電極９０Ａ，９０Ｂは、例えば金属蒸着により形成される。電極９０Ａ，９０Ｂの形成位置は、必要に応じて適宜変更可能であり、電極９０Ｂが窒化物基板１０に電気的に接続されており、電極９０Ａがエピタキシャル層２２に電気的に接続されていればよい。
　図１０は、第２実施形態に係る半導体デバイス２００を示す概略断面図である。半導体デバイス２００は、図１０に示すように、エピタキシャル基板３０と、エピタキシャル層３２の表面３３の全体を覆って形成された第１の電極（ｐ側電極）９２Ａと、窒化物基板１０の裏面１０ｂの一部を覆って形成された第２の電極（ｎ側電極）９２Ｂとを有する。半導体デバイス２００のサイズは、例えば４００μｍ角や２ｍｍ角である。導電体９１Ａは、はんだ層９３を介して電極９２Ａに電気的に接続されている。導電体９１Ｂは、ワイヤ９４を介して電極９２Ｂに電気的に接続されている。
　半導体デバイス２００は、以下の手順により製造することができる。まず、上述した方法により窒化物基板１０を得る。次に、窒化物基板１０の表面１０ａ上にエピタキシャル層３２を積層する。更に、エピタキシャル層３２の表面３３上に電極９２Ａを形成すると共に窒化物基板１０の裏面１０ｂ上に電極９２Ｂを形成する。続いて、電極９２Ａをはんだ層９３により導電体９１Ａに電気的に接続すると共に電極９２Ｂをワイヤ９４により導電体９１Ｂに電気的に接続する。
　なお、本発明は上記実施形態に限られるものではない。上記の説明に記載された｛２０－２１｝面、Ｍ面、Ａ面等の面方位は、その記載自体により特定されるものだけでなく、結晶学的に等価な面及び方位を含む。例えば、｛２０－２１｝面とは、｛２０－２１｝面のみならず、（０２－２１）面、（０－２２１）面、（２－２０１）面、（－２０２１）面、（－２２０１）面を含む。
　以下、本発明を実施例により詳述するが、本発明の範囲はこれらの実施例に限定されるものではない。
（１）ＧａＮ基板の作製
　まず、ｎ型ＧａＮ結晶（ドーパント：Ｏ）をＨＶＰＥ法によりｃ軸方向に成長させた。次に、ＧａＮ結晶をｃ軸に垂直にスライスし、表面が（０００１）面である直径５０ｍｍ×厚さ０．５ｍｍのＧａＮ基板を得た。
　続いて、ＧａＮ基板の表面、及び、表面と反対側の裏面にドライエッチングを施し加工変質層を除去した。ドライエッチングには、図２と同様の構成を有するＲＩＥ装置を用いた。真空チャンバの容積（Ｖ）は２０Ｌとした。基板支持台の材質はＳｉＣとした。エッチングガスにはＣｌ２、ＣＨ４を用い、ガス流量（Ｑ）は３０ｓｃｃｍとした。圧力（Ｐ）４．０Ｐａ、パワー５０Ｗ～２００Ｗでドライエッチングを行った（ＰＶ／Ｑ＝２．６７)。
（２）ＧａＮ基板表面のラッピング
　ＧａＮ基板の裏面（（０００－１）面）をセラミックス製の結晶ホルダにワックスで貼り付けた。ラップ装置に直径３８０ｍｍの定盤を設置し、ダイヤモンドの砥粒が分散されたスラリーをスラリー供給口から定盤に供給しながら、定盤をその回転軸を中心にして回転させた。次に、結晶ホルダ上に重りを載せることによりＧａＮ基板を定盤に押し付けながら、ＧａＮ基板を結晶ホルダの回転軸を中心にして回転させることにより、ｎ型ＧａＮ結晶の表面のラッピングを行った。
　ラッピングは以下の条件で行った。定盤としては銅定盤、錫定盤を用いた。砥粒としては砥粒径が９μｍ、３μｍ、２μｍの３種類のダイヤモンドの砥粒を準備し、ラッピングの進行と共に、砥粒径が小さい砥粒を段階的に用いた。研磨圧力は１００ｇ／ｃｍ2～５００ｇ／ｃｍ2とし、ＧａＮ基板及び定盤の回転数はいずれも３０回／ｍｉｎ～６０回／ｍｉｎとした。以上のラッピングによりＧａＮ結晶基板の表面が鏡面となったことを確認した。
（３）ＧａＮ基板表面のＣＭＰ
　図３と同様の構成を有するポリシング装置を用いて、ＧａＮ基板の表面のＣＭＰを行った。ＣＭＰは以下の条件で行った。ポリシングパッドとしては、ポリウレタンのスウェードパッド（ニッタ・ハース株式会社製、Supreme　RN-R）を用いた。定盤としては、直径３８０ｍｍの円形のステンレス鋼定盤を用いた。ＧａＮ基板とポリシングパッドとの接触係数Ｃは、１．０×１０－６ｍ～２．０×１０－６ｍとした。ポリシング圧力は１０ｋＰａ～８０ｋＰａとし、ＧａＮ基板及びポリシングパッドの回転数はいずれも３０回／ｍｉｎ～１２０回／ｍｉｎとした。スラリー（ＣＭＰ溶液）には、砥粒として粒径２００ｎｍのシリカ粒子を水に２０質量％分散させた。スラリーにはｐＨ調整剤として、クエン酸、Ｈ２ＳＯ４を添加し、酸化剤としてジクロロイソシアヌル酸ナトリウムを添加して、スラリーのｐＨ及び酸化還元電位を下記式（３）の範囲に調整した（ｘ：ｐＨ、ｙ：酸化還元電位（ｍＶ））。
　　　－５０ｘ＋１４００≦ｙ≦－５０ｘ＋１９００　　　…（３）
　ドライエッチング、ＣＭＰの条件を適宜変更することにより、表面組成が異なるＧａＮ基板を作製した。ＧａＮ基板の表面の硫化物、シリコン化合物、塩化物及び銅化合物の含有量の評価はＴＸＲＦにより行い、酸化物及び炭素化合物の含有量の評価はＡＥＳにより行った。ＴＸＲＦはＸ線の線源にＷ封入型Ｘ線管球を用い、Ｘ線出力は電圧４０ｋＶ、電流４０ｍＡとし、入射角度０．０５°で測定を行った。ＡＥＳは、加速電圧１０ｋｅＶで測定を行った。ＧａＮ基板の表面におけるＲＭＳ基準の表面粗さの評価は、ＧａＮ基板表面の１０μｍ×１０μｍの範囲内におけるＡＦＭ観察により行った。転位密度の評価は、カソードルミネッセンスにより行った。ＧａＮ基板の表面組成、表面粗さ及び転位密度を表１～７に示す。
（４）ＧａＮ基板を含む半導体デバイスの作製
　ＧａＮ基板をＭＯＣＶＤ装置内に配置して、ＭＯＣＶＤ法により、厚さ１μｍのｎ型ＧａＮ層（ドーパント：Ｓｉ）、厚さ１５０ｎｍのｎ型Ａｌ0.1Ｇａ0.9Ｎ層（ドーパント：Ｓｉ）、活性層、厚さ２０ｎｍのｐ型Ａｌ0.2Ｇａ0.8Ｎ層（ドーパント：Ｍｇ）、及び、厚さ１５０ｎｍのｐ型ＧａＮ層（ドーパント：Ｍｇ）をＧａＮ基板の表面側に順次形成して、ＧａＮ基板上にエピタキシャル層を形成した。ここで、活性層は、４層の障壁層と３層の井戸層とを有しており、障壁層及び井戸層が交互に積層された多重量子井戸構造とした。障壁層は厚さ１０ｎｍのＧａＮ層とし、井戸層は厚さ３ｎｍのＧａ0.85Ｉｎ0.15Ｎ層とした。
　以上のように形成したエピタキシャル層について、ＰＬ強度の評価を行った。ＰＬ強度の評価は、波長３２５ｎｍのＨｅ－Ｃｄレーザを励起光源に用い、波長４６０ｎｍの強度を評価した。ＰＬ強度の測定結果を表１～７に示す。
　次に、ＧａＮ基板の裏面（（０００－１）面）側に、厚さ２００ｎｍのＴｉ層、厚さ１０００ｎｍのＡｌ層、厚さ２００ｎｍのＴｉ層、厚さ２０００ｎｍのＡｕ層からなる積層体を形成した。積層体を窒素雰囲気中で加熱することにより、直径１００μｍのｎ側電極（第１の電極）を形成した。また、ｐ型ＧａＮ層上に、厚さ４ｎｍのＮｉ層、厚さ４ｎｍのＡｕ層からなる積層体を形成した。積層体を窒素雰囲気中で加熱することにより、ｐ側電極（第２の電極）を形成した。以上の工程により得られた積層物を２ｍｍ角に加工した。更に、ＡｕＳｎで形成されたはんだ層でｐ側電極を導電体にボンディングし、ｎ側電極と導電体とをワイヤでボンディングして、ＬＥＤを得た。
　積分球を用いてＬＥＤの光出力（ＰＬ強度）を注入電流４Ａの条件で測定した。ＬＥＤの光出力は、積分球内に載置されたＬＥＤに所定の電流を注入し、そのＬＥＤから集光された光をディテクタによって測定した。また、光出力が２Ｗ以上であるＬＥＤを良好に作製された半導体デバイスとして、２００個のＬＥＤにおける歩留を算出した。ＬＥＤの素子歩留を表１～７に示す。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
Figure JPOXMLDOC01-appb-T000003
Figure JPOXMLDOC01-appb-T000004
Figure JPOXMLDOC01-appb-T000005
Figure JPOXMLDOC01-appb-T000006
Figure JPOXMLDOC01-appb-T000007
　表１～７に示されるように、実施例１－１～１－８、２－１～２－９、３－１～３－８、４－１～４－６、５－１～５－６、６－１～６－５、７－１～７－６は、硫化物の含有量がＳ換算で３０×１０１０個／ｃｍ２～２０００×１０１０個／ｃｍ２の範囲であると共に、酸化物の含有量がＯ換算で２ａｔ％～２０ａｔ％の範囲であるため、良好な光出力及び素子歩留が得られた。一方、比較例１－１～１－６では、硫化物及び酸化物の少なくとも一方の含有量が上記範囲から外れているため、光出力や素子歩留が低下していることが確認された。
　また、表２に示されるように、塩化物の含有量がＣｌ換算で１２０×１０１０個／ｃｍ２～１５０００×１０１０個／ｃｍ２である実施例２－２～２－８では、光出力及び素子歩留のいずれもが特に優れていることが確認された。表３に示されるように、シリコン化合物の含有量がＳｉ換算で１００×１０１０個／ｃｍ２～１２０００×１０１０個／ｃｍ２である実施例３－２～３－７では、光出力及び素子歩留のいずれもが特に優れていることが確認された。表４に示されるように、炭素化合物の含有量がＣ換算で２２ａｔ％以下である実施例４－１～４－５では、光出力及び素子歩留のいずれもが特に優れていることが確認された。表５に示されるように、銅化合物の含有量がＣｕ換算で１５０×１０１０個／ｃｍ２以下である実施例５－１～５－５では、光出力及び素子歩留のいずれもが特に優れていることが確認された。表６に示されるように、表面粗さが５ｎｍ以下である実施例６－１～６－４では、光出力及び素子歩留のいずれもが特に優れていることが確認された。表７に示されるように、転位密度が１×１０６個／ｃｍ２以下である実施例７－１～７－５では、光出力及び素子歩留のいずれもが特に優れていることが確認された。
　１０…窒化物基板（ＩＩＩ族窒化物半導体基板）、１０ａ…表面、１２…表面層、２０，３０，４０…エピタキシャル基板、２２，３２，４２，５２…エピタキシャル層、３２ｃ，５２ｅ…活性層、１００，２００…半導体デバイス。

Claims (14)

  1. 　半導体デバイスに用いられるＩＩＩ族窒化物半導体基板であって、
    　前記ＩＩＩ族窒化物半導体基板の表面に表面層を有し、
    　前記表面層が、Ｓ換算で３０×１０１０個／ｃｍ２～２０００×１０１０個／ｃｍ２の硫化物、及び、Ｏ換算で２ａｔ％～２０ａｔ％の酸化物を含む、ＩＩＩ族窒化物半導体基板。
  2. 　前記表面層がＳ換算で４０×１０１０個／ｃｍ２～１５００×１０１０個／ｃｍ２の前記硫化物を含む、請求項１に記載のＩＩＩ族窒化物半導体基板。
  3. 　前記表面層がＯ換算で３ａｔ％～１６ａｔ％の前記酸化物を含む、請求項１又は２に記載のＩＩＩ族窒化物半導体基板。
  4. 　前記表面層がＣｌ換算で１２０×１０１０個／ｃｍ２～１５０００×１０１０個／ｃｍ２の塩化物を含む、請求項１～３のいずれか一項に記載のＩＩＩ族窒化物半導体基板。
  5. 　前記表面層がＳｉ換算で１００×１０１０個／ｃｍ２～１２０００×１０１０個／ｃｍ２のシリコン化合物を含む、請求項１～４のいずれか一項に記載のＩＩＩ族窒化物半導体基板。
  6. 　前記表面層における炭素化合物の含有量がＣ換算で２２ａｔ％以下である、請求項１～５のいずれか一項に記載のＩＩＩ族窒化物半導体基板。
  7. 　前記表面層における銅化合物の含有量がＣｕ換算で１５０×１０１０個／ｃｍ２以下である、請求項１～６のいずれか一項に記載のＩＩＩ族窒化物半導体基板。
  8. 　前記表面層の表面粗さがＲＭＳ基準で５ｎｍ以下である、請求項１～７のいずれか一項に記載のＩＩＩ族窒化物半導体基板。
  9. 　前記表面層の転位密度が１×１０６個／ｃｍ２以下である、請求項１～８のいずれか一項に記載のＩＩＩ族窒化物半導体基板。
  10. 　ｃ軸に対する前記表面の法線軸の傾斜角度が１０°～８１°である、請求項１～９のいずれか一項に記載のＩＩＩ族窒化物半導体基板。
  11. 　前記表面の面方位が、｛２０－２１｝面、｛１０－１１｝面、｛２０－２－１｝面、｛１０－１－１｝面、｛１１－２２｝面、｛２２－４３｝面、｛１１－２１｝面、｛１１－２－２｝面、｛２２－４－３｝面、及び｛１１－２－１｝面のいずれかである、請求項１～１０のいずれか一項に記載のＩＩＩ族窒化物半導体基板。
  12. 　請求項１～１１のいずれか一項に記載のＩＩＩ族窒化物半導体基板と、前記ＩＩＩ族窒化物半導体基板の前記表面層上に形成されたエピタキシャル層とを有し、前記エピタキシャル層がＩＩＩ族窒化物半導体を含む、エピタキシャル基板。
  13. 　前記エピタキシャル層が量子井戸構造を有する活性層を有し、
    　前記活性層が波長４３０ｎｍ～５５０ｎｍの光を発生するように設けられている、請求項１２に記載のエピタキシャル基板。
  14. 　請求項１２又は１３に記載のエピタキシャル基板を備える、半導体デバイス。
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