WO2009084301A1 - インターポーザー及びインターポーザーの製造方法 - Google Patents

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WO2009084301A1
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insulating layer
interposer
inorganic insulating
organic insulating
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Hajime Sakamoto
Toshiki Furutani
Hiroshi Segawa
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Ibiden Co., Ltd.
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    • Y10T29/49155—Manufacturing circuit on or in base

Definitions

  • the present invention relates to an interposer and a method for manufacturing the interposer.
  • a substrate called an interposer is used as an intermediate substrate on which semiconductor elements such as logic and memory are mounted.
  • Patent Document 1 an inorganic insulating layer made of SiO 2 is formed on the surface of Si, an interposer in which a pattern is formed on the surface of the inorganic insulating layer by copper plating, and a semiconductor on which a semiconductor element is mounted An apparatus is disclosed.
  • Patent Document 2 discloses an interposer in which wiring layers are multilayered and a semiconductor device on which a semiconductor element is mounted.
  • Each wiring layer of the interposer described in Patent Document 2 includes an insulating layer.
  • a resin such as polyimide resin is used, and the wiring is formed by a plating method.
  • the material of the insulating layer is SiO 2 having a low thermal expansion coefficient and a large Young's modulus, so that when the copper constituting the via conductor expands due to heat generation of the semiconductor element, the insulating layer Since it is difficult to relieve the thermal stress received from copper, it is assumed that this thermal stress is caused by concentration at the bottom of the via conductor.
  • the resin that constitutes the organic insulating layer has a low Young's modulus, it can alleviate the thermal stress received from copper when the semiconductor element generates heat, and prevent the thermal stress from concentrating on the bottom of the via conductor. It is estimated that However, since the thermal expansion coefficient of the resin is relatively large, it is assumed that the resin itself expands when the semiconductor element generates heat, and the via land and the bottom of the via conductor are subjected to tensile stress due to the expansion of the resin. Is done. It is estimated that the tensile stress received by the via land is transmitted to the bottom of the via conductor and the via land and the via conductor are separated.
  • the present invention provides an interposer that can suitably reduce stress concentration on a conductor portion such as a via conductor even when a semiconductor element generates heat, and
  • An object is to provide a method for manufacturing such an interposer.
  • the interposer according to claim 1 has at least one inorganic insulating layer; A first wiring formed inside or on the surface of the inorganic insulating layer; At least one organic insulating layer formed on the outermost inorganic insulating layer and the first wiring; A second wiring formed on the surface of the organic insulating layer; It consists of the conductor part which connects the said 1st wiring and the said 2nd wiring.
  • the organic insulating layer exists around the bottom of the conductor. Therefore, for example, even when the conductor portion expands due to heat generation of the semiconductor element, the thermal stress received from the conductor portion by the organic insulating layer around the bottom portion of the conductor portion can be reduced. For this reason, it is possible to suppress the thermal stress from concentrating on the bottom of the conductor portion, and consequently to suppress the occurrence of cracks in the insulating layer.
  • the inorganic insulating layer is integrally provided on the lower surface of the organic insulating layer to ensure rigidity, and by extension, the tensile stress of the organic insulating layer with respect to the conductor portion is reduced. The problem is solved.
  • the second wiring is thicker than the first wiring.
  • the interposer when heat is applied to the interposer due to heat generation of the semiconductor element, the interposer may be warped due to a difference in thermal expansion coefficient between the semiconductor element and the interposer. This is presumably caused by the fact that the thermal expansion coefficient of the organic insulating layer is significantly larger than that of the semiconductor element. If the interposer is warped with respect to the semiconductor element, there is a possibility that the connection reliability between the two is lowered and the quality is lowered.
  • the ratio of the thickness of the second wiring to the thickness of the first wiring is greater than 1 and 15 or less.
  • the second wiring is thick, the warping of the interposer is suppressed as described above, and the adhesion between the second wiring and the organic insulating layer is maintained even when the organic insulating layer expands and contracts due to, for example, a thermal history. It is easy to ensure. That is, when the ratio of the thickness of the second wiring to the thickness of the first wiring is less than 1, sufficient rigidity of the interposer is not secured, which is caused by a difference in thermal expansion coefficient between the semiconductor element and the interposer. May cause warping of the interposer.
  • the ratio of the thickness of the second wiring to the thickness of the first wiring exceeds 15
  • the aspect ratio of the second wiring becomes large.
  • the second wiring easily follows the expansion and contraction of the organic insulating layer, which may reduce the adhesion of the second wiring to the organic insulating layer.
  • the ratio of the height of the conductor to the thickness of the first wiring is 5 or less. According to this, it becomes possible to reduce as much as possible the influence which the stress generated due to the expansion and contraction of the organic insulating layer has on the conductor portion.
  • the wiring length of the second wiring is longer than that of the first wiring.
  • the second wiring has a larger cross-sectional area than the first wiring.
  • the second wiring has a smaller wiring resistance per unit length than the first wiring.
  • the measuring method of wiring resistance is not specifically limited.
  • the wiring resistance is measured by connecting a resistance measuring instrument to a specific wiring via a probe. Examples of the measuring device include an impedance / gain phase analyzer (model number: 4194A) manufactured by Agilent Technologies.
  • the first wiring has a smaller L / S than the second wiring. According to this, fine wiring can be routed using the first wiring inside the inorganic insulating layer or on the surface of the inorganic insulating layer.
  • a protective film is formed on the surface of the outermost organic insulating layer. According to this, the inner wiring layer is protected, and it is possible to suppress damage thereof.
  • the interposer according to claim 10 further includes an inorganic thin film formed between the outermost inorganic insulating layer and the organic insulating layer.
  • an inorganic thin film formed between the outermost inorganic insulating layer and the organic insulating layer.
  • the interposer described in claim 11 further includes a support substrate, and the inorganic insulating layer is formed on the support substrate.
  • the support substrate is silicon.
  • the rigidity is increased, and thus warpage of the interposer due to thermal expansion can be reduced.
  • the support substrate made of silicon has extremely high flatness, it is possible to form fine wiring on the surface thereof. Furthermore, it is possible to further suppress warping of the interposer due to a difference in thermal expansion coefficient between the mounted semiconductor element and the interposer.
  • the interposer according to claim 13 wherein the first wiring is formed inside the inorganic insulating layer.
  • the surface of the first wiring and the surface of the inorganic insulating layer are on substantially the same plane. If this surface is flat, the second insulating layer, the conductor, the second wiring, etc. can be accurately formed on the surface, and an interposer with high flatness can be obtained.
  • the interposer further includes a pad group on which the semiconductor element is mounted and a stiffener having an opening or a recess that exposes the pad group.
  • the stiffener By providing the stiffener, the rigidity of the interposer is improved.
  • the interposer can sufficiently withstand a thermal stress caused by a difference in thermal expansion coefficient with the semiconductor element, and the entire interposer is hardly warped. Therefore, the occurrence of cracks at the junction between the semiconductor element and the interposer (external connection terminals such as solder bumps) is also suppressed.
  • an interposer wherein an inorganic insulating layer is formed on a support substrate; Forming a first wiring inside or on the surface of the inorganic insulating layer; Forming an organic insulating layer on the outermost inorganic insulating layer and the first wiring; Forming a second wiring on the surface of the organic insulating layer, and forming a conductor portion for electrically connecting the second wiring and the first wiring.
  • an inorganic insulating layer is formed on a support substrate; Forming a first wiring inside or on the surface of the inorganic insulating layer; Forming an organic insulating layer on the outermost inorganic insulating layer and the first wiring; Forming a second wiring on the surface of the organic insulating layer, and forming a conductor portion for electrically connecting the second wiring and the first wiring.
  • the first wiring is formed by a damascene method.
  • the damascene method the first wiring can be made into fine wiring and formed with high accuracy. Furthermore, it becomes possible to form wiring with high flatness.
  • the second wiring is formed by a semi-additive method.
  • the second wiring can be accurately formed at a low cost.
  • the method for manufacturing an interposer according to claim 19 includes a step of removing the support substrate. By removing the supporting substrate, an interposer having a small thickness and a low mounting height when a semiconductor element is mounted can be manufactured.
  • FIG. 1 is a cross-sectional view schematically showing an example of an embodiment in which the interposer of the present invention is used.
  • the interposer 1 of this embodiment is interposed between the semiconductor element 50 and the printed wiring board 100 as shown in FIG.
  • the semiconductor element 50 and the interposer 1 are connected via bumps 42, for example.
  • the interposer 1 and the printed wiring board 100 are connected via a wire 110, for example.
  • FIG. 2B is a cross-sectional view schematically showing an example in which a protective film is provided on the interposer shown in FIG.
  • the interposer 1 of this embodiment includes a support substrate 10, an inorganic insulating layer 20 made of an inorganic material, a first wiring 21 formed inside the inorganic insulating layer 20, an organic insulating layer 30 made of an organic material, It has the 2nd wiring 31 formed in the surface of the organic insulating layer 30, and the via conductor as a conductor part which connects the 1st wiring 21 and the 2nd wiring 31 electrically.
  • the support substrate 10 will be described.
  • the material for forming the support substrate 10 in the present embodiment include silicon, silicon nitride, silicon carbide, aluminum nitride, and mullite. Among these, it is preferable to use silicon from the viewpoint that the flatness of the surface is high and fine wiring can be formed.
  • the thickness of the support substrate 10 is not particularly limited, but is preferably 30 to 800 ⁇ m. When the thickness of the support substrate 10 is less than 30 ⁇ m, the rigidity of the interposer may not be ensured. On the other hand, when the thickness of the support substrate 10 exceeds 800 ⁇ m, the thickness of the entire interposer increases, which is not preferable.
  • the inorganic insulating layer 20 in the present embodiment is a layer made of an inorganic material such as SiO 2 (silicon dioxide) or Si 3 N 4 (silicon nitride).
  • SiO 2 silicon dioxide
  • Si 3 N 4 silicon nitride
  • the first wiring 21 includes a plurality of via lands 22 and wiring portions 23 that electrically connect predetermined via lands 22. That is, a via land 22 connected to the via conductor is formed in a part of the first wiring 21 formed inside the inorganic insulating layer 20, and the predetermined via land 22 is connected by the wiring portion 23. .
  • the first wiring 21 is formed inside the inorganic insulating layer 20 so that the surface of the first wiring 21 including the surface of the via land 22 is positioned substantially in the same plane as the surface of the inorganic insulating layer 20.
  • the first wiring 21 includes a copper plating and a seed layer 126 under the copper plating. An example of the configuration of the seed layer will be described in the section of the method for manufacturing the interposer of the present embodiment.
  • the first wiring 21 is formed by the damascene method, and the L / S of the first wiring 21 is smaller than the L / S of the second wiring 31 described later.
  • the L / S of the first wiring referred to here is the L / S of the wiring portion 23 excluding the via land 22.
  • the thickness of the first wiring 21 is smaller than the thickness of the second wiring described later.
  • the thickness of the 1st wiring 21 in this embodiment is not specifically limited, It is preferable that it is 2 micrometers or less. When the thickness of the first wiring 21 is 2 ⁇ m or less, the wiring can be refined, the process becomes easy, and the cost can be reduced.
  • the surface composed of the inorganic insulating layer 20 and the first wiring 21 is flat.
  • the diameter of the via land 22 is larger than the diameter of the via conductor described later.
  • the diameters of the surfaces where the via land and the via conductor are in contact may be compared.
  • the organic insulating layer 30 in the present embodiment is made of an organic material and is formed on the inorganic insulating layer 20 and the first wiring 21.
  • the organic insulating layer 30 has an opening 36 (see FIG. 6A), and a via conductor 32 as a conductor portion is formed in the opening 36. Furthermore, a second wiring 31 is formed on the surface of the organic insulating layer 30.
  • the bottom surface of the via conductor 32 is connected to the via land 22. Further, a pad 34 is formed on a part of the second wiring 31 formed on the organic insulating layer 30. The second wiring 31 and the first wiring 21 are electrically connected by a via conductor 32. The pad 34 is a part that is connected to a connection terminal of the semiconductor element via a solder bump or the like when the semiconductor element is mounted.
  • the second wiring 31 has a wiring part 33 in addition to the pad 34.
  • the wiring portion 32 of the second wiring 31 connected to the wiring portion 33 is omitted (on the right side in the drawing). Electrically connected.
  • the organic insulating layer 30 is a layer made of a thermosetting resin, a photosensitive resin, a resin in which a photosensitive group is added to a part of the thermosetting resin, a thermoplastic resin, or a resin composite containing these resins. It is. Specifically, it is desirable to be made of a photosensitive polyimide resin.
  • the via conductor 32 and the second wiring 31 include a copper plating and a seed layer 131 under the copper plating.
  • An example of the configuration of the seed layer will be described in the section of the method for manufacturing the interposer of the present embodiment.
  • the via conductor 32 and the second wiring 31 are formed by, for example, a semi-additive method, and the L / S of the second wiring 31 is larger than the L / S of the first wiring 21.
  • the L / S of the second wiring 31 refers to the L / S of the wiring portion 33 excluding the pad 34.
  • the second wiring 31 is thicker than the first wiring 21.
  • the thickness of the 2nd wiring 31 in this embodiment is not specifically limited, It is preferable that it is larger than 2 micrometers and 30 micrometers or less. When the thickness of the 2nd wiring 31 is this range, the curvature of an interposer is suppressed suitably. Further, the wiring resistance of the second wiring 31 can be reduced. In addition, the thickness of the interposer does not increase. In addition, the thickness of 2nd wiring means the average value of each value obtained by measuring using the scanning electron microscope based on the cross section of arbitrary 10 places in the length direction. The same applies to the thickness of the first wiring. The ratio of the thickness of the second wiring to the thickness of the first wiring is greater than 1 and 15 or less.
  • the ratio of the thickness of the second wiring to the thickness of the first wiring is less than 1, sufficient rigidity of the interposer is not secured, which is caused by a difference in thermal expansion coefficient between the semiconductor element and the interposer.
  • the interposer can be warped.
  • the ratio of the thickness of the second wiring to the thickness of the first wiring exceeds 15, assuming that the wiring width is the same, the aspect ratio of the second wiring becomes large.
  • the second wiring easily follows the expansion and contraction of the organic insulating layer, which may reduce the adhesion of the second wiring to the organic insulating layer.
  • the cross-sectional area of the second wiring 31 is preferably larger than the cross-sectional area of the first wiring 21, and is particularly preferably 3 to 10 times.
  • the wiring resistance per unit length of the second wiring is reduced.
  • the cross-sectional area of the 1st wiring 21 and the 2nd wiring 31 is compared.
  • the ratio of the via conductor height (conductor portion height) h to the thickness of the first wiring is 5 or less. According to this, it becomes possible to reduce as much as possible the influence which the stress generated due to the expansion and contraction of the organic insulating layer has on the conductor portion.
  • the height of the via conductor is also measured using a scanning electron microscope.
  • the protective film 40 is formed on the organic insulating layer 30 and the second wiring 31.
  • the protective film 40 has an opening that partially exposes the pad 34. That is, as shown in FIG. 2B, the outer edge portion of the pad 34 is covered with the protective film 40.
  • the material of the protective film 40 is not specifically limited, From a viewpoint of adhesiveness with the organic insulating layer 30, it is preferable that it is an organic material.
  • a bump 42 made of solder is formed in the opening 41 through a barrier metal layer 43, and the semiconductor element 50 is connected to the interposer through the bump 42.
  • An underfill resin 53 is filled between the semiconductor element 50 and the interposer. Further, the semiconductor element 50 is sealed with a sealing resin 51.
  • the manufacturing method of the interposer of this embodiment will be described with reference to the drawings.
  • 3 (a), 3 (b), 3 (c), 4 (a), 4 (b), and 4 (c) show the manufacturing process of the interposer of the first embodiment. It is sectional drawing which shows a part typically.
  • the inorganic insulating layer 20 for example, the first SiO 2 layer 121, the Si 3 N 4 layer 122, and the second SiO 2 layer 123 is formed on the support substrate 10.
  • a silicon wafer is used as the support substrate 10 of this embodiment, and the first SiO 2 layer 121, the Si 3 N 4 layer 122, and the second SiO 2 layer 123 are respectively formed on the upper surface of the silicon wafer 10 by a CVD (chemical vapor deposition) method. Form a film.
  • CVD chemical vapor deposition
  • a resist 124 is applied, exposed, and developed to remove the resist 124 at a predetermined position where an opening is formed in the second SiO 2 layer 123.
  • dry etching reactive ion etching
  • the Si 3 N 4 layer 122 serves as an etching stopper.
  • a seed layer 126 is formed on the surface of the second SiO 2 layer 123 by, for example, sputtering.
  • the seed layer 126 is composed of a sputtering film of TaN, Ta, and Cu in order from the bottom, but is not limited thereto.
  • electrolytic copper plating is performed using the seed layer 126 as a power feeding layer to form an electrolytic copper plating layer 127.
  • the electrolytic copper plating may be performed by a conventionally known method.
  • CMP chemical mechanical polishing
  • the electrolytic copper plating layer remaining after the CMP is performed becomes the first wiring 21 including the via land 22 and the wiring portion 23.
  • the inorganic insulating layer and the first wiring can be formed. Further, on the surface of the inorganic insulating layer and the first wiring may be formed by an inorganic thin film for example, CVD, such as Si 3 N 4. This inorganic thin film is provided for the purpose of improving the adhesion between the organic insulating layer and the inorganic insulating layer.
  • CVD chemical vapor deposition
  • the organic insulating layer 30 is formed on the inorganic insulating layer 20 and the first wiring 21, and the opening 36 is formed as shown in FIG. 5B.
  • a method of forming the organic insulating layer 30 for example, a method of applying an uncured photosensitive polyimide resin using a roll coater or the like can be used.
  • an exposure development process can be used.
  • a seed layer 131 is formed on the surface of the organic insulating layer 30 (including the wall surface of the opening 36) and the upper surface of the via land 22 exposed from the opening 36.
  • the seed layer 131 is formed by sputtering, for example, and is made of Ti and Cu in this embodiment. Note that the structure of the seed layer 131 is not limited to this.
  • a plating resist 132 is provided, and the plating resist 132 is exposed and developed through a mask to remove the plating resist 132 at the position where the second wiring is to be formed.
  • a photosensitive dry film can be used as the plating resist.
  • electrolytic copper plating is performed using the seed layer 131 as a power feeding layer, and copper plating is performed on the portion where the plating resist 132 has been removed.
  • the via conductor 32 is formed in the organic insulating layer 30, and the second wiring 31 including the pad 34 and the wiring portion 33 is formed on the organic insulating layer 30.
  • the remaining plating resist is removed, and the seed layer 131 under the removed plating resist is removed by etching.
  • the seed layer 131 is not particularly limited as an etching method, but dry etching (reactive ion etching) is preferable from the viewpoint of suppressing over-etching of electrolytic copper plating.
  • FIG. 7A and FIG. 7B are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • another organic insulating layer 40 is formed on the organic insulating layer 30.
  • an opening 41 is formed on the newly formed organic insulating layer 40.
  • This newly formed organic insulating layer 40 becomes a protective film.
  • the same material as that of the organic insulating layer 30 can be used.
  • the method for forming the opening 41 can be the same as the method for forming the opening 36 in the organic insulating layer 30.
  • a barrier metal layer 43 is formed in the opening 41 provided in the organic insulating layer 40.
  • the barrier metal layer 43 is formed by sequentially sputtering tantalum nitride and tantalum, for example.
  • the constituent material and the formation method of the barrier metal layer 43 are not particularly limited.
  • Ni / Au plating is applied to the surface of the barrier metal layer 43 exposed from the opening of the protective film. This is to ensure the adhesion between the solder and the pad when soldering described later is performed. Note that the protective film and the barrier metal layer may be formed as necessary.
  • FIGS. 8A and 8B are cross-sectional views schematically showing an example of a process for mounting a semiconductor element on the interposer of the first embodiment.
  • bumps 42 made of solder are formed on the barrier metal layer 43.
  • the semiconductor element 50 is flip-chip mounted on the interposer via the bumps 42. Then, the underfill resin 53 is filled between the semiconductor element 50 and the interposer and is cured. Next, the periphery of the mounted semiconductor element 50 is sealed with a sealing resin 51. These steps are collectively shown in FIG. A known resin may be used as the underfill resin and the sealing resin.
  • a plurality of interposers can be formed on a single silicon wafer by using a silicon wafer that is sufficiently large relative to the dimensions of the interposer. Can be formed.
  • the silicon wafer is cut by a method such as dicing at an appropriate time, such as before the semiconductor element mounting step or after the semiconductor element mounting step. Can be divided for each interposer. By doing in this way, an interposer can be manufactured efficiently.
  • an organic insulating layer exists around the bottom of the via conductor as the conductor. Therefore, for example, even when the via conductor expands due to heat generation of the semiconductor element, the thermal stress received from the via conductor by the organic insulating layer around the bottom of the via conductor can be reduced. Therefore, it is possible to suppress the thermal stress from concentrating on the bottom of the via conductor, and as a result, to suppress the generation of cracks in the insulating layer.
  • An inorganic insulating layer is integrally provided on the lower surface of the organic insulating layer.
  • the protective film is formed on the surface of the outermost organic insulating layer, the inner wiring layer is protected, and it is possible to suppress the damage.
  • the interposer of this embodiment has a support substrate made of silicon.
  • the support substrate rigidity is imparted to the interposer, and for example, warpage of the interposer due to thermal expansion can be reduced.
  • the flatness of the support substrate made of silicon is extremely high, it is possible to form fine wiring on the surface.
  • warping of the interposer due to a difference in thermal expansion coefficient between the mounted semiconductor element and the interposer can be further suppressed.
  • the second wiring is thicker than the first wiring, and the ratio of the thickness of the second wiring to the thickness of the first wiring is larger than 1 and 15 It is as follows.
  • the organic insulating layer between the second wiring relatively thicker than the first wiring and the inorganic insulating layer having a large Young's modulus
  • the second wiring and the inorganic insulating layer having a large Young's modulus can be obtained. Since the organic insulating layer is sandwiched, rigidity is imparted to the interposer. As a result, the warp of the interposer due to the difference in the thermal expansion coefficient is suppressed. In addition, even when the organic insulating layer expands and contracts due to the thermal history, it is easy to ensure adhesion between the second wiring and the organic insulating layer.
  • the ratio of the height of the via conductor to the thickness of the first wiring is 5 or less. In this way, it is possible to reduce as much as possible the influence of the stress generated due to the expansion and contraction of the organic insulating layer on the via conductor.
  • the first wiring is formed inside the inorganic insulating layer, the organic insulating layer is formed on the inorganic insulating layer and the first wiring, and the second wiring and the first wiring are formed.
  • a via conductor is formed to electrically connect the wiring. According to such a process, for example, even when the semiconductor element generates heat, the stress applied to the via conductor can be effectively reduced, and as a result, no crack is generated in the insulating layer, and the via portion and the via land are separated. It is possible to manufacture an interposer that does not cause any of the above.
  • the first wiring is formed by the damascene method, and the second wiring is formed by the semi-additive method.
  • the first wiring can be formed as a fine wiring with high accuracy, and a wiring with high flatness can be formed.
  • the interposer can be manufactured by simply forming the second wiring having a low wiring resistance.
  • the present embodiment is different from the first embodiment in that there is no support substrate 10. That is, as shown in FIG. 8B, after the periphery of the semiconductor element 50 is sealed with the sealing resin 51, the support substrate 10 is peeled off.
  • the method for peeling the support substrate is not particularly limited, but can be performed by grinding and etching.
  • the 1st surface side (surface in which the surface of a support substrate is exposed) which consists of a silicon wafer is ground using a grinding device, and the thickness of a support substrate is made thin.
  • the amount of grinding is not particularly limited, but it is desirable to grind until the thickness of the support substrate reaches about 100 ⁇ m.
  • a grinding device for grinding a silicon wafer can be suitably used.
  • the supporting substrate (silicon wafer) thinned by grinding is etched away using an etching solution such as potassium hydroxide, and then removed.
  • the etching solution used for etching is not particularly limited as long as it is used for etching a silicon wafer.
  • an aqueous potassium hydroxide solution can be used.
  • the apparatus used for etching is not particularly limited, but an apparatus used for wet etching of a silicon wafer can be suitably used.
  • a release layer may be formed on the surface of the support substrate 10 before the inorganic insulating layer 20 is formed on the support substrate 10 (silicon wafer) in FIG.
  • the material of the release layer may be a metal such as Cu or Ni, or may be a resin.
  • the interposer and the support substrate can be easily separated via the release layer.
  • the method is not particularly limited, etching is used when the release layer is a metal.
  • the release layer is a resin, for example, alkali dissolution or the like can be used. In such a case, the support substrate 10 (silicon wafer) can be used again.
  • FIG. 9 is a cross-sectional view schematically showing an example in which a stiffener is provided in the interposer of the second embodiment.
  • a stiffener 60 as shown in FIG. 9 may be provided on the outermost surface of the interposer 2 through an adhesive from the viewpoint of increasing its rigidity.
  • a frame shape having an opening 62 exposing the pad group 61 composed of a plurality of pads 34 may be used.
  • the lid may be provided with a recess 63 that exposes the pad group 61.
  • the material of the stiffener is not particularly limited, but a metal material such as copper is preferable from the viewpoint of ensuring heat dissipation.
  • the manufacturing method of the interposer of this embodiment includes a step of removing the support substrate. By removing the supporting substrate, an interposer having a small thickness and a low mounting height when a semiconductor element is mounted can be manufactured.
  • the stiffener By providing the stiffener, the rigidity of the interposer is improved. As a result, for example, the interposer can sufficiently withstand a thermal stress caused by a difference in thermal expansion coefficient with the semiconductor element, and the entire interposer is hardly warped. Therefore, the occurrence of cracks at the junction between the semiconductor element and the interposer (external connection terminals such as solder bumps) is also suppressed.
  • FIG. 10 is a cross-sectional view schematically showing a part of another example of the interposer of the present invention.
  • the interposer 3 of the present embodiment is the same as the second embodiment in that the support substrate 10 is not provided, but differs from the second embodiment in that a semiconductor element can be mounted on both sides (see FIG. 10). That is, a protective film 70 is formed on the lower surfaces of the inorganic insulating layer 20 and the first wiring 21, and an opening 71 is provided at a position located immediately below the via land 22 in the protective film 70.
  • bumps 72 are formed in the openings 71 via the barrier metal layer 73, and the semiconductor element 90 is connected to the interposer via the bumps 72.
  • An underfill resin 93 is filled between the semiconductor element 90 and the interposer. Further, the semiconductor element 90 is sealed with a sealing resin 91.
  • FIG. 11A the inorganic insulating layer 20 is provided by sequentially forming the Si 3 N 4 layer 122 and the SiO 2 layer 123 on the support substrate by CVD or the like.
  • an opening 125 is formed by dry etching in a desired portion of the inorganic insulating layer 20 (FIG. 11B).
  • a seed layer 126 is formed in the same manner as in the first embodiment (FIG. 11C), electrolytic plating is performed using the seed layer 126 as a power feeding layer, and polishing is performed by CMP to form the first wiring 21. (FIG. 11 (d)).
  • the organic insulating layer 30, the second wiring 31, and the like are formed, the semiconductor element 50 is mounted, and the process up to resin sealing is performed (FIG. 12A).
  • the support substrate 10 is removed, and the lower surfaces of the first wiring 21 and the inorganic insulating layer 20 are exposed (FIG. 12B). Further, a protective film 70 is formed on the lower surfaces of the first wiring 21 and the inorganic insulating layer 20, An opening 71 is formed at a location located directly under the via land 22. Thereafter, the barrier metal layer 73 and the bump 72 are formed in the opening, and the semiconductor element 90 is mounted (FIG. 12C).
  • the interposer 3 may be mounted on the printed circuit board (mother board) via the bumps 72 without mounting the semiconductor element 90.
  • a fourth embodiment which is an embodiment of the present invention will be described.
  • a power supply layer and a ground layer is formed inside the inorganic insulating layer or on the surface of the organic insulating layer.
  • a passive element such as a capacitor may be formed.
  • a ground layer is formed in the inorganic insulating layer, a microstrip structure is formed including the second wiring located immediately above the ground layer.
  • the effects (1) to (9) described in the first embodiment can be exhibited, and the following effects can be exhibited.
  • (12) By providing at least one of a power supply layer, a ground layer, or passive elements in a region of the inorganic insulating layer or the organic insulating layer where no wiring is formed, this region can be effectively utilized and a wasteful portion There will be no high density interposer. As a result, the power supply of the interposer can be enhanced, the signal characteristics can be improved, the thickness can be reduced, and the size can be reduced.
  • FIG. 13 (a) is a cross-sectional view schematically showing a part of another example of the interposer of the present invention
  • FIG. 13 (b) is a diagram in which a protective film is provided on the interposer shown in FIG. 13 (a).
  • 1 is a cross-sectional view schematically showing an example of a form in which a semiconductor element is mounted.
  • the interposer of this embodiment is the same as the interposer of the first embodiment except that the first wiring is formed on the surface of the inorganic insulating layer.
  • the details of the interposer of this embodiment will be described with reference to FIGS. 13 (a) and 13 (b).
  • the first wiring 21 including the via land 22 and the wiring portion 23 is formed on the surface of the inorganic insulating layer 20, and the surface of the first wiring 21 is an upper part of the surface of the inorganic insulating layer 20. Is located. That is, the inorganic insulating layer 20 exists at the bottom of the via land 22.
  • the other configuration is the same as that of the interposer 1 of the first embodiment, and an organic insulating layer 30 having an opening is formed on the inorganic insulating layer 20, and the opening of the organic insulating layer, that is, on the via land 22 is formed.
  • a via conductor 32 is formed.
  • a second wiring 31 having a pad 34 and a wiring part 33 is formed on the organic insulating layer 30.
  • a protective film 40 is formed on the organic insulating layer 30 and the second wiring, and the semiconductor element 50 is mounted.
  • FIG. 14 (a), 14 (b), 14 (c), 14 (d) and 14 (e) are cross sections schematically showing a part of the manufacturing process of the interposer of the fifth embodiment.
  • the inorganic insulating layer 20 (for example, the first SiO 2 layer 121, the Si 3 N 4 layer 122, and the second SiO 2 is formed on the support substrate 10. Layer 123) is deposited sequentially using CVD.
  • the configuration of the inorganic insulating layer 20 is not limited to this.
  • a metal layer 226 is formed on the surface of the inorganic insulating layer 20.
  • This metal layer 226 is formed by sputtering, for example, and is made of Cu.
  • a plating resist 224 is provided, and the plating resist 224 is exposed and developed through a mask to remove the plating resist 224 at the position where the first wiring is to be formed.
  • a photosensitive dry film can be used as the plating resist.
  • electrolytic copper plating is performed using the metal layer 226 as a power feeding layer, and a copper plating layer 227 is formed at the site where the plating resist 224 has been removed.
  • the plating resist is removed, and the metal layer 226 under the removed plating resist is removed by etching.
  • the first wiring 21 including the via land 22 and the wiring part 23 can be formed on the surface of the inorganic insulating layer 20.
  • the interposer of this embodiment can be manufactured by performing the steps after the formation of the organic insulating layer in the same manner as the method of manufacturing the interposer of the first embodiment.
  • the formation process of the via land 22 and the wiring part 23 on the surface of the inorganic insulating layer 20 is not limited to this.
  • the metal film 226 may be etched to form the first wiring 21 including the desired via land 22 and the wiring portion 23. Also in this embodiment, there exists an effect similar to said 1st embodiment.
  • the support substrate may be removed as in the second embodiment.
  • the effect (12) described in the fourth embodiment can be exhibited.
  • FIG. 15 is a cross-sectional view schematically showing a part of another example of the interposer of the present invention.
  • a plurality of semiconductor elements 50 and 52 can be mounted on the interposer 5 shown in FIG. The semiconductor element 50 and the semiconductor element 52 are connected via a second wiring 31 connected to the bump 42.
  • the semiconductor element 50 is a power supply regulator module
  • the semiconductor element 52 is a CPU.
  • the resistance of the wiring between the semiconductor elements can be lowered.
  • the semiconductor elements may be connected via the first wiring and the second wiring as long as the wiring resistance between the semiconductor elements does not matter.
  • FIG. 16 is a cross-sectional view schematically showing a part of another example of the interposer of the present invention.
  • a through electrode 500 is provided in the support substrate 10.
  • the front and back surfaces of the interposer are electrically connected, and a semiconductor element can be mounted on the lower surface side of the interposer.
  • the interposer can be mounted on a printed wiring board (for example, a mother board) via solder bumps.
  • the through electrode 500 includes a copper plating layer 501 and a conductive thin film 502 under the copper plating layer.
  • the through electrode 500 and the support substrate 10 are separated by an insulating film 503, and the insulating film 503 is also formed on the back surface side of the support substrate 10.
  • the upper side (surface side of the support substrate) of the through electrode 500 is connected to a conductor (via land 22 in FIG. 16) formed inside the inorganic insulating layer 20.
  • the lower side of the through electrode 500 (the back side of the support substrate) is connected to a pad 600 (wiring) formed on the back side of the support substrate 10. That is, the pad 600 (wiring) formed on the back surface of the support substrate 10 and the first wiring 21 (via land 22) are electrically connected by the through electrode 500.
  • a bump 542 is formed on the pad 600.
  • the interposer 6 is mounted on the printed wiring board 100 via the bumps 542.
  • An underfill resin 553 is filled between the printed wiring board 100 and the interposer 6.
  • the interposer 6 and the printed wiring board 100 may be connected only by the bumps 542 or may be connected by both the bumps and the wires.
  • the material of the insulating film 503 is not particularly limited, and an inorganic insulating film such as a SiO 2 film or an organic insulating film made of a resin can be used.
  • an inorganic insulating film such as a SiO 2 film or an organic insulating film made of a resin
  • an example in which an organic insulating film is used as the insulating film 503 is given.
  • the manufacturing method of the interposer of the eighth embodiment is almost the same as the manufacturing method of the interposer of the first embodiment except for the step of forming the through electrode. Therefore, the process different from the manufacturing method of the interposer of 1st embodiment among the manufacturing methods of the interposer of 8th embodiment is demonstrated.
  • FIG. 17 (a), 17 (b), 17 (c), 17 (d), 18 (a), 18 (b), 18 (c), 19 (a), 19 (B) and FIG.19 (c) are sectional drawings which show typically a part of manufacturing process of the interposer of 8th embodiment.
  • a substrate having a structure similar to the structure shown in FIG. 4C in the description of the first embodiment is manufactured in the same manner as the process shown in the method of manufacturing the interposer of the first embodiment ( FIG. 17 (a)).
  • an opening 510 is formed at a predetermined position of the support substrate 10 using, for example, a UV laser.
  • a method for forming the opening 510 is not particularly limited, and dry etching (reactive ion etching), wet etching using an alkaline solution, or the like may be employed.
  • the resist 511 is patterned so that the opening 510 is exposed. Thereafter, dry etching (reactive ion etching) is performed using the resist 511 as a mask, and the first SiO 2 layer 121 and the Si 3 N 4 layer 122 are sequentially etched to expose the lower surface of the via land 22.
  • a liquid resin is coated on the back surface side of the support substrate 10 by using, for example, a dip coating method or a spin coating method, and this is dried at about 200 ° C. for 1 hour to form an insulating film. 503 is formed. At this time, the insulating film 503 is formed on the back side surface of the support substrate 10 and the wall surface of the opening 510.
  • the liquid resin used in this step is a photosensitive resin (for example, product name: WPR, model number, manufactured by JSR Corporation) from the viewpoint that the insulating film 503 on the surface of the via land 22 can be easily removed as described later. : 5100) is desirable.
  • a crosslinked rubber 1 to 5% by weight of an epoxy compound, 1 to 5% by weight of a low molecular phenol resin, 0.1 to 3% by weight of a coupling agent, 0.1 to 3 of a triazine photosensitizer
  • a liquid resin composed of% by weight is exemplified.
  • vacuum deposition is mentioned other than a spin coat method and a dip coat method, for example.
  • FIG. 18A exposure is performed through a mask 512 having a position corresponding to the opening 510. Further, as shown in FIG. 18B, development is performed to remove the insulating film 503 at the exposed portion (the bottom of the opening 510). Through the above process, the lower surface of the via land 22 is exposed again to the back surface side of the support substrate 10.
  • a conductive thin film 502 is formed on the exposed lower surface of the via land 22 and the surface of the insulating film 503.
  • the conductor thin film 502 is made of Ni / Cu, for example, and is formed by sputtering.
  • the configuration of the conductive thin film 502 is not limited to this.
  • the method for forming the conductive thin film 502 is not limited to sputtering, and for example, electroless plating may be employed.
  • electrolytic copper plating is performed using the conductive thin film 502 as a power feeding layer to form a copper plating layer 501.
  • a resist 513 is formed in the copper plating layer 501 where the pad is to be formed.
  • the copper plating layer 501 and the conductive thin film 502 in a portion where the resist 513 is not formed are removed by etching. Through the above process, the through electrode 500 and the pad 600 are formed.
  • the effects (1) to (9) described in the first embodiment can be exhibited, and the following effects can be exhibited.
  • (13) By forming the through electrode in the support substrate, the interposer and the printed wiring board are connected via the solder bump. As a result, the wiring distance can be shortened as compared with the case where both are connected by a wire. Thereby, an increase in resistance in the wiring from the printed wiring board to the semiconductor element is suppressed, and a voltage drop until reaching the semiconductor element can be effectively suppressed.
  • the interposer of this embodiment includes an insulating film made of an organic resin, the interposer has a larger thermal expansion coefficient than the case where an inorganic insulating film is formed as the insulating film.
  • the thermal expansion coefficient mismatch between the printed wiring board mainly made of resin and the interposer can be alleviated to some extent, and connection reliability at the joint (bump) between the interposer and the printed wiring board can be secured. It becomes.
  • the conductor portion that electrically connects the first wiring and the second wiring may be a through-hole conductor.
  • the type and function of the semiconductor element mounted on the interposer of the present invention are not particularly limited. Further, the number and mounting form of such semiconductor elements are not particularly limited. That is, a plurality of semiconductor elements may be mounted in a stacked state. In this case, for example, the through electrodes provided in each semiconductor element are connected to each other through solder bumps.
  • first wiring and / or the second wiring may be a multilayer wiring.
  • the material which comprises a 1st wiring, a conductor part, and a 2nd wiring will not be specifically limited if it is an electroconductive material. In addition to copper, nickel, gold, silver, and the like can be given.
  • the organic insulating layer examples include thermosetting resins such as epoxy resins, phenol resins, polyimide resins, polyester resins, bismaleimide resins, polyolefin resins, polyphenylene ether resins, polyphenylene resins, and fluorine resins.
  • thermosetting resins such as epoxy resins, phenol resins, polyimide resins, polyester resins, bismaleimide resins, polyolefin resins, polyphenylene ether resins, polyphenylene resins, and fluorine resins.
  • a photosensitive resin an acrylic resin etc. are mentioned, for example.
  • thermosetting resin examples include those obtained by acrylate reaction of the thermosetting group of the thermosetting resin with methacrylic acid or acrylic acid.
  • thermoplastic resin examples include phenoxy resin, polyether sulfone (PES), polysulfone (PSF), polyphenylene sulfone (PPS) polyphenylene sulfide (PPES), polyphenylene ether (PPE) polyetherimide (PI), and the like. Can be mentioned.
  • the relationship between the diameter of the via land and the diameter of the via conductor is not particularly limited as long as conduction between the via land and the via conductor can be ensured, and may be the same diameter.
  • the type of resist formed on the inorganic insulating layer, the exposure method, and the development method used when forming the first wiring by the damascene method are the resist, the exposure method, and the development method used in the semiconductor manufacturing process. If there is no particular limitation.
  • PVD Physical Vapor Deposition
  • Methods such as ion plating and electron beam evaporation can be used.
  • a method for forming a seed layer on the surface of the organic insulating layer a conventionally known method known for forming a conductor circuit by a semi-additive method can also be used.
  • the method for forming the organic insulating layer is not particularly limited, and a method for applying an uncured resin by a spin coater, a curtain coater, or the like, or a method for forming a resin layer by thermocompression bonding a resin film. Can be used.
  • the method for curing the resin is not limited to thermosetting.
  • the method of forming the opening in the organic insulating layer is not limited to the exposure and development treatment, and a method of opening by laser processing can also be used. In this case, a method using an excimer laser, a UV-YAG laser, a carbon dioxide laser or the like can be used.
  • FIG. 1 is a cross-sectional view schematically showing an example of an aspect in which the interposer of the first embodiment is used.
  • FIG. 2A is a cross-sectional view schematically showing an example of a part of the interposer of the present invention
  • FIG. 2B shows a semiconductor in which a protective film is provided on the interposer shown in FIG. It is sectional drawing which shows typically an example of the form with which the element was mounted.
  • FIG. 3A, FIG. 3B, and FIG. 3C are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • FIG. 4A, FIG. 4B, and FIG. 4C are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • FIG. 5A, FIG. 5B, and FIG. 5C are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • 6 (a), 6 (b) and 6 (c) are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • FIG. 7A and FIG. 7B are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the first embodiment.
  • FIGS. 8A and 8B are cross-sectional views schematically showing an example of a process for mounting a semiconductor element on the interposer of the first embodiment.
  • FIG. 9A and FIG. 9B are cross-sectional views schematically showing an example where a stiffener is provided in the interposer of the second embodiment.
  • FIG. 10 is a cross-sectional view schematically showing a part of another example of the interposer of the present invention.
  • FIG. 11A, FIG. 11B, FIG. 11C, and FIG. 11D are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the third embodiment.
  • 12 (a), 12 (b) and 12 (c) are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the third embodiment.
  • FIG. 13 (a) is a cross-sectional view schematically showing a part of another example of the interposer of the present invention, and
  • FIG. 13 (b) is a diagram in which a protective film is provided on the interposer shown in FIG. 13 (a).
  • FIG. 1 is a cross-sectional view schematically showing an example of a form in which a semiconductor element is mounted.
  • 14 (a), 14 (b), 14 (c), 14 (d) and 14 (e) are cross sections schematically showing a part of the manufacturing process of the interposer of the fifth embodiment.
  • FIG. FIG. 15 is a cross-sectional view schematically showing a part of another example of the interposer of the present invention.
  • FIG. 16 is a cross-sectional view schematically showing a part of another example of the interposer of the present invention.
  • FIG. 17A, FIG. 17B, FIG. 17C, and FIG. 17D are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the eighth embodiment.
  • FIG. 18 (a), 18 (b) and 18 (c) are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the eighth embodiment.
  • FIG. 19A, FIG. 19B and FIG. 19C are cross-sectional views schematically showing a part of the manufacturing process of the interposer of the eighth embodiment.
  • Interposer 10 Support substrate 20 Inorganic insulating layer 21 First wiring 30 Organic insulating layer 31 Second wiring 32 Via conductors 40 and 70 Protective film 60 Stiffener 128 Inorganic thin film

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Abstract

本発明は、半導体素子が発熱した際においても、ビア導体等の導体部への応力集中を好適に緩和させることが可能なインターポーザーを提供することを目的とするものであり、本発明のインターポーザーは、少なくとも１層の無機絶縁層と、上記無機絶縁層の内部又は表面上に形成されてなる第１配線と、最外層の無機絶縁層上及び上記第１配線上に形成されてなる、少なくとも１層の有機絶縁層と、上記有機絶縁層の表面上に形成されてなる第２配線と、上記第１配線と上記第２配線とを接続する導体部とからなることを特徴とする。

Description

インターポーザー及びインターポーザーの製造方法
本発明は、インターポーザー及びインターポーザーの製造方法に関する。
ロジック、メモリなどの半導体素子が搭載される中間基板として、インターポーザーと呼ばれる基板が用いられている。
特許文献１には、Ｓｉの表面にＳｉＯ２からなる無機絶縁層が形成されており、無機絶縁層の表面に銅めっきによってパターンが形成されてなるインターポーザー、及び、半導体素子が搭載された半導体装置が開示されている。
また、特許文献２には、配線層を多層化したインターポーザー、及び、半導体素子が搭載された半導体装置が開示されており、特許文献２に記載のインターポーザーの各配線層には、絶縁層としてポリイミド樹脂等の樹脂が用いられており、配線がめっき法によって形成されている。
特開２００６－１９３６８号公報 特開２００６－２９４６９２号公報
特許文献１に記載されたような、全ての絶縁層がＳｉＯ２等の無機絶縁層からなるインターポーザーにおいては、例えば半導体素子が作動して発熱した際に、無機絶縁層内（例えば、ビア導体のボトムランドと無機絶縁層との境界部分）にクラックが発生することがあった。
これらの現象は、絶縁層の材料が、熱膨張係数が小さく且つヤング率の大きい材料であるＳｉＯ２であるために、ビア導体を構成する銅が半導体素子の発熱により膨張した際に、絶縁層が銅から受ける熱応力を緩和させることが困難であるため、この熱応力がビア導体の底部に集中するために生じるものと推測される。
また、特許文献２に記載されたような、全ての絶縁層がポリイミド樹脂等の有機絶縁層からなるインターポーザーにおいても、半導体素子が発熱した際に、ビアランドとビア導体とが剥離することがあった。
有機絶縁層を構成する樹脂は、ヤング率が低いため、半導体素子が発熱した際に銅から受ける熱応力をある程度緩和することができ、熱応力がビア導体の底部に集中することを防止することができるものと推測される。
しかし、樹脂はその熱膨張係数が相対的に大きいため、半導体素子が発熱した際に樹脂自体が膨張して、その樹脂の膨張に起因してビアランド及びビア導体の底部が引っ張り応力を受けると推測される。そして、ビアランドが受けた引っ張り応力がビア導体の底部に伝わってビアランドとビア導体との剥離が生じるものと推測される。
本発明は、上記のような問題に鑑み、例えば半導体素子が発熱した際においても、ビア導体等の導体部への応力集中を好適に緩和させることが可能なインターポーザーを提供すること、及び、そのようなインターポーザーの製造方法を提供することを目的とする。
請求項１に記載のインターポーザーは少なくとも１層の無機絶縁層と、
上記無機絶縁層の内部又は表面上に形成されてなる第１配線と、
最外層の無機絶縁層上及び上記第１配線上に形成されてなる、少なくとも１層の有機絶縁層と、
上記有機絶縁層の表面上に形成されてなる第２配線と、
上記第１配線と上記第２配線とを接続する導体部とからなることを特徴とする。
請求項１に記載のインターポーザーにおいては、導体部の底部の周囲には有機絶縁層が存在する。そのため、例えば半導体素子の発熱により導体部が膨張した場合であっても、導体部の底部の周囲にある有機絶縁層が導体部から受ける熱応力を緩和させることが可能となる。そのため、熱応力が導体部の底部に集中することが抑制され、ひいては絶縁層内にクラックが生じることを抑制することが可能となる。
しかしながら、例えば半導体素子の発熱により有機絶縁層が膨張した際においては、そうした有機絶縁層の膨張とその後の収縮に起因して導体部に対して引っ張り応力が生じ、この引っ張り応力により第１配線から、バイアホール又はスルーホールとして機能する導体部が剥離するといった問題が生じる可能性がある。このような問題に対して、本実施形態では有機絶縁層の下面に無機絶縁層を一体で設けることで、剛性を確保し、ひいては導体部に対する有機絶縁層の引っ張り応力を低減させることで、剥離の問題の解消を図っている。
請求項２に記載のインターポーザーでは、上記第２配線は、上記第１配線よりも厚さが厚い。
例えば半導体素子の発熱によりインターポーザーに熱が加わった場合は、半導体素子とインターポーザーとの間の熱膨張係数差に起因して、インターポーザーに反りが生じることがある。これは、半導体素子に対して有機絶縁層の熱膨張係数が格段に大きいことに起因するものと推測される。仮に、半導体素子に対してインターポーザーが反ってしまうと、双方の接続信頼性が低下して品質が落ちる可能性がある。しかしながら、本実施形態のように、第１配線よりも相対的に厚い第２配線と、ヤング率の大きい無機絶縁層との間に有機絶縁層を設けることにより、ヤング率の大きい第２配線と無機絶縁層とで有機絶縁層が狭持されるため、インターポーザーに剛性が付与される。その結果、上記熱膨張係数の相違に起因したインターポーザーの反りが抑制される。
また、請求項３に記載のインターポーザーでは、第１配線の厚みに対する第２配線の厚みの割合は、１より大きく１５以下である。この範囲であれば、第２配線が厚いため、上述したようにインターポーザーの反りが抑えられるとともに、例えば熱履歴により有機絶縁層が膨張収縮した際も第２配線と有機絶縁層との密着を確保することが容易となる。すなわち、第１配線の厚みに対する第２配線の厚みの割合が１未満の場合は、インターポーザーの剛性が充分に確保されず、半導体素子とインターポーザーとの間の熱膨張係数の相違に起因してインターポーザーに反りが生じる可能性がある。一方、第１配線の厚みに対する第２配線の厚みの割合が１５を超える場合は、仮に配線幅が同じだと仮定すると第２配線のアスペクト比が大きくなってしまい、例えば熱履歴により有機絶縁層が膨張収縮した際にはその有機絶縁層の膨張収縮に第２配線が容易に追従してしまい、有機絶縁層に対する第２配線の密着性が低下する可能性がある。
請求項４に記載のインターポーザーでは、上記第１配線の厚みに対する上記導体部の高さの割合は５以下である。これによれば、有機絶縁層の膨張収縮に起因して生じる応力が導体部に与える影響を極力低減することが可能となる。
請求項５に記載のインターポーザーにおいては、上記第１配線よりも上記第２配線の配線長が長い。また、請求項６に記載のインターポーザーでは、上記第２配線は、上記第１配線よりも断面積が大きい。
第２配線の形状をこのような形状とすると、第２配線の配線抵抗を小さくすることが可能となる。
請求項７に記載のインターポーザーでは、上記第２配線は、上記第１配線よりも単位長さあたりの配線抵抗が小さい。
第２配線の単位長さあたりの配線抵抗を小さくすることによって、大容量の信号伝送、高速信号伝送に適したインターポーザーとすることができる。なお、配線抵抗の測定方法は、特に限定されるものではない。例えばプローブを介して特定の配線に抵抗測定器を接続することで配線抵抗が測定される。測定機器としては、例えばアジレント・テクノロジー株式会社製のインピーダンス・ゲインフェーズアナライザ（型番：４１９４Ａ）が挙げられる。
また、請求項８に記載のインターポーザーでは、上記第１配線は、上記第２配線よりもＬ／Ｓが小さい。
これによれば、無機絶縁層の内部又は無機絶縁層の表面上の第１配線を用いてファインな配線の引き回しが可能となる。
請求項９に記載のインターポーザーでは、最外層の有機絶縁層の表面には、保護膜が形成されてなる。
これによれば、内方の配線層が保護され、それらの損傷を抑制することが可能となる。
請求項１０に記載のインターポーザーでは、上記最外層の無機絶縁層と上記有機絶縁層との間に形成された無機薄膜をさらに備える。
無機絶縁層と有機絶縁層との間に無機薄膜が設けられていると、無機絶縁層と有機絶縁層との間の密着性を向上させることができる。
請求項１１に記載のインターポーザーは、さらに支持基板を備え、上記無機絶縁層が上記支持基板上に形成されている。また、請求項１２に記載のインターポーザーでは、上記支持基板はシリコンである。
支持基板を有することによって、剛性が高められるため、熱膨張によるインターポーザーの反りを低減することができる。また、シリコンからなる支持基板は平坦度が極めて高いため、その表面上に微細な配線を形成することが可能となる。さらに、搭載される半導体素子とインターポーザーとの間の熱膨張係数の相違による、インターポーザーの反りをより抑制することができる。
請求項１３に記載のインターポーザーにおいて、上記第１配線は、上記無機絶縁層の内部に形成されてなる。また、請求項１４に記載のインターポーザーにおいては、上記第１配線の表面と、上記無機絶縁層の表面とが略同一平面上にある。この表面が平坦であると、その面の上に第２絶縁層、導体部、第２配線等を精度よく形成することができ、且つ、平坦性の高いインターポーザーとすることができる。
請求項１５に記載のインターポーザーは、さらに、上記有機絶縁層の表面上に形成され、半導体素子を搭載するパッド群と、当該パッド群を露出させる開口又は凹部を有するスティフナと、を有する。
スティフナが設けられることで、インターポーザーの剛性が向上する。 その結果、例えば半導体素子との熱膨張係数差に起因する熱応力に対してもインターポーザーが十分に耐えられるようになり、インターポーザー全体が反りにくくなる。 それゆえ、半導体素子とインターポーザーとの接合部分（半田バンプ等の外部接続端子）におけるクラックの発生も抑制される。 
請求項１６に記載のインターポーザーの製造方法は、支持基板上に無機絶縁層を形成する工程と、
上記無機絶縁層の内部又は表面上に第１配線を形成する工程と、
最外層の無機絶縁層上及び上記第１配線上に有機絶縁層を形成する工程と、
上記有機絶縁層の表面に第２配線を形成するとともに、上記第２配線と上記第１配線を電気的に接続する導体部を形成する工程と、を有することを特徴とする。
このような工程によると、例えば半導体素子が発熱した際においても、導体部にかかる応力を効果的に低減でき、ひいては絶縁層内にクラックが生じることがなく、また、導体部とビアランドとの剥離が生じることのないインターポーザーを製造することができる。
請求項１７に記載のインターポーザーの製造方法は、上記第１配線をダマシン法により形成する。
ダマシン法を用いることによって、第１配線を微細配線にして精度よく形成することができる。さらに、平坦性の高い配線を形成することが可能となる。
請求項１８に記載のインターポーザーの製造方法においては、上記第２配線をセミアディティブ法により形成する。
セミアディティブ法を用いることによって、第２配線を低コストで精度良く形成することができる。
請求項１９に記載のインターポーザーの製造方法においては、上記支持基板を除去する工程を含む。
支持基板を除去することによって、厚さが薄く、半導体素子を搭載した際の実装高さの低いインターポーザーを製造することができる。
以下、本発明の実施形態を説明する。
図１は、本発明のインターポーザーが用いられる態様の一例を模式的に示す断面図である。
本実施形態のインターポーザー１は、図１に示すように、半導体素子５０とプリント配線板１００との間に介在される。
半導体素子５０とインターポーザー１は、例えばバンプ４２を介して接続されている。インターポーザー１とプリント配線板１００は、例えばワイヤー１１０を介して接続されている。
（第一実施形態）
図２（ａ）は、本発明のインターポーザーの一例の一部分を模式的に示す断面図であり、
図２（ｂ）は、図２（ａ）に示すインターポーザーに保護膜が設けられ、半導体素子が搭載された形態の一例を模式的に示す断面図である。
本実施形態のインターポーザー１は、支持基板１０と、無機材料よりなる無機絶縁層２０と、無機絶縁層２０の内部に形成された第１配線２１と、有機材料よりなる有機絶縁層３０と、有機絶縁層３０の表面に形成された第２配線３１と、第１配線２１と第２配線３１とを電気的に接続する導体部としてのビア導体とを有する。図２（ｂ）には、本実施形態のインターポーザーにさらに保護膜４０が設けられ、半導体素子５０が搭載された様子を示している。
以下、これら各部位の詳細について、図２（ａ）及び図２（ｂ）を参照して、下側から順次説明する。
まず、支持基板１０について説明する。
本実施形態における支持基板１０を形成する材料としては、シリコン、窒化珪素、炭化珪素、窒化アルミニウム、ムライト等が挙げられる。それらのうち、表面の平坦度が高く、微細な配線を形成できるといった観点で、シリコンを用いることが好ましい。
この支持基板１０の厚みとしては特に限定されないが、３０～８００μｍが好ましい。支持基板１０の厚みが３０μｍ未満の場合は、インターポーザーの剛性が確保できない可能性がある。一方、支持基板１０の厚みが８００μｍを超える場合は、インターポーザー全体の厚みが増加してしまい好ましくない。
本実施形態における無機絶縁層２０は、ＳｉＯ２（二酸化珪素）、Ｓｉ３Ｎ４（窒化珪素）等の無機材料よりなる層である。具体的な層構成の一例については本実施形態のインターポーザーの製造方法の項で説明する。
第１配線２１は、複数のビアランド２２と、所定のビアランド２２間を電気的に接続する配線部２３とからなる。すなわち、無機絶縁層２０の内部に形成された第１配線２１の一部には、ビア導体と接続されるビアランド２２が形成されており、所定のビアランド２２間は配線部２３により接続されている。
第１配線２１は、無機絶縁層２０の内部に、ビアランド２２の表面を含む第１配線２１の表面が無機絶縁層２０の表面と略同一平面に位置するように形成されている。
また、第１配線２１は、銅めっき及び銅めっきの下のシード層１２６からなる。シード層の構成の一例については本実施形態のインターポーザーの製造方法の項で説明する。
本実施形態において、第１配線２１はダマシン法によって形成されており、第１配線２１のＬ／Ｓは後述する第２配線３１のＬ／Ｓと比べて小さくなっている。
なお、第１配線のＬ／Ｓは、特に限定されるものではなく、Ｌ／Ｓ＝１μｍ／１μｍ程度であることが望ましいが、それよりもファインであってもよい。
なお、ここでいう第１配線のＬ／Ｓとは、ビアランド２２を除いた配線部２３のＬ／Ｓのことである。
この第１配線２１の厚みは、後述する第２配線の厚みよりも小さい。本実施形態における第１配線２１の厚みは特に限定されるものではないが、２μｍ以下であることが好ましい。第１配線２１の厚みが２μｍ以下の場合、配線のファイン化が可能となるほか、プロセスが容易となり、コスト低減が図られる。
また、第１配線２１はダマシン法によって形成されているため、無機絶縁層２０及び第１配線２１からなる表面は平坦になっている。
また、本実施形態においては、ビアランド２２の径は後述するビア導体の径よりも大きくなっている。なお、ビアランドの径とビア導体の径を比較する際には、ビアランドとビア導体が接触する面どうしの径を比較すればよい。
本実施形態における有機絶縁層３０は、有機材料よりなり、無機絶縁層２０上及び第１配線２１上に形成されている。この有機絶縁層３０は、開口３６（図６（ａ）参照）を有し、開口３６には導体部としてのビア導体３２が形成されている。さらに、有機絶縁層３０の表面には、第２配線３１が形成されている。
ビア導体３２の底面はビアランド２２に接続されている。
さらに、有機絶縁層３０の上に形成された第２配線３１の一部には、パッド３４が形成されている。そして、この第２配線３１と第１配線２１とは、ビア導体３２により電気的に接続されている。なお、パッド３４とは、半導体素子を搭載する際に半導体素子の接続端子と半田バンプ等を介して接続される部位である。
また、第２配線３１は、パッド３４の他に配線部３３を有している。
図２（ａ）及び図２（ｂ）においては、第２配線３１の配線部３３が接続される先（図中右側）を省略して描いているが、配線部３２は、所定のパッドと電気的に接続されている。
有機絶縁層３０は、熱硬化性樹脂、感光性樹脂、熱硬化性樹脂の一部に感光性基が付与された樹脂、熱可塑性樹脂、又は、これらの樹脂を含む樹脂複合体等からなる層である。
具体的には、感光性ポリイミド樹脂からなることが望ましい。
ビア導体３２及び第２配線３１は、銅めっき及び銅めっきの下のシード層１３１からなる。
シード層の構成の一例については本実施形態のインターポーザーの製造方法の項で説明する。
本実施形態において、ビア導体３２及び第２配線３１は例えばセミアディティブ法によって形成されており、第２配線３１のＬ／Ｓは第１配線２１のＬ／Ｓと比べて大きくなっている。本実施形態における第２配線のＬ／Ｓは、Ｌ／Ｓ＝３μｍ／３μｍだが、これに限定されるものではない。第２配線の本数及び第２配線が形成される領域の面積等に応じて適宜決定すればよい。
なお、ここでいう第２配線３１のＬ／Ｓとは、パッド３４を除いた配線部３３のＬ／Ｓのことである。
第２配線３１は、第１配線２１よりも厚みが大きい。本実施形態における第２配線３１の厚みは、特に限定されるものではないが、２μｍより大きく、３０μｍ以下であることが好ましい。第２配線３１の厚みがこの範囲の場合、インターポーザーの反りが好適に抑制される。さらに、第２配線３１の配線抵抗を低減させることが可能となる。加えて、インターポーザーの厚みも増大することもない。なお、第２配線の厚みは、その長さ方向における任意の１０箇所の断面に基づいて走査型電子顕微鏡を用いて測定して得られた各々の値の平均値を意味する。第１配線の厚みに関しても同様である。
また、第１配線の厚みに対する第２配線の厚みの割合は、１より大きく１５以下である。第１配線の厚みに対する上記第２配線の厚みの割合が１未満の場合は、インターポーザーの剛性が充分に確保されず、半導体素子とインターポーザーとの間の熱膨張係数の相違に起因してインターポーザーに反りが生じる可能性がある。一方、第１配線の厚みに対する上記第２配線の厚みの割合が１５を超える場合は、仮に配線幅が同じだと仮定すると第２配線のアスペクト比が大きくなってしまい、例えば熱履歴により有機絶縁層が膨張収縮した際にはその有機絶縁層の膨張収縮に第２配線が容易に追従してしまい、有機絶縁層に対する第２配線の密着性が低下する可能性がある。
また、第２配線３１の断面積は、第１配線２１の断面積に対して大きいことが望ましく、特に３～１０倍であることが望ましい。第２配線の断面積を大きくすることによって、第２配線の単位長さあたりの配線抵抗が小さくなる。
例えば、第１配線２１と第２配線３１のアスペクト比がともに１：１である場合に、第１配線のＬ／Ｓ＝１μｍ／１μｍ、第２配線のＬ／Ｓ＝３μｍ／３μｍとすると、第２配線の断面積は第１配線の断面積の９倍となる。
なお、第１配線２１と第２配線３１の断面積を比較する場合には、各配線の配線部の断面積を比較する。
また、第１配線の厚みに対するビア導体の高さ（導体部の高さ）ｈの割合は５以下である。これによれば、有機絶縁層の膨張収縮に起因して生じる応力が導体部に与える影響を極力低減することが可能となる。このビア導体の高さも、走査型電子顕微鏡を用いて測定される。
次に、保護膜４０及び半導体素子５０について説明する。
保護膜４０は、有機絶縁層３０の上及び第２配線３１の上に形成されている。この保護膜４０は、パッド３４を部分的に露出させる開口を有している。すなわち、図２（ｂ）に示すように、パッド３４の外縁部は、保護膜４０により被覆されている。
保護膜４０の材料は特に限定されるものではないが、有機絶縁層３０との密着性の観点から、有機材料であることが好ましい。
そして、開口４１には、バリアメタル層４３を介してはんだよりなるバンプ４２が形成されており、このバンプ４２を介して半導体素子５０がインターポーザーに接続されている。
また、半導体素子５０とインターポーザーとの間にはアンダーフィル樹脂５３が充填されている。さらに、半導体素子５０は封止樹脂５１により封止されている。
以下、本実施形態のインターポーザーの製造方法について図面を用いて説明する。
図３（ａ）、図３（ｂ）及び図３（ｃ）、並びに、図４（ａ）、図４（ｂ）及び図４（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
まず、図３（ａ）に示すように、支持基板１０の上に無機絶縁層２０（例えば第１ＳｉＯ２層１２１、Ｓｉ３Ｎ４層１２２及び第２ＳｉＯ２層１２３）を成膜する。
本実施形態の支持基板１０としてはシリコンウェハを用い、シリコンウェハ１０の上面に、第１ＳｉＯ２層１２１、Ｓｉ３Ｎ４層１２２及び第２ＳｉＯ２層１２３をそれぞれＣＶＤ（化学気相成長）法によって成膜する。
次に、レジスト１２４を塗布し、露光、現像することにより、第２ＳｉＯ２層１２３に対して開口を形成する所定位置のレジスト１２４を除去する。
これらの工程をまとめて図３（ｂ）に示している。
次に、ドライエッチング（反応性イオンエッチング）を行い、レジスト１２４の形成されていない部分の第２ＳｉＯ２層１２３をエッチングする。
これにより、図３（ｃ）に示すようなパターンを第２ＳｉＯ２層１２３に形成する。
なお、ドライエッチングの際には、Ｓｉ３Ｎ４層１２２がエッチングストッパーの役割を果たす。
次に、図４（ａ）に示すように、第２ＳｉＯ２層１２３表面にシード層１２６を、例えばスパッタリングにより形成する。本実施形態では、シード層１２６は、下から順にＴａＮ、Ｔａ、Ｃｕのスパッタリング膜により構成されるが、これに限定されるものではない。
次に、図４（ｂ）に示すように、シード層１２６を給電層として電解銅めっきを行い電解銅めっき層１２７を形成する。電解銅めっきは、従来公知の方法により行えばよい。
次に、図４（ｃ）に示すように、ＣＭＰ（化学機械研磨）を行って、電解銅めっき層１２７、及び、第２ＳｉＯ２層１２３表面のシード層１２６を除去する。
なお、ＣＭＰは従来のダマシン法において知られている方法及び装置を用いて行えばよい。
そして、ＣＭＰを行った後に残った電解銅めっき層が、ビアランド２２と配線部２３を含む第１配線２１となる。
以上の工程によって、無機絶縁層及び第１配線を形成することができる。
また、無機絶縁層及び第１配線の表面には、Ｓｉ３Ｎ４等の無機薄膜を例えばＣＶＤにより形成してもよい。この無機薄膜は、有機絶縁層と無機絶縁層との密着性を高める目的で設けられる。
図５（ａ）、図５（ｂ）及び図５（ｃ）並びに図６（ａ）、図６（ｂ）及び図６（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
まず、図５（ａ）に示すように、無機絶縁層２０及び第１配線２１の上に有機絶縁層３０を形成し、図５（ｂ）に示すように開口３６を形成する。
有機絶縁層３０を形成する方法としては、例えば未硬化の感光性ポリイミド樹脂をロールコーター等を用いて塗布する方法等を用いることができる。
開口を形成する方法としては、露光現像処理を用いることができる。
次に、図５（ｃ）に示すように有機絶縁層３０の表面（開口３６の壁面を含む）と、開口３６より露出したビアランド２２の上面にシード層１３１を形成する。
シード層１３１は、例えばスパッタリングにより形成され、本実施形態においてはＴｉ及びＣｕよりなる。なお、シード層１３１の構造は、これに限定されるものではない。
次に、図６（ａ）に示すように、めっきレジスト１３２を設け、めっきレジスト１３２をマスクを介して露光、現像することによって、第２配線を形成する位置のめっきレジスト１３２を除去する。
めっきレジストとしては、例えば感光性ドライフィルム等を使用することができる。
続いて、図６（ｂ）に示すように、シード層１３１を給電層として電解銅めっきを行って、めっきレジスト１３２が除去された部位に銅めっきを施す。これにより有機絶縁層３０内にビア導体３２が形成され、さらに、有機絶縁層３０の上に、パッド３４と配線部３３を含む第２配線３１が形成される。
次に、図６（ｃ）に示すように、残っためっきレジストを除去するとともに、除去しためっきレジストの下のシード層１３１をエッチングによって除去する。このシード層１３１をエッチング方法としては特に限定されないが、電解銅めっきのオーバーエッチングを抑制するといった観点から、ドライエッチング（反応性イオンエッチング）が好ましい。
以上の工程により、有機絶縁層及び第２配線を形成することができる。
図７（ａ）及び図７（ｂ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
まず、有機絶縁層３０上にさらに別の有機絶縁層４０を形成する。そして、新たに形成した有機絶縁層４０の上に開口４１を形成する。この新たに形成した有機絶縁層４０が保護膜となる。
これらの工程をまとめて図７（ａ）に示している。
保護膜としての有機絶縁層４０としては、有機絶縁層３０と同様の材料を用いることができる。また、開口４１を形成する方法も、有機絶縁層３０に開口３６を形成する方法と同様の方法を用いることができる。
次に、図７（ｂ）に示すように、有機絶縁層４０に設けた開口４１にバリアメタル層４３を形成する。このバリアメタル層４３は、例えば窒化タンタル及びタンタルを順次スパッタすることで形成される。なお、このバリアメタル層４３の構成材料及び形成方法は特に限定されるものではない。また、図示は省略するが、保護膜の開口から露出するバリアメタル層４３の表面にＮｉ／Ａｕめっきを施す。これは、後述するはんだ接合を行ったときに、はんだとパッドとの密着性を確保するためである。
なお、保護膜の形成及びバリアメタル層の形成については、必要に応じて行えばよい。
続いて、本実施形態のインターポーザーに半導体素子を搭載する工程について説明する。
図８（ａ）、図８（ｂ）は、第一実施形態のインターポーザーに半導体素子を搭載する工程の一例を模式的に示す断面図である。
まず、図８（ａ）に示すように、バリアメタル層４３の上にはんだよりなるバンプ４２を形成する。
次に、このバンプ４２を介して半導体素子５０をインターポーザー上にフリップチップ実装する。
そして、半導体素子５０とインターポーザーとの間にアンダーフィル樹脂５３を充填し、それを硬化させる。次いで、搭載した半導体素子５０の周囲を封止樹脂５１で封止する。
これらの工程をまとめて図８（ｂ）に示している。
なお、アンダーフィル樹脂及び封止樹脂としては、公知の樹脂を用いればよい。
また、支持基板としてシリコンウェハを用いて、シリコンウェハ上にインターポーザーを形成した場合、インターポーザーの寸法に対して充分大きいシリコンウェハを用いることによって、１枚のシリコンウェハ上に複数のインターポーザーを形成することができる。
１枚のシリコンウェハ上に複数のインターポーザーを形成した場合は、半導体素子を搭載する工程の前又は半導体素子を搭載する工程の後といった適切な時期に、ダイシング等の方法によってシリコンウェハを切断することによってインターポーザーごとに分割することができる。このようにすることによって、効率よくインターポーザーを製造することができる。
以下、本実施形態のインターポーザー及びインターポーザーの製造方法の作用効果について列挙する。
（１）本実施形態のインターポーザーにおいては、導体部としてのビア導体の底部の周囲には有機絶縁層が存在する。そのため、例えば半導体素子の発熱によりビア導体が膨張した場合であっても、ビア導体の底部の周囲にある有機絶縁層がビア導体から受ける熱応力を緩和させることが可能となる。そのため、熱応力がビア導体の底部に集中することが抑制され、ひいては絶縁層内にクラックが生じることを抑制することが可能となる。
（２）また、有機絶縁層の下面には無機絶縁層が一体で設けられている。これにより剛性が確保され、ひいてはビア導体に対する有機絶縁層の引っ張り応力が低減されるため、第１配線とビア導体が剥離することを抑制することが可能となる。
（３）また、最外層の有機絶縁層の表面には、保護膜が形成されているため、内方の配線層が保護され、それらの損傷を抑制することが可能となる。
（４）また、無機絶縁層と有機絶縁層の間に、無機薄膜が設けられているため、無機絶縁層と有機絶縁層との間の密着性を向上させることができる。
（５）また、本実施形態のインターポーザーは、シリコンからなる支持基板を有している。支持基板を有することによって、インターポーザーに剛性が付与され、例えば熱膨張によるインターポーザーの反りを低減することができる。さらに、シリコンからなる支持基板は平坦度が極めて高いため、その表面上に微細な配線を形成することが可能となる。加えて、搭載される半導体素子とインターポーザーとの間の熱膨張係数の相違による、インターポーザーの反りをより抑制することができる。
（６）また、本実施形態のインターポーザーにおいて、第２配線は、第１配線よりも厚さが厚くなっており、第１配線の厚みに対する第２配線の厚みの割合は、１より大きく１５以下である。
このように、第１配線よりも相対的に厚い第２配線と、ヤング率の大きい無機絶縁層との間に有機絶縁層を設けることにより、ヤング率の大きい第２配線と無機絶縁層とで有機絶縁層が狭持されるため、インターポーザーに剛性が付与される。その結果、上記熱膨張係数の相違に起因したインターポーザーの反りが抑制される。また、熱履歴により有機絶縁層が膨張収縮した際も第２配線と有機絶縁層との密着を確保することが容易となる。
（７）また、本実施形態のインターポーザーにおいて、第１配線の厚みに対するビア導体の高さの割合は５以下である。このようにすると、有機絶縁層の膨張収縮に起因して生じる応力がビア導体に与える影響を極力低減することが可能となる。
（８）本実施形態のインターポーザーの製造方法では、無機絶縁層の内部に第１配線を形成し、無機絶縁層上及び第１配線上に有機絶縁層を形成し、第２配線と第１配線とを電気的に接続するビア導体を形成する。
このような工程によると、例えば半導体素子が発熱した際においても、ビア導体にかかる応力を効果的に低減でき、ひいては絶縁層内にクラックが生じることがなく、また、ビア部とビアランドとの剥離が生じることのないインターポーザーを製造することができる。
（９）本実施形態のインターポーザーの製造方法では、第１配線をダマシン法により形成し、第２配線をセミアディティブ法により形成する。
これにより、第１配線を微細配線にして精度よく形成し、さらに、平坦性の高い配線を形成することができる。また、配線抵抗の低い第２配線を簡便に形成してインターポーザーを製造することができる。
（第二実施形態）
本実施形態は、支持基板１０が無い点で上記第１実施形態と異なる。
すなわち、図８（ｂ）に示すように半導体素子５０の周囲を封止樹脂５１で封止した後、支持基板１０を剥離する。支持基板を剥離する方法は特に限定されるものではないが、研削とエッチングにより行うことができる。
まず、シリコンウェハからなる支持基板の第１面側（支持基板の表面が露出している面）を研削装置を用いて研削し、支持基板の厚さを薄くする。研削量は特に限定されるものではないが、支持基板の厚さが１００μｍ程度になるまで研削することが望ましい。
研削装置としては、シリコンウェハを研削するための研削装置を好適に用いることができる。
続いて、研削によって薄くした支持基板（シリコンウェハ）を水酸化カリウム等のエッチング液を用いてエッチングして全て除去する。エッチングに用いるエッチング液としては、シリコンウェハのエッチングに用いられるものであれば特に限定されるものではないが、例えば水酸化カリウム水溶液等を用いることができる。エッチングに用いる装置は、特に限定されるものではないが、シリコンウェハのウエットエッチングに用いられる装置を好適に用いることができる。
　また、図３（ａ）において支持基板１０（シリコンウェハ）上に無機絶縁層２０を形成する前に、支持基板１０表面に剥離層を形成してもよい。この剥離層の材料としては、Ｃｕ、Ｎｉ等の金属であってもよく、或いは樹脂であってもよい。そうした場合、支持基板１０を剥離する際には、剥離層を介してインターポーザと支持基板とを容易に分離することが可能となる。その手法としては特に限定されないが、剥離層が金属の場合はエッチングが用いられる。剥離層が樹脂の場合は例えば、アルカリ溶解等が挙げられる。こうした場合、支持基板１０（シリコンウェハ）を再度使用することができる。
図９は、第二実施形態のインターポーザーにスティフナを設けた場合の一例を模式的に示す断面図である。
本実施形態のインターポーザ－２においては、その剛性を高めるといった観点から、図９に示すようなスティフナ６０をインターポーザー２の最表面上に接着剤を介して設けてもよい。そのスティフナ６０の形状としては例えば図９（ａ）に示すように、複数のパッド３４からなるパッド群６１を露出する開口部６２を備える枠状でもよく、例えば図９（ｂ）に示すように、パッド群６１を露出する凹部６３を備える蓋状であってもよい。このスティフナの材料は特に限定されないが、放熱性を確保するといった観点から、銅等の金属材料が好ましい。
以下、本実施形態のインターポーザーの製造方法の作用効果について列挙する。
（１０）本実施形態のインターポーザーの製造方法は、支持基板を除去する工程を含む。
支持基板を除去することによって、厚さが薄く、半導体素子を搭載した際の実装高さの低いインターポーザーを製造することができる。
（１１）スティフナが設けられることで、インターポーザーの剛性が向上する。 その結果、例えば半導体素子との熱膨張係数差に起因する熱応力に対してもインターポーザーが十分に耐えられるようになり、インターポーザー全体が反りにくくなる。 それゆえ、半導体素子とインターポーザーとの接合部分（半田バンプ等の外部接続端子）におけるクラックの発生も抑制される。
（第三実施形態）
以下、本発明の一実施形態である第三実施形態について説明する。
図１０は、本発明のインターポーザーの別の一例の一部分を模式的に示す断面図である。
本実施形態のインターポーザー３は、支持基板１０が無い点で上記第２実施形態と同じだが、半導体素子が両面において実装可能である点が上記第２実施形態と異なる（図１０参照）。
すなわち、無機絶縁層２０及び第１配線２１の下面には保護膜７０が形成されており、この保護膜７０においてビアランド２２の直下に位置する箇所には開口７１が設けられている。そして、この開口７１には、第１実施形態と同様に、バリアメタル層７３を介してバンプ７２が形成されており、このバンプ７２を介して半導体素子９０がインターポーザーに接続されている。
また、半導体素子９０とインターポーザーとの間にはアンダーフィル樹脂９３が充填されている。さらに、半導体素子９０は封止樹脂９１により封止されている。
本実施形態のインターポーザーの製造方法を以下に示す。
図１１（ａ）、図１１（ｂ）、図１１（ｃ）及び図１１（ｄ）、並びに、図１２（ａ）、図１２（ｂ）及び図１２（ｃ）は、第三実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
まず、図１１（ａ）に示すように、支持基板上にＳｉ３Ｎ４層１２２及びＳｉＯ２層１２３を順次ＣＶＤ等により形成することで無機絶縁層２０を設ける。次いで、この無機絶縁層２０の所望の箇所にドライエッチングにより開口１２５を形成する（図１１（ｂ））。その後、第一実施形態と同様にしてシード層１２６を形成し（図１１（ｃ））、このシード層１２６を給電層として電解めっきを施し、ＣＭＰにより研磨して、第１配線２１を形成する（図１１（ｄ））。
その後、上記第一実施形態と同様にして、有機絶縁層３０、第２配線３１等を形成し、半導体素子５０を搭載するともに、樹脂封止までを行う（図１２（ａ））。
続いて、支持基板１０を除去し、第１配線２１及び無機絶縁層２０の下面を露出させる（図１２（ｂ））。さらに、第１配線２１及び無機絶縁層２０の下面に保護膜７０を形成し、
ビアランド２２の直下に位置する箇所に開口７１を形成する。
その後、開口へのバリアメタル層７３の形成及びバンプ７２の形成を行い、半導体素子９０を実装する（図１２（ｃ））。
本実施形態では第一実施形態において説明した効果（１）～（９）及び第二実施形態で説明した効果（１０）を発揮することができる。
この第三実施形態においては、半導体素子９０を実装することなく、バンプ７２を介してインターポーザ３をプリント基板（マザーボード）に搭載してもよい。
（第四実施形態）
以下、本発明の一実施形態である第四実施形態について説明する。
本実施形態のインターポーザーにおいては、第一実施形態において説明したインターポーザーにおいて、無機絶縁層の内部又は有機絶縁層の表面に、電源層及びグランド層のうちの少なくとも一方が形成されている。或いは、キャパシタ等の受動素子が形成されていても良い。
例えば無機絶縁層内にグランド層を形成した場合には、その直上に位置する第２配線とを含めてマイクロストリップ構造が形成される。その結果、特性インピーダンスを整合でき、信号の伝搬を安定化させることが可能となる。
本実施形態では第一実施形態において説明した効果（１）～（９）を発揮することができるとともに、以下の効果を発揮することができる。
（１２）無機絶縁層又は有機絶縁層の、配線が形成されていない領域に電源層、グランド層或いは受動素子のうちの少なくとも一方を設けることによって、この領域が有効に活用され、無駄な部分のない高密度なインターポーザーとなる。ひいては、インターポーザーの電源強化、信号特性の向上、薄型化、小型化を図ることができる。
（第五実施形態）
以下、本発明の一実施形態である第五実施形態について説明する。
図１３（ａ）は、本発明のインターポーザーの別の一例の一部分を模式的に示す断面図であり、図１３（ｂ）は、図１３（ａ）に示すインターポーザーに保護膜が設けられ、半導体素子が搭載された形態の一例を模式的に示す断面図である。
本実施形態のインターポーザーは、第１配線が無機絶縁層の表面に形成されている他は第一実施形態のインターポーザーと同様である。以下、これら本実施形態のインターポーザーの詳細について、図１３（ａ）及び図１３（ｂ）を参照して説明する。
本実施形態のインターポーザー４では、ビアランド２２及び配線部２３を含む第１配線２１は無機絶縁層２０の表面上に形成されており、第１配線２１の表面は無機絶縁層２０の表面の上部に位置している。
すなわち、ビアランド２２の底部には無機絶縁層２０が存在している。
その他の構成は第一実施形態のインターポーザー１と同様であり、無機絶縁層２０の上には開口を有する有機絶縁層３０が形成されており、有機絶縁層の開口、すなわちビアランド２２の上にはビア導体３２が形成されている。
そして、有機絶縁層３０の上には、パッド３４と配線部３３を有する第２配線３１が形成されている。
さらに、有機絶縁層３０の上及び第２配線の上には保護膜４０が形成され、半導体素子５０が搭載されている。
続いて、本実施形態のインターポーザーの製造方法について、第一実施形態のインターポーザーの製造方法と異なる工程についてのみ説明する。
図１４（ａ）、図１４（ｂ）、図１４（ｃ）、図１４（ｄ）及び図１４（ｅ）は、第五実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
本実施形態のインターポーザーの製造方法においては、図１４（ａ）に示すように、支持基板１０の上に無機絶縁層２０（例えば第１ＳｉＯ２層１２１、Ｓｉ３Ｎ４層１２２及び第２ＳｉＯ２層１２３）をＣＶＤを用いて順次成膜する。なお、無機絶縁層２０の構成はこれに限定されるものではない。
続いて、図１４（ｂ）に示すように、無機絶縁層２０の表面に金属層２２６を形成する。この金属層２２６は、例えばスパッタリングにより形成され、Ｃｕよりなる。
次に、図１４（ｃ）に示すように、めっきレジスト２２４を設け、めっきレジスト２２４をマスクを介して露光、現像することによって、第１配線を形成する位置のめっきレジスト２２４を除去する。
めっきレジストとしては、例えば感光性ドライフィルム等を使用することができる。
次に、図１４（ｄ）に示すように、金属層２２６を給電層として電解銅めっきを行って、めっきレジスト２２４が除去された部位に銅めっき層２２７を形成する。
次に、図１４（ｅ）に示すように、めっきレジストを除去するとともに、除去しためっきレジストの下の金属層２２６をエッチングによって除去する。
以上の工程により、無機絶縁層２０の表面にビアランド２２及び配線部２３を含む第１配線２１を形成することができる。
その後は、第一実施形態のインターポーザーの製造方法と同様にして有機絶縁層の形成以後の工程を行うことによって、本実施形態のインターポーザーを製造することができる。
なお、無機絶縁層２０の表面へのビアランド２２及び配線部２３の形成プロセスはこれに限定されるものではない。すなわち、例えば無機絶縁層２０上にスパッタリングにより金属膜２２６を形成した後、この金属膜２２６をエッチングすることで、所望のビアランド２２及び配線部２３からなる第１配線２１を形成してもよい。本実施形態においても、上記第一実施形態と同様の効果を奏する。
また、この第五実施形態においても、第二実施形態と同様に、支持基板が除去されてもよい。
（第六実施形態）
以下、本発明の一実施形態である第六実施形態について説明する。
本実施形態のインターポーザーにおいては、第五実施形態において説明したインターポーザーにおいて、無機絶縁層又は有機絶縁層の表面に、電源層及びグランド層のうちの少なくとも一方が形成されている。また、キャパシタ等の受動素子が形成されてもよい。
無機絶縁層の表面又は有機絶縁層の表面に電源層又はグランド層を設ける方法としては、第四実施形態と同様の方法を用いることができる。
本実施形態では第五実施形態において説明した効果に加えて、第四実施形態において説明した（１２）の効果を発揮することができる。
（第七実施形態）
本実施形態のインターポーザーには、複数の半導体素子を搭載することができ、複数の半導体素子のうちの特定の半導体素子の間が第２配線のみを介して接続されるように構成されている。
図１５は、本発明のインターポーザーの別の一例の一部分を模式的に示す断面図である。
図１５に示すインターポーザー５には、複数の半導体素子５０、５２を搭載することができる。
半導体素子５０及び半導体素子５２の間は、バンプ４２と接続された第２配線３１を介して接続されている。
この第七実施形態で用いられる半導体素子５０及び半導体素子５２としては、例えば半導体素子５０が電源レギュレータモジュールであり、半導体素子５２がＣＰＵである。
これらの半導体素子間を第２配線のみを介して接続することによって、半導体素子間の配線の抵抗を低くすることができる。その結果、第２配線において電圧降下が生じることなく、ＣＰＵ等の半導体素子に適切な電圧を加えることが可能となる。
なお、半導体素子間の配線抵抗が問題にならないのであれば、半導体素子間が第１配線と第２配線を介して接続されていてもよい。
（第八実施形態）
図１６は、本発明のインターポーザーの別の一例の一部分を模式的に示す断面図である。
図１６に示すインターポーザー６には、支持基板１０内に貫通電極５００が設けられている。
この場合、インターポーザの表裏が電気的に接続され、インターポーザの下面側にも半導体素子を実装することが可能となる。また、インターポーザがプリント配線板（例えばマザーボード）に半田バンプを介して実装可能となる。
貫通電極５００は、銅めっき層５０１及び銅めっき層の下の導体薄膜５０２からなる。貫通電極５００と支持基板１０との間は絶縁膜５０３で隔てられており、支持基板１０の裏面側にも絶縁膜５０３が形成されている。
貫通電極５００の上側（支持基板の表面側）は無機絶縁層２０の内部に形成された導体（図１６においてはビアランド２２）と接続されている。
貫通電極５００の下側（支持基板の裏面側）は、支持基板１０の裏面に形成されたパッド６００（配線）と接続されている。すなわち、支持基板１０の裏面に形成されたパッド６００（配線）と、第１配線２１（ビアランド２２）とが貫通電極５００により電気的に接続されている。
また、パッド６００上にはバンプ５４２が形成されている。このバンプ５４２を介して、プリント配線板１００上にインターポーザー６が実装されている。
プリント配線板１００とインターポーザー６の間にはアンダーフィル樹脂５５３が充填されている。
なお、インターポーザー６とプリント配線板１００とは、バンプ５４２のみにより接続されていてもよく、バンプ及びワイヤーの両方によって接続されていてもよい。
絶縁膜５０３の材質は、特に限定されるものではなく、ＳｉＯ２膜等の無機絶縁膜や樹脂からなる有機絶縁膜を用いることができる。ここでは、絶縁膜５０３として有機絶縁膜を用いた例を挙げる。
第八実施形態のインターポーザーの製造方法は、貫通電極を形成する工程を除き、第一実施形態のインターポーザーの製造方法とほぼ同様である。そのため、第八実施形態のインターポーザーの製造方法のうち、第一実施形態のインターポーザーの製造方法と異なる工程について説明する。
図１７（ａ）、図１７（ｂ）、図１７（ｃ）、図１７（ｄ）、図１８（ａ）、図１８（ｂ）、図１８（ｃ）、図１９（ａ）、図１９（ｂ）及び図１９（ｃ）は、第八実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
本実施形態においては、第一実施形態のインターポーザーの製造方法において示した工程と同様にして、第一実施形態の説明において図４（ｃ）で示す構造と同様の構造の基板を作製する（図１７（ａ）参照）。
次に、図１７（ｂ）に示すように、例えばＵＶレーザーを用いて、支持基板１０の所定位置に開口５１０を形成する。この開口５１０の形成方法としては特に限定されるものではなく、ドライエッチング（反応性イオンエッチング）や、アルカリ溶液を用いたウエットエッチング等を採用してもよい。
さらに、図１７（ｃ）に示すように、開口５１０を露出させるようにレジスト５１１をパターニングする。その後、レジスト５１１をマスクとしてドライエッチング（反応性イオンエッチング）を行って、第１ＳｉＯ２層１２１及びＳｉ３Ｎ４層１２２を順次エッチングして、ビアランド２２の下面を露出させる。
次に、図１７（ｄ）に示すように、例えばディップコート法又はスピンコート法を用いて液状樹脂を支持基板１０の裏面側にコートし、これを約２００℃で１時間乾燥させて絶縁膜５０３を形成する。
このとき、支持基板１０の裏側表面と、開口５１０の壁面とに絶縁膜５０３が形成される。
この工程で用いる液状樹脂としては、後述するようにビアランド２２表面の絶縁膜５０３を容易に除去することができるといった観点から、感光性樹脂（例えばＪＳＲ（株）社製、商品名：ＷＰＲ、型番：５１００）を用いることが望ましい。
具体的には、メチルエチルケトン２０～３０重量％、乳酸エチル２０～３０重量％、フィラー１５～２５重量％、ノボラック樹脂５～１５重量％、メラミン系化合物１～１０重量％、フェノール系樹脂１～１０重量％、架橋ゴム１～１０重量％、エポキシ系化合物１～５重量％、低分子フェノール樹脂１～５重量％、カップリング剤０．１～３重量％、トリアジン系感光剤０．１～３重量％からなる液状樹脂が挙げられる。
なお、有機絶縁膜の形成方法としては、スピンコート法やディップコート法の他、例えば真空蒸着が挙げられる。
次に、図１８（ａ）に示すように、開口５１０に対応した位置が開口されているマスク５１２を介して露光を行う。
さらに、図１８（ｂ）に示すように、現像を行い、露光された部位（開口５１０の底部）の絶縁膜５０３を除去する。
上記工程によって、ビアランド２２の下面が支持基板１０の裏面側に再度露出する。
次に、図１８（ｃ）に示すように、露出したビアランド２２の下面及び絶縁膜５０３の表面に導体薄膜５０２を形成する。
導体薄膜５０２は、例えばＮｉ／Ｃｕよりなり、スパッタリングにより形成される。なお、この導体薄膜５０２の構成はこれに限定されるものではない。また、導体薄膜５０２の形成方法としてはスパッタリングに限定されるものではなく、例えば無電解めっきを採用してもよい。
さらに、図１９（ａ）に示すように、導体薄膜５０２を給電層として電解銅めっきを行って銅めっき層５０１を形成する。
次に、図１９（ｂ）に示すように、銅めっき層５０１のうちパッドが形成される箇所にレジスト５１３を形成する。
次に、図１９（ｃ）に示すように、エッチングによって、レジスト５１３が形成されていない部位の銅めっき層５０１及び導体薄膜５０２を除去する。
上記工程によって、貫通電極５００及びパッド６００が形成される。
本実施形態では第一実施形態において説明した効果（１）～（９）を発揮することができるとともに、以下の効果を発揮することができる。
（１３）支持基板内に貫通電極を形成することで、インターポーザーとプリント配線板とが半田バンプを介して接続される。その結果、双方をワイヤーによって接続する場合と比較して、配線距離の短縮が図られる。これにより、プリント配線板から半導体素子に至る配線における抵抗の増大が抑制され、半導体素子に至るまでの電圧降下を効果的に抑制することが可能となる。
（１４）また、本実施形態のインターポーザーは、有機樹脂からなる絶縁膜を含むため、絶縁膜として無機絶縁膜を形成した場合と比較して、インターポーザーの熱膨張係数が大きくなる。そのため、主に樹脂からなるプリント配線板とインターポーザーとの間の熱膨張係数の不整合をある程度緩和でき、インターポーザーとプリント配線板の接合部（バンプ）における接続信頼性を確保することが可能となる。
（その他の実施形態）
第１配線と第２配線とを電気的に接続する導体部としては、スルーホール導体であってもよい。
本発明のインターポーザーに搭載される半導体素子の種類、機能は特に限定されるものでない。また、そうした半導体素子の個数及び搭載形態も特に限定されない。すなわち、複数の半導体素子が積層された状態で実装されてもよい。この場合、例えば、各々の半導体素子に設けられた貫通電極同士が半田バンプを介して接続される。
また、無機絶縁層及び／又は有機絶縁層が複数設けられていて、第１配線及び／又は第２配線が多層配線となっていても良い。
第１配線、導体部、及び、第２配線を構成する材料は、導電性のある材料であれば、特に限定されるものではない。
銅の他にはニッケル、金、銀等が挙げられる。
有機絶縁層の種類としては、熱硬化性樹脂として、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ビスマレイミド樹脂、ポリオレフィン系樹脂、ポリフェニレンエーテル樹脂、ポリフェニレン樹脂、フッ素樹脂等が挙げられる。
また、感光性樹脂として、例えば、アクリル樹脂等が挙げられる。
熱硬化性樹脂の一部に感光性基が付与された樹脂としては、上記熱硬化性樹脂の熱硬化基とメタクリル酸やアクリル酸とをアクリル化反応させたもの等が挙げられる。
また、熱可塑性樹脂としては、例えば、フェノキシ樹脂、ポリエーテルスルフォン（ＰＥＳ）、ポリスルフォン（ＰＳＦ）、ポリフェニレンスルフォン（ＰＰＳ）ポリフェニレンサルファイド（ＰＰＥＳ）、ポリフェニレンエーテル（ＰＰＥ）ポリエーテルイミド（ＰＩ）等が挙げられる。
また、有機絶縁層として用いることのできる樹脂複合体の具体的な組み合わせとしては、例えば、フェノール樹脂／ポリエーテルスルフォン、ポリイミド樹脂／ポリスルフォン、エポキシ樹脂／ポリエーテルスルフォン、エポキシ樹脂／フェノキシ樹脂、アクリル樹脂／フェノキシ樹脂、エポキシ基の一部をアクリル化したエポキシ樹脂／ポリエーテルスルフォン等が挙げられる。
ビアランドの径とビア導体の径との関係は、ビアランドとビア導体との間の導通が確保できる範囲であれば、特に限定されるものではなく、同じ径であってもよい。
また、ダマシン法により第１配線を形成する際に用いる、無機絶縁層の上に形成するレジストの種類、露光方法及び現像方法は、半導体製造工程で用いられるレジスト、露光方法、及び、現像方法であれば特に限定されるものでない。
無機絶縁層及び有機絶縁層の上にシード層を形成する方法としては、スパッタリングの他に、いわゆるＰＶＤ（物理気相成長）法と呼ばれる方法を用いることができ、具体的には、真空蒸着、イオンプレーティング、電子ビーム蒸着等の方法を用いることができる。
また、有機絶縁層の表面にシード層を形成する方法としては、セミアディティブ法により導体回路を形成するために知られている従来公知の方法も用いることができる。
有機絶縁層を形成する方法としては、特に限定されるものではなく、スピンコーター、カーテンコーター等によって未硬化の樹脂を塗布する方法や、樹脂フィルムを熱圧着することにより樹脂層を形成する方法を用いることができる。
また、樹脂を硬化させる方法は、熱硬化に限定されるものではない。
また、有機絶縁層に開口を形成する方法としては、露光現像処理に限定されるものではなく、レーザー加工によって開口する方法を用いることもできる。
この場合、エキシマーレーザー、ＵＶ－ＹＡＧレーザー、炭酸ガスレーザー等を用いる方法が挙げられる。
図１は、第一実施形態のインターポーザーが用いられる態様の一例を模式的に示す断面図である。 図２（ａ）は、本発明のインターポーザーの一部分の一例を模式的に示す断面図であり、図２（ｂ）は、図２（ａ）に示すインターポーザーに保護膜が設けられ、半導体素子が搭載された形態の一例を模式的に示す断面図である。 図３（ａ）、図３（ｂ）及び図３（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図４（ａ）、図４（ｂ）及び図４（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図５（ａ）、図５（ｂ）及び図５（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図６（ａ）、図６（ｂ）及び図６（ｃ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図７（ａ）及び図７（ｂ）は、第一実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図８（ａ）及び図８（ｂ）は、第一実施形態のインターポーザーに半導体素子を搭載する工程の一例を模式的に示す断面図である。 図９（ａ）及び図９（ｂ）は、第二実施形態のインターポーザーにスティフナを設けた場合の一例を模式的に示す断面図である。 図１０は、本発明のインターポーザーの別の一例の一部分を模式的に示す断面図である。 図１１（ａ）、図１１（ｂ）、図１１（ｃ）及び図１１（ｄ）は、第三実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図１２（ａ）、図１２（ｂ）及び図１２（ｃ）は、第三実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図１３（ａ）は、本発明のインターポーザーの別の一例の一部分を模式的に示す断面図であり、図１３（ｂ）は、図１３（ａ）に示すインターポーザーに保護膜が設けられ、半導体素子が搭載された形態の一例を模式的に示す断面図である。 図１４（ａ）、図１４（ｂ）、図１４（ｃ）、図１４（ｄ）及び図１４（ｅ）は、第五実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図１５は、本発明のインターポーザーの別の一例の一部分を模式的に示す断面図である。 図１６は、本発明のインターポーザーの別の一例の一部分を模式的に示す断面図である。 図１７（ａ）、図１７（ｂ）、図１７（ｃ）及び図１７（ｄ）は、第八実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図１８（ａ）、図１８（ｂ）及び図１８（ｃ）は、第八実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。 図１９（ａ）、図１９（ｂ）及び図１９（ｃ）は、第八実施形態のインターポーザーの製造工程の一部を模式的に示す断面図である。
符号の説明
１～６　インターポーザー
１０　支持基板
２０　無機絶縁層
２１　第１配線
３０　有機絶縁層
３１　第２配線
３２　ビア導体
４０、７０　保護膜
６０　スティフナ
１２８　無機薄膜

Claims (19)

  1. 少なくとも１層の無機絶縁層と、
    前記無機絶縁層の内部又は表面上に形成されてなる第１配線と、
    最外層の無機絶縁層上及び前記第１配線上に形成されてなる、少なくとも１層の有機絶縁層と、
    前記有機絶縁層上に形成されてなる第２配線と、
    前記第１配線と前記第２配線とを接続する導体部とからなることを特徴とするインターポーザー。
  2. 前記第２配線は、前記第１配線よりも厚さが厚い請求項１に記載のインターポーザー。
  3. 前記第１配線の厚みに対する前記第２配線の厚みの割合は、１より大きく１５以下である請求項１又は２に記載のインターポーザー。
  4. 前記第１配線の厚みに対する前記導体部の高さの割合は５以下である請求項１～３のいずれかに記載のインターポーザー。
  5. 前記第２配線は、前記第１配線よりも配線長が長い請求項１～４のいずれかに記載のインターポーザー。
  6. 前記第２配線は、前記第１配線よりも断面積が大きい請求項１～５のいずれかに記載のインターポーザー。
  7. 前記第２配線は、前記第１配線よりも単位長さあたりの配線抵抗が小さい請求項１～６のいずれかに記載のインターポーザー。
  8. 前記第１配線は、前記第２配線よりもＬ／Ｓが小さい請求項１～７のいずれかに記載のインターポーザー。
  9. 最外層の有機絶縁層の表面には、保護膜が形成されてなる請求項１～８のいずれかに記載のインターポーザー。
  10. 前記最外層の無機絶縁層と前記有機絶縁層との間に形成された無機薄膜をさらに備える請求項１～９のいずれかに記載のインターポーザー。
  11. さらに支持基板を備え、
    前記無機絶縁層が前記支持基板上に形成されている請求項１～１０のいずれかに記載のインターポーザー。
  12. 前記支持基板はシリコンである請求項１１に記載のインターポーザー。
  13. 前記第１配線は、前記無機絶縁層の内部に形成されてなる請求項１～１２のいずれかに記載のインターポーザー。
  14. 前記第１配線の表面と、前記最外層の無機絶縁層の表面とが略同一平面上に位置する請求項１～１３のいずれかに記載のインターポーザー。
  15. さらに、前記有機絶縁層の表面上に形成され、半導体素子を搭載するパッド群と、
    当該パッド群を露出させる開口又は凹部を有するスティフナと、
    を有する請求項１～１４のいずれかに記載のインターポーザー。
  16. 支持基板上に無機絶縁層を形成する工程と、
    前記無機絶縁層の内部又は表面上に第１配線を形成する工程と、
    最外層の無機絶縁層上及び前記第１配線上に有機絶縁層を形成する工程と、
    前記有機絶縁層上に第２配線を形成するとともに、前記第２配線と前記第１配線を電気的に接続する導体部を形成する工程と、を有することを特徴とするインターポーザーの製造方法。
  17. 前記第１配線をダマシン法により形成する請求項１６に記載のインターポーザーの製造方法。
  18. 前記第２配線をセミアディティブ法により形成する請求項１６又は１７に記載のインターポーザーの製造方法。
  19. 前記支持基板を除去する工程を含む請求項１６～１８のいずれかに記載のインターポーザーの製造方法。
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