WO2004066385A2 - Semiconductor structure having a reduced connecting capacitance and method for producing the semiconductor structure - Google Patents

Semiconductor structure having a reduced connecting capacitance and method for producing the semiconductor structure Download PDF

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WO2004066385A2
WO2004066385A2 PCT/EP2004/000521 EP2004000521W WO2004066385A2 WO 2004066385 A2 WO2004066385 A2 WO 2004066385A2 EP 2004000521 W EP2004000521 W EP 2004000521W WO 2004066385 A2 WO2004066385 A2 WO 2004066385A2
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Definitions

  • the present invention relates to a semiconductor structure and to a method for producing the semiconductor structure, the semiconductor structure having a reduced capacitance between a pad and a substrate.
  • the semiconductor structure has a Si substrate
  • the coupling capacitance between the metallization of the connection pads and the Si substrate is problematic in particular in high-frequency applications of the semiconductor element and is therefore undesirable.
  • a large number of connecting wires are sometimes required, so that a large number of Connection pads can be present, whereby the coupling capacities can reach very large values.
  • the object of the present invention is to provide a semiconductor structure with an efficiently reduced coupling capacitance and a method for producing the semiconductor structure.
  • This object is achieved by a semiconductor structure according to claim 1 or by a method for producing the semiconductor structure according to claim 10.
  • the semiconductor structure has a substrate and a connection area, the substrate having an oxide region below the connection area in order to reduce a coupling capacitance between the substrate and the connection area.
  • connection areas In the usual technologies for producing a semiconductor structure, an insulation layer is present between the connection areas and the Si substrate. However, the thickness of this insulation layer is insufficient for some high-frequency applications. In order to be able to use existing standard technologies for these applications, it is therefore necessary to reduce the capacitance between the connection area and the substrate.
  • a trench is additionally etched locally under the connection area in the substrate and filled with a dielectric. This is done without changing the rest of the structure, significantly compared to the standard technology. This allows existing standard technologies to be used. This results in a significant reduction in development effort and manufacturing costs.
  • the present invention is based on the finding that the coupling capacitance can be reduced by an additional oxide region arranged under the connection area.
  • LOCOS local oxidation of silicon
  • Another advantage of the present invention is that no further substrates are required to reduce the coupling capacity, which prevents an increase in production costs.
  • Another advantage of the present invention is that the oxide region is formed within the already existing substrate, so that the coupling capacitance is not reduced at the expense of dimensions of the semiconductor structure, so that an integration capability of the semiconductor structure is not impaired.
  • 1 shows a first exemplary embodiment of a semiconductor structure according to the present invention
  • 2 shows a further exemplary embodiment of a semiconductor structure according to the present invention
  • Fig. 3 shows another embodiment of a semiconductor. Structure according to the present invention.
  • FIG. 4 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • FIG. 5 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • FIG. 6 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • FIG. 7 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • FIG. 8 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • FIG. 9 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • FIG. 10 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • FIG. 11 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • the semiconductor structure has a substrate 101, which consists for example of silicon. There is an insulation layer 107 on the substrate.
  • the substrate 101 comprises an oxide region 103.
  • the spatial extent of the connection area 105 is less than that of the oxide area, so that, according to the exemplary embodiment shown in FIG Case is.
  • the oxide region 103 is additionally formed below the connection area.
  • a model of a plate capacitor can be used to describe the coupling capacitance, in which the coupling capacitance decreases with an increasing thickness of the oxide region and / or with a decreasing dielectric constant of the oxide region 103.
  • the oxide region 103 can preferably be formed in such a way that a quotient of the thickness of the oxide region 103 and its dielectric constant becomes as large as possible, which is particularly advantageous if the connection surface is process-related or because of the necessary electrical properties of the semiconductor structure cannot be made arbitrarily small.
  • the substrate 101 is first provided.
  • the oxide region 103 is formed in the substrate and the insulation layer 107 and the connection area 105 are formed in further steps.
  • the oxide area can be realized with the help of the LOCOS technology already mentioned, in which SiO 2 layers are produced. However, it can only be the insulation layer 107 are applied and then the odid region 103 is formed.
  • FIG. 2 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • An oxide region 200 formed in the substrate 101 has a trench 201 which is filled with oxide (oxide trench).
  • the oxide region 200 has a first oxide layer 203, which extends from one to the one filled with oxide
  • Trench 201 adjoins, and a second oxide layer 205, which adjoins the oxide trench 201 from the other side. Both the first oxide layer 203 and the second oxide layer 205 have a thickness that is less than a thickness of the oxide trench 201.
  • the connection surface 105 is arranged on the oxide trench 201. In this case, the spatial extent of the connection area 105 is less than that of the oxide trench 201.
  • An insulation layer 207 is arranged on the substrate 101 and on the first oxide layer 203 and on the second oxide layer 205, parts of the insulation layer 207 being in each case from one and the other Adjacent side to oxide trench 201.
  • the insulation layer 207 and the oxide trench 201 are further arranged in such a way that they form a common upper surface, as shown in the exemplary embodiment shown in FIG. 2. At this point, however, it should be noted that the insulation layer 207 can also partially cover the oxide trench 201 without, however, covering the connection area 105.
  • the substrate 101 is first provided, which can be an Si substrate, for example.
  • a substrate region is oxidized, for example with the help of the LOCOS method already mentioned, the first oxide layer 203 and the second oxide layer 205 being formed.
  • the first oxide layer 203 and the second oxide layer 205 can be connected to one another since they can be generated in an oxidation process.
  • the so-called LOCOS beak occurs at the transition to the non-oxidized silicon, which always occurs when LOCOS technology is used for the oxidation.
  • the insulation layer 207 is formed on a surface created in this way.
  • the trench 201 is etched through a region of the insulation layer 207 into the substrate 101 and, for example, filled with a plasma oxide.
  • the oxide trench 201 is etched back and / or ground in a further method step.
  • the pad 105 pad metal is deposited and structured on the oxide trench 201, so that it is formed above the trench 201 filled with oxide.
  • FIG 3 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • a passivation 301 is arranged on the insulation layer 207 and on the oxide trench 201 and structured in such a way that the connection area 105 is either not at all or only partially covered.
  • the passivation 301 serves to protect the semiconductor structure from contamination.
  • the passivation 301 can be a nitride layer, for example, which is deposited after the pad 105 has been deposited and is structured in such a way that a region of the pad 105 (pad metal) is accessible.
  • FIG. 4 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • the semiconductor structure shown in FIG. 4 has an oxide layer 401 disposed in a trench 403 other than the top surface thereof.
  • the oxide layer 401 comprises both the first oxide layer 203 and the second oxide layer 205, which each extend laterally in an upper region of the oxide layer 401.
  • the remaining rest of the trench 403 is filled with plasma oxide, for example, so that the trench is completely filled with insulating material.
  • the first and second oxide layers (203, 205) and the oxide in the trench 403 form an oxide region 405.
  • the substrate 101 is first provided, which is, for example, a silicon substrate.
  • the trench 403 is etched into the substrate 101.
  • LOCOS technology can then be used to form oxide layer 401.
  • oxide layer 401 As has already been discussed in connection with the exemplary embodiment shown in FIG. 3, the LOCOS beak 203 and the oxide layer 205 are formed. Since the trench 403 is etched before field oxidation, the oxide layer 401 (field oxide) is formed on its walls.
  • the trench 403 is filled with oxide, for example plasma oxide being used, etched back and / or ground. After this planarization, the plasma oxide also covers the previously free silicon next to the LOCOS beak. This cover can be removed.
  • the oxide trench and the adjacent oxide layers 203 and 205 are covered with photoresist and the plasma oxide layer on the exposed area is removed. This ensures that there are no significant changes to the standard technology in the active silicon area.
  • the insulation layer 207 is applied to an exposed surface of the substrate 101, the oxide layer 401 and the exposed trench surface. After an optional further method step, in which a surface of the insulation layer 207 is also etched back and / or ground, the connection surface is arranged above the oxide trench 403. The insulation layer 207 is arranged between the connection surface 105 and the oxide trench 403 if it has not previously been etched back to the oxide trench region.
  • the step of oxidizing the substrate region is carried out after the step of etching the trench, the oxide layer 401 on the walls of the trench 403 can be
  • FIG. 5 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • the semiconductor structure shown in FIG. 5 has a further oxide region 501, which is located between an insulation layer 503, the further oxide region 501, the oxide trench 403, the oxide layer 401 and the first and second oxide layers (203, 205), and the substrate 101 is arranged such that the insulation layer 503 is not in contact with the substrate 101.
  • the semiconductor structure shown in Fig. 5 has the passivation layer 301, such as it has already been discussed in connection with the embodiment shown in FIG. 3.
  • the substrate 101 is first provided and the trench 403 is etched in a further method step, then the layer 401 is produced, then the remaining trench is filled. All of these insulation layers together form the oxide region 405.
  • the region 403 is therefore the entire trench in the silicon.
  • both the remaining area of the trench 403 and also the further oxide region 501 are filled with oxide, for example the plasma oxide already mentioned.
  • the further oxide region 501 and the plasma oxide in the trench 403 are etched back and / or ground, so that a planar surface is formed.
  • the insulation layer 503 is arranged on the upper surface thus created, for example by depositing a dielectric. All further process steps are carried out like a normal process, as has already been described in connection with the exemplary embodiment shown in FIG. 3.
  • both the trench 403 and the further oxide region 501 are filled with oxide can simplify the process step in which the oxide is formed, since not only the trench 403 is filled with oxide but also all other exposed surfaces, which further simplifies the manufacturing process. "
  • the CMP process can also be used for grinding on the entire surface thus created, so that selective surface processing is avoided, which leads to a further reduction in process costs.
  • FIG. 6 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • the semiconductor structure shown in FIG. 6 has an oxide trench 600 which is filled, for example, with field oxide and which laterally merges into the first and second oxide regions (203, 205).
  • the oxide trench 600 also has a first boundary 603 and a second boundary 605, which each extend at a distance from and into a top surface of the oxide trench 600.
  • the first and second limits are areas where the field oxide that fills the oxide trench has grown together from the left and from the right.
  • the oxide trench 600 also has a substrate web 601, which is part of the substrate 101.
  • the substrate web 601 protrudes from below into the trench 600 without being in contact with the insulation layer 207 lying above it.
  • the trench 600 is, as already mentioned, filled with field oxide in the exemplary embodiment shown in FIG. 6, the first oxide layer 203 and the second oxide layer 205 being parts of the field oxide.
  • the oxide trench and the first and second oxide layers (203, 205) form an oxide region 607.
  • the trench 600 is etched into the provided substrate 101 in such a way that the substrate web 601 is formed.
  • the trench 600 is filled, for example with the aid of LOCOS technology, by field oxidation, with a complete through-oxidation of the web 601 also being able to be achieved with a suitable choice of a width of the web 601.
  • the boundaries 603 and 605 shown in FIG. 6 identify the respective areas at which the field oxide has grown together from the left and from the right.
  • the insulation layer 207 is applied.
  • connection area 105 is formed by, for example, applying a metallization layer to the insulation layer 207.
  • the pad 105 is formed above the oxide region 607.
  • FIG. 7 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • the semiconductor structure shown in FIG. 7 has the Passivation 301, as has already been discussed in connection with the exemplary embodiments shown in FIG. 3 and in FIG. 5.
  • the trench 600 is at least partially filled with an oxide layer using LOCOS technology. This creates the LOCOS beaks, i.e. the first oxide layer 203 and the second oxide layer 205.
  • FIG. 8 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • the semiconductor structure shown in FIG. 8 has an oxide trench 800, which is filled with field oxide, for example, and to which the first and second oxide regions (203, 205) adjoin each side.
  • the oxide trench 600 has a first insulation web 801 and a second insulation web 803. Both the first insulation web 801 and the second insulation web 803 are filled with an insulating material of the insulation layer 207 and protrude from above into the trench 600 filled with oxide.
  • the first insulation web 801 is arranged to the left of the substrate web 601.
  • the second insulation web 803 is arranged to the right of the substrate web 601.
  • the trench 800 and the first and second oxide layers (203, 205) form an oxide region 805.
  • the substrate 101 which may be a silicon substrate, is first provided.
  • the trench 800 is etched and, for example, filled with field oxide using LOCOS technology.
  • the field oxidation does not completely fill the trench 800.
  • the remaining filling of recesses for the insulation bars 801 and 803 is then carried out by depositing the dielectric material (dielectric). All further process steps are carried out like the process as has already been discussed in connection with the exemplary embodiment shown in FIG. 6.
  • the formation of the insulation webs 801 and 803 is particularly advantageous since no special process steps are required to fill the trench 800 with oxide.
  • the advantage over the production according to FIG. 6 lies in the use of the already deposited insulation layers 207 for filling up the trench.
  • the silicon webs as indicated, for example, in the form of the substrate web 601 in the exemplary embodiment shown in FIG. 8, can increase the coupling capacitance between the connection area 105 and the substrate 101.
  • FIG. 9 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • the semiconductor structure shown in FIG. 9 has a passivation 301, as has already been discussed, for example, in connection with the exemplary embodiment shown in FIG. 3.
  • FIG. 10 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
  • a trench 1011 filled with oxide has the substrate web 601, as has already been discussed in connection with the exemplary embodiment shown in FIG. 6.
  • the trench 1011 filled with oxide as well as the first and the The second oxide layer forms an oxide region 1013.
  • the trench 1011 filled with oxide also has a further first boundary 1015 and a further second boundary 1017, each of which mark regions at which the oxide has grown together, as already described in connection with the 6 illustrated embodiment has been discussed.
  • FIG. 11 shows a further exemplary embodiment of the semiconductor structure according to the present invention.
  • the semiconductor structure shown in FIG. 11 has the further oxide region 501, as has already been discussed in connection with the semiconductor structure shown in FIG. 5.
  • FIG. 11 shows the semiconductor structure on the passivation 301, which is arranged on the insulation layer 207 and on parts of the pad 105 (pad), as has already been discussed in connection with the exemplary embodiment shown in FIG. 5.
  • a LOCOS oxide layer is first formed in the substrate 101 using LOCOS technology, the LOCOS beaks shown in FIGS. the first oxide layer 203 and the second oxide layer 205) are formed.
  • the trench is etched, the etching being carried out through the LOCOS oxide layer.
  • the trench is filled with oxide, so that the trench 1011 filled with oxide is formed.
  • LOCOS technology is used, which always follows the formation of the first oxide layer 203 and the second oxide layer 205 pulls itself.

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Abstract

A semiconductor structure comprises a substrate (101) and a connecting surface (105). Said substrate (101) has an oxide region (103) underneath the connecting surface (105), which is designed for reducing a coupling capacitance between the substrate (101) and the connecting surface (105).

Description

Beschreibungdescription
Halbleiterstruktur mit einer reduzierten Anschlußkapazität sowie ein Verfahren zum Herstellen der HalbleiterstrukturSemiconductor structure with a reduced connection capacity and a method for producing the semiconductor structure
Die vorliegende Erfindung bezieht sich auf eine Halbleiterstruktur sowie auf ein Verfahren zum Herstellen der Halbleiterstruktur, wobei die Halbleiterstruktur eine reduzierte Kapazität zwischen einer Anschlußfläche und einem Substrat aufweist.The present invention relates to a semiconductor structure and to a method for producing the semiconductor structure, the semiconductor structure having a reduced capacitance between a pad and a substrate.
Mit einer steigenden Integrationsdichte moderner Halbleiterbauelemente sowie mit einer Nutzung von immer höheren Frequenzen zur Informationsübertragung wächst die Bedeutung von Bauelementen, die innerhalb einer möglichst großen Frequenzbandbreite verlustarm arbeiten, eine gewünschte Frequenzcharakteristik aufweisen sowie günstig und idealerweise mit Hilfe von bereits vorhandenen Technologien herstellbar sind. Die gewünschten Frequenzeigenschaften innerhalb einer großen Bandbreite gepaart mit niedrigen Herstellungskosten können nur dann erzielt werden, wenn bereits bei einer Herstellung der Halbleiterbauelemente parasitäre Effekte, die beispielsweise durch Koppelkapazitäten oder Koppelinduktivitäten herbeigeführt werden, reduziert werden.With an increasing integration density of modern semiconductor components as well as with the use of ever higher frequencies for information transmission, the importance of components that operate with low loss within the largest possible frequency bandwidth, have a desired frequency characteristic and are inexpensive and ideally can be manufactured using existing technologies. The desired frequency properties within a wide bandwidth, paired with low manufacturing costs, can only be achieved if parasitic effects, which are brought about, for example, by coupling capacitances or coupling inductances, are reduced during manufacture of the semiconductor components.
Weisen beispielsweise Halbleiterstrukturen Metallisierungen als Anschlußflächen auf, so bildet sich zwischen einem Substrat, das die Halbleiterstruktur aufweist, und der Anschlußfläche stets eine unerwünschte Koppelkapazität, die einen negativen Einfluß auf die Frequenzeigenschaften derIf, for example, semiconductor structures have metallizations as connection areas, an undesired coupling capacitance is always formed between a substrate which has the semiconductor structure and the connection area, which has a negative influence on the frequency properties of the
Halbleiterstruktur hat. Weist beispielsweise die Halbleiterstruktur ein Si-Substrat auf, so ist die Koppelkapazität zwischen der Metallisierung der Anschlußpads und dem Si- Substrat insbesondere bei Hochfrequenzanwendungen des Halb- leiterelements problematisch und daher unerwünscht. Insbesondere bei Leistungsbauelementen werden teilweise sehr viele Anschlußdrähte benötigt, so daß eine hohe Anzahl von Anschlußpads vorliegen kann, wodurch die Koppelkapazitäten sehr große Werte erreichen können.Has semiconductor structure. If, for example, the semiconductor structure has a Si substrate, the coupling capacitance between the metallization of the connection pads and the Si substrate is problematic in particular in high-frequency applications of the semiconductor element and is therefore undesirable. Particularly in the case of power components, a large number of connecting wires are sometimes required, so that a large number of Connection pads can be present, whereby the coupling capacities can reach very large values.
In der Schrift von Rikjos, „Future Developments and Technolo- gy Options in Cellular Phone Power Amplifiers: From Power Amplifier to Integrated RF Fronts- and Module", IEEE BCTM 7.1., wird ein Verfahren zur Reduktion der Koppelkapazität vorgeschlagen, bei dem durch ein Umkleben der Scheiben auf einen Glasträger das Silizium durch Glas ersetzt wird, wo- durch die Koppelkapazität reduziert sein soll. Nachteilig an dem in der genannten Schrift veröffentlichten Verfahren ist jedoch ein großer Prozeßaufwand, der hohe Herstellungskosten nach sich zieht, da die Scheiben mit Hilfe eines weiteren Verfahrens auf den Glasträger angebracht werden müssen.In Rikjos' writing, "Future Developments and Technology Options in Cellular Phone Power Amplifiers: From Power Amplifier to Integrated RF Fronts and Module", IEEE BCTM 7.1., A method for reducing the coupling capacity is proposed, in which a The silicon is replaced by glass, so that the coupling capacity should be reduced, but the disadvantage of the process published in the cited document is that the process is expensive and involves high production costs, since the panes are produced using a further procedure must be attached to the glass support.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiterstruktur mit einer effizient reduzierten Koppelkapazität sowie ein Verfahren zum Herstellen der Halbleiterstruktur zu schaffen.The object of the present invention is to provide a semiconductor structure with an efficiently reduced coupling capacitance and a method for producing the semiconductor structure.
Diese Aufgabe wird durch eine Halbleiterstruktur gemäß Anspruch 1 oder durch ein Verfahren zum Herstellen der Halbleiterstruktur gemäß Anspruch 10 gelöst.This object is achieved by a semiconductor structure according to claim 1 or by a method for producing the semiconductor structure according to claim 10.
Die Halbleiterstruktur weist ein Substrat sowie eine Anschlussfläche auf , wobei das Substrat einen Oxidbereich unterhalb der Anschlußfläche aufweist, um eine Koppelkapazität zwischen dem Substrat und der Anschlußfläche zu reduzieren.The semiconductor structure has a substrate and a connection area, the substrate having an oxide region below the connection area in order to reduce a coupling capacitance between the substrate and the connection area.
In den üblichen Technologien zur Herstellung einer Halbleiterstruktur ist zwischen den Anschlussflächen und dem Si- Substrat eine Isolationsschicht vorhandenen. Die Dicke dieser Isolationsschicht ist jedoch für einige Hochfrequenzanwendun- gen ungenügend. Um vorhandene Standardtechnologien für diese Anwendungen nutzen zu können ist daher eine Reduktion der Kapazität zwischen Anschlussfläche und Substrat erforderlich. Hierzu wird in der vorliegenden Erfindung zusätzlich lokal unter der Anschlussfläche ein Graben in das Substrat geätzt und mit einem Dielektrikum aufgefüllt. Dies erfolgt ohne die restliche Struktur, wesentlich gegenüber der Standardtechno- logie zu verändern. Hierdurch können vorhandene Standardtechnologien genutzt werden. Dies bewirkt eine deutliche Reduktion des Entwicklungsaufwands und der Herstellungskosten. Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß die Koppelkapazität durch einen unter der Anschlußflache angeord- neten zusätzlichen Oxidbereich reduziert werden kann.In the usual technologies for producing a semiconductor structure, an insulation layer is present between the connection areas and the Si substrate. However, the thickness of this insulation layer is insufficient for some high-frequency applications. In order to be able to use existing standard technologies for these applications, it is therefore necessary to reduce the capacitance between the connection area and the substrate. For this purpose, in the present invention, a trench is additionally etched locally under the connection area in the substrate and filled with a dielectric. This is done without changing the rest of the structure, significantly compared to the standard technology. This allows existing standard technologies to be used. This results in a significant reduction in development effort and manufacturing costs. The present invention is based on the finding that the coupling capacitance can be reduced by an additional oxide region arranged under the connection area.
Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß der Oxidbereich mit Hilfe von Standardtechnologien ausgebildet werden kann, vorzugsweise mit Hilfe der LOCOS- Technologie (LOGOS; LOCOS = local oxidation of Silicon) , was zu einer Kostenreduktion führt, da bestehende kostengünstige Fertigung verwendet werden kann.Another advantage of the present invention is that the oxide region can be formed using standard technologies, preferably using LOCOS technology (LOGOS; LOCOS = local oxidation of silicon), which leads to a cost reduction since existing cost-effective production is used can.
Ein weiterer Vorteil der vorliegenden Erfindung liegt darin, daß zu einer Reduktion der Koppelkapazität keine weiteren Substrate benötigt werden, was eine Erhöhung der Herstellungskosten verhindert.Another advantage of the present invention is that no further substrates are required to reduce the coupling capacity, which prevents an increase in production costs.
Ein weiterer Vorteil der vorliegenden Erfindung ist darin zu sehen, daß der Oxidbereich innerhalb des bereits vorhandenen Substrats ausgebildet wird, so daß die Koppelkapazität nicht auf Kosten von Abmessungen der Halbleiterstruktur reduziert wird, so daß eine Integrationsfähigkeit der Halbleiterstruktur nicht beeinträchtigt wird.Another advantage of the present invention is that the oxide region is formed within the already existing substrate, so that the coupling capacitance is not reduced at the expense of dimensions of the semiconductor structure, so that an integration capability of the semiconductor structure is not impaired.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:Preferred exemplary embodiments of the present invention are explained in more detail below with reference to the accompanying drawings. Show it:
Fig. 1 ein erstes Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung; Fig. 2 ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung;1 shows a first exemplary embodiment of a semiconductor structure according to the present invention; 2 shows a further exemplary embodiment of a semiconductor structure according to the present invention;
Fig. 3 ein weiteres Ausführungsbeispiel einer Halbleiter- . Struktur gemäß der vorliegenden Erfindung;Fig. 3 shows another embodiment of a semiconductor. Structure according to the present invention;
Fig. 4 ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung;4 shows a further exemplary embodiment of a semiconductor structure according to the present invention;
Fig. 5 ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung;5 shows a further exemplary embodiment of a semiconductor structure according to the present invention;
Fig. 6 ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung;6 shows a further exemplary embodiment of a semiconductor structure according to the present invention;
Fig. 7 ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung;7 shows a further exemplary embodiment of a semiconductor structure according to the present invention;
Fig. 8 ein weiteres Ausführungsbeispiel einer Halbleiter- Struktur gemäß der vorliegenden Erfindung;8 shows a further exemplary embodiment of a semiconductor structure according to the present invention;
Fig. 9 ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung;9 shows a further exemplary embodiment of a semiconductor structure according to the present invention;
Fig. 10 ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung; und10 shows a further exemplary embodiment of a semiconductor structure according to the present invention; and
Fig. 11 ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung.11 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
Fig. 1 zeigt ein erstes Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung. Die Halbleiterstruktur weist ein Substrat 101 auf, das beispielsweise aus Silizium besteht. Auf dem Substrat befindet sich eine Isola- tionsschicht 107. Das Substrat 101 umfaßt einen Oxidbereich 103. Auf der Isolationsschicht 107, oberhalb des Oxidbereich 103 ist eine Anschlußfläche 105, die beispielsweise eine Metallisierungsschicht ist, ausgebildet. Die räumliche Ausdehnung der Anschlußfläche 105 ist dabei geringer als jene des Oxidbereichs, so daß gemäß dem in Fig. 1 dargestellten Ausführungsbeispiel der unterhalb der Anschlußfläche 105 ausgebildete Oxidbereich 103 die Anschlußfläche 105 von dem Substrat 101 stärker entkoppelt, als dies nur mit der Isolationsschicht 107 der Fall ist.1 shows a first exemplary embodiment of a semiconductor structure according to the present invention. The semiconductor structure has a substrate 101, which consists for example of silicon. There is an insulation layer 107 on the substrate. The substrate 101 comprises an oxide region 103. On the insulation layer 107, above the oxide region 103, there is a connection surface 105, which for example has a Metallization layer is formed. The spatial extent of the connection area 105 is less than that of the oxide area, so that, according to the exemplary embodiment shown in FIG Case is.
Im folgenden werden die Eigenschaften des in Fig. 1 darge- stellten Ausführungsbeispiels erläutert.The properties of the exemplary embodiment shown in FIG. 1 are explained below.
Zur Reduktion der wirkenden Koppelkapazität, die mit der Anschlußfläche 105 (Pad) , der Isolationsschicht 107 und dem Substrat 101 gebildet wird, wird zusätzlich der Oxidbereich 103, unterhalb der Anschlußfläche ausgebildet. In einer ersten Näherung kann zum Beschreiben der Koppelkapazität ein Modell eines Plattenkondensators herangezogen werden, bei dem die Koppelkapazität mit einer wachsenden Dicke des Oxidbereichs und/oder mit einer geringer werdenden Dielektrizi- tätskonstanten des Oxidbereichs 103 sinkt. Um die Koppelkapazität zu reduzieren, kann der Oxidbereich 103 bevorzugt derart ausgebildet werden, daß ein Quotient aus der Dicke' des Oxidbereichs 103 und dessen Dielektrizitätskonstanten möglichst groß wird, was insbesondere dann vorteilhaft ist, wenn die Anschlußfläche prozeßbedingt oder wegen der notwendigen elektrischen Eigenschaften der Halbleiterstruktur nicht beliebig klein gemacht werden kann.In order to reduce the effective coupling capacitance which is formed with the connection area 105 (pad), the insulation layer 107 and the substrate 101, the oxide region 103 is additionally formed below the connection area. In a first approximation, a model of a plate capacitor can be used to describe the coupling capacitance, in which the coupling capacitance decreases with an increasing thickness of the oxide region and / or with a decreasing dielectric constant of the oxide region 103. In order to reduce the coupling capacitance, the oxide region 103 can preferably be formed in such a way that a quotient of the thickness of the oxide region 103 and its dielectric constant becomes as large as possible, which is particularly advantageous if the connection surface is process-related or because of the necessary electrical properties of the semiconductor structure cannot be made arbitrarily small.
Zum Herstellen der in Fig. 1 gezeigten Halbleiterstruktur wird zunächst das Substrat 101 bereitgestellt. In einem nächsten Schritt wird in dem Substrat der Oxidbereich 103 ausgebildet und es wird in weiteren Schritten die Isolationsschicht 107 und die Anschlußfläche 105 ausgebildet. Der Oxidbereich kann mit Hilfe der bereits erwähnten LOCOS- Technologie, bei der Si02-Schichten erzeugt werden, realisiert werden. Es kann jedoch auch erst die Isolationsschicht 107 aufgebracht werden und dann der Odidbereich 103 ausgebildet werden.In order to produce the semiconductor structure shown in FIG. 1, the substrate 101 is first provided. In a next step, the oxide region 103 is formed in the substrate and the insulation layer 107 and the connection area 105 are formed in further steps. The oxide area can be realized with the help of the LOCOS technology already mentioned, in which SiO 2 layers are produced. However, it can only be the insulation layer 107 are applied and then the odid region 103 is formed.
Fig. 2 zeigt ein weiteres Ausführungsbeispiel einer Halblei- terstruktur gemäß der vorliegenden Erfindung.2 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
Ein in dem Substrat 101 ausgebildeter Oxidbereich 200 weist einen Graben 201 auf, der mit Oxid gefüllt ist (Oxid-Graben) . Darüber hinaus weist der Oxidbereich 200 eine erste Oxid- schicht 203 auf, die von einer an den mit Oxid gefülltenAn oxide region 200 formed in the substrate 101 has a trench 201 which is filled with oxide (oxide trench). In addition, the oxide region 200 has a first oxide layer 203, which extends from one to the one filled with oxide
Graben 201 angrenzt, sowie eine zweite Oxidschicht 205 auf, die von der anderen Seite an den Oxid-Graben 201 angrenzt. Dabei weisen sowohl die erste Oxidschicht 203 als auch die zweite Oxidschicht 205 eine Dicke auf, die geringer ist als eine Dicke des Oxidgrabens 201. Auf dem Oxidgraben 201 ist die Anschlußfläche 105 angeordnet. Dabei ist eine räumliche Ausdehnung der Anschlußfläche 105 geringer als jene des Oxidgrabens 201. Auf dem Substrat 101 sowie auf der ersten Oxidschicht 203 und auf der zweiten Oxidschicht 205 ist eine Isolationsschicht 207 angeordnet, wobei Teile der Isolationsschicht 207 jeweils von der einen und von der anderen Seite an den Oxidgraben 201 angrenzen. Die Isolationsschicht 207 sowie der Oxidgraben 201 sind ferner derart angeordnet, daß sie, wie es in dem in Fig. 2 dargestellten Ausführungsbei- spiel gezeigt ist, eine gemeinsame obere Oberfläche bilden. An dieser Stelle sei jedoch angemerkt, daß die Isolationsschicht 207 auch teilweise den Oxidgraben 201 bedecken kann, ohne jedoch die Anschlußfläche 105 abzudecken.Trench 201 adjoins, and a second oxide layer 205, which adjoins the oxide trench 201 from the other side. Both the first oxide layer 203 and the second oxide layer 205 have a thickness that is less than a thickness of the oxide trench 201. The connection surface 105 is arranged on the oxide trench 201. In this case, the spatial extent of the connection area 105 is less than that of the oxide trench 201. An insulation layer 207 is arranged on the substrate 101 and on the first oxide layer 203 and on the second oxide layer 205, parts of the insulation layer 207 being in each case from one and the other Adjacent side to oxide trench 201. The insulation layer 207 and the oxide trench 201 are further arranged in such a way that they form a common upper surface, as shown in the exemplary embodiment shown in FIG. 2. At this point, however, it should be noted that the insulation layer 207 can also partially cover the oxide trench 201 without, however, covering the connection area 105.
Zum Herstellen der in Fig. 2 dargestellten Halbleiterstruktur wird zunächst das Substrat 101 bereitgestellt, das beispielsweise ein Si-Substrat sein kann. In einem weiteren Schritt wird beispielsweise mit Hilfe des bereits erwähnten LOCOS- Verfahrens ein Substratbereich oxidiert, wobei die erste Oxidschicht 203 und die zweite Oxidschicht 205 ausgebildet werden. Nach diesem Schritt können die erste Oxidschicht 203 und die zweite Oxidschicht 205 miteinander verbunden sein, da sie in einem Oxidationsprozeß erzeugt werden können. Bei der ersten Oxidschicht 203 tritt am Übergang zum nicht oxidierten Silizum der sogenannte LOCOS-Schnabel auf, der stets auftritt, wenn zum Oxidieren die LOCOS-Technologie eingesetzt wird. In einem weiteren Schritt wird die Isolationsschicht 207 auf einer so entstandenen Oberfläche ausgebildet. In einem weiteren Schritt wird der Graben 201 durch einen Bereich der Isolationsschicht 207 in das Substrat 101 hineingeätzt und beispielsweise mit einem Plasmaoxid gefüllt. Um eine planare Grabenoberfläche zu erreichen, wird in einem weiteren Verfahrensschritt der Oxidgraben 201 zurückgeätzt und/oder geschliffen. Danach wird auf dem Oxidgraben 201 die Anschlußfläche 105 (Padmetall) abgeschieden und strukturiert, so daß sie oberhalb des mit Oxid gefüllten Grabens 201 ausgebildet wird.In order to produce the semiconductor structure shown in FIG. 2, the substrate 101 is first provided, which can be an Si substrate, for example. In a further step, a substrate region is oxidized, for example with the help of the LOCOS method already mentioned, the first oxide layer 203 and the second oxide layer 205 being formed. After this step, the first oxide layer 203 and the second oxide layer 205 can be connected to one another since they can be generated in an oxidation process. In the case of the first oxide layer 203, the so-called LOCOS beak occurs at the transition to the non-oxidized silicon, which always occurs when LOCOS technology is used for the oxidation. In a further step, the insulation layer 207 is formed on a surface created in this way. In a further step, the trench 201 is etched through a region of the insulation layer 207 into the substrate 101 and, for example, filled with a plasma oxide. In order to achieve a planar trench surface, the oxide trench 201 is etched back and / or ground in a further method step. Thereafter, the pad 105 (pad metal) is deposited and structured on the oxide trench 201, so that it is formed above the trench 201 filled with oxide.
Fig. 3 zeigt ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung.3 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
Im Unterschied zu dem in Fig. 2 dargestellten Ausführungsbeispiel ist auf der Isolationsschicht 207 sowie auf dem Oxidgraben 201 eine Passivierung 301 angeordnet und derart strukturiert, daß die Anschlußfläche 105 entweder gar nicht oder nur teilweise bedeckt ist.In contrast to the exemplary embodiment shown in FIG. 2, a passivation 301 is arranged on the insulation layer 207 and on the oxide trench 201 and structured in such a way that the connection area 105 is either not at all or only partially covered.
Die Passivierung 301 dient zum Schutz der Halbleiterstruktur vor einer Kontamination. Bei der Passivierung 301 kann es sich beispielsweise um eine Nitridschicht handeln, die nach dem Abscheiden der Anschlußfläche 105 abgeschieden und derart strukturiert wird, daß ein Bereich der Anschlußfläche 105 (Padmetall) zugänglich ist.The passivation 301 serves to protect the semiconductor structure from contamination. The passivation 301 can be a nitride layer, for example, which is deposited after the pad 105 has been deposited and is structured in such a way that a region of the pad 105 (pad metal) is accessible.
In Fig. 4 ist ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung dargestellt.4 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
Im Unterschied zu dem in Fig. 3 dargestellten Ausführungsbeispiel weist die in Fig. 4 dargestellte Halbleiterstruktur eine Oxidschicht 401 auf, die in einem Graben 403 herum mit Ausnahme dessen oberen Oberfläche angeordnet ist. Dabei umfaßt die Oxidschicht 401 sowohl die erste Oxidschicht 203 als auch die zweite Oxidschicht 205, die sich jeweils seit- lieh in einem oberen Bereich der Oxidschicht 401 erstrecken. Der verbleibende Rest des Grabens 403 ist beispielsweise mit Plasmaoxid gefüllt, so dass der Graben vollständig mit isolierendem Material gefüllt ist. Dabei bilden die erste und zweite Oxidschicht (203, 205) sowie das Oxid im Graben 403 einen Oxidbereich 405.In contrast to the exemplary embodiment shown in FIG. 3, the semiconductor structure shown in FIG. 4 has an oxide layer 401 disposed in a trench 403 other than the top surface thereof. The oxide layer 401 comprises both the first oxide layer 203 and the second oxide layer 205, which each extend laterally in an upper region of the oxide layer 401. The remaining rest of the trench 403 is filled with plasma oxide, for example, so that the trench is completely filled with insulating material. The first and second oxide layers (203, 205) and the oxide in the trench 403 form an oxide region 405.
Zum Herstellen der in Fig. 4 dargestellten Halbleiterstruktur wird zunächst das Substrat 101 bereitgestellt, das beispielsweise ein Siliziumsubstrat ist. In einem weiteren Verfahrens- schritt wird in das Substrat 101 der Graben 403 geätzt. Mit Hilfe der LOCOS-Technologie kann dann die Oxidschicht 401 ausgebildet werden. Dabei entstehen, wie es bereits im Zusammenhang mit dem in Fig. 3 dargestellten Ausführungsbeispiel diskutiert worden ist, der LOCOS-Schnabel 203 sowie die Oxidschicht 205. Da der Graben 403 vor einer Feldoxidation geätzt wird, entsteht an dessen Wänden die Oxidschicht 401 (Feldoxid) . In einem weiteren Verfahrensschritt wird der Graben 403 mit Oxid gefüllt, wobei beispielsweise Plasmaoxid eingesetzt wird, zurückgeätzt und/oder geschliffen. Nach dieser Planarisierung bedeckt das Plasmaoxid ebenfalls das zuvor freie Silizium neben dem LOCOS-Schnabel. Diese Bedeckung kann entfernt werden. Hierbei wird der Oxidgraben und die angrenzenden Oxidschichten 203 und 205 mit Fotolack abgedeckt und die Plasmaoxidschicht auf dem freiliegendem Bereich entfernt. Hierdurch wird sichergestellt, dass im aktiven Siliziumbereich keine wesentlichen Änderungen gegenüber der Standardtechnologie erfolgen. In einem weiteren Verfahrensschritt wird auf eine freiliegende Oberfläche des Substrats 101, der Oxidschicht 401 sowie der freiliegenden Grabenoberfläche die Isolationsschicht 207 angebracht. Nach einem optionalen weiteren Verfahrensschritt, in dem ferner eine Oberfläche der Isolationsschicht 207 zurückgeätzt und/oder geschliffen wird, wird die Anschlußoberfläche oberhalb des Oxidgrabens 403 angeordnet. Dabei ist zwischen der Anschlußfläche 105 und dem Oxidgraben 403 die Isolationsschicht 207 angeordnet, wenn sie vorher nicht bis zum Oxid- grabenbereich zurückgeätzt worden ist.To produce the semiconductor structure shown in FIG. 4, the substrate 101 is first provided, which is, for example, a silicon substrate. In a further method step, the trench 403 is etched into the substrate 101. LOCOS technology can then be used to form oxide layer 401. As has already been discussed in connection with the exemplary embodiment shown in FIG. 3, the LOCOS beak 203 and the oxide layer 205 are formed. Since the trench 403 is etched before field oxidation, the oxide layer 401 (field oxide) is formed on its walls. , In a further method step, the trench 403 is filled with oxide, for example plasma oxide being used, etched back and / or ground. After this planarization, the plasma oxide also covers the previously free silicon next to the LOCOS beak. This cover can be removed. Here, the oxide trench and the adjacent oxide layers 203 and 205 are covered with photoresist and the plasma oxide layer on the exposed area is removed. This ensures that there are no significant changes to the standard technology in the active silicon area. In a further method step, the insulation layer 207 is applied to an exposed surface of the substrate 101, the oxide layer 401 and the exposed trench surface. After an optional further method step, in which a surface of the insulation layer 207 is also etched back and / or ground, the connection surface is arranged above the oxide trench 403. The insulation layer 207 is arranged between the connection surface 105 and the oxide trench 403 if it has not previously been etched back to the oxide trench region.
Da gemäß dem in Fig. 4 dargestellten Ausführungsbeispiel der Schritt des Oxidierens des Substratbereichs nach dem Schritt des Ätzens des Grabens ausgeführt wird, kann die Oxidschicht 401 an den Wänden des Grabens 403 mit Hilfe der LOCOS-Since, according to the exemplary embodiment shown in FIG. 4, the step of oxidizing the substrate region is carried out after the step of etching the trench, the oxide layer 401 on the walls of the trench 403 can be
Technologie derart ausgebildet werden, daß deren räumliche Ausdehnung größer als diejenige der Anschlußfläche 105 ist.Technology are formed such that their spatial extent is greater than that of the pad 105.
In Fig. 5 ist ein weiteres Ausführungsbeispiel einer Halblei- terstruktur gemäß der vorliegenden Erfindung dargestellt.5 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
Im Unterschied zu dem in Fig. 4 dargestellten Ausführungsbeispiel weist die in Fig. 5 dargestellte Halbleiterstruktur einen weiteren Oxidbereich 501 auf, der zwischen einer Isola-" tionsschicht 503, die den weiteren Oxidbereich 501, den Oxid- Graben 403, die Oxidschicht 401 sowie die erste und zweite Oxidschicht (203, 205) bedeckt, und dem Substrat 101 derart angeordnet ist, daß die Isolationsschicht 503 mit dem Substrat 101 nicht in Berührung ist. Darüber hinaus weist die in Fig. 5 dargestellte Halbleiterstruktur die Passivierungs- schicht 301 auf, wie sie bereits im Zusammenhang mit dem in Fig. 3 dargestellten Ausführungsbeispiel diskutiert worden ist .In contrast to the exemplary embodiment shown in FIG. 4, the semiconductor structure shown in FIG. 5 has a further oxide region 501, which is located between an insulation layer 503, the further oxide region 501, the oxide trench 403, the oxide layer 401 and the first and second oxide layers (203, 205), and the substrate 101 is arranged such that the insulation layer 503 is not in contact with the substrate 101. In addition, the semiconductor structure shown in Fig. 5 has the passivation layer 301, such as it has already been discussed in connection with the embodiment shown in FIG. 3.
Zum Herstellen der in Fig. 5 dargestellten Halbleiterstruktur wird zunächst das Substrat 101 bereitgestellt und es wird in einem weiteren Verfahrensschritt der Graben 403 geätzt, dann wird die Schicht 401 erzeugt, dann der verbleibende Graben gefüllt. Alle diese Isolationsschichten gemeinsam bilden den Oxidbereich 405. Der Bereich 403 ist daher der gesamte Graben im Silizium. Nach dem Ausbilden der Oxidschicht 401 (Feldoxid) wird daher sowohl der verbleibende Bereich des Grabens 403 als auch der weitere Oxidbereich 501 mit Oxid, beispielsweise dem bereits erwähnten Plasmaoxid, gefüllt. In einem weiteren Verfahrensschritt werden der weitere Oxidbereich 501, sowie das Plasmaoxid im Graben 403 zurückgeätzt und/oder geschliffen, so daß sich eine planare Oberfläche ausbildet. In einem weiteren Verfahrensschritt wird auf die so entstandene obere Oberfläche die Isolationsschicht 503 beispielsweise durch ein Abscheiden eines Dielektrikums angeordnet. Alle weiteren Prozeßschritte werden wie ein normaler Prozeß durch- geführt, wie er bereits im Zusammenhang mit dem in Fig. 3 dargestellten Ausführungsbeispiel bereits beschrieben worden ist.In order to produce the semiconductor structure shown in FIG. 5, the substrate 101 is first provided and the trench 403 is etched in a further method step, then the layer 401 is produced, then the remaining trench is filled. All of these insulation layers together form the oxide region 405. The region 403 is therefore the entire trench in the silicon. After the formation of the oxide layer 401 (field oxide), therefore, both the remaining area of the trench 403 and also the further oxide region 501 are filled with oxide, for example the plasma oxide already mentioned. In a further method step, the further oxide region 501 and the plasma oxide in the trench 403 are etched back and / or ground, so that a planar surface is formed. In a further method step, the insulation layer 503 is arranged on the upper surface thus created, for example by depositing a dielectric. All further process steps are carried out like a normal process, as has already been described in connection with the exemplary embodiment shown in FIG. 3.
Dadurch, daß sowohl der Graben 403 als auch der weitere Oxidbereich 501 mit Oxid gefüllt werden, kann der Prozeßschritt, in dem das Oxid ausgebildet wird, vereinfacht werden, da nicht nur der Graben 403 mit Oxid gefüllt wird, sondern auch alle übrigen freiliegenden Oberflächen, was zu einer weiteren Vereinfachung des Herstellungsprozesses führt." Um eine planare Oberfläche zu erreichen, kann ferner beispielsweise das CMP-Verfahren auf die gesamte so entstandene Oberfläche zum Schleifen eingesetzt werden, so daß eine punktuelle Oberflächenbearbeitung vermieden wird, was zu einer weiteren Prozeßkostensenkung führt.The fact that both the trench 403 and the further oxide region 501 are filled with oxide can simplify the process step in which the oxide is formed, since not only the trench 403 is filled with oxide but also all other exposed surfaces, which further simplifies the manufacturing process. " In order to achieve a planar surface, the CMP process can also be used for grinding on the entire surface thus created, so that selective surface processing is avoided, which leads to a further reduction in process costs.
Fig. 6 zeigt ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung.6 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
Im Unterschied zu dem in Fig. 4 dargestellten Ausführungsbei- spiel weist die in Fig. 6 dargestellte Halbleiterstruktur einen Oxidgraben 600 auf, der beispielsweise mit Feldoxidge- füllt ist und der seitlich in den ersten und zweiten Oxidbereich (203, 205) übergeht. Der Oxidgraben 600 weist ferner eine erste Grenze 603 sowie eine zweite Grenze 605 auf, die sich jeweils voneinander beabstandet von einer oberen Oberfläche des Oxidgrabens 600 und in denselben hinein erstrecken, auf. Bei der ersten und der zweiten Grenze handelt es sich um Bereiche, an denen das Feldoxid, das den Oxidgraben füllt, jeweils von links und von rechts zusammengewachsen ist. Der Oxidgraben 600 weist ferner einen Substratsteg 601 auf, der ein Teil des Substrats 101 ist. Dabei ragt der Substratsteg 601 von unten her in den Graben 600 hinein, ohne daß er mit der darüberliegenden Isolationsschicht 207 in Kontakt ist. Der Graben 600 ist in dem in Fig. 6 dargestellten Ausführungsbeispiel, wie bereits erwähnt, mit Feldoxid gefüllt, wobei die erste Oxidschicht 203 und die zweite Oxidschicht 205 Teile des Feldoxids sind. Der Oxidgraben sowie die erste und die zweite Oxidschicht (203, 205) bilden dabei einen Oxidbereich 607.In contrast to the exemplary embodiment shown in FIG. 4, the semiconductor structure shown in FIG. 6 has an oxide trench 600 which is filled, for example, with field oxide and which laterally merges into the first and second oxide regions (203, 205). The oxide trench 600 also has a first boundary 603 and a second boundary 605, which each extend at a distance from and into a top surface of the oxide trench 600. The first and second limits are areas where the field oxide that fills the oxide trench has grown together from the left and from the right. The oxide trench 600 also has a substrate web 601, which is part of the substrate 101. The substrate web 601 protrudes from below into the trench 600 without being in contact with the insulation layer 207 lying above it. The trench 600 is, as already mentioned, filled with field oxide in the exemplary embodiment shown in FIG. 6, the first oxide layer 203 and the second oxide layer 205 being parts of the field oxide. The oxide trench and the first and second oxide layers (203, 205) form an oxide region 607.
Zum Herstellen der in Fig. 6 dargestellten Halbleiterstruktur wird in das bereitgestellte Substrat 101 der Graben 600 derart geätzt, daß der Substratsteg 601 ausgebildet wird. In einem weiteren Verfahrensschritt wird beispielsweise mit Hilfe der LOCOS-Technologie der Graben 600 durch eine Feld- oxidation gefüllt, wobei bei einer geeigneten Wahl einer Breite des Stegs 601 auch eine vollständige Durchoxidation des Stegs 601 erreicht werden kann. Dabei kennzeichnen die in Fig. 6 dargestellten Grenzen 603 und 605 die jeweiligen Bereiche, an denen das Feldoxid jeweils von links und von rechts zusammengewachsen ist. In einem weiteren Verfahrens- schritt wird die Isolationsschicht 207 aufgebracht. Nach einer Polierung der Isolationsschicht 207, die beispielsweise mit Hilfe des bereits erwähnten CMP-Verfahrens durchgeführt werden kann, wird die Anschlußfläche 105 ausgebildet, indem beispielsweise eine Metallisierungsschicht auf die Isolati- onsschicht 207 aufgebracht wird. Dabei wird die Anschlußfläche 105 oberhalb des Oxidbereichs 607 ausgebildet.In order to produce the semiconductor structure shown in FIG. 6, the trench 600 is etched into the provided substrate 101 in such a way that the substrate web 601 is formed. In a further method step, the trench 600 is filled, for example with the aid of LOCOS technology, by field oxidation, with a complete through-oxidation of the web 601 also being able to be achieved with a suitable choice of a width of the web 601. The boundaries 603 and 605 shown in FIG. 6 identify the respective areas at which the field oxide has grown together from the left and from the right. In a further method step, the insulation layer 207 is applied. After the insulation layer 207 has been polished, which can be carried out, for example, using the CMP method already mentioned, the connection area 105 is formed by, for example, applying a metallization layer to the insulation layer 207. The pad 105 is formed above the oxide region 607.
In Fig. 7 ist ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung dargestellt.7 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
Im Unterschied zu dem in Fig. 6 dargestellten Ausführungsbeispiel weist die in Fig. 7 gezeigte Halbleiterstruktur die Passivierung 301, wie sie bereits im Zusammenhang mit den in Fig. 3 und in Fig. 5 gezeigten Ausführungsbeispielen diskutiert worden ist.In contrast to the exemplary embodiment shown in FIG. 6, the semiconductor structure shown in FIG. 7 has the Passivation 301, as has already been discussed in connection with the exemplary embodiments shown in FIG. 3 and in FIG. 5.
Zum Herstellen der in Figuren 6 und 7 dargestellten Halbleiterstruktur wird der Graben 600 mit Hilfe der LOCOS- Technologie mit einer Oxidschicht zumindest teilweise gefüllt. Dabei entstehen die LOCOS-Schnäbel, d.h. die erste Oxidschicht 203 und die zweite Oxidschicht 205.To produce the semiconductor structure shown in FIGS. 6 and 7, the trench 600 is at least partially filled with an oxide layer using LOCOS technology. This creates the LOCOS beaks, i.e. the first oxide layer 203 and the second oxide layer 205.
In Fig. 8 ist ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung dargestellt.8 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
Im Unterschied zu dem in Fig. 6 dargestellten Ausführungsbei- spiel weist die in Fig. 8 dargestellte Halbleiterstruktur einen Oxidgraben 800 auf, der beispielsweise mit Feldoxid gefüllt ist, und an den seitlich jeweils der erste und der zweite Oxidbereich (203, 205) angrenzen. Der Oxidgraben 600 weist neben dem bereits diskutierten Substratsteg 601 einen ersten Isolationssteg 801 sowie einen zweiten Isolationssteg 803 auf. Sowohl der erste Isolationssteg 801 als auch der zweite Isolationssteg 803 sind mit einem Isoliermaterial der Isolationsschicht 207 gefüllt und ragen von oben her in den mit Oxid gefüllten Graben 600 hinein. In dem in Fig. 8 darge- stellten Ausführungsbeispiel ist der erste Isolationssteg 801 links von dem Substratsteg 601 angeordnet. Der zweite Isolationssteg 803 ist dagegen rechts neben dem Substratsteg 601 angeordnet. Der Graben 800 sowie die erste und die zweite Oxidschicht (203, 205) bilden dabei einen Oxidbereich 805.In contrast to the exemplary embodiment shown in FIG. 6, the semiconductor structure shown in FIG. 8 has an oxide trench 800, which is filled with field oxide, for example, and to which the first and second oxide regions (203, 205) adjoin each side. In addition to the substrate web 601 already discussed, the oxide trench 600 has a first insulation web 801 and a second insulation web 803. Both the first insulation web 801 and the second insulation web 803 are filled with an insulating material of the insulation layer 207 and protrude from above into the trench 600 filled with oxide. In the exemplary embodiment shown in FIG. 8, the first insulation web 801 is arranged to the left of the substrate web 601. In contrast, the second insulation web 803 is arranged to the right of the substrate web 601. The trench 800 and the first and second oxide layers (203, 205) form an oxide region 805.
Zum Herstellen der in Fig. 8 dargestellten Halbleiterstruktur wird zunächst das Substrat 101 bereitgestellt, das Siliziumsubstrat sein kann. In einem weiteren Verfahrensschritt wird der Graben 800 geätzt und beispielsweise mit Hilfe der LOCOS- Technologie mit Feldoxid gefüllt. Dabei füllt die Feldoxida- tion den Graben 800 nicht vollständig. Die restliche Auffüllung von Ausnehmungen für die Isolationsstege 801 und 803 erfolgt anschließend durch ein Abscheiden des dielektrischen Materials (Dielektrikum) . Alle weiteren Prozeßschritte werden wie der Prozeß durchgeführt, wie er bereits im Zusammenhang mit dem in Fig. 6 dargestellten Ausführungsbeispiel disku- tiert worden sind.To produce the semiconductor structure shown in FIG. 8, the substrate 101, which may be a silicon substrate, is first provided. In a further process step, the trench 800 is etched and, for example, filled with field oxide using LOCOS technology. The field oxidation does not completely fill the trench 800. The remaining filling of recesses for the insulation bars 801 and 803 is then carried out by depositing the dielectric material (dielectric). All further process steps are carried out like the process as has already been discussed in connection with the exemplary embodiment shown in FIG. 6.
Das Ausbilden der Isolationsstege 801 und 803 ist besonders vorteilhaft, da keine speziellen Prozeßschritte zum Füllen des Grabens 800 mit Oxid erforderlich sind. Der Vorteil gegenüber der Herstellung nach Fig.6 liegt in der Verwendung der ohnehin abgeschiedenen Isolationsschichten 207 zum Auffüllen des Grabens. Darüber hinaus ist es denkbar, die jeweiligen Stege vollständig durchzuoxidieren, so daß der Oxidgraben 800 vollständig mit Oxid gefüllt ist. Dies ist insbesondere dann von Vorteil, da beispielsweise die Silizium-Stege, wie sie beispielsweise in Form des Substratstegs 601 in dem in Fig. 8 dargestellten Ausführungsbeispiel angedeutet sind, die Koppelkapazität zwischen der Anschlußfläche 105 und dem Substrat 101 vergrößern können.The formation of the insulation webs 801 and 803 is particularly advantageous since no special process steps are required to fill the trench 800 with oxide. The advantage over the production according to FIG. 6 lies in the use of the already deposited insulation layers 207 for filling up the trench. In addition, it is conceivable to completely oxidize the respective webs so that the oxide trench 800 is completely filled with oxide. This is particularly advantageous since, for example, the silicon webs, as indicated, for example, in the form of the substrate web 601 in the exemplary embodiment shown in FIG. 8, can increase the coupling capacitance between the connection area 105 and the substrate 101.
In Fig. 9 ist ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung dargestellt. -9 shows a further exemplary embodiment of a semiconductor structure according to the present invention. -
Im Unterschied zu dem in Fig. 8 dargestellten Ausführungsbei- spiel weist die in Fig. 9 gezeigte Halbleiterstruktur eine Passivierung 301 auf, wie sie bereits beispielsweise im Zusammenhang mit dem in Fig. 3 dargestellten Ausführungsbeispiel diskutiert worden ist.In contrast to the exemplary embodiment shown in FIG. 8, the semiconductor structure shown in FIG. 9 has a passivation 301, as has already been discussed, for example, in connection with the exemplary embodiment shown in FIG. 3.
Fig. 10 zeigt ein weiteres Ausführungsbeispiel einer Halbleiterstruktur gemäß der vorliegenden Erfindung.10 shows a further exemplary embodiment of a semiconductor structure according to the present invention.
Im Unterschied zu dem in Fig. 2 dargestellten Ausführungsbeispiel weist ein mit Oxid gefüllter Graben 1011 den Substrat- steg 601 auf, wie er bereits im Zusammenhang mit dem in Fig. 6 dargestellten Ausführungsbeispiel diskutiert worden ist. Der mit Oxid gefüllte Graben 1011 sowie die erste und die zweite Oxidschicht bilden dabei einen Oxidbereich 1013. Der mit Oxid gefüllte Graben 1011 weist ferner eine weitere erste Grenze 1015 sowie eine weitere zweite Grenze 1017 auf, die jeweils Bereiche markieren, an denen das Oxid zusammengewachsen ist, wie es bereits im Zusammenhang mit dem in Fig. 6 dargestellten Ausführungsbeispiel diskutiert worden ist.In contrast to the exemplary embodiment shown in FIG. 2, a trench 1011 filled with oxide has the substrate web 601, as has already been discussed in connection with the exemplary embodiment shown in FIG. 6. The trench 1011 filled with oxide as well as the first and the The second oxide layer forms an oxide region 1013. The trench 1011 filled with oxide also has a further first boundary 1015 and a further second boundary 1017, each of which mark regions at which the oxide has grown together, as already described in connection with the 6 illustrated embodiment has been discussed.
In Fig. 11 ist ein weiteres Ausführungsbeispiel der Halbleiterstruktur gemäß der vorliegenden Erfindung dargestellt.11 shows a further exemplary embodiment of the semiconductor structure according to the present invention.
Im Unterschied zu dem in Fig. 10 dargestellten Ausführungs- beispiel weist die in Fig. 11 gezeigte Halbleiterstruktur den weiteren Oxidbereich 501, wie er bereits im Zusammenhang mit der beispielsweise in Fig. 5 dargestellten Halbleiterstruktur bereits diskutiert worden ist. Darüber hinaus weist die inIn contrast to the exemplary embodiment shown in FIG. 10, the semiconductor structure shown in FIG. 11 has the further oxide region 501, as has already been discussed in connection with the semiconductor structure shown in FIG. 5. In addition, the in
Fig. 11 dargestellte Halbleiterstruktur die Passivierung 301 auf, die auf der Isolationsschicht 207 sowie auf Teilen der Anschlußfläche 105 (Pad) angeordnet ist, wie es bereits im Zusammenhang mit dem in Fig. 5 dargestellten Ausführungsbei- " spiel diskutiert worden ist.FIG. 11 shows the semiconductor structure on the passivation 301, which is arranged on the insulation layer 207 and on parts of the pad 105 (pad), as has already been discussed in connection with the exemplary embodiment shown in FIG. 5.
Im Unterschied zu den in Figuren 6 und 7 dargestellten Ausführungsbeispielen wird zum Herstellen der in Figuren 10 und 11 dargestellten Halbleiterstruktur zunächst im Substrat 101 mit Hilfe der LOCOS-Technologie eine LOCOS-Oxidschicht ausgebildet, wobei die in Figuren 10 und 11 dargestellten LOCOS- Schnäbel (die erste Oxidschicht 203 und die zweite Oxidschicht 205) entstehen. In einem weiteren Verfahrensschritt wird der Graben geätzt, wobei die Ätzung durch die LOCOS- Oxidschicht durchgeführt wird. In einem weiteren Verfahrensschritt wird der Graben mit Oxid gefüllt, so daß der mit Oxid gefüllte Graben 1011 entsteht.In contrast to the exemplary embodiments shown in FIGS. 6 and 7, in order to produce the semiconductor structure shown in FIGS. 10 and 11, a LOCOS oxide layer is first formed in the substrate 101 using LOCOS technology, the LOCOS beaks shown in FIGS. the first oxide layer 203 and the second oxide layer 205) are formed. In a further process step, the trench is etched, the etching being carried out through the LOCOS oxide layer. In a further process step, the trench is filled with oxide, so that the trench 1011 filled with oxide is formed.
Zum Ausbilden des Feldoxids wurde im Zusammenhang mit den obenstehend beschriebenen Ausführungsbeispielen stets dieIn order to form the field oxide, in connection with the exemplary embodiments described above, the
LOCOS-Technologie herangezogen, die stets eine Ausbildung der ersten Oxidschicht 203 und der zweiten Oxidschicht 205 nach sich zieht. Es ist jedoch denkbar, die Oxidschichten mit Hilfe von weiteren Technologien zu erzeugen, bei denen beispielsweise die Feldoxide mit Hilfe von Abscheideverfahren erzeugt werden. LOCOS technology is used, which always follows the formation of the first oxide layer 203 and the second oxide layer 205 pulls itself. However, it is conceivable to produce the oxide layers with the aid of further technologies in which, for example, the field oxides are produced with the aid of deposition processes.
BezugszeichenlisteLIST OF REFERENCE NUMBERS
101 Substrat 103 Oxidbereich101 substrate 103 oxide region
105 Änschlußfläche105 connection surface
200 Oxidbereich200 oxide area
201 Graben201 trench
203 erste Oxidschicht 205 zweite Oxidschicht203 first oxide layer 205 second oxide layer
207 Isolationsschicht207 insulation layer
301 Passivierung301 passivation
401 Oxidschicht401 oxide layer
403 Graben 405 Oxidbereich403 trench 405 oxide area
501 weiterer Oxidbereich501 further oxide area
503 Isolationsschicht503 insulation layer
600 Oxidgraben600 oxide trenches
601 Substratsteg 603 erste Grenze601 substrate web 603 first border
605 zweite Grenze605 second limit
607 Oxidbereich607 oxide area
800 Oxidgraben800 oxide trenches
801 erster Isolationssteg 803 zweiter Isolationssteg801 first insulation bridge 803 second insulation bridge
805 Oxidbereich805 oxide area
1011 Graben1011 trench
1013 Oxidbereich1013 oxide area
1015 weitere erste Grenze 1017 weitere zweite Grenze 1015 another first border 1017 another second border

Claims

Patentansprüche claims
1. Halbleiterstruktur mit:1. Semiconductor structure with:
einem Substrat (101) ;a substrate (101);
einer Anschlußfläche (105) ;a pad (105);
wobei das Substrat (101) einen Oxidbereich (103; 200; 405; 607; 805; 1013) unterhalb der Anschlußfläche (105) aufweist, der ausgebildet ist, um eine Koppelkapazität zwischen dem Substrat (101) und der Anschlußfläche (105) zu reduzieren.wherein the substrate (101) has an oxide region (103; 200; 405; 607; 805; 1013) below the pad (105), which is designed to reduce a coupling capacitance between the substrate (101) and the pad (105) ,
2. Halbleiterstruktur gemäß Anspruch 1, bei der der Oxidbe- reich (103; 200; 405; 607; 805; 1013) einen mit Oxid gefüllten Graben (201; 403; 600; 800; 1011) aufweist.2. The semiconductor structure as claimed in claim 1, in which the oxide region (103; 200; 405; 607; 805; 1013) has a trench (201; 403; 600; 800; 1011) filled with oxide.
3. Halbleiterstruktur gemäß Anspruch 1 oder 2, bei der die Anschlußfläche (105) auf einer Isolationsschicht (207; 503) angeordnet ist, wobei die Isolationsschicht (207; 503) einen Isolationsbereich aufweist, der auf einer Oberfläche des Oxidbereichs (103; 200; 405; 607; 805; 1013) angeordnet ist.3. The semiconductor structure as claimed in claim 1 or 2, in which the connection area (105) is arranged on an insulation layer (207; 503), the insulation layer (207; 503) having an insulation region which is on a surface of the oxide region (103; 200; 405; 607; 805; 1013) is arranged.
4. Halbleiterstruktur gemäß Anspruch 2, bei der die An- schlußfläche (105) auf dem mit Oxid gefüllten Graben (201;4. The semiconductor structure as claimed in claim 2, in which the connection area (105) on the trench (201;
403; 600; 800; 1011) angeordnet ist.403; 600; 800; 1011) is arranged.
5. Halbleiterstruktur gemäß Anspruch 3 oder 4,5. Semiconductor structure according to claim 3 or 4,
wobei der Graben (201; 403; 600; 800; 1011) einen Substratsteg (601) und/oder einen Isolationssteg (801) aufweist;wherein the trench (201; 403; 600; 800; 1011) has a substrate web (601) and / or an insulation web (801);
wobei der Substratsteg (601) ein Teil des Substrats (101) ist; undwherein the substrate web (601) is part of the substrate (101); and
wobei der Isolationssteg (801) ein Teil der Isolationsschicht (107; 207; 503) ist; und wobei der Substratsteg (601) und/oder der Isolationssteg (801) ausgebildet ist/sind, um den Graben mit Schichten aus isolierendem Material aufzufüllen, deren Gesamtdicke geringer ist als die Tiefe des Grabens.wherein the insulation web (801) is part of the insulation layer (107; 207; 503); and wherein the substrate web (601) and / or the insulation web (801) is / are designed to fill the trench with layers of insulating material, the total thickness of which is less than the depth of the trench.
6. Halbleiterstruktur gemäß einem der Ansprüche 1-5, wobei die an die Anschlussfläche angeschlossene Schaltung eine Hochfrequenzschaltung ist.6. Semiconductor structure according to one of claims 1-5, wherein the circuit connected to the pad is a high-frequency circuit.
7. Halbleiterstruktur gemäß Anspruch 6, wobei die angeschlossene Schaltung ein Hochfrequenztransistor ist.7. The semiconductor structure according to claim 6, wherein the connected circuit is a high-frequency transistor.
8. Halbleiterstruktur gemäß Anspruch 7, wobei der angeschlos- sene Hochfrequenztransistor ein MOS-Transistor ist.8. The semiconductor structure according to claim 7, wherein the connected high-frequency transistor is a MOS transistor.
9. Halbleiterstruktur gemäß einem der Ansprüche 1 - 8, bei der die Isolationsschicht (107; 207; 503) auf dem Substrat (103) und auf dem Oxidbereich (103; 200; 405; 607; 805; 1013)" angeordnet ist.9. Semiconductor structure according to one of Claims 1-8, in which the insulation layer (107; 207; 503) is arranged on the substrate (103) and on the oxide region (103; 200; 405; 607; 805; 1013) " .
10.Verfahren zum Herstellen einer Halbleiterstruktur mit " folgenden Schritten:10.Method for producing a semiconductor structure with the following steps:
Bereitstellen eines Substrats (101) ;Providing a substrate (101);
Ausbilden eines Oxidbereichs (103; 200; 405; 607; 805; 1013) in dem Substrat (101) ;Forming an oxide region (103; 200; 405; 607; 805; 1013) in the substrate (101);
Ausbilden einer Anschlußfläche (105) ;Forming a pad (105);
wobei der Oxidbereich (103; 200; 405; 607; 805; 1013) unterhalb der Anschlußfläche (105) angeordnet ist, um eine Koppelkapazität zwischen dem Substrat (101) und der Anschlußfläche (105) zu reduzieren. wherein the oxide region (103; 200; 405; 607; 805; 1013) is arranged below the pad (105) in order to reduce a coupling capacitance between the substrate (101) and the pad (105).
11. Verfahren gemäß Anspruch 10, bei dem der Schritt des Ausbildens des Oxidbereichs (103; 200; 405; 607; 805; 1013) einen Schritt eines Oxidierens eines Substratbereichs, einen Schritt eines Ätzens eines Grabens (201; 403; 600; 800; 1011) in das Substrat (101) und einen Schritt eines Füllens des Grabens (201; 403; 600; 800; 1011) mit einem Oxid aufweist; wobei die Anschlußfläche (105) oberhalb des mit Oxid gefüllten Grabens (201; 403; 600; 800; 1011) ausgebildet wird.11. The method according to claim 10, wherein the step of forming the oxide region (103; 200; 405; 607; 805; 1013) comprises a step of oxidizing a substrate region, a step of etching a trench (201; 403; 600; 800; 1011) in the substrate (101) and a step of filling the trench (201; 403; 600; 800; 1011) with an oxide; wherein the connection surface (105) is formed above the trench (201; 403; 600; 800; 1011) filled with oxide.
12. Verfahren gemäß Anspruch 11, bei dem der Schritt des12. The method of claim 11, wherein the step of
Oxidierens des Substratbereichs vor dem Schritt des Ätzens des Grabens (201; 403; 600; 800; 1011) ausgeführt wird.Oxidizing the substrate region is carried out before the step of etching the trench (201; 403; 600; 800; 1011).
13. Verfahren gemäß Anspruch 11, bei dem der Schritt des Oxidierens des Substratbereichs nach dem Schritt des Ätzens des Grabens (201; 403; 600; 800; 1011) ausgeführt wird.13. The method according to claim 11, wherein the step of oxidizing the substrate region is carried out after the step of etching the trench (201; 403; 600; 800; 1011).
14. Verfahren gemäß einem der Ansprüche 10 - 12, bei dem die Anschlußfläche (105) auf dem mit Oxid gefüllten Graben (201; ' 403; 600; 800; 1011) ausgebildet wird.14. The method according to any one of claims 10 to 12, wherein the connection surface (105) is formed on the trench filled with oxide (201; '403; 600; 800; 1011).
15. Verfahren gemäß einem der Ansprüche 10 - 12, bei dem auf dem Oxidbereich (103; 200; 405; 607; 805; 1013) eine Isolationsschicht (107; 207; 503) ausgebildet wird, wobei die Anschlußfläche (105) auf einem Isolationsbereich der Isolationsschicht (107; 207; 503) ausgebildet wird.15. The method according to any one of claims 10 - 12, in which an insulation layer (107; 207; 503) is formed on the oxide region (103; 200; 405; 607; 805; 1013), the connection surface (105) on an insulation region the insulation layer (107; 207; 503) is formed.
16. Verfahren gemäß einem der Ansprüche 10 - 15, bei dem in dem Schritt des Ätzens des Grabens (201; 403; 600; 800; 1011) ein Substratsteg (601), der ein Teil des Substrats (101) ist, ausgebildet wird, um den Graben mit Schichten aus isolierendem Material aufzufüllen, deren Gesamtdicke geringer ist als die Tiefe des Grabens.16. The method according to any one of claims 10-15, wherein in the step of etching the trench (201; 403; 600; 800; 1011) a substrate web (601), which is part of the substrate (101), is formed, to fill the trench with layers of insulating material, the total thickness of which is less than the depth of the trench.
17. Verfahren gemäß Anspruch 15 oder 16, bei dem der Schritt des Ätzens des Grabens (201; 403; 600; 800; 1011) und der Schritt der Bildung einer konformen Isolationsschicht, die auch die Bereiche des Substrats direkt neben dem Graben bedeckt, das Ausbilden einer Ausnehmung für einen Isolationssteg (801) umfaßt, die während des Schrittes des Ausbildens der Isolationsschicht (107; 207; 503) mit einem Isolationsma- terial gefüllt wird.17. The method of claim 15 or 16, wherein the step of etching the trench (201; 403; 600; 800; 1011) and the step of forming a conformal insulation layer, the also covers the areas of the substrate directly next to the trench, which comprises forming a recess for an insulation web (801), which is filled with an insulation material during the step of forming the insulation layer (107; 207; 503).
18. Verfahren gemäß einem der Ansprüche 11 - 17, bei dem das Substrat (101) aus Silizium besteht und bei dem der Schritt des Oxidierens des Substratbereichs einen Schritt eines lokalen Oxidierens von Silizium aufweist.18. The method according to any one of claims 11-17, in which the substrate (101) consists of silicon and in which the step of oxidizing the substrate region comprises a step of locally oxidizing silicon.
19. Verfahren gemäß einem der Ansprüche 11 - 18, bei dem der Schritt des Füllens des Grabens (201; 403; 600; 800; 1011) mit dem Oxid einen Schritt eines lokalen Oxidierens von Silizium aufweist.19. The method according to any one of claims 11-18, wherein the step of filling the trench (201; 403; 600; 800; 1011) with the oxide comprises a step of locally oxidizing silicon.
20. Verfahren gemäß einem der Ansprüche 11 - 18, bei dem der Graben (201; 403; 600; 800; 1011) mit einem Plasmaoxid gefüllt wird.20. The method according to any one of claims 11-18, wherein the trench (201; 403; 600; 800; 1011) is filled with a plasma oxide.
21. Verfahren gemäß einem der Ansprüche 11 - 18, wobei die an die Anschlussfläche angeschlossene Schaltung eine Hochfrequenzschaltung ist.21. The method according to any one of claims 11-18, wherein the circuit connected to the pad is a high-frequency circuit.
22. Halbleiterstruktur gemäß Anspruch 21, wobei die angeschlossene Schaltung ein Hochfrequenztransistor ist.22. The semiconductor structure according to claim 21, wherein the connected circuit is a high-frequency transistor.
23. Halbleiterstruktur gemäß Anspruch 22, wobei der angeschlossene Hochfrequenztransistor ein MOS-Transistor ist. 23. The semiconductor structure according to claim 22, wherein the connected high-frequency transistor is a MOS transistor.
PCT/EP2004/000521 2003-01-23 2004-01-22 Semiconductor structure having a reduced connecting capacitance and method for producing the semiconductor structure WO2004066385A2 (en)

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