TWI775534B

TWI775534B - 三維及式快閃記憶體及其形成方法

Info

Publication number: TWI775534B
Application number: TW110126169A
Authority: TW
Inventors: 黃珈擇
Original assignee: 旺宏電子股份有限公司
Priority date: 2021-07-16
Filing date: 2021-07-16
Publication date: 2022-08-21
Also published as: TW202306123A

Abstract

一種三維及式快閃記憶體（3D AND Flash Memory）包括：基底、堆疊結構、多晶矽層、垂直通道結構、電荷儲存結構以及空氣間隙。堆疊結構配置在基底上。堆疊結構包括交替堆疊的多個介電層與多個導體層。多晶矽層配置在基底與堆疊結構之間。垂直通道結構貫穿堆疊結構，以與多晶矽層接觸。電荷儲存結構至少配置在垂直通道結構與多個導體層之間。空氣間隙貫穿堆疊結構且配置在垂直通道結構中。

Description

三維及式快閃記憶體及其形成方法

本發明是有關於一種記憶體及其形成方法，且特別是有關於一種三維及式快閃記憶體(3D AND Flash Memory)及其形成方法。

非揮發性記憶體(例如快閃記憶體)由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體。

目前業界較常使用的三維快閃記憶體包括反或式(NOR)快閃記憶體以及反及式(NAND)快閃記憶體。此外，另一種三維快閃記憶體為及式(AND)快閃記憶體，其可應用在多維度的快閃記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維快閃記憶體的發展已逐漸成為目前的趨勢。

然而，隨著關鍵尺寸(critical dimension)的漸縮，記憶胞之間的平均距離愈來愈近，其導致記憶胞之間的串擾(cross talk)增加，進而影響記憶體的操作。

本發明提供一種三維及式(AND)快閃記憶體包括：基底、堆疊結構、兩個源極/汲極柱、絕緣柱、通道層、電荷儲存結構以及空氣間隙。堆疊結構配置在基底上。堆疊結構包括交替堆疊的多個介電層與多個導體層。兩個源極/汲極柱貫穿堆疊結構。絕緣柱配置在兩個源極/汲極柱之間，以分隔兩個源極/汲極柱。通道層貫穿堆疊結構，環繞兩個源極/汲極柱與絕緣柱，且通道層與兩個源極/汲極柱接觸。電荷儲存結構至少配置在通道層與多個導體層之間。空氣間隙貫穿堆疊結構且配置在兩個源極/汲極柱及絕緣柱旁邊，且被通道層所環繞。

本發明提供一種三維及式(AND)快閃記憶體包括：基底、堆疊結構、兩個源極/汲極柱、絕緣柱、通道層、電荷儲存結構以及空氣間隙。堆疊結構配置在基底上。堆疊結構包括交替堆疊的多個介電層與多個導體層。兩個源極/汲極柱貫穿堆疊結構。絕緣柱配置在兩個源極/汲極柱之間，以分隔兩個源極/汲極柱。通道層貫穿堆疊結構，環繞兩個源極/汲極柱與絕緣柱，且通道層與兩個源極/汲極柱接觸。電荷儲存層環繞包覆通道結構。電荷儲存層配置在堆疊結構與通道層之間。空氣間隙貫穿堆疊結構且配置在兩個源極/汲極柱及絕緣柱旁邊，且被通道層所環繞。

基於上述，本發明實施例將具有低介電常數的空氣間隙形成在垂直通道結構中，以降低兩個源極/汲極柱之間的電容耦合，進而減少記憶胞之間的串擾(cross talk)。

1、2:3D AND快閃記憶體

10、14、16、24、26:開口

100:基底

102、112:介電層

104、106:多晶矽層

110、210:堆疊結構

112bm:最底介電層

112tm:最頂介電層

114:犧牲層

116:保護層

116t:頂面

118、218:電荷儲存層

120:通道層

121:蝕刻製程

122:介電材料

123:絕緣柱

124、126:多晶矽材料

125:空氣間隙

127:接觸界面

128:頂蓋材料

128bt:底面

130:垂直通道結構

134:第一源極/汲極柱

136:第二源極/汲極柱

144:導體層

150、150a、150b:記憶胞

BL、BLn、BLn+1:位元線

D:汲極

D1:方向

E1:第一電路徑

E2:第二電路徑

G:閘極

S:源極

SL、SLn、SLn+1:源極線

WL、WLm、WLm+1:字元線

圖1A至圖1F是依照本發明一實施例的一種三維及式(AND)快閃記憶體的製造流程的剖面示意圖。

圖2A至圖2C分別是沿著圖1D至圖1F的I-I切線的平面示意圖。

圖2D是依照本發明另一實施例的一種三維及式(AND)快閃記憶體的平面示意圖。

圖3A與圖4A是沿著圖2D的A-A切線的製造流程的剖面示意圖。

圖3B與圖4B是沿著圖2D的B-B切線的製造流程的剖面示意圖。

圖5A、圖5B以及圖5C分別是依照本發明替代實施例的一種三維及式(AND)快閃記憶體的剖面示意圖、立體示意圖以及平面示意圖。

圖5D是依照本發明替代實施例的一種三維及式(AND)快閃記憶體陣列的電路示意圖。

圖6是依照本發明其他實施例的一種三維及式(AND)快閃記憶體的剖面示意圖。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之元件標號表示相同或相似之元件，以下段落將不再一一贅述。

圖1A至圖1F是依照本發明一實施例的一種三維及式(AND)快閃記憶體的製造流程的剖面示意圖。圖2A至圖2C分別是沿著圖1D至圖1F的I-I切線的平面示意圖。

請參照圖1A與圖2A，首先，提供基底100。在一實施例中，基底100包括半導體基底，例如是矽基底。

接著，在基底100上形成多晶矽層104、106。在一實施例中，多晶矽層104、106的形成方法包括：在基底100上形成介電層102，在介電層102中形成開口；在開口中形成多晶矽材料；以及對多晶矽材料進行平坦化製程(例如CMP製程)。在一實施例中，介電層102包括氧化矽、氮化矽、氮氧化矽或其組合。在一實施例中，多晶矽層104、106可具有相同材料，例如是摻雜多晶矽材料。舉例來說，多晶矽層104、106可以是N型摻雜(N+)多晶矽層。

之後，在基底100上形成堆疊結構110，使得多晶矽層104、106配置在基底100與堆疊結構110之間。具體來說，堆疊結構110包括交替堆疊的多個介電層112與多個犧牲層114。在一實施例中，介電層112與犧牲層114可以是不同的介電材料。舉例來說，介電層112可以是氧化矽層；犧牲層114可以是氮化矽層。在替代實施例中，介電層112與犧牲層114可以是具有不同蝕刻選擇性的不同材料。舉例來說，介電層112可以是氧化矽層；犧牲層114可以是多晶矽層。雖然圖1A繪示出6層介電層112以及5層犧牲層114，但本發明不以此為限。在其他實施例中，介電層112與犧牲層114的數量可依設計需求來調整。

請參照圖1A與圖1B，堆疊結構110上形成保護層116。在一實施例中，保護層116的材料包括介電材料，例如是氧化矽、氮化矽、氮氧化矽或其組合。在本實施例中，保護層116與介電層112可以是不同的介電材料；而保護層116與犧牲層114可以是相同的介電材料。舉例來說，介電層112可以是氧化矽層；而犧牲層114與保護層116可以是氮化矽層。

請參照圖1B與圖1C，在保護層116與堆疊結構110中形成開口10(亦可稱為第一開口)。如圖1C所示，開口10貫穿保護層116與堆疊結構110，並且停止在最底介電層112bm上。在此實施例中，開口10可視為垂直通道開孔。在一實施例中，以上視角度來看，開口10可具有圓形的輪廓，但本發明不限於此。在其他實施例中，開口10可具有其他形狀的輪廓，例如橢圓形、矩形、多邊形或其組合。

在形成開口10之後，在開口10的側壁上依序形成電荷儲存層118以及通道層120。具體來說，如圖1C所示，電荷儲存層118的形成方法可包括：形成電荷儲存材料以共形地覆蓋堆疊結構110的頂面以及開口10的底表面；以及進行第一非等向性蝕刻製程，以移除堆疊結構110的頂面上以及開口10的底面上的電荷儲存材料，進而形成電荷儲存層118。相似地，通道層120的形成方法可包括：形成通道材料以共形地覆蓋堆疊結構110的頂面、電荷儲存層118的表面以及開口10的底面；以及進行第二非等向性蝕刻製程，以移除堆疊結構110的頂面上以及開口10的底面上的通道材料，進而形成通道層120。在此實施例中，電荷儲存層118與通道層120是形成在開口10的側壁上。在一實施例中，第一非等向性蝕刻製程與第二非等向性蝕刻製程可以是反應性離子蝕刻(RIE)製程。

在一實施例中，電荷儲存層118可以是氧化物/氮化物/氧化物(ONO)的複合層、氧化物/氮化物/氧化物/氮化物/氧化物(ONONO)的複合層、矽/氧化物/氮化物/氧化物/矽(SONOS)的複合層或是其他合適的材料。也就是說，雖然圖1C繪示出單層結構的電荷儲存層118，但電荷儲存層118可以是雙層結構或是多層結構。另外，通道層120的材料可包括未經摻雜的多晶矽材料或是本徵(intrinsic)多晶矽材料。

請參照圖1C與圖1D，在開口10中形成介電材料122，並在介電材料122中形成絕緣柱123。具體來說，藉由化學氣相沉積法(CVD)在開口10中形成介電材料122。值得注意的是，介電材料122並未將開口10填滿，而是保留開口10的中央部分。之後，在開口10中形成絕緣柱123，以將開口10的中央部分填滿。然後，進行平坦化製程以使介電材料122的頂面與絕緣柱123的頂面實質上齊平。在一實施例中，絕緣柱123與介電材料122可具有不同介電材料。舉例來說，絕緣柱123可以是氮化矽，而介電材料122可以是氧化矽。在其他實施例中，亦可以是先以介電材料122將開口10填滿，然後圖案化介電材料122，以在介電材料122中形成中央開口，並以絕緣柱123填滿此中央開口。在此實施例中，絕緣柱123可貫穿至最底介電層112bm的頂表面，，或者是更進一步接觸基底100。在一實施例中，以平面圖2A的角度來看，絕緣柱123具有圓形的輪廓，但本發明不限於此。在其他實施例中，絕緣柱123可具有其他形狀的輪廓，例如橢圓形、矩形、多邊形或其組合。

請參照圖1D與圖1E，在介電材料122中形成兩個開口14、16(亦可稱為第二開口)。具體來說，開口14貫穿介電材料122與最底介電層112bm，以暴露出多晶矽層104；而開口16貫穿介電材料122與最底介電層112bm，以暴露出多晶矽層106。在此情況下，開口14、16可視為源極/汲極開孔，而多晶矽層104、106可視為形成開口14、16的停止層。在一實施例中，以平面圖2B的角度來看，開口14、16具有圓形的輪廓，但本發明不限於此。在其他實施例中，開口14、16可具有其他形狀的輪廓，例如橢圓形、矩形、多邊形或其組合。在本實施例中，開口14、16分別形成在絕緣柱123的相對兩側，且不與絕緣柱123以及通道層 120接觸，但本發明不限於此。在其他實施例中，開口14、16亦可與絕緣柱123及/或通道層120接觸。開口14、16可用以界定本實施例的記憶元件的源極/汲極的位置。在本實施例中，形成開口14、16的布局與形成多晶矽層104、106的布局相同。也就是說，上述兩道製程可適用於同一光罩，以減少製造成本。

請參照圖1E與圖1F，可加寬開口14、16的橫截面積，以使加寬後的開口24、26各自與絕緣柱123以及/或通道層120接觸。在一實施例中，加寬開口14、16的方法例如是對開口14、16進行等向性蝕刻製程。詳細地說，在進行等向性蝕刻製程時，利用絕緣柱123(例如是氮化矽)、通道層120(例如是多晶矽)以及多晶矽層104、106作為蝕刻停止層以移除開口14、16周圍的介電材料122(例如是氧化矽)。在此情況下，加寬後的開口24、26便可與絕緣柱123以及/或通道層120接觸，如圖2C所示。

然後，在拓寬後的開口24、26中分別填入多晶矽材料124、126，以與多晶矽層104、106接觸，進而形成本實施例的記憶元件的第一源極/汲極柱134與第二源極/汲極柱136，如圖1F所示。在一實施例中，多晶矽材料124、126與多晶矽層104、106具有相同的材料，例如是N型摻雜(N+)多晶矽材料。在此情況下，第一源極/汲極柱134可包括多晶矽層104以及配置在多晶矽層104上的多晶矽材料124。另外，第二源極/汲極柱136亦可包括多晶矽層106以及配置在多晶矽層106上的多晶矽材料126。。如圖1F所示，垂直通道結構130由貫穿保護層116以及堆疊結構 110，以接觸介電層102的通道層120所構成。垂直通道結構130被電荷儲存層118所環繞包覆，電荷儲存層118配置在堆疊結構110與通道層120之間。另外，如平面圖2C所示，通道層120橫向環繞絕緣柱123、介電材料122、第一源極/汲極柱134以及第二源極/汲極柱136。第一源極/汲極柱134與第二源極/汲極柱136貫穿介電材料122，並部分延伸至介電層102中。絕緣柱123配置在第一源極/汲極柱134與第二源極/汲極柱136之間，以分隔第一源極/汲極柱134與第二源極/汲極柱136。

圖2D是依照本發明另一實施例的一種三維及式(AND)快閃記憶體的平面示意圖。圖3A與圖4A是沿著圖2D的A-A切線的製造流程的剖面示意圖。圖3B與圖4B是沿著圖2D的B-B切線的製造流程的剖面示意圖。

請參照圖2D、圖3A以及圖3B，形成記憶元件的第一源極/汲極柱134與第二源極/汲極柱136，如圖1F所示之後，移除介電材料122，以形成空氣間隙125。具體來說，可以保護層116當作停止層，進行蝕刻製程121，移除保護層116上的介電材料122以及絕緣柱123兩側的介電材料122，以形成暴露出通道層120、絕緣柱123、第一源極/汲極柱134以及第二源極/汲極柱136的空氣間隙125。也就是說，空氣間隙125是由通道層120、絕緣柱123、第一源極/汲極柱134以及第二源極/汲極柱136所定義的，如圖2D所示。在此實施例中，空氣間隙125可貫穿堆疊結構110且配置在第一源極/汲極柱134、第二源極/汲極柱136以及絕緣柱 123旁邊，且被通道層120所環繞。更進一步地說，通道層120可橫向環繞絕緣柱123、空氣間隙125、第一源極/汲極柱134以及第二源極/汲極柱136。值得注意的是，保護層116可視為蝕刻製程121的蝕刻停止層，以避免進一步向下移除堆疊結構110中的最頂介電層112tm。在一實施例中，蝕刻製程121可以是等向性蝕刻製程或是濕式蝕刻製程。保護層116與介電材料122可以是具有不同蝕刻選擇性的不同材料。舉例來說，當介電材料122為氧化矽且保護層116為氮化矽時，蝕刻製程121可以是使用具有氫氟酸類的蝕刻劑的濕式蝕刻製程，但本發明不以此為限。在一實施例中，具有氫氟酸類的蝕刻劑包括氫氟酸(HF)、稀釋氫氟酸(DHF)、緩衝氧化物蝕刻液(BOE)等合適蝕刻劑。由於所述蝕刻劑對於介電材料122具有高蝕刻選擇性，因此，介電材料122可被完全移除，而保護層116、絕緣柱123、第一源極/汲極柱134以及第二源極/汲極柱136未被移除或僅少量移除。在一實施例中，蝕刻製程121可與上述加寬開口14、16的等向性蝕刻製程相同。

在本實施例中，由於移除介電材料122以形成空氣間隙125的步驟是在絕緣柱123、第一源極/汲極柱134以及第二源極/汲極柱136形成之後所進行的，因此，絕緣柱123、第一源極/汲極柱134以及第二源極/汲極柱136與其橫向連接的堆疊結構110仍可支撐整個結構而不至於在移除介電材料122時倒塌。在此情況下，介電材料122可被完全移除，以使形成在垂直通道結構130 (通道層120)中的空氣間隙125的空間最大化。

請參照圖4A與圖4B，在保護層116上形成頂蓋材料128，以密封空氣間隙125。在一實施例中，頂蓋材料128包括氧化矽、氮化矽、氮氧化矽或其組合。值得注意的是，在本實施例中，頂蓋材料128的形成方法包括低階梯覆蓋能力的沉積方法，例如是高密度電漿化學氣相沉積法(HDP-CVD)、電漿增強化學氣相沉積法(PECVD)等類似沉積法。在此情況下，頂蓋材料128可密封空氣間隙125的頂部，而不會填充至空氣間隙125中，以使空氣間隙125直接接觸絕緣柱123的表面、第一源極/汲極柱134的表面、第二源極/汲極柱136的表面以及通道層120的表面，如圖2D所示。

值得注意的是，在本實施例中，由於空氣間隙125的介電常數趨近於1，因此空氣間隙125可有效地降低第一源極/汲極柱134與第二源極/汲極柱136之間的電容耦合。

在替代實施例中，頂蓋材料128亦可延伸覆蓋垂直通道結構130的表面，以與空氣間隙125接觸。具體來說，頂蓋材料128可連續或是不連續地覆蓋通道層120的表面、絕緣柱123的表面、第一源極/汲極柱134的表面以及第二源極/汲極柱136的表面，但不會完全填滿空氣間隙125。在此實施例中，由於第一源極/汲極柱134與第二源極/汲極柱136之間仍存在有較大體積的空氣間隙125，因此空氣間隙125亦可有效地降低第一源極/汲極柱134與第二源極/汲極柱136之間的電容耦合。

另外，雖然圖4B所繪示的頂蓋材料128的底面128bt與保護層116的頂面116t齊平，但本發明不以此為限。在其他實施例中，頂蓋材料128可進一步延伸至空氣間隙125中，以使頂蓋材料128與空氣間隙125之間的接觸界面127低於保護層116的頂面116t。

請參照圖4A與圖5A，在形成空氣間隙125之後，可進行閘極替換製程，以將堆疊結構110中的犧牲層114替換成導體層144，如圖5A所示。

在一實施例中，上述的閘極替換製程包括：在垂直通道結構130旁的堆疊結構110中形成狹縫(未繪示)。此狹縫至少貫穿保護層116與堆疊結構110，以暴露出保護層116與堆疊結構110中的犧牲層114。接著，移除犧牲層114，以在介電層112之間形成多個第一空隙(未繪示)。此第一空隙可橫向暴露出電荷儲存層118。也就是說，此第一空隙是由介電層112與電荷儲存層118所定義的。在本實施例中，在移除犧牲層114的同時，可進一步地移除保護層116，以在最頂介電層112tm與頂蓋材料128之間形成第二空隙(未繪示)。值得注意的是，電荷儲存層118可視為上述的蝕刻製程的蝕刻停止層，以避免過度蝕刻進而損壞通道層120。在一實施例中，所述蝕刻製程可以是濕式蝕刻製程。舉例來說，當犧牲層114與保護層116為氮化矽時，所述蝕刻製程可以是使用含有磷酸的蝕刻液，並將所述蝕刻液倒入狹縫中，藉此移除犧牲層114與保護層116。由於所述蝕刻液對於犧牲層114與保護層116具有高蝕刻選擇性，因此，犧牲層114與保護層116可被完全移除，而介電層112與頂蓋材料128未被移除或僅少量移除。

然後，在第一空隙與第二空隙中形成導體層144，由此完成了本發明的3D AND快閃記憶體1。在一實施例中，導體層144的材料包括多晶矽、非晶矽、鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi_x)或矽化鈷(CoSi_x)。此外，在形成導體層144之前，可在電荷儲存層118與導體層144之間依序形成緩衝層以及阻障層。緩衝層的材料例如為介電常數大於7的高介電常數的材料，例如氧化鋁(Al₂O₃)、氧化鉿(HfO₂)、氧化鑭(La₂O₅)、過渡金屬氧化物、鑭系元素氧化物或其組合。阻障層的材料例如為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。

在本實施例中，3D AND快閃記憶體1具有多個記憶胞150。詳細地說，如圖5A所示，每一個導體層144環繞源極/汲極柱134、136，垂直通道結構130及電荷儲存層118的一部分可構成一個記憶胞150。在本實施例中，單一個垂直通道結構130可定義有彼此堆疊的6個記憶胞150。但本發明不以此為限，在其他實施例中，記憶胞150的數量可隨著堆疊結構210中的導體層144的數量來調整。另外，雖然圖5A僅繪示出兩個垂直通道結構130，但本發明不以此為限。在替代實施例中，3D AND快閃記憶體1可包括多個垂直通道結構130，且這些垂直通道結構130可在上視角度中以陣列的方式排列。

為了對3D AND快閃記憶體1進行操作，在製造3D AND快閃記憶體1之後，會在3D AND快閃記憶體1上方形成導電線以電性連接至3D AND快閃記憶體1。在本實施例中，如圖5B所示，在作為源極的第一源極/汲極柱134上方形成一些導電線以作為源極線SL，在作為汲極的第二源極/汲極柱136上方形成其他導電線以作為位元線BL，且這些源極線SL與位元線BL彼此平行排列而彼此不接觸。

以下對3D AND快閃記憶體1中的記憶胞150的操作進行說明。

如圖5C所示，對於3D AND快閃記憶體1來說，可個別地對每一個記憶胞150進行操作。可對記憶胞150的第一源極/汲極柱134、第二源極/汲極柱136與對應的導體層144(可視為閘極或字元線)施加操作電壓，來進行寫入(程式化)操作、讀取操作或抹除操作。在對第一源極/汲極柱134與第二源極/汲極柱136施加寫入電壓時，由於第一源極/汲極柱134與第二源極/汲極柱136與通道層120連接，因此電子可沿著第一電路徑E1與第二電路徑E2(例如是雙面(double sides)電路徑)傳送並儲存在整個電荷儲存層118中。值得注意的是，本實施例可利用空氣間隙125來降低第一源極/汲極柱134與第二源極/汲極柱136之間的電容耦合，進而減少記憶胞150之間的串擾並改善3D AND快閃記憶體1的操作。

請參照圖5D，本實施例之3D AND快閃記憶體陣列可包括排列成多個行與多個列的多個記憶胞150。每一個記憶胞150可包括電性連接至字元線WL(即WLm、WLm+1)的閘極G、電性連接至源極線SL(即SLn、SLn+1)的源極S以及電性連接至位元線BL(即BLn、BLn+1)的汲極D。值得注意的是，在本實施例之3D AND快閃記憶體陣列中，沿著源極/汲極柱134、136的延伸方向D1的多個記憶胞150可彼此並聯連接。具體來說，如圖5D所示，上記憶胞150a與下記憶胞150b通過共同源極/汲極柱134、136以共享同一源極線SLn+1以及同一位元線BLn+1，上記憶胞150a的閘極電性連接至上字元線WLm+1，且下記憶胞150b的閘極電性連接至下字元線WLm。在此情況下，本實施例之3D AND快閃記憶體陣列的架構與操作方法是不同於習知的三維反及式(3D NAND)快閃記憶體陣列的架構與操作方法，其中習知的3D NAND快閃記憶體陣列包括彼此串聯連接的多個記憶胞。

上述的3D AND快閃記憶體1是以氧化物/氮化物/氧化物優先(ONO first)製程來形成電荷儲存層118。但本發明不以此為限，其他實施例亦可以ONO最後(ONO last)製程來形成電荷儲存層，詳細結構請參照以下段落。

請參照圖6，本實施例之3D AND快閃記憶體2與上述的3D AND快閃記憶體1相似，相同或相似的構件則以相同或相似的元件標號來表示，於此便不再贅述。上述兩者主要不同之處在於：3D AND快閃記憶體2的通道層120環繞絕緣柱123、第一源極/汲極柱134、第二源極/汲極柱136以及空氣間隙(未繪示)，電荷儲存層218環繞導體層144，且部分的電荷儲存層218與通道層120直接接觸。具體來說，電荷儲存層218的形成方法可包括：在進行閘極替換製程中的移除犧牲層114與保護層116之後，將電荷儲存層218共形覆蓋第一空隙與第二空隙；接著形成導體層144，以使電荷儲存層218環繞導體層144，如圖6所示。雖然剖面圖6未繪示出空氣間隙，但在其他剖面視角下，空氣間隙是存在於通道層120、絕緣柱123、第一源極/汲極柱134以及第二源極/汲極柱136之間，如圖5C所示。

綜上所述，本發明實施例將具有低介電常數的空氣間隙形成在垂直通道結構中，以降低兩個源極/汲極柱之間的電容耦合，進而減少記憶胞之間的串擾並改善3D AND快閃記憶體的操作。

118:電荷儲存層