TWI618081B - 半導體裝置的驅動方法 - Google Patents

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TWI618081B
TWI618081B TW103117143A TW103117143A TWI618081B TW I618081 B TWI618081 B TW I618081B TW 103117143 A TW103117143 A TW 103117143A TW 103117143 A TW103117143 A TW 103117143A TW I618081 B TWI618081 B TW I618081B
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徳
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半導體能源研究所股份有限公司
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Abstract

在包括第一至第三電晶體的記憶單元中，當藉由第一電晶體寫入資料時將位元線的電位設定為VDD或GND。在待命期間，將位元線的電位設定為GND。在讀出工作中，在位元線的電位設定為GND的狀態下，使其處於浮動狀態，將源極線設定為電位VDD-α，然後使第三電晶體成為導通狀態。然後，根據第二電晶體的閘極的電位輸出源極線的電位。即使第二電晶體的閘極的電位在待命期間比VDD低△V，也將α設定為確實使第二電晶體成為關閉狀態。就是說，Vth+△V<α。這裡，Vth是第二電晶體的臨界值。

Description

半導體裝置的驅動方法
本發明係關於一種物體、方法或製造方法。例如，本發明係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、上述裝置的驅動方法或上述裝置的製造方法。例如，本發明係關於一種包括氧化物半導體的半導體裝置。
在專利文獻1中記載有包括使用氧化物半導體膜的電晶體及使用單晶矽的電晶體的半導體裝置。並且，還記載有使用氧化物半導體膜的電晶體的關態洩漏電流極小。
[專利文獻1]日本專利申請公開第2012-256400號公報
本發明的一個方式提供一種讀出錯誤少的半 導體裝置。或者，本發明的一個方式是提供一種具有高保持特性及高可靠性的半導體裝置的驅動方法。
本發明的一個方式的目的是提供一種關態電流(off-state current)低(關態電阻高)的半導體裝置的驅動方法等。或者，本發明的一個方式的目的是提供一種耗電量低的半導體裝置的驅動方法等。或者，本發明的一個方式的目的是提供一種使用可靠性高的半導體層的半導體裝置的驅動方法等。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個方式並不需要實現所有上述目的。另外，從說明書、圖式、申請專利範圍等的記載可明顯看出這些目的以外的目的，而可以從說明書、圖式、申請專利範圍等的記載中抽出這些以外的目的。
本發明的一個方式是一種半導體裝置的驅動方法，該半導體裝置包括：n通道或p通道電晶體的第一電晶體；p通道電晶體的第二電晶體；以及n通道或p通道電晶體的第三電晶體，其中，第一電晶體在通道形成區域中包括氧化物半導體膜，第一電晶體的閘極與寫入字線電連接，第一電晶體的源極和汲極中的一個與寫入位元線電連接，第一電晶體的源極和汲極中的另一個與第二電晶體的閘極電連接，第二電晶體的源極和汲極中的一個與設定為被供應固定的電位V1的電源線電連接，第二電晶體的源極和汲極中的另一個與讀出位元線電連接，在第二電晶體與讀出位元線之間或者在第二電晶體與電源線之間設 置第三電晶體，第三電晶體的閘極與讀出字線電連接，該半導體裝置的驅動方法包括：寫入資料的工作，其將寫入位元線的電位設定為電位VH或電位VL(VH>VL)，且使第一電晶體導通；保持資料的工作，其使第一電晶體關閉；讀出資料的工作，其在將讀出位元線的電位設定為第二電位V2的狀態下，使其處於浮動狀態之後，使第三電晶體導通。在第二電晶體的臨界值為Vth，且將寫入位元線的電位設定為電位VH時的保持資料的工作與讀出資料的工作之間的保持資料期間之後的第二電晶體的閘極的電位為V3(<VH)的情況下，V2<V1<V3-Vth。
本發明的一個方式是一種半導體裝置的驅動方法，該半導體裝置包括：n通道或p通道電晶體的第一電晶體；p通道電晶體的第二電晶體；以及n通道或p通道電晶體的第三電晶體，其中，第一電晶體在通道形成區域中包括氧化物半導體膜，第一電晶體的閘極與寫入字線電連接，第一電晶體的源極和汲極中的一個與位元線電連接，第一電晶體的源極和汲極中的另一個與第二電晶體的閘極電連接，第二電晶體的源極和汲極中的一個與設定為被供應固定的電位V1的電源線電連接，第二電晶體的源極和汲極中的另一個與位元線電連接，在第二電晶體與位元線之間或者在第二電晶體與電源線之間設置第三電晶體，第三電晶體的閘極與讀出字線電連接，該半導體裝置的驅動方法包括：寫入資料的工作，其將寫入位元線的電位設定為電位VH或電位VL(VH>VL)，且使第一電晶 體導通；保持資料的工作，其使第一電晶體關閉；讀出資料的工作，其在將位元線的電位設定為第二電位V2的狀態下使其處於浮動狀態，然後使第三電晶體導通。在第二電晶體的臨界值為Vth，且將位元線的電位設定為VH時的保持資料的工作與讀出資料的工作之間的保持資料期間之後的第二電晶體的閘極的電位為V3(<VH)的情況下，V2<V1<V3-Vth。
本發明的一個方式是一種半導體裝置的驅動方法，該半導體裝置包括：n通道或p通道電晶體的第一電晶體；p通道電晶體的第二電晶體；n通道或p通道電晶體的第三電晶體；以及電容元件，其中，第一電晶體在通道形成區域中包括氧化物半導體膜，第一電晶體的閘極與寫入字線電連接，第一電晶體的源極和汲極中的一個與位元線電連接，第一電晶體的源極和汲極中的另一個與第二電晶體的閘極及電容元件中的一個電極電連接，第二電晶體的源極和汲極中的一個與設定為被供應固定的電位V1的電源線電連接，第二電晶體的源極和汲極中的另一個與位元線電連接，在第二電晶體與位元線之間或者在第二電晶體與電源線之間設置第三電晶體，第三電晶體的閘極與讀出字線電連接，電容元件中的另一個電極與電容線電連接，該半導體裝置的驅動方法包括：寫入資料的工作，其將位元線的電位設定為電位VH或電位VL(VH>VL)，且使第一電晶體導通；保持資料的工作，其使第一電晶體關閉；讀出資料的工作，其在將位元線的電 位設定為第二電位V2的狀態下使該位元線處於浮動狀態，然後在使第三電晶體導通的同時使電容線的電位上升至電位V3。
此外，在上述驅動方法中，在電位VH為電位V1，電位VL為電位V2，第二電晶體的臨界值為Vth，且位元線的電位為電位VH時的保持資料的工作與讀出資料的工作之間的保持資料期間之後的第二電晶體的閘極的電位的降低量為△V(0<△V<V1)的情況下，V2+△V+Vth<V3<V1+Vth。
在本發明的一個方式的半導體裝置中，即使第二電晶體的閘極的電位在資料保持工作中變動也可以防止讀出錯誤。另外，本發明的一個方式的半導體裝置具有高保持特性及高可靠性。
Address‧‧‧位址信號
DIN‧‧‧資料
DOUT‧‧‧資料
Pre_EN‧‧‧預充電控制信號
Pre_EN1‧‧‧預充電控制信號
Pre_EN2‧‧‧預充電控制信號
RCONT‧‧‧讀出控制信號
SW1‧‧‧開關控制信號
SW2‧‧‧開關控制信號
VRF‧‧‧參考電位
WCONT‧‧‧寫入控制信號
100a‧‧‧記憶單元
101‧‧‧電晶體
102‧‧‧電晶體
103‧‧‧電容元件
104‧‧‧節點
105‧‧‧電晶體
106‧‧‧電晶體
100b‧‧‧記憶單元
111‧‧‧佈線
112‧‧‧佈線
113‧‧‧佈線
113a‧‧‧佈線
113b‧‧‧佈線
114‧‧‧佈線
114a‧‧‧佈線
114b‧‧‧佈線
115‧‧‧佈線
116‧‧‧佈線
110a‧‧‧記憶單元
110b‧‧‧記憶單元
120a‧‧‧記憶單元
120b‧‧‧記憶單元
130a‧‧‧記憶單元
130b‧‧‧記憶單元
140a‧‧‧記憶單元
140b‧‧‧記憶單元
150a‧‧‧記憶單元
150b‧‧‧記憶單元
200‧‧‧半導體裝置
201‧‧‧記憶單元陣列
202‧‧‧行驅動器
203‧‧‧列驅動器
204‧‧‧電源線控制電路
205‧‧‧解碼器
206‧‧‧控制電路
207‧‧‧寫入電路
208‧‧‧放大電路
209‧‧‧開關電路
210‧‧‧電晶體
211a‧‧‧記憶單元陣列
211b‧‧‧記憶單元陣列
212‧‧‧行驅動器
213‧‧‧列驅動器
214‧‧‧開關電路
215a‧‧‧電晶體
215b‧‧‧電晶體
216a‧‧‧電晶體
216b‧‧‧電晶體
217‧‧‧感測放大器
220‧‧‧半導體裝置
230‧‧‧半導體裝置
300A‧‧‧電晶體
300B‧‧‧電晶體
300C‧‧‧電晶體
301‧‧‧絕緣膜
302‧‧‧導電膜
303‧‧‧導電膜
304‧‧‧閘極絕緣膜
305‧‧‧閘極電極
306‧‧‧半導體膜
306a‧‧‧氧化物半導體膜
306b‧‧‧氧化物半導體膜
306c‧‧‧氧化物半導體膜
307‧‧‧第二閘極電極
308‧‧‧第二閘極絕緣膜
400‧‧‧半導體基板
401‧‧‧元件分離用絕緣物
402‧‧‧井
403‧‧‧第一閘極絕緣膜
404‧‧‧第一閘極佈線
405‧‧‧雜質區域
406‧‧‧第一層間絕緣物
407‧‧‧氧化物半導體膜
408‧‧‧接觸孔
409‧‧‧第一佈線
410‧‧‧第二閘極絕緣膜
411‧‧‧第二閘極佈線
412‧‧‧第二層間絕緣物
413‧‧‧第二佈線
501‧‧‧外殼
502‧‧‧外殼
503‧‧‧顯示部
504‧‧‧顯示部
505‧‧‧麥克風
506‧‧‧揚聲器
507‧‧‧操作鍵
508‧‧‧觸控筆
511‧‧‧外殼
512‧‧‧外殼
513‧‧‧顯示部
514‧‧‧顯示部
515‧‧‧連接部
516‧‧‧操作鍵
521‧‧‧外殼
522‧‧‧顯示部
523‧‧‧鍵盤
524‧‧‧指向裝置
531‧‧‧外殼
532‧‧‧冷藏室門
533‧‧‧冷凍室門
541‧‧‧外殼
542‧‧‧外殼
543‧‧‧顯示部
544‧‧‧操作鍵
545‧‧‧透鏡
546‧‧‧連接部
551‧‧‧車體
552‧‧‧車輪
553‧‧‧儀表板
554‧‧‧燈
在圖式中：圖1A和圖1B是記憶單元的電路圖；圖2是時序圖；圖3是記憶單元的電路圖；圖4A和圖4B是記憶單元的電路圖；圖5是時序圖；圖6是半導體裝置的電路塊圖；圖7A和圖7B是行驅動器的電路塊圖； 圖8是列驅動器的電路塊圖；圖9是半導體裝置的電路塊圖；圖10是列驅動器的電路塊圖；圖11是時序圖；圖12A和圖12B是記憶單元的電路圖；圖13是時序圖；圖14A和圖14B是記憶單元的電路圖；圖15A和圖15B是記憶單元的電路圖；圖16是時序圖；圖17是記憶單元的電路圖；圖18A和圖18B是記憶單元的電路圖；圖19是時序圖；圖20是半導體裝置的電路塊圖；圖21A至圖21C是電晶體的剖面圖；圖22A至圖22D是示出半導體裝置的製程的剖面圖；圖23A至圖23F是電子裝置。
下面，參照圖式對本發明的實施方式進行說明。注意，本發明不侷限於以下說明。所屬技術領域的普通技術人員可以很容易地理解一個事實就是，其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變 換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。注意，在參照圖式對本發明的結構進行說明時，在不同的圖式中也共同使用相同的元件符號表示相同的部分。
在本說明書的圖式中，根據其功能對構成要素進行分類而示出為彼此獨立的方塊的方塊圖，但是，實際上的構成要素難以根據其功能完全劃分，而一個構成要素會具有多個功能。
注意，電晶體的源極是指用作活性層的半導體的一部分的源極區或與上述半導體電連接的源極電極。與此同樣，電晶體的汲極是指用作活性層的半導體的一部分的汲極區域或與上述半導體電連接的汲極電極。閘極是指閘極電極。
注意，可以對某一實施方式中所說明的內容(也可以是其一部分的內容)應用、組合或置換該實施方式所說明的其他內容(也可以是其一部分的內容)、和/或在一個或多個其他實施方式中所說明的內容(也可以是其一部分的內容)。
注意，圖式是示意性地示出理想的例子，因此，本發明不侷限於圖式所示的形狀或值等。例如，可以包括製造程序所引起的形狀偏差、誤差所引起的形狀偏差、雜訊所引起的信號、電壓或電流的偏差、定時誤差所引起的信號、電壓或電流的偏差等。
注意，為了方便起見，附加了第一、第二等 序數詞，而其並不表示製程順序或疊層順序。因此，例如也可以將“第一”適當地調換為“第二”或“第三”等來進行說明。此外，有時本說明書等所記載的序數詞與用來特定本發明的一個方式的序數詞不一致。
實施方式1
圖1A示出記憶單元100a。注意，在本說明書中，由於記憶單元是指具有記憶體功能的半導體裝置，所以也可以具有記憶體功能以外的功能。記憶單元100a包括電晶體101、電晶體102、電容元件103以及電晶體105。
電晶體101在通道形成區域中包括氧化物半導體膜。因此，電晶體101具有關態電流極低(關態電阻極高)的特性。電晶體101由於當寫入資料時成為導通狀態所以也稱為寫入電晶體。電晶體101是n通道或p通道電晶體，以下，假設電晶體101是n通道電晶體而進行說明。
電晶體101的閘極與佈線111電連接。佈線111能夠用作寫入字線。此外，在電晶體101是薄膜電晶體的情況下，也可以在薄膜半導體層的兩個表面上具有閘極電極。此外，也可以採用這些閘極電極中的一個一直保持固定的電位的結構。
電晶體101的源極和汲極中的一個與佈線113電連接。佈線113能夠用作寫入位元線。
電晶體101的源極和汲極中的另一個與電容元件103的一個電極電連接。電容元件103的另一個電極較佳地保持為固定的電位。此外，電晶體101的源極和汲極中的另一個與電晶體102的閘極電連接。此外，有時也可以意圖性地不設置電容元件。
電晶體102是p通道電晶體。電晶體102的通道形成區域可以使用氧化物半導體、矽等各種材料形成。電晶體102的源極和汲極中的一個與電晶體105的源極和汲極中的一個電連接。電晶體102的源極和汲極中的另一個與佈線114電連接。
電晶體105的源極和汲極中的另一個與佈線112電連接。佈線112能夠用作讀出位元線。電晶體105的閘極與佈線115電連接。電晶體105用來當讀出資料時使電晶體102與佈線112導通，也稱為選擇電晶體。
佈線114能夠用作源極線或電源線。佈線114較佳地保持為固定的電位。注意，也可以當開啟/關閉電源時變動電位。
此外，如圖1B所示的記憶單元100b那樣，也可以將電晶體105的源極及汲極配置在電晶體102與佈線114之間。
在圖1A的記憶單元100a中，資料作為節點104的電位被保持。若電晶體101的關態電阻充分高，則可以在長期保持資料。在理論上，資料的保持期間根據節點104與其他節點之間的所有電容(包括電容元件103) 以及節點104與其他節點之間的所有電阻(包括電晶體101的關態電阻)決定。
例如，當電容為30fF且電阻為1×1022Ω時，時間常數為9.5年，在十年之後，節點104的電位(該電位與成為標準的電位之差)降低到最初的35%左右。需要即使在如上述那樣電位降低時，也能無誤地讀出資料的讀出方法。
以下，參照圖2說明對記憶單元100a寫入資料的工作及從記憶單元100a讀出資料的工作。此外，電晶體102及電晶體105的臨界值低於0且高於-VDD。
(寫入工作)
資料的寫入在使作為寫入位元線的佈線113的電位成為對應於資料的電位之後，使電晶體101從導通變為關閉來進行。基本上與對DRAM寫入資料的方法相同。電晶體101由於其臨界值等與電晶體102及電晶體105不同，所以這裡當使電晶體101導通時，將其閘極的電位(佈線111的電位)設定為VOS_H，當使電晶體101關閉時，其閘極的電位設定為VOS_L，注意，也可以滿足VOS_L=GND(<VDD)。
這裡，當寫入資料“1”(二值之一)時，將佈線113的電位設定為GND，而當寫入資料“0”(二值之另一)時將佈線113的電位設定為VDD。在圖2的時間T1佈線111的電位開始上升，電晶體101成為導通狀 態。其結果是，節點104的電位成為對應於資料的電位。例如，當寫入資料“1”時，節點104的電位成為GND，當寫入資料“0”時成為VDD。在時間T2佈線111的電位開始降低，電晶體101成為關閉狀態，寫入結束。注意，當電晶體101成為關閉狀態時，因電晶體101的閘極(及佈線111)與節點104之間的電容耦合而節點104的電位稍微降低。
注意，雖然當寫入時佈線112、佈線114、佈線115的電位可以是任何電位，但較佳的是在佈線112與佈線114之間不使電流流過的電位。例如，當在佈線112與佈線114之間有電位差時，將佈線115的電位設定為使電晶體105成為關閉狀態的電位即可。例如，當佈線112及佈線114的電位都是GND以上且VDD以下時，將佈線115設定為VDD即可。或者，也可以消除佈線112與佈線114之間的電位差。這裡，將佈線112、佈線114、佈線115都設定為GND。
(保持工作)
當保持資料時，使電晶體101成為關閉狀態。圖2中的時間T3至時間T4示出關閉電源狀態下的保持資料的期間(待命期間)。此外，在待命期間所有佈線的電位成為同一(這裡，GND)。這裡，當節點104的電位比GND高時，節點104的電位逐漸降低。
當寫入有資料“1”時，由於節點104的電位 近於GND，所以變動不成問題。但是，當寫入有資料“0”時，最初節點104的電位值近於VDD，但隨著時間經過該電位降低。將電位的降低量稱為△V(>0)。換言之，保持資料期間後的節點104的電位(電晶體102的閘極的電位)為(VDD-△V)。在上述條件中，若保持期間是一年左右，則電位的降低量為10%左右，但在十年之後，如上所述那樣會降低到最初的35%。就是說，△V=0.65×VDD。這裡，在保證資料保持的期間過後，在節點104的電位值成為最低值時，成為(VDD-△VMAX)。
(讀出工作)
作為讀出資料的工作，使佈線112與佈線114的電位不同，然後使電晶體105成為導通狀態，由此判斷在電晶體102的源極與汲極之間電流是否流過。藉由由於節點104的電位電晶體102的導通狀態不同，因此可以判斷被寫入的資料。
明確而言，將佈線115的電位設定為適當的值(這裡，VDD)，而使電晶體105成為關閉狀態，且將佈線114的電位設定為(VDD-α)(>GND)。注意，α是0以上且低於VDD。將在後面說明詳細內容。將佈線112預充電為適當的電位(這裡，GND)，然後使其處於浮動狀態。並且，在時間T5將佈線115的電位設定為適當的值(這裡，GND)而使電晶體105成為導通狀態。
當寫入有資料“1”時，由於節點104的電位 近於GND，所以電晶體102處於導通狀態，佈線112的電位成為(VDD-α)。相比之下，當寫入有資料“0”時，電晶體102處於關閉狀態，佈線112的電位幾乎不變動。
此時成為問題的是待命期間的電位降低。當寫入有資料“0”時，節點104的最低電位是(VDD-△VMAX)，此時，根據佈線114的電位電晶體102成為導通狀態，佈線112的電位成為(VDD-α)。
在此情況下，雖然寫入有資料“0”，但佈線112的電位成為寫入有資料“1”的情況相同，判斷錯寫入有資料“1”。
因此，需要將佈線114的電位設定為不使電晶體102成為導通狀態的電位。也就是說，當電晶體102的臨界值為Vth時，Vth+△VMAX<α即可。
例如，當VDD=+1.8[V]、GND=0[V]、Vth=-0.5[V]、△VMAX=1.2[V]時，α>0.7[V]即可。在上述條件下，資料“0”時的佈線112的電位仍是0[V]，資料“1”時的電位上升到佈線114的電位(低於+1.1[V])。或者，當VDD=+0.9[V]、GND=0[V]、Vth=-0.4[V]、△VMAX=0.6[V]時，α>0.2[V]即可。在上述條件下，資料“0”時的佈線112的電位仍是0[V]，資料“1”時的電位上升到佈線114的電位(低於+0.7[V])。
注意，若採用上述條件，則不管△V(注意，0<△V<△VMAX)是任何值，也不會發生讀出錯誤。
像這樣，在待命期間中，在節點104的電位比最初降低60%以上的情況(成為最初電位的40%以下的情況)下，較佳的是使佈線114的電位低於VDD。
此外，當資料為“0”時最初寫入的電位是VDD，但輸出到佈線112的電位卻是GND。需要注意如上述那樣使資料反轉而輸出。此外，由於輸出電位比VDD低，所以較佳地使用反相器或後述的感測放大器放大。
從上述說明可知，佈線114的電位當讀出資料時需要設定為特定值。此外，如圖3所示，兩個記憶單元100a[1]及100a[2]共同使用一個佈線114。此外，也可以是三個以上的記憶單元共同使用一個佈線。另外，佈線114除了與佈線112平行以外，既可以與直角等其他角度交叉，又可以以矩陣狀設置。
實施方式2
圖4A示出記憶單元110a。記憶單元110a包括電晶體101、電晶體102、電容元件103、電晶體105。這些構成要素與實施方式1所說明的構成要素相同。
電晶體101的閘極與佈線111電連接。電晶體101的源極和汲極中的一個與佈線113電連接。電晶體101的源極和汲極中的另一個與電容元件103的一個電極電連接。電晶體101的源極和汲極中的另一個也與電晶體102的閘極電連接。
電晶體102的源極和汲極中的一個與電晶體105的源極和汲極中的一個電連接。電晶體102的源極和汲極中的另一個與佈線114電連接。電晶體105的源極和汲極中的另一個與佈線113電連接。電晶體105的閘極與佈線115電連接。
佈線111、佈線114、佈線115的功能與實施方式1所說明的功能相同。在記憶單元110a中，佈線113起佈線112相同的作用。就是說，在記憶單元110a中，佈線113又是寫入位元線，又是讀出位元線。
此外，如圖4B所示的記憶單元110b那樣，也可以將電晶體105配置在電晶體102與佈線114之間。
以下參照圖5說明對記憶單元110a寫入資料的工作及從記憶單元110a讀出資料的工作。此外，電晶體102及電晶體105的臨界值低於0且高於-VDD。關於與實施方式1相同的操作有時省略詳細的說明。
(寫入工作)
從時間T1開始使佈線111的電位上升，成為VOS_H，使電晶體101成為導通狀態。此外，將佈線113的電位設定為GND或VDD。與實施方式1同樣地，當寫入資料“1”時，將佈線113的電位設定為GND，而當寫入資料“0”時，將佈線113的電位設定為VDD。
此外，此時較佳的是在佈線113與佈線114之間電流不流過。例如，也可以消除佈線113與佈線114 之間的電位差。就是說，較佳的是與佈線113同樣地使佈線114的電位根據資料變動。
更有效的方法是將佈線115的電位設定為使電晶體105成為關閉狀態的電位。這裡，由於佈線113及佈線114的電位是VDD以下，所以將佈線115的電位設定為VDD。注意，在本實施方式中，佈線114的電位在待命期間以外保持為(VDD-α)。此外，α與實施方式1所說明的α相同。
(保持工作)
使電晶體101成為關閉狀態。圖5的時間T3至時間T4示出待命期間。此外，在待命期間所有佈線的電位成為同一(這裡，GND)。
(讀出工作)
佈線114的電位由於待命期間結束所以成為(VDD-α)。首先，將佈線115的電位設定為VDD，而使電晶體105成為關閉狀態，並且將佈線113預充電為GND，然後使其處於浮動狀態。然後，將佈線115的電位設定為GND而使電晶體105成為導通狀態。
藉由將α設定為實施方式1所示的α，當寫入有資料“1”時，由於節點104的電位近於GND，所以電晶體102處於導通狀態，佈線113的電位成為(VDD-α)。相比之下，當寫入有資料“0”時，電晶體 102處於關閉狀態，佈線113的電位幾乎不變動。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式3
在本實施方式中，參照圖6、圖7A、圖8至圖11說明能夠應用圖1A、圖1B、圖3、圖4A及圖4B所說明的記憶單元的半導體裝置的例子。
(半導體裝置200的結構例子)
圖6是示出包括在圖4A中說明的記憶單元110a的半導體裝置200的結構例子的方塊圖。
圖6所示的半導體裝置200包括記憶單元陣列201、行驅動器202、列驅動器203、電源線控制電路204。此外，在圖6中，作為佈線111、佈線113、佈線114、佈線115示出第(m-1)行的佈線111[m-1]、佈線115[m-1]、第m行的佈線111[m]、佈線115[m]、第(n-1)列的佈線113[n-1]、第n列的佈線113[n]、在第(n-1)列及第n列中共同使用的佈線114[n-1/n]。
在圖6所示的記憶單元陣列201中設置有矩陣狀的圖4A所說明的記憶單元110a。此外，如圖3的說明，相鄰的兩個記憶單元110a共同使用一個佈線114。另外，記憶單元110a所具有的各結構的說明與圖4A相同，所以援用圖4A中的說明而在此省略其說明。
行驅動器202是具有選擇性地使記憶單元110a的各行中的電晶體101、電晶體105成為導通狀態的功能的電路。明確而言，行驅動器202是對佈線111、佈線112、佈線115供應信號的電路。藉由具備行驅動器202，半導體裝置200可以按行選擇對記憶單元110a寫入資料及從記憶單元110a讀出資料。
列驅動器203是具有如下功能的電路：將記憶單元110a的佈線113的電位預充電的功能；使佈線113處於電浮動狀態的功能；對佈線113供應相應於資料的電位的功能；以及將對應於保持在記憶單元110a中的資料的佈線113的電位輸出到外部的功能。藉由具備列驅動器203，半導體裝置200可以進行對記憶單元110a寫入資料以及從記憶單元110a讀出資料。
電源線控制電路204是具有如下功能的電路：當從記憶單元110a讀出資料時，將佈線114的電位設定為適應於讀出工作的值(相當於實施方式1的電位(VDD-α))。此外，當對半導體裝置200供應電源時，在佈線114的電位被設計為一直成為適應於讀出的值的情況下，可以用恆電壓電源代替。
(行驅動器202的結構例子)
圖7A是示出圖6所說明的行驅動器202的結構例子的方塊圖。
圖7A所示的行驅動器202包括解碼器205及 控制電路206。控制電路206按行設置。在第一行中設置有控制電路206[1]，在第二行中設置有控制電路206[2]。此外，各行的控制電路206與佈線111、佈線115連接。
解碼器205是具有輸出用來選擇對應於位址信號Address的行的信號的功能的電路。
控制電路206是具有將對應於寫入控制信號WCONT或讀出控制信號RCONT的信號輸出到解碼器205所選擇的行中的佈線111、佈線115的功能的電路。
(列驅動器203的結構例子)
圖8是示出圖6所說明的列驅動器203的一部分的方塊圖。
圖8所示的列驅動器203包括寫入電路207、放大電路208、開關電路209、電晶體210。上述各電路及電晶體按列設置。此外，各列的開關電路209、電晶體210與佈線113連接。
寫入電路207是將對應於輸入到該列的資料DIN的電位輸出到開關電路209的電路。
放大電路208是放大佈線113的電位而輸出資料DOUT的電路。例如，可以使用反相器或感測放大器等。較佳的是放大電路208的工作由讀出控制信號RCONT控制。例如，可以使用時脈反相器。
開關電路209是具有連接寫入電路207與佈線113的功能以及使佈線113處於電浮動狀態的功能的電 路。明確而言，藉由寫入控制信號WCONT使佈線113與寫入電路207連接或者使佈線113處於電浮動狀態。在圖式中示出具備類比開關及反相器的電路，但不侷限於此。
電晶體210是具有將預充電電位GND供應給佈線113的功能以及使佈線113處於電浮動狀態的功能的電路。明確而言，電晶體210是藉由預充電控制信號Pre_EN成為導通狀態，並且將預充電電位GND供應給佈線113，然後成為關閉狀態，來使佈線113處於電浮動狀態的開關。藉由具備電晶體210，列驅動器203在將預充電電位GND供應給佈線113之後，可以使佈線113保持為電浮動狀態。
此外，也可以使用解碼器以便分配按列輸入的資料DIN或彙集從每個列輸出的資料DOUT。或者，可以使用移位暫存器等串列輸入/並行輸出電路(或者並行輸入/串行輸出電路)。
(半導體裝置220的結構例子)
圖9是示出包括圖4A所說明的記憶單元110a的半導體裝置220的結構例子的方塊圖。
圖9所示的半導體裝置220包括記憶單元陣列211a、記憶單元陣列211b、行驅動器212、列驅動器213。較佳的是記憶單元陣列211a的規模與記憶單元陣列211b的規模大致相同。
在圖9所示的記憶單元陣列211a、記憶單元 陣列211b中設置有矩陣狀的圖4A所說明的記憶單元110a。此外，如圖3的說明，相鄰的兩個記憶單元110a共同使用一個佈線114。另外，記憶單元110a所具有的各結構的說明與圖4A相同，援用圖4A中的說明而在此省略其說明。
此外，在圖9中，作為佈線111、佈線113、佈線114、佈線115示出第k行的佈線111[k]、佈線115[k]、第(m-1)行的佈線111[m-1]、佈線115[m-1]、第m行的佈線111[m]、佈線115[m]、第(n-1)列的佈線113a[n-1]、佈線113b[n-1]、第n列的佈線113a[n]、佈線113b[n]、在第(n-1)列及第n列中共同使用的佈線114a[n-1/n]、佈線114b[n-1/n]。再者，還示出在這些佈線的交點處存在的記憶單元110a。
佈線111[k]、佈線115[k]、佈線113b[n-1]、佈線113b[n]、佈線114b[n-1/n]設置在記憶單元陣列211b中，佈線111[m-1]、佈線115[m-1]、佈線111[m]、佈線115[m]、佈線113a[n-1]、佈線113a[n]、佈線114a[n-1/n]設置在記憶單元陣列211a中。
行驅動器212具有與圖6及圖7A所說明的行驅動器202相同的結構即可。
列驅動器213是具有如下功能的電路：將佈線113a、佈線113b的電位設定為對應於資料的電位；對佈線113a及佈線113b進行預充電；使佈線113a及佈線113b處於電浮動狀態；將佈線114a、佈線114b設定為特 定的電位；以及放大佈線113a與佈線113b之間的電位差。藉由具備列驅動器213，半導體裝置220可以進行對記憶單元110a寫入資料以及從記憶單元110a讀出資料。
圖10是示出圖9所說明的列驅動器213的結構例子的方塊圖。圖10所示的列驅動器213包括開關電路214、電晶體215a、電晶體215b、電晶體216a、電晶體216b、感測放大器217。注意，雖然未圖示，但列驅動器213具有將適應於讀出的電位(相當於實施方式1所說明的電位(VDD-α))供應給佈線114a、佈線114b的功能。
各列的開關電路214、電晶體215a、電晶體215b、電晶體216a、電晶體216b與佈線113a和佈線113b中的一個或兩個連接。感測放大器217與佈線113a、佈線113b連接。
開關電路214是具有如下功能的電路：控制佈線113a和佈線113b中的一個或兩個與有關資料的輸入輸出的電路(未圖示)之間的導通；以及使佈線113a或佈線113b處於電浮動狀態。例如，具備類比開關及反相器。可以藉由開關控制信號SW1及開關控制信號SW2的控制對佈線113a或佈線113b輸入資料DIN、從佈線113a或佈線113b輸出資料DOUT、使佈線113a和佈線113b中的一個或兩個處於電浮動狀態。
電晶體215a、電晶體215b分別具有將參考電位VRF供應給佈線113a、佈線113b的功能，電晶體 216a、電晶體216b分別具有將電位GND供應給佈線113a、佈線113b的功能。
作為參考電位VRF例如可以使用電位VDD與電位GND的平均值(以下稱為VDD/2)或將電位VDD與電位GND之差分成N等份的值與電位GND的值(=GND+(VDD-GND)/N(N=3、4、5、…)，以下稱為VDD/N)相加而得的值等。此外，作為適應於讀出的電位(VDD-α)只要滿足實施方式1的條件且為比參考電位VRF高的電位即可，可以使用VDD/N等。例如，作為參考電位VRF可以使用VDD/4，作為電位(VDD-α)可以使用VDD/2。
藉由預充電控制信號Pre_EN1及預充電控制信號Pre_EN2的控制可以對佈線113a和佈線113b中的一個供應參考電位VRF，而對另一個供應電位GND。此外，不會發生預充電控制信號Pre_EN1和預充電控制信號Pre_EN2同時成為活動狀態的情況。
例如，若預充電控制信號Pre_EN1成為活動狀態，則佈線113a成為參考電位VRF，佈線113b被預充電為電位GND。與此相反，若預充電控制信號Pre_EN2成為活動狀態，則佈線113a成為電位GND，佈線113b被預充電為參考電位VRF。
在預充電結束之後，藉由使預充電控制信號Pre_EN1、預充電控制信號Pre_EN2成為非活動狀態，電晶體215a、電晶體215b、電晶體216a、電晶體216b成為 關閉狀態，從而可以使佈線113a及佈線113b處於電浮動狀態。
感測放大器217具有放大佈線113a與佈線113b之間的電位差的功能。當將感測放大器217的電源電位設定為VDD及GND時，在放大後，佈線113a和佈線113b中的一個的電位成為VDD，而另一個的電位成為GND。
(半導體裝置220的驅動方法的具體例子)
參照圖11說明半導體裝置220的驅動方法的一個例子。圖11示出佈線111[m]、佈線115[m]、佈線113a[n]、佈線113b[n]、佈線114[n-1/n]、第m行第n列的記憶單元110a[m，n]的節點104[m，n]的電位變動以及開關控制信號SW1、開關控制信號SW2、預充電控制信號Pre_EN1、預充電控制信號Pre_EN2的狀態。此外，參考電位VRF是VDD/4。
在快到時間T1之前開關控制信號SW1成為活動狀態(電位VDD)，由此使有關資料的輸入的電路(未圖示)與記憶單元陣列211a的佈線113a連接。佈線113a[n]成為對應於資料的電位。注意，在圖式中，在時間T1的佈線113b[n]的電位是GND，但此時佈線113b[n]處於浮動狀態，且因所連接的電晶體的洩漏電流等，實際上在很多情況下成為VDD與GND之間的電位。
然後，行驅動器212選擇佈線111[m]，在時 間T1至時間T2之間，電晶體101成為導通狀態，對記憶單元110a[m，n]寫入資料。
然後，在時間T3至時間T4之間，半導體裝置220進入待命期間，在記憶單元110a[m，n]寫入有資料“0”的情況下，節點104[m，n]的電位降低到(VDD-△V)。
在待命期間結束後，進行記憶單元110a[m，n]的資料的讀出。首先，使佈線113a[n]及佈線113b[n]分別被預充電為電位GND、電位VDD/4。為了使佈線預充電，使預充電控制信號Pre_EN1為活動狀態(電位VDD)。此外，在該實例中，將佈線114的電位設定為VDD/2。此外，Vth+△VMAX<VDD/2。
在預充電結束後，行驅動器212選擇佈線115[m]，從時間T5開始電晶體105成為導通狀態。當節點104[m，n]的電位是GND時，佈線113a[n]的電位成為VDD/2。相比之下，當節點104[m，n]的電位是(VDD-△V)時，佈線113a[n]的電位仍是GND。
然後，使用感測放大器217放大佈線113a[n]與佈線113b[n]的電位差，在放大結束後，使開關控制信號SW2成為活動狀態(電位VDD)，使佈線113b[n]與有關資料的輸出的電路連接，從而取出資料。
當輸入有資料“1”時，節點104[m，n]的電位是GND，放大之前的佈線113a[n]的電位是VDD/2，這比佈線113b[n]的電位VDD/4高。由此，藉由放大，佈線 113a[n]的電位上升到VDD。與此相反，佈線113b[n]的電位降低到GND。因此，讀出的資料是GND，這與最初所輸入的資料相等。
當輸入有資料“0”時，節點104[m，n]的電位是(VDD-△V)，放大之前的佈線113a[n]的電位是GND，這比佈線113b[n]的電位VDD/4低。因此，藉由放大，佈線113a[n]的電位仍是GND，與此相反，佈線113b[n]的電位上升到VDD。由此，所讀出的資料是VDD，這與最初輸入的資料相等。
在如上例子中由於是記憶單元陣列211a中的記憶單元110a的資料的讀出，所以預充電控制信號Pre_EN2不會成為活動狀態。在記憶單元陣列211b中的記憶單元110a的資料的讀出的情況下，預充電控制信號Pre_EN2成為活動狀態。
在上述例子中，作為參考電位VRF使用VDD/4，作為佈線114的電位使用VDD/2，為了穩定地進行放大，參考電位VRF比佈線114的電位高0.2V以上較佳。此外，佈線114的電位比GND高0.2V以上較佳。
藉由上述，可以使半導體裝置220工作。在圖9中，佈線113a[n]與佈線113b[n]的關係是所謂的開放位元型配置，也可以採用折疊位元(folded bit)型配置。一般而言藉由採用折疊位元型配置可以消除因雜波導致的負面影響，所以可以進一步減少讀出錯誤。
注意，半導體裝置220的驅動方法不侷限於 上述方法。本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式4
圖12A示出記憶單元120a。記憶單元120a包括電晶體101、電晶體102、電容元件103、電晶體106。記憶單元120a與記憶單元100a(圖1A)的不同之處在於相當於電晶體105的電晶體106是n通道電晶體。藉由使用n通道電晶體，可以實現回應速度的提高或積體化。
此外，如記憶單元120b那樣，將電晶體106設置在電晶體102與佈線114之間(圖12B)。在記憶單元120b中，電晶體106的源極和汲極中的一個與佈線114電連接，源極和汲極中的另一個與電晶體102的源極和汲極中的一個電連接。
如實施方式1所說明，兩個記憶單元120a共同使用一個佈線114。此外，也可以是三個以上的記憶單元共同使用一個佈線。另外，佈線114與佈線112除了平行以外，既可以以直角等其他角度交叉，又可以以矩陣狀設置。
參照圖13說明對記憶單元120a寫入資料的工作以及從記憶單元120a讀出資料的工作。注意，有時省略在實施方式1至3中記載的內容。
(寫入工作)
從時間T1開始使佈線111的電位上升到VOS_H，使電晶體101成為導通狀態。佈線113的電位對應於資料。這裡，當寫入資料“1”時將佈線113的電位設定為GND，而當寫入資料“0”時將佈線113的電位設定為VDD。其結果是，節點104的電位對應於資料。例如，當寫入資料“1”時，節點104的電位成為GND，當寫入資料“0”時成為VDD。在時間T2佈線111的電位開始降低，電晶體101成為關閉狀態，寫入結束。
注意，雖然當寫入時佈線112、佈線114、佈線115的電位可以是任何電位，但較佳的是在佈線112與佈線114之間不使電流流過的電位。這裡，將佈線112設定為GND，將佈線114設定為(VDD-α)，將佈線115設定為GND。α與實施方式1所說明的α相同。
(保持工作)
使電晶體101成為關閉狀態。如實施方式1所說明，在保證資料保持的期間，在節點104的電位值成為最低值的情況下，成為(VDD-△VMAX)。
(讀出工作)
將佈線115的電位設定為適當的值(這裡，GND)，使電晶體106成為關閉狀態，且將佈線114的電位設定為(VDD-α)。將佈線112預充電為適當的電位(這裡，GND)，然後使其處於浮動狀態。並且，將佈線115的電 位設定為適當的值而使電晶體106成為導通狀態。
這裡，作為佈線115的電位可以使用比VDD高的電位(VDDH)。但是，電晶體106的源極及汲極的電位如上述那樣是(VDD-α)，因此，若α比電晶體106的臨界值大，則將佈線115的電位設定為VDD也沒有問題。一般而言，當VDD比電晶體106的臨界值充分高時，可容易實現上述情況。
例如，在實施方式1中示出VDD=+1.8[V]、GND=0[V]、Vth=-0.5[V]、△VMAX=1.2[V]的情況，此時由於α>0.7[V]，所以當電晶體106的臨界值是+0.7[V]以下時，可以使佈線115的電位為VDD。
當寫入有資料“1”時，由於節點104的電位近於GND，所以電晶體102成為導通狀態，佈線112的電位成為(VDD-α)，當寫入有資料“0”時，電晶體102成為關閉狀態，佈線112的電位幾乎不變動。
此外，如圖14A、圖14B所示的記憶單元130a、記憶單元130b那樣，也可以採用佈線113代替佈線112的功能的結構。關於工作方法與記憶單元120a相同，因此在此省略其說明。
實施方式5
圖15A示出記憶單元140a。記憶單元140a包括電晶體101、電晶體102、電容元件103、電晶體105。
電晶體101在通道形成區域中包括氧化物半 導體膜。電晶體101是n通道或p通道電晶體，以下假設電晶體101是n通道電晶體而進行說明。
電晶體101的閘極與佈線111電連接。佈線111能夠用作寫入字線。此外，在電晶體101是薄膜電晶體的情況下，也可以在薄膜半導體層的兩個表面上具有閘極電極。此外，也可以採用這些閘極電極中的一個一直保持固定的電位的結構。
電晶體101的源極和汲極中的一個與佈線113電連接。佈線113能夠用作位元線。
電晶體101的源極和汲極中的另一個與電容元件103的一個電極電連接。電容元件103的另一個電極與佈線116電連接。此外，電晶體101的源極和汲極中的另一個與電晶體102的閘極電連接。
此外，藉由使佈線116的電位變動，電晶體102的閘極(節點104)的電位變動。佈線116也稱為電容線。
電晶體102是p通道電晶體。電晶體102的通道形成區域可以使用氧化物半導體、矽等各種材料形成。電晶體102的源極和汲極中的一個與電晶體105的源極和汲極中的一個電連接。電晶體102的源極和汲極中的另一個與佈線114電連接。
電晶體105的源極和汲極中的另一個與佈線113電連接。電晶體105的閘極與佈線115電連接。電晶體105用來當讀出資料時使電晶體102與佈線113導通， 也稱為選擇電晶體。
佈線114能夠用作源極線或電源線。佈線114較佳地保持為固定的電位。注意，也可以當開啟/關閉電源時變動電位。
此外，如圖15B所示的記憶單元140b那樣，也可以將電晶體105配置在電晶體102與佈線114之間。
在圖15A的記憶單元140a中，資料作為節點104的電位被保持。若電晶體101的關態電阻充分高，則可以在長期保持資料。
以下，參照圖16說明對記憶單元140a寫入資料的工作以及從記憶單元140a讀出資料的工作。此外，電晶體102及電晶體105的臨界值低於0且高於-VDD。
(寫入工作)
電晶體101由於其臨界值等與電晶體102及電晶體105不同，所以這裡當使電晶體101導通時，將其閘極的電位(佈線111的電位)設定為VOS_H，當使電晶體101關閉時，將其閘極的電位設定為VOS_L。此外，也可以滿足VOS_L=GND(<VDD)。
這裡，當寫入資料“1”時將佈線113的電位設定為GND，而當寫入資料“0”時將佈線113的電位設定為VDD。在圖16的時間T1佈線111的電位開始上升，電晶體101成為導通狀態。其結果是，節點104的電 位對應於資料。例如，當寫入資料“1”時，節點104的電位成為GND，當寫入資料“0”時成為VDD。在時間T2佈線111的電位開始降低，電晶體101成為關閉狀態，寫入結束。注意，當電晶體101成為關閉狀態時，因電晶體101的閘極(及佈線111)與節點104之間的電容耦合而使節點104的電位稍微降低。
注意，較佳的是當寫入時在佈線113與佈線114之間不使電流流過。例如，也可以消除佈線113與佈線114之間的電位差。就是說，較佳的是與佈線113同樣地使佈線114的電位根據資料變動。
更有效的方法是將佈線115的電位設定為使電晶體105成為關閉狀態的電位。這裡，將佈線113、佈線114的電位設定為GND以上且VDD以下。因此，當將佈線115的電位設定為VDD時，電晶體105成為關閉狀態。注意，在本實施方式中，佈線114的電位在待命期間以外保持為VDD，但也可以成為其他電位。
(保持工作)
當保持資料時，使電晶體101成為關閉狀態。圖16中的時間T3至時間T4示出關閉電源狀態下的保持資料的期間(待命期間)。此外，在待命期間所有佈線的電位成為同一(這裡，GND)。這裡，當節點104的電位比GND高時，節點104的電位逐漸降低。
當寫入有資料“1”時，由於節點104的電位 近於GND，所以變動不成問題。但是，當寫入有資料“0”時，最初節點104的電位值近於VDD，但隨著時間經過該電位會降低。將電位的降低量稱為△V。在上述條件中，若保持期間是一年左右，則電位的降低量為10%左右，但在十年之後，如上述那樣會降低到最初的35%。就是說，△V=0.65×VDD。這裡，在保證資料保持的期間過後，在節點104的電位值成為最低值的情況下，成為(VDD-△VMAX)。
(讀出工作)
作為讀出資料的工作，使佈線113與佈線114的電位不同，然後使電晶體105成為導通狀態，由此判斷在電晶體102的源極與汲極之間電流是否流過。藉由由於節點104的電位電晶體102的導通狀態不同，可以判斷被寫入的資料。
明確而言，將佈線115的電位設定為適當的值(這裡，VDD)，使電晶體105成為關閉狀態，且將佈線114的電位設定為VDD。將佈線113預充電為適當的電位(這裡，GND)，然後使其處於浮動狀態。並且，在將佈線116的電位設定為適當的值(這裡，α，且GND<α<VDD)。
直到此前，當寫入有資料“1”時，節點104的電位近於GND，佈線116的電位從GND上升到α，利用藉由電容元件103的電容耦合，電位幾乎成為α。此 外，當寫入有資料“0”時，節點104的電位幾乎成為(VDD-△V+α-GND)。然後，在時間T5將佈線115的電位設定為適當的值(這裡，GND)，由此使電晶體105成為導通狀態。
這裡，為了正確地讀出資料，當寫入有資料“1”時，電晶體102處於導通狀態，需要佈線113的電位從GND上升到VDD，當寫入有資料“0”時，處於關閉狀態，需要佈線113的電位仍是GND。
由此，當將電晶體102的臨界值設定為Vth時，需要滿足α<VDD+Vth及VDD-△V+α-GNDVDD+Vth的兩個不等式。就是說，GND+△V+VthGND+△VMAX+Vthα<VDD+Vth。
例如，當VDD=+1.8[V]、GND=0[V]、Vth=-0.5[V]、△VMAX=1.2[V]時，0.7[V]α<1.3[V]即可。或者，當VDD=+0.9[V]、GND=0[V]、Vth=-0.4[V]、△VMAX=0.6[V]時，0.2[V]α<0.5[V]即可。
此外，α是被要求的範圍內的任意值，也可以使用VDD與GND的平均值(也稱為VDD/2)或者將VDD與GND之差分成N等份的值與GND相加的總和(也稱為VDD/N，注意N=3、4、5、…)。在前者的例子中，VDD/2是0.9[V]，在後者的例子中VDD/3是0.3[V]。這些值都在所要求的數值範圍內。
像這樣，在待命期間中，當節點104的電位比最初的電位降低了60%以上時(成為最初的電位的40% 以下時)，較佳的是藉由當讀出時適當地提高佈線116的電位，以提高節點104的電位。
此外，當資料為“0”時最初寫入的電位是VDD，但輸出到佈線116的電位卻是GND。需要注意如上述那樣使資料反轉而輸出。
從如上說明可知，如圖17所示兩個記憶單元140a[1]及140a[2]共同使用一個佈線114。此外，也可以是三個以上的記憶單元共同使用一個佈線。另外，佈線114與佈線113除了平行以外，既可以以直角等其他角度交叉，又可以以矩陣狀設置。
實施方式6
圖18A示出記憶單元150a。記憶單元150a包括電晶體101、電晶體102、電容元件103。這些構成要素與實施方式5所說明的構成要素相同。記憶單元150a包括n通道電晶體106代替實施方式5的記憶單元140a中的電晶體105。藉由使用n通道電晶體，可以實現回應速度的提高或積體化。
此外，如圖18B所示的記憶單元150b那樣，也可以將電晶體106配置在電晶體102與佈線114之間。在記憶單元150b中，電晶體106的源極和汲極中的一個與佈線114電連接，源極和汲極中的另一個與電晶體102的源極和汲極中的一個電連接。
以下參照圖19說明對記憶單元150a寫入資 料的工作以及從記憶單元150a讀出資料的工作。此外，電晶體102的臨界值低於0且高於-VDD，電晶體106的臨界值高於0。關於與實施方式1相同的操作有時省略詳細的說明。
(寫入工作)
從時間T1開始使佈線111的電位上升到VOS_H，使電晶體101成為導通狀態。此外，將佈線113的電位設定為GND或VDD。與實施方式1同樣地，當寫入資料“1”時，將佈線113的電位設定為GND，而當寫入資料“0”時，將佈線113的電位設定為VDD。藉由在時間T2使佈線111的電位開始降低，電晶體101成為關閉狀態，由此寫入結束。
注意，雖然當寫入時佈線114、佈線115、佈線116的電位可以是任何電位，但較佳的是在佈線113與佈線114之間不使電流流過的電位。這裡，將佈線113設定為GND，將佈線114設定為VDD，將佈線115設定為GND。
(保持工作)
使電晶體101成為關閉狀態。圖19的時間T3至時間T4示出待命期間。此外，在待命期間所有佈線的電位成為同一(這裡，GND)。如實施方式1所說明，在保證資料保持的期間，在節點104的電位值成為最低值的情況 下，成為(VDD-△VMAX)。
(讀出工作)
將佈線115的電位設定為適當的值(這裡，GND)，使電晶體106成為關閉狀態，且將佈線114的電位設定為VDD。將佈線113預充電為適當的電位(這裡，GND)，然後使其處於浮動狀態。並且，在將佈線116的電位設定為實施方式1所示的電位α之後，將佈線115的電位設定為適當的值而使電晶體106成為導通狀態。
作為此時的佈線115的電位也可以使用比VDD高的電位(VDDH)。若將電晶體106的臨界值設定為Vth106，則VDDH>VDD+Vth106較佳。此外，也可以是VDDH=VOS_H。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式7
在本實施方式中，參照圖7B、圖20說明能夠應用圖15A、圖15B、圖17、圖18A及圖18B所說明的記憶單元的半導體裝置的例子。
(半導體裝置230的結構例子)
圖20是示出包括圖15A所說明的記憶單元140a的半導體裝置230的結構例子的方塊圖。
圖20所示的半導體裝置230包括將圖15A所說明的記憶單元140a配置為矩陣狀而成的記憶單元陣列201、行驅動器202、列驅動器203。此外，在圖20中，作為佈線111、佈線113、佈線115、佈線116示出第(m-1)行的佈線111[m-1]、佈線115[m-1]、佈線116[m-1]、第m行的佈線111[m]、佈線115[m]、佈線116[m]、第(n-1)列的佈線113[n-1]、第n列的佈線113[n]。
另外，記憶單元140a所具有的各結構的說明與圖15A相同，援用圖15A中的說明而在此省略其說明。
行驅動器202是具有如下功能的電路：選擇性地使記憶單元140a的各行中的電晶體101及電晶體105成為導通狀態；以及選擇性地改變記憶單元140a的各行中的節點104的電位。明確而言，行驅動器202是對佈線111、佈線116、佈線115供應信號的電路。藉由具備行驅動器202，半導體裝置230可以按行選擇性地進行對記憶單元140a寫入資料及從記憶單元140a讀出資料。
列驅動器203是具有如下功能的電路：將記憶單元140a的佈線113的電位預充電的功能；使佈線113處於電浮動狀態的功能；對佈線113根據資料供應電位的功能；以及將對應於保持在記憶單元140a中的資料的佈線113的電位輸出到外部的功能。藉由具備列驅動器203，半導體裝置230可以對記憶單元140a寫入資料以及 從記憶單元140a讀出資料。
圖7B是示出圖20所說明的行驅動器202的結構例子的方塊圖。
圖7B所示的行驅動器202包括解碼器205及控制電路206。控制電路206按行設置。在第一行中設置有控制電路206[1]，在第二行中設置有控制電路206[2]。此外，各行的控制電路206與佈線111、佈線116、佈線115連接。
解碼器205是具有輸出用來選擇對應於位址信號Address的行的信號的功能的電路。
控制電路206是具有將對應於寫入控制信號WCONT或讀出控制信號RCONT的信號輸出到解碼器205所選擇的行中的佈線111、佈線116、佈線115的功能的電路。
此外，列驅動器可以使用實施方式3所說明的圖8的列驅動器203。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式8
以下說明可以應用於實施方式1至7中的電晶體101的通道的氧化物半導體。
氧化物半導體至少包含銦(In)或鋅(Zn)較佳。另外，作為降低使用該氧化物半導體的電晶體的電 特性的不均勻的穩定劑，除了上述元素以外還包含鎵(Ga)較佳。另外，作為穩定劑較佳地包含錫(Sn)。另外，作為穩定劑較佳地包含鉿(Hf)。另外，作為穩定劑較佳地包含鋁(Al)。另外，作為穩定劑較佳地包含鋯(Zr)。
在氧化物半導體中，In-Ga-Zn類氧化物、In-Sn-Zn類氧化物等與碳化矽、氮化鎵或氧化鎵不同，可以藉由濺射法或濕處理製造電特性優良的電晶體，並具有生產性優良的優點。與使用碳化矽、氮化鎵或氧化鎵的情況不同，在使用上述In-Ga-Zn類氧化物的情況下，可以在玻璃基板上製造電特性優良的電晶體。另外，還可以應對基板的大型化。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的任何一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦；氧化鎵；氧化錫；氧化鋅；In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化 物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
例如，In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比例沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn類氧化物在無電場時的電阻充分高而可以充分減少關態電流，並且其移動率也高。
例如，可以使用In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的原子比的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。或者，較佳地使用In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的原子比的In-Sn-Zn類氧化物或具有與其類似的組成的氧化物。
例如，In-Sn-Zn類氧化物比較容易得到高移動率。但是，即使使用In-Ga-Zn類氧化物，也可以藉由降低塊體內缺陷密度而提高移動率。
以下，對氧化物半導體膜的結構進行說明。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠被容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠被容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。以下，對CAAC-OS膜進行詳細的說明。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因 於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成有CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣 本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行Φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的配向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜時或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸在平行於CAAC-OS膜的被形成面或頂面的法線向量的方向上配向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
另外，CAAC-OS膜中的結晶度不一定均勻。例如，當CAAC-OS膜的結晶部是由於CAAC-OS膜的頂面附近的結晶成長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的結晶度改變，所以有時CAAC-OS膜中的結晶度根據區域而不同。
注意，當利用out-of-plane法分析包括 InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
CAAC-OS膜例如使用多晶的金屬氧化物靶材並藉由濺射法形成。
為了形成CAAC-OS膜，較佳地應用如下條件。
藉由降低成膜時的雜質的混入，可以抑制因雜質導致的結晶狀態的破壞。例如，降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度即可。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，藉由增高成膜時的基板加熱溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由增高 成膜時的基板加熱溫度，當平板狀或顆粒狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最佳化，減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
另外，氧化物半導體膜可以使用一個金屬氧化物膜構成，又可以使用被層疊的多個金屬氧化物膜構成。例如，在依次層疊有第一至第三金屬氧化物膜的半導體膜中，第一金屬氧化物膜及第三金屬氧化物膜是作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一個的氧化物膜，其導帶底能階與第二金屬氧化物膜相比離真空能階近0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。再者，第二金屬氧化物膜較佳地至少包含銦，以使載子移動率得到提高。
在電晶體包括上述結構的半導體膜的情況下，當對閘極電極施加電壓而電場施加到半導體膜時，通道區域形成在半導體膜中的導帶底能階低的第二金屬氧化物膜中。換言之，藉由在第二金屬氧化物膜與閘極絕緣膜之間設置第三金屬氧化物膜，能夠將通道區域形成在與閘極絕緣膜隔離的第二金屬氧化物膜中。
另外，由於第三金屬氧化物膜作為構成要素 包含構成第二金屬氧化物膜的金屬元素中的至少一種，因此在第二金屬氧化物膜與第三金屬氧化物膜之間的介面不容易發生介面散射。因此，在該介面載子的移動不易被妨礙，因此電晶體的場效移動率得到提高。
另外，當在第二金屬氧化物膜與第一金屬氧化物膜之間的介面形成介面能階時，通道區域還形成在介面附近的區域，因此電晶體的臨界值會發生變動。然而，由於第一金屬氧化物膜作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一種，因此在第二金屬氧化物膜與第一金屬氧化物膜之間的介面不容易形成介面能階。由此，藉由採用上述結構，能夠降低電晶體的臨界值等電特性的偏差。
較佳的是，以防止因雜質存在於金屬氧化物膜之間而在各膜之間的介面形成妨礙載子的移動的介面能階的方式層疊多個金屬氧化物膜。這是因為當雜質存在於層疊的金屬氧化物膜之間時，金屬氧化物膜之間的導帶底能階失去連續性，從而在介面附近載子會被俘獲或因再結合而消失。藉由減少各膜之間的雜質，與只是簡單地層疊相比，層疊都至少包含作為主要成分的一種金屬的多個金屬氧化物膜的情況更容易形成連續結合(在此尤其是指各膜的導帶底能階連續變化的U型井(U-shaped well)結構的狀態)。
為了形成連續接合，需要使用具備負載鎖定室的多室方式的成膜裝置(濺射裝置)在不使各膜暴露於 大氣的情況下連續地層疊。在濺射裝置中的各處理室中，較佳地使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到5×10-7Pa左右至1×10-4Pa左右)來盡可能地去除有可能成為氧化物半導體的雜質的水等。或者，較佳地組合渦輪分子泵與冷阱使氣體不從排氣系統倒流到處理室內。
為了得到高純度的本質氧化物半導體，對各處理室不僅進行高真空排氣，還需要將用於濺射的氣體高度純化。藉由將用作上述氣體的氧氣體或氬氣體的露點設定為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，實現氣體的高度純化，可以盡可能地防止水分等混入氧化物半導體膜。
例如，第一金屬氧化物膜或第三金屬氧化物膜可以為以高於第二金屬氧化物膜的原子數比包含鋁、矽、鈦、鎵、鍺、釔、鋯、錫、鑭、鈰或鉿的氧化物膜。明確而言，第一金屬氧化物膜或第三金屬氧化物膜可以使用上述元素的原子數比為第二金屬氧化物膜的1.5倍以上，較佳為2倍以上，更佳為3倍以上的氧化物膜。由於所述元素與氧強固地鍵合，所以具有抑制氧缺陷產生在氧化物膜中的功能。因此，當採用上述結構時，與第二金屬氧化物膜相比，在第一金屬氧化物膜或第三金屬氧化物膜中更不容易產生氧缺陷。
另外，將第一金屬氧化物膜及第三金屬氧化物膜的厚度設定為3nm以上且100nm以下，較佳為3nm以上且50nm以下。另外，第二金屬氧化物膜的厚度為 3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
在三層結構的半導體膜中，第一金屬氧化物膜至第三金屬氧化物膜有可能為非晶或具有結晶性。注意，當形成通道區域的第二金屬氧化物膜具有結晶性時，能夠對電晶體賦予穩定的電特性，因此較佳的是第二金屬氧化物膜具有結晶性。
實施方式9
參照圖21A至圖21C以及圖22A至圖22D說明實施方式3或實施方式7所說明的半導體裝置200、半導體裝置220或半導體裝置230、以及實施方式1至7所示的電晶體101的剖面結構的例子。
圖21A所示的電晶體300A包括：設置在絕緣膜301等上的半導體膜306；與半導體膜306電連接的導電膜302及導電膜303；閘極絕緣膜304；以及在閘極絕緣膜304上以與半導體膜306重疊的方式設置的閘極電極305。
此外，在電晶體300A中，作為半導體膜306，從絕緣膜301一側依次層疊有氧化物半導體膜306a至氧化物半導體膜306c。
此外，氧化物半導體膜306a及氧化物半導體膜306c為如下氧化物膜：在其構成要素中包含構成氧化物半導體膜306b的金屬元素的至少一種，其導帶底能量 在0.05eV以上且2eV以下、0.07eV以上且1eV以下、0.1eV以上且0.5eV以下或0.15eV以上且0.4eV以下的範圍內比氧化物半導體膜306b近於真空能階。並且，當氧化物半導體膜306b至少包含銦時，載子移動率變高，所以是較佳的。
如圖21B所示的電晶體300B那樣，也可以在導電膜302及導電膜303的上層以與閘極絕緣膜304重疊的方式設置氧化物半導體膜306c。
此外，如圖21C所示的電晶體300C那樣，也可以在氧化物半導體膜306與絕緣膜301之間隔著第二閘極絕緣膜308設置第二閘極電極307。
在電晶體300C具有第二閘極電極307的情況下，也可以處於如下狀態：對閘極電極305供應用來控制導通狀態或非導通狀態的常規的信號，對第二閘極電極307供應來自其他元件的固定的電位。藉由控制供應給第二閘極電極307的電位的位準，可以控制電晶體的臨界電壓。此外，也可以使閘極電極305的電位與第二閘極電極307的電位相同。
圖21A至圖21C例示出電晶體300A至電晶體300C是單通道結構的情況。但是，電晶體300A至電晶體300C也可以具有多通道結構，其中藉由具有彼此電連接的多個閘極電極，在一個活性層中具有多個通道形成區域。
(半導體裝置的製程例)
參照圖22A至圖22D說明半導體裝置200的製程的一個例子。其詳細內容參照專利文獻1，即可。注意，圖22A至圖22D是為了容易理解疊層結構而表示的，並不是指特定的剖面。
在單晶、多晶或非晶的任一個的半導體基板400處設置元件分離用絕緣物401及n通道井402(圖22A)。
形成第一閘極絕緣膜403及第一閘極佈線404，在井402中設置p通道雜質區域405。在雜質區域中也可以層疊矽化物等導電性更高的材料。雜質區域405也可以具有擴展區域。
再者，還設置第一層間絕緣物406。第一層間絕緣物406為單層或多層，此外，較佳地具有向上層供應氧的功能及遮斷氫或水從下層移動到上層的功能。並且，在使第一層間絕緣物406平坦化的同時進行蝕刻。在露出第一閘極佈線404的步驟停止蝕刻。
在第一層間絕緣物406上設置氧化物半導體膜407。此外，也可以使用氧化物半導體以外的半導體。例如，也可以使用2nm以下的厚度的矽膜。再者，在第一層間絕緣物406中形成接觸孔408(圖22B)。
沉積導電性材料在接觸孔408中嵌入導電性材料。此時，由導電性材料覆蓋氧化物半導體膜407。導電性材料為單層或多層。再者，使導電性材料的表面平坦 化。並且，對導電性材料選擇性地進行蝕刻形成第一佈線409。此外，第一佈線409也可以在接觸孔408的部分具有接觸插頭。第一佈線409也可以具有多層的導電性材料。
覆蓋第一佈線409形成第二閘極絕緣膜410。 再者，沉積導電性材料使其表面平坦化。導電性材料為單層或疊層，此外，較佳地具有遮斷氫或水從上層移動到下層的功能。藉由選擇性地蝕刻其表面實現了平坦化的導電性材料來形成第二閘極佈線411(圖22C)。
沉積第二層間絕緣物412使其表面平坦化。 然後，在第二層間絕緣物412中形成到達第一佈線409的接觸孔，在該接觸孔中嵌入導電性材料，形成第二佈線413。第二佈線413也可以在接觸孔的部分具有接觸插頭。第二佈線413也可以具有多層的導電性材料。
像這樣，可以形成如圖22D所示的電晶體101、電晶體102、電容元件103、電晶體105。電容元件103具有在第一佈線409與第二閘極佈線411之間夾有第二閘極絕緣膜410的結構。
實施方式10
根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝 置)中。另外，作為可以使用根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生装置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖23A至圖23F示出這些電子裝置的具體例子。
圖23A是可攜式遊戲機，包括外殼501、外殼502、顯示部503、顯示部504、麥克風505、揚聲器506、操作鍵507以及觸控筆508等。注意，雖然圖23A所示的可攜式遊戲機包括顯示部503和顯示部504的兩個顯示部，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖23B是可攜式資料終端，包括第一外殼511、第二外殼512、第一顯示部513、第二顯示部514、連接部515、操作鍵516等。第一顯示部513設置在第一外殼511中，而第二顯示部514設置在第二外殼512中。而且，第一外殼511和第二外殼512由連接部515連接，由連接部515可以改變第一外殼511和第二外殼512之間的角度。第一顯示部513的影像也可以根據在連接部515第一外殼511和第二外殼512所形成的角度切換。另外，也可以對第一顯示部513和第二顯示部514中的至少一個使用附加有位置輸入裝置的功能的顯示裝置。另外，可以 藉由在顯示裝置設置觸控面板來附加作為位置輸入裝置的功能。或者，也可以藉由在顯示裝置的像素部設置還稱為光感測器的光電轉換元件來附加作為位置輸入裝置的功能。
圖23C是膝上型個人電腦，包括外殼521、顯示部522、鍵盤523以及指向裝置524等。
圖23D是電冷藏冷凍箱，包括外殼531、冷藏室門532、冷凍室門533等。
圖23E是視頻攝影機，包括第一外殼541、第二外殼542、顯示部543、操作鍵544、透鏡545、連接部546等。操作鍵544及透鏡545設置在第一外殼541中，而顯示部543設置在第二外殼542中。而且，第一外殼541和第二外殼542由連接部546連接，由連接部546可以改變第一外殼541和第二外殼542之間的角度。顯示部543的影像也可以根據在連接部546第一外殼541和第二外殼542所形成的角度切換。
圖23F是一般的汽車，包括車體551、車輪552、儀表板553及燈554等。
100a‧‧‧記憶單元
100b‧‧‧記憶單元
101‧‧‧電晶體
102‧‧‧電晶體
103‧‧‧電容元件
104‧‧‧節點
105‧‧‧電晶體
111‧‧‧佈線
112‧‧‧佈線
113‧‧‧佈線
114‧‧‧佈線
115‧‧‧佈線

Claims (23)

  1. 一種半導體裝置的驅動方法，該半導體裝置包括第一字線、第二字線、第一位元線、第二位元線、第一佈線、第一電晶體、第二電晶體以及該第二電晶體與該第二位元線之間或該第二電晶體與該第一佈線之間的第三電晶體，其中，該第一電晶體的閘極與該第一字線電連接，該第一電晶體的源極和汲極中的一個與該第一位元線電連接，該第一電晶體的該源極和該汲極中的另一個與該第二電晶體的閘極電連接，該第二電晶體的源極和汲極中的一個與被供應電位V1的該第一佈線電連接，該第二電晶體的該源極和該汲極中的另一個與該第二位元線電連接，該第三電晶體的閘極與該第二字線連接，該方法包括如下步驟：將該第一位元線的電位設定為電位VH或比電位VH低的電位VL並使該第一電晶體導通；使該第一電晶體關閉；以及在電位V2下使該第二位元線處於浮動狀態，然後使該第三電晶體導通，其中在如下情況下，滿足V2<V1<V3-Vth：Vth是該第二電晶體的臨界值；以及V3是當將該第一位元線的該電位設定為VH時的保持期間之後的該第二電晶體的該閘極的電位，並且 其中，該保持期間是使該第一電晶體關閉的步驟與使該第二位元線處於該浮動狀態的步驟之間的期間。
  2. 根據申請專利範圍第1項之驅動方法，其中該第一電晶體是n通道電晶體或p通道電晶體，該第二電晶體是p通道電晶體，該第三電晶體是n通道電晶體或p通道電晶體。
  3. 根據申請專利範圍第1項之驅動方法，還包括如下步驟：在使該第二位元線處於該浮動狀態之前，使該第三電晶體關閉並將V1供應給該第一佈線。
  4. 根據申請專利範圍第1項之驅動方法，其中VH和VL的平均低於V1。
  5. 根據申請專利範圍第1項之驅動方法，其中V3為VH的40%以下。
  6. 根據申請專利範圍第1項之驅動方法，其中當該第三電晶體是n通道電晶體時，將該第二字線的電位設定為VH以使該第三電晶體導通。
  7. 根據申請專利範圍第1項之驅動方法，還包括如下步驟：將與電連接於該第二位元線的感測放大器電連接的第二佈線的電位設定為參考電位，使該第二佈線處於該浮動狀態，然後，藉由該感測放大器放大該第二位元線與該第二佈線之間的電位差，由此輸出該第二佈線的該電位。
  8. 根據申請專利範圍第7項之驅動方法，其中該參考電位是VH和VL的平均。
  9. 根據申請專利範圍第1項之驅動方法，其中該第一電晶體在通道形成區域中包括氧化物半導體膜。
  10. 一種半導體裝置的驅動方法，該半導體裝置包括第一字線、第二字線、位元線、第一佈線、第一電晶體、第二電晶體以及該第二電晶體與該位元線之間或該第二電晶體與該第一佈線之間的第三電晶體，其中，該第一電晶體的閘極與該第一字線電連接，該第一電晶體的源極和汲極中的一個與該位元線電連接，該第一電晶體的該源極和該汲極中的另一個與該第二電晶體的閘極電連接，其中，該第二電晶體的源極和汲極中的一個與被供應電位V1的該第一佈線電連接，該第二電晶體的該源極和該汲極中的另一個與該位元線電連接，以及其中，該第三電晶體的閘極與該第二字線連接，該方法包括如下步驟：將該位元線的電位設定為電位VH或比電位VH低的電位VL且使該第一電晶體導通；使該第一電晶體關閉；以及在電位V2下使該位元線處於浮動狀態，然後使該第三電晶體導通，其中在如下情況下，滿足V2<V1<V3-Vth：Vth是該第二電晶體的臨界值；以及V3是當將該位元線的該電位設定為VH時的保持期間之後的該第二電晶體的該閘極的電位，並且 其中，該保持期間是使該第一電晶體關閉的步驟與使該位元線處於該浮動狀態的步驟之間的期間。
  11. 根據申請專利範圍第10項之驅動方法，其中該第一電晶體是n通道電晶體或p通道電晶體，該第二電晶體是p通道電晶體，該第三電晶體是n通道電晶體或p通道電晶體。
  12. 根據申請專利範圍第10項之驅動方法，還包括如下步驟：在使該位元線處於該浮動狀態之前，使該第三電晶體關閉並將V1供應給該第一佈線。
  13. 根據申請專利範圍第10項之驅動方法，其中VH和VL的平均低於V1。
  14. 根據申請專利範圍第10項之驅動方法，其中V3為VH的40%以下。
  15. 根據申請專利範圍第10項之驅動方法，其中當該第三電晶體是n通道電晶體時，將該第二字線的電位設定為VH以使該第三電晶體導通。
  16. 根據申請專利範圍第10項之驅動方法，還包括如下步驟：將與電連接於該位元線的感測放大器電連接的第二佈線的電位設定為參考電位，使該第二佈線處於該浮動狀態，然後，藉由該感測放大器放大該位元線與該第二佈線之間的電位差，由此輸出該第二佈線的該電位。
  17. 根據申請專利範圍第16項之驅動方法，其中該參考電位是VH和VL的平均。
  18. 根據申請專利範圍第10項之驅動方法，其中該第一電晶體在通道形成區域中包括氧化物半導體膜。
  19. 一種半導體裝置的驅動方法，該半導體裝置包括第一字線、第二字線、位元線、第一佈線、第一電晶體、第二電晶體、該第二電晶體與該位元線之間或該第二電晶體與該第一佈線之間的第三電晶體以及電容器，其中，該第一電晶體的閘極與該第一字線電連接，該第一電晶體的源極和汲極中的一個與該位元線電連接，該第一電晶體的該源極和該汲極中的另一個與該第二電晶體的閘極及該電容器的一個電極電連接，該第二電晶體的源極和汲極中的一個與被供應電位V1的該第一佈線電連接，該第二電晶體的該源極和該汲極中的另一個與該位元線電連接，並且其中，該第三電晶體的閘極與該第二字線連接，該方法包括如下步驟：將該位元線的電位設定為電位VH或比電位VH低的電位VL且使該第一電晶體導通；使該第一電晶體關閉；以及在比電位V1低的電位V2下使該位元線處於浮動狀態，然後將該電容器的另一個電極的電位設定為電位V3，且使該第三電晶體導通。
  20. 根據申請專利範圍第19項之驅動方法，其中在如下情況下滿足V2+△V+Vth<V3<V1+Vth：Vth是該第二電晶體的臨界值； △V是當將該位元線的該電位設定為VH時的保持期間之後的該第二電晶體的該閘極的電位的降低量；V1是VH；以及V2是VL，其中△V大於0且小於V1，並且其中該保持期間是使該第一電晶體關閉的步驟與使該位元線處於該浮動狀態的步驟之間的期間。
  21. 根據申請專利範圍第19項之驅動方法，其中V3是V1與V2的平均。
  22. 根據申請專利範圍第19項之驅動方法，其中V3為VH的40%以下。
  23. 根據申請專利範圍第19項之驅動方法，其中該第一電晶體在通道形成區域中包括氧化物半導體膜。
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