TWI467900B - 降壓調整器 - Google Patents

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Description

降壓調整器
本發明是有關於一種低電源DC至DC降壓調整供應器，且特別是有關於具有脈寬調變(pulse-width modulated,PWM)控制的DC至DC降壓調整電源供應器。
脈寬調變(pulse-width modulation,PWM)是一種用於DC電壓調整的已知技術，以及不管輸入電壓發生多大的變化以及負載電流發生多大的變化，為了一直保持恒定的電壓輸出，均會廣泛使用脈寬調變。這種技術被用於供應DC電源給不同的電子系統。
一般情況下，所有的脈寬調變器都使用開關電路以生成藉由電感器-電容器濾波網路(inductor-capacitor filter network)經過平滑處理的脈衝(pulse)，以產生實質上恒定的DC電壓位準輸出。DC輸出電壓的振幅藉由開關電路的工作週期比率(duty cycle ratio)來控制。
為了保持恒定的輸出電壓位準，通常使用回饋配置。這使得輸出電壓與穩定的電壓參考值進行比較，以藉由誤差放大器來產生誤差訊號，誤差放大器的輸出藉由比較器來控制開關電路的工作週期比率。當輸出電壓下降到太低的時候，誤差放大器增加開關工作週期；當輸出電壓上升到太高的時候，減小開關工作週期。
此外，由於開關電路中的損耗以及電感器的磁心(core)中的熱消耗，傳統的降壓調整電源供應器是沒有 效率的。由於開關電路的高操作頻率，通常大於250KHz，因此熱消耗是很高的。
下面將要描述的是，本發明提供了一種有效的低電源，在低的開關頻率操作的降壓調整功率供應器，最小化在電源轉換器中的閘極驅動電源，以及在控制電路中保持最小的消耗。
為了滿足上述這些以及其它的需要，根據本發明的目的，本發明提供了一種降壓調整器，此降壓調整器用於將輸入DC電壓V+轉換為輸出DC電壓位準。降壓調整器包括電感器，用於輸出DC電壓位準；運算放大器(operational amplifier)，用於感測已輸出的DC電壓位準的誤差；以及用作脈寬調變器(pulse width modulator,PWM)的比較器，用於提供具有回應於誤差的工作週期的脈衝波形。降壓調整器還包括上高電源驅動器以及下高電源驅動器。下驅動器從V+獲得電源以及在0伏特以及V+電壓位準之間進行切換以回應於PWM波形。上驅動器從超電壓獲得電源以及在0伏特以及超電壓位準之間進行切換以回應於PWM波形。藉由採用倍壓電路(voltage doubler circuit)，根據V+而生成超電壓，接著超電壓獲得了比V+電壓位準更高的電壓位準。兩個驅動器的輸出是互補的。降壓調整器還包括雙MOSFET，位於推拉輸出電路(totem pole)配置中，雙MOSFET的閘極分別接收電源驅動器的輸出。藉由上驅動器的輸出來驅動上MOSFET閘極。藉由下驅動器的輸出 來驅動下MOSFET閘極。雙MOSFET共同來驅動用於輸出DC電壓位準的電感器。
降壓調整器包括脈衝成形器(pulse shaper)，耦接在PWM與上高電源驅動器和下高電源驅動器之間，以形成銳脈衝(sharp pulse)，此銳脈衝的上升時間和下降時間快於PWM。銳脈衝被用作輸入訊號來啟動上高電源驅動器和下高電源驅動器。脈衝成形器包括至少一個反相器(inverter)，以用於形成銳脈衝。脈衝成形器耦接在PWM與上高電源驅動器和下高電源驅動器之間，以形成銳脈衝。脈衝成形器位於具有多反相器的晶片(chip)中，以及被配置為基於用於啟動電壓驅動器的極性(polarity)感測而包括多個反相器中的至少一個。
本發明的另一示例實施例是低電壓調整電源供應器。此低電壓電源供應器包括：(a)用於提供輸出DC電壓位準的導軌(rail)；(b)感測回饋訊號，用於提供導軌的輸出DC電壓位準給誤差偵測器；(c)誤差偵測器，被配置為提供控制訊號以回應於該感測回饋訊號，以用於控制上高速高電源驅動器以及下高速高電源驅動器；(d)高速高電源驅動器，被配置為驅動雙MOSFET配置以回應於控制訊號；以及(e)高速高電源驅動器以互補方式相互操作，以有效地驅動雙MOSFET配置以在導軌上生成該輸出DC電壓位 準；(f)配置高速高電源驅動器的互補輸出，從而兩個MOSFET不會同時導通。
脈衝成形器耦接在誤差偵測器以及上高速高電源驅動器和下高速高電源驅動器之間。藉由產生快的開關時間，脈衝成形器被配置為成形控制訊號。控制訊號饋入一對互補的高速高電源驅動器。
雙MOSFET配置包括以推拉輸出電路方式配置的上MOSFET以及下MOSFET，其中藉由高速高電源驅動器中的一個來驅動第一MOSFET的閘極，以及藉由高速高電源驅動器中的另一個來驅動第二MOSFET的閘極。藉由高速高電源驅動器提供0V以及V+之間的輸入切換給下MOSFET的閘極來驅動第一MOSFET。藉由高速高電源驅動器提供0V以及超電壓Vss之間的輸入切換給上MOSFET的閘極來驅動第二MOSFET。Vss電壓位準約為V+電壓位準的兩倍。
本發明的另一示例實施例提供了一種藉由採用輸入電壓位準V+來輸出DC電壓位準的降壓調整器。此降壓調整器包括：(a)誤差放大器，用於感測輸出DC電壓位準中的電壓位準誤差；(b)具有回應於已感測的電壓位準誤差的工作週期的PWM；(c)脈衝成形器，耦接到PWM，用於提供快速變遷 脈衝波形；(d)上電源驅動器以及下電源驅動器，用於接收快速變遷脈衝波形以及提供互補的上驅動電壓以及下驅動電壓，其中下驅動電壓是V+電壓位準，以及上驅動電壓是約為V+電壓位準的兩倍的超電壓位準Vss；(e)上FET以及下FET，以推拉輸出電路方式而連接，其中下FET具有接收下驅動電壓的閘極以及上FET具有接收上驅動電壓的另一閘極；以及(f)兩個FET，耦接到用於輸出DC電壓位準的電感器。藉由採用互補的方式，第一驅動電壓V+驅動第一FET以及第二驅動電壓Vss驅動第二FET，以提供DC電壓位準。藉由耦接到V+輸入電壓位準的電荷泵電路，生成超電壓位準Vss。脈衝成形器包括來自於具有多個反相器的晶片的至少一個反相器。當上電源驅動器產生關於快速變遷輸入波形的已反相的輸出，則下電源驅動器產生非反相的輸出。當上電源驅動器產生關於快速變遷輸入波形的非反相的輸出，則下電源驅動器產生反相的輸出。
雙MOSFET以推拉輸出電路方式來配置，以及耦接在V+電壓位準以及接地電位之間，以用於驅動電感器。電壓驅動器被配置為提供超電壓位準給上MOSFET的閘極，從而在V+電壓位準未被施加到下MOSFET的閘極而斷開該下MOSFET的時候，導通該上MOSFET；以及被配置為提供V+電壓位準給下MOSFET的閘極，從而在超電壓位準未被施加到上MOSFET的閘極而斷開該上MOSFET的 時候，導通該下MOSFET。
電感器包括初級磁心(primary coil)以及次級磁心(secondary coil)，這通常被稱為“耦合的電感器”。初級磁心耦接在雙MOSFET以及用於提供該輸出DC電壓位準的電容器之間。可選擇的(optional)次級磁心包括兩個末端，一個末端耦接到接地電位或者初級磁心的一個末端，以及另一個末端耦接到用於提供第二輸出DC電壓位準的整流器(rectifier)。
需要知道的是，上述的一般描述以及接下來的詳細描述都是對本發明示例實施例的描述，並非用於限定本發明，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
本發明提供了一種低電壓高效率的降壓調整電源供應器。本發明使用高於輸出調整DC電壓的輸入DC電壓。例如，輸入DC電壓可以是從5VDC到20VDC而變化的DC電壓；以及輸出調整DC電壓可以是從1VDC到10VDC而變化的DC電壓。
本發明提供了一種有效的調整電源供應器，例如，此有效的調整電源供應器的低功率的範圍在0.2瓦特至2.0瓦特之間。然而，傳統的低電源DC調整器的效率小於80%，而本發明提供的效率大於90%。藉由最小化閘極驅動電源，可以獲得高的效率，保持用於某一組件的最小工作週期，以及在低開關頻率(例如，小於50KHz)下操作。
根據本發明的示例實施例是基於如下原理來實施的：具有被配置為推拉輸出電路的兩個N型MOSFET的同步整流器導致了最小的傳導損失(conduction loss)。N型MOSFET在其導通狀態下一般具有比P型MOSFET更低的電阻值。
根據本發明的示例實施例也是基於如下原理來實施的：低開關頻率(例如，小於100KHz)導致了MOSFET以及相關的閘極驅動器的低開關損失。
根據本發明的示例實施例還是基於如下原理來實施的：當用於上N型MOSFET的閘極驅動器需要大於用於推拉輸出電路對(pair)的供應電壓V+的供應電壓位準(超電壓，Vss)的時候，用於下N型MOSFET的閘極驅動器需要不大於用於推拉輸出電路對的供應電壓V+的供應電壓位準；以及用於每一閘極驅動器的閘極驅動損失增加為施加到閘極驅動器的電壓的振幅的平方。
根據本發明的示例實施例還是基於如下原理來實施的：具有開路集極輸出(open collector output)的通常的可變PWM比較器(諸如，LM339、LM393以及相關的類型)的使用可以使得降壓調整器操作在低開關頻率(例如，小於100KHz)。
根據本發明的示例實施例還是基於如下原理來實施的：藉由確保最大化用於PWM比較器的輸出電壓波形的工作週期以及使其不低於50%，可以最小化有關開路集極型的PWM比較器的拉升電阻器(pull-up resistor)中的功 率消耗。
根據本發明的示例實施例還是基於如下原理來實施的：藉由使用高的拉升電阻值以及使用CMOS反相器以提供更正由於高的拉升電阻值而產生的脈衝變形而成形的脈衝，可以最小化有關開路集極型的PWM比較器的拉升電阻器中的功率消耗。
根據本發明的示例實施例還是基於如下原理來實施的：藉由使用脈衝成形用的奇數或者偶數的CMOS反相器，或者藉由使用適當極性的閘極驅動晶片，可以在降壓調整器中完成在高工作週期上的PWM比較器的操作。
根據本發明的示例實施例還是基於如下原理來實施的：由於肖特基(schottky)(或者其它類型)整流二極體的熱靈敏度(thermal sensitivity)會引起有關溫度的次級通道輸出電壓的過度變化，而藉由MOSFET電晶體來替代二極體可以克服上述的缺點。
如下所述，本發明的低電壓電源供應器包括如下特性：
(a)在具有被配置為推拉輸出電路的兩個N型MOSFET的降壓調整器中使用同步整流。
(b)使用開路集極型比較器，諸如LM339、LM393或者等效的元件。
(c)使用至少一個CMOS反相器，諸如CD4069，或者等效的元件。
(d)使用諸如IXDF502之類的第一高速驅動器而提供來自於輸入電壓(V+)的電源，以驅動一個MOSFET 的閘極。
(e)使用第二高速驅動器而提供來自於超電壓(Vss)的電源，以驅動另一個MOSFET的閘極。超電壓(Vss)約為輸入電壓(V+)的兩倍，換句話說，Vss約等於2V+。
(f)比較器的輸入終端的相關相位以及第一和第二高速驅動晶片的相關相位與一定數量的CMOS反相器一起使用，來提供比較器輸出的穩定狀態的工作週期，此工作週期將盡可能的高，且在任何情況下都不低於50%。這種配置確保最小化開路集極輸出型比較器的拉升電阻器的功率消耗。
(g)藉由本發明可以實施尺寸最小化，因為高速驅動器晶片可以被選擇性地用作具有反相以及非反相輸出的雙閘極驅動器晶片。即使在需要兩個導軌輸出電壓的情況下，驅動器晶片可以被配置為使元件的數量最小化，而保持比較器工作週期大於50%。導軌輸出電壓中的一個甚至可以大於輸入電壓(V+)的50%。
(h)本發明的電源供應器可以用於下述這樣的可攜式裝置中，此可攜式裝置的輸出電壓小於在5VDC至20VDC範圍內變化的輸入電壓，以及此可攜式裝置在小於每導軌2瓦特的低功率範圍中需要非常高的效率。
首先，請參看圖1，圖1是根據本發明示例實施例的示例的電源供應器10的方塊圖。如圖1所示，電源供應器10具有DC輸入V+以及在導軌1和導軌2上產生兩個已調整的降壓輸出電壓。導軌1電壓在此是指初級輸出電 壓，而導軌2電壓是指次級輸出電壓。
導軌1的輸出被用作輸入到誤差放大器15的感測反饋，其中誤差放大器15將導軌1電壓與由參考電壓產生器12所產生的參考電壓Vref進行比較。誤差放大器15的結果命令訊號被提供到脈寬調變器14。調變器將由斜坡波形產生器11所產生的斜坡電壓(或者鋸齒波電壓)與誤差放大器15所產生的命令訊號進行比較，以形成脈衝波形輸出，在此是指脈寬調變(pulse-width modulated,PWM)誤差訊號。
CMOS反相器13接收PWM訊號以形成PWM驅動訊號。接下來再繼續說明，CMOS反相器13是一組六反相器(hex inverter)中的一部分以及被用於重新成形由調變器14所形成的脈衝。CMOS反相器改變了PWM訊號的較慢的截止/導通變遷時間，以及為輸出訊號形成快速的截止/導通變遷時間，此輸出訊號是指PWM驅動訊號。因為CMOS反相器積體電路封裝通常包括6個反相器，所以本發明提供有效的彈性以形成非常快速的截止/導通變遷時間，截止/導通變遷時間可以是調變器14所輸出的PWM訊號的反相或者非反相形式。例如，如圖2和3所示，CMOS反相器積體電路封裝U7包括兩個反相器，如圖用圖2中的36以及圖3中的56所示。U7中的餘下的反相器未在這些示例實施例中使用。儘管在36和56中的每一個中使用兩個反相器，如果交換閘極驅動器37和38的極性，以及也相似地交換閘極驅動器57和58的極性，也可以使用在 36和56中的每一個中使用一個反相器的替代的示例實施例。
繼續描述圖1，被CMOS反相器13所“清除”的PWM驅動訊號被用作輸入到高速超電壓閘極驅動器17以及高速供應電壓閘極驅動器18中的輸入脈衝。需要說明的是，超電壓閘極驅動器17可以是反相驅動器，如圖2中所示的驅動器37，或者超電壓閘極驅動器17可以是非反相驅動器，如圖3中所示的驅動器57。相似地，驅動器18可以是非反相驅動器，如圖2中所示的驅動器38，或者驅動器18可以是反相驅動器，如圖3中所示的驅動器58。
超電壓驅動器17從超電壓產生器16接收超電壓Vss，以及當導通的時候，提供Vss電壓輸出(高壓驅動)給上MOSFET 19的閘極。相似地，電壓驅動器18從輸入電源(V+)接收供應電壓V+，以及當導通的時候，提供V+電壓輸出(低壓驅動)給下MOSFET 20。
互補方式的上MOSFET 19以及下MOSFET 20提供開關輸出給圖2和3所示的耦合電感器21的初級磁心。上MOSFET 19以及下MOSFET 20以推拉輸出電路配置而配置著(如圖2中的MOSFET 39和40所示，以及如圖3中的MOSFET 59和60所示)。
濾波器22由耦合電感器(圖2中的43以及圖3中的63所示)以及輸出電容器(圖2中的44以及圖3中的64所示)組成，以及傳送初級輸出電壓到導軌1上。初級輸出電壓被反饋到上述的誤差放大器15。耦合電感器21也 提供次級(secondary)輸出到整流器23，次級輸出接著被濾波器24濾波以提供次級輸出電壓到導軌2上。然而，需要說明的是，在不需要次級導軌輸出的情況下，整流器23以及濾波器24的次級輸出可以被忽略。值得一提的是，藉由增加附加的繞組(winding)給耦合電感器以及提供附加的輸出濾波器，可以簡單地構造三個甚至四個輸出導軌。
上面已經完成了對圖1的說明，電源供應器10包括參考電壓產生器12，參考電壓產生器12用作誤差放大器15的參考DC電壓以生成誤差訊號給調變器14。電源供應器10還包括超電壓產生器16，超電壓產生器16接收V+輸入電壓以及來自斜坡產生器的正方形波，以及提供Vss電壓(2V+)給超電壓驅動器17。
已經參看圖1描述了本發明的DC電源供應器10，下面將參看圖2和3來詳細說明本發明，圖2和3來分別繪示了DC電源供應器30以及DC電源供應器50。電源供應器30和50是本發明不同的示例實施例。
首先，請參看圖2，電源供應器30包括比較器31、反相器32以及反相驅動器33，其和多個電阻器以及電容器41一起實施以形成斜坡波形產生器(如圖1中的11所示)。斜坡波形產生器產生魚翅(shark-fin)斜坡波形，如圖4中的A所示。斜坡波形的上升部分期間以及下降部分期間不需要相等。斜坡波形例如可以具有小於100KHz的頻率。斜坡被用作比較器35的輸入訊號(如圖1中的調變器所示)。
超電壓產生器(圖1中的16所示)包括兩個整流器42a和42b，其連接到V+以及藉由電容器來連接到驅動器33。超電壓產生器的輸出Vss約為輸入電壓V+的兩倍。整流器通常是矽肖特基二極體，例如可以是兩個1N5818二極體。如圖2所示，Vss電壓被施加到超電壓閘極驅動器37。
請再次參看圖2，誤差放大器(圖1中的15所示)包括運算放大器34，多個電阻器以及電容器位於運算放大器34的周圍。運算放大器34接收作為已感測的回饋訊號的初級輸出電壓(例如，導軌1的耦合電感器43的初級輸出的1.2V電壓)以及將已感測的回饋訊號與電壓參考訊號(VREF)的鱗狀複製訊號(scaled replica)進行比較。運算放大器34提供穩定的輸出訊號(如圖4中的波形B所示)，其上升和下降直到回饋訊號以及電壓參考的鱗狀複製訊號之間不存在差異為止。
比較器35提供脈寬調變(pulse-width-modulation,PWM)功能。如圖2所示，比較器35的輸出連接到27K的拉升電阻器，因為比較器35包括開路集極輸出(open collector output)，因此需要27K的拉升電阻器。比較器35的輸入訊號是斜坡訊號(圖4中的A波形所示)以及誤差訊號(圖4中的B波形所示)。比較器35所提供的輸出訊號是PWM訊號，如圖4中的C波形所示。需要知道的是，在電壓波形C的工作週期大於50%的時候，經過27K的電阻器而產生的對應的電壓波形的工作週期小於50%，從而 最小化27K的電阻器的功率消耗。
如圖4中的C波形所示，由於27K電阻器的相對高的電阻值，因此比較器35的輸出上升時間相對較慢，這是有意的選擇高的電阻值來最小化功率消耗。然而，本發明藉由提供兩個反相器來補償相對較慢的上升時間，兩個反相器如圖2中的36所示(以及圖1中的CMOS反相器13所示)。除了緩慢的上升已經被消除之外，雙反相器36的輸出訊號具有與C波形相同的感測。CMOS反相器的輸出訊號如圖4中的波形D所示。
PWM驅動(波形D)被輸入到具有反相輸出的(a)超電壓閘極驅動器37以及具有非反相輸出的(b)供應電壓驅動器38。超電壓閘極驅動器37以及供應電壓閘極驅動器38的輸出訊號相互互補，也就是說，當一個驅動器是導通的時候，另一個驅動器是截止的。這如圖4的波形E和F所示。需要知道的是，超電壓驅動器的輸出在Vss以及0伏特之間變化，而供應器電壓驅動器的輸出在V+以及0伏特之間變化。
超電壓閘極驅動器37以及供應電壓閘極驅動器38的互補輸出訊號被用於驅動MOSFET 39和MOSFET 40的閘極。如圖2所示，MOSFET 39和MOSFET 40以推拉輸出電路的方式連接在V+以及接地電位之間。
當波形E位於Vss電位的時候，上MOSFET 39導通電流到耦合電感器43的初級。反之亦然，當波形F位於V+電位的時候，下MOSFET 40導通電流到耦合電感器43 的初級。需要知道的是，MOSFET 39和MOSFET 40不會同時導通。
耦合電感器43的初級磁心與330微法(microfarad)的電容器44相結合可以在導軌1上提供穩定狀態的電壓輸出。藉由上述的回饋迴路(loop)，穩定狀態的電壓輸出例如被驅動到+1.2VDC。藉由與電容器44並聯的0.1微法電容器可以對DC輸出的高頻率部分進行濾波。輸出訊號如圖4中的波形P所示。
如圖2所示，藉由耦合電感器43的次級磁心、整流器42c以及150微法的電容器45相結合可以提供例如+1.8VDC調整電壓。需要知道的是，藉由連接耦合電感器43的次級磁心的一個末端到導軌1(+1.2VDC輸出)，可以在導軌2上提供本發明所獲得的改進的交叉調整。藉由與電容器45並聯的0.1微法電容器可以對+1.8VDC的高頻率部分進行濾波。
在本發明的另一示例實施例中，如圖2所示的下MOSFET 40可以用二極體來替代，其中二極體陽極連接到接地端以及其陰極連接到上MOSFET 39。在這個配置中，供應電壓驅動器38作為輸入到下MOSFET 40的閘極的輸入的所需要的路徑都可以被省略。這個可替代的示例實施例繪示於圖7中，其中二極體81代替了圖2中的MOSFET 40。
本發明的另一示例實施例繪示於圖3中。除了少數元件之外，圖3中的電源供應器50相似於電源供應器30。 然而，電源供應器30產生(例如)+1.2VDC以及+1.8VDC的相對低的降壓電壓，電源供應器50產生(例如)+5.2VDC以及+6.5VDC的相對高的降壓電壓。
運算放大器54周圍的組件與比較器34周圍的組件有些不同。在電源供應器50中，將已感測的回饋訊號的鱗狀複製訊號(scaled replica)與電壓參考訊號(VREF)進行比較。運算放大器54提供穩定的輸出訊號(如圖5中的波形H所示)，其上升和下降直到回饋訊號的鱗狀複製訊號以及電壓參考值之間不存在差異為止。
輸入到比較器55的斜坡波形(A)相似於輸入到比較器35的斜坡波形(A)。需要知道的是，在圖2中，斜坡波形饋入比較器35的非反相輸入終端，而在圖3中，斜坡波形饋入比較器55的反相輸入終端，從而確保電壓波形I的工作週期大於50%，因此，經過圖3中的27K的電阻器而產生的對應的電壓波形的工作週期小於50%，從而再次最小化27K的電阻器的功率消耗。電源供應器30和50之間的比較繪示了本發明的觀點，不管用於電源供應器的理想的輸出電壓是否大於或者小於供應電壓的50%，藉由確保最大化用於比較器的輸出電壓波形的工作週期以及使其不低於50%，可以最小化有關開路集極型的PWM比較器的拉升電阻器中的功率消耗。
超電壓閘極驅動器57以及供應電壓閘極驅動器58分別是非反相驅動器以及反相驅動器，然而超電壓閘極驅動器37以及供應電壓閘極驅動器38分別是反相驅動器以及 非反相驅動器。超電壓閘極驅動器57以及供應電壓閘極驅動器58所產生的波形分別如圖5中的波形K和L所示。電源供應器30以及電源供應器50的配置之間的閘極驅動器極性之間的差異導致了比較器35和55的輸入終端之間的不同連接。需要知道的是，在電源供應器50中獲得正確的閘極驅動訊號的替代的方法是使用與驅動器37和38相同的極性的閘極驅動器，而同時在使用雙反相器36和56的地方使用單個反相器。
請參看圖6，繪示了用於產生Vref的示例的電壓參考產生器，如70指示。如圖6所示，藉由採用輸入電壓V+可以產生電壓參考值，以及藉由採用連接到參考裝置71的接腳1的電阻器可以調整電壓參考值。
在本發明的另一示例實施例中，圖2中所示的二極體42c可以用MOSFET 81來替代，具體的連接方式請參看圖8。這個配置降低了導軌2之電壓的熱相關性(thermal dependence)。如圖8所示，MOSFET 81的源極引線(lead)連接到導軌1，以及MOSFET 81的汲極引線連接到耦合電感器43的次級磁心的一個末端。二極體42c接著可以被直接的歐姆連接(direct ohmic connection)來代替，從而耦合電感器43的次級磁心的另一末端直接連接到導軌2。供應電壓閘極驅動器38被用於驅動MOSFET 81的閘極。
可以用於圖2和3中所示的晶片以及磁心的示例的件號(part number)列表如下：
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1、2‧‧‧導軌
10‧‧‧電源供應器
11‧‧‧斜坡波形產生器
12‧‧‧參考電壓產生器
13‧‧‧CMOS反相器
14‧‧‧脈寬調變器
15‧‧‧誤差放大器
16‧‧‧超電壓產生器
17‧‧‧高速超電壓閘極驅動器
18‧‧‧高速供應電壓閘極驅動器
19‧‧‧上MOSFET
20‧‧‧下MOSFET
21‧‧‧耦合電感器
23‧‧‧整流器
22、24‧‧‧濾波器
30‧‧‧DC電源供應器
31、35‧‧‧比較器
32‧‧‧反相器
33‧‧‧反相驅動器
34‧‧‧運算放大器
36‧‧‧兩個反相器
37、38‧‧‧閘極驅動器
39、40‧‧‧MOSFET
41‧‧‧電容器
42a、42b、42c‧‧‧整流器
43‧‧‧耦合電感器
44‧‧‧輸出電容器
45‧‧‧電容器
50‧‧‧DC電源供應器
54‧‧‧運算放大器
55‧‧‧比較器
56‧‧‧兩個反相器
57、58‧‧‧閘極驅動器
59、60‧‧‧MOSFET
63‧‧‧耦合電感器
64‧‧‧輸出電容器
65‧‧‧電容器
70‧‧‧電壓參考產生器
71‧‧‧參考裝置
80、90‧‧‧DC電源供應器
81‧‧‧二極體
下面將結合所附圖式與說明書的描述來說明本發明的原理。
圖1是根據本發明示例實施例的已調整的低電壓電源供應器的方塊圖。
圖2是根據本發明示例實施例的相似於圖1中的方塊圖的示例的已調整的低電壓電源供應器的原理圖。
圖3是根據本發明示例實施例的相似於圖1中的方塊圖的另一示例的已調整的低電壓電源供應器的原理圖。
圖4是根據本發明示例實施例的、圖2中所示的已調整的低電壓電源供應器中的各個點的訊號關係的時序圖。
圖5是根據本發明示例實施例的、圖3中所示的已調 整的低電壓電源供應器中的各個點的訊號關係的時序圖。
圖6是用於生成圖2和圖3所示的電源供應器中所使用的Vref參考電壓位準的示例的電壓參考產生器。
圖7是根據本發明示例實施例的相似於圖1中的方塊圖的另一示例的已調整的低電壓電源供應器的原理圖。
圖8是根據本發明示例實施例的相似於圖1中的方塊圖的另一示例的已調整的低電壓電源供應器的原理圖。
1、2‧‧‧導軌
10‧‧‧電源供應器
11‧‧‧斜坡波形產生器
12‧‧‧參考電壓產生器
13‧‧‧CMOS反相器
14‧‧‧脈寬調變器
15‧‧‧誤差放大器
16‧‧‧超電壓產生器
17‧‧‧高速超電壓閘極驅動器
18‧‧‧高速供應電壓閘極驅動器
19‧‧‧上MOSFET
20‧‧‧下MOSFET
21‧‧‧耦合電感器
23‧‧‧整流器
22、24‧‧‧濾波器

Claims (18)

  1. 一種降壓調整器，所述降壓調整器用於將輸入DC電壓V+轉換為輸出DC電壓位準，所述降壓調整器包括：耦合電感器，用於輸出所述DC電壓位準；具有誤差放大器的脈寬調變器，用於感測所述已輸出的DC電壓位準的誤差以及提供具有回應於所述誤差的工作週期的脈衝波形；V+供應電壓驅動器，用於輸出V+電壓位準，以回應於所述脈衝波形，所述V+電壓位準是所述輸入DC電壓；超電壓驅動器，用於輸出超電壓位準，以回應於所述脈衝波形，其中所述超電壓位準約為所述V+電壓位準的兩倍；所述已輸出的超電壓位準與所述已輸出的V+電壓位準互補；雙MOSFETs，其閘極分別接收所述超電壓位準以及所述V+電壓位準；以及所述雙MOSFETs驅動所述用於輸出所述DC電壓位準的耦合電感器，其中，所述雙MOSFETs包括上MOSFET以及下MOSFET，所述上MOSFET的閘極接收所述超電壓位準，以及所述下MOSFET的閘極接收所述V+電壓位準。
  2. 如申請專利範圍第1項所述之降壓調整器，所述降壓調整器包括：超電壓產生器，用於形成所述超電壓位準以及提供所述超電壓位準到所述超電壓驅動器。
  3. 如申請專利範圍第1項所述之降壓調整器，所述降壓調整器包括：脈衝成形器，所述脈衝成形器耦接在所述脈寬調變器與所述電壓驅動器之間，所述脈衝成形器用於形成銳脈衝，所述銳脈衝的上升時間快於所述脈衝波形的上升時間，以及所述脈衝成形器用於將所述銳脈衝作為控制訊號，以啟動所述電壓驅動器。
  4. 如申請專利範圍第3項所述之降壓調整器，所述脈衝成形器包括至少一個反相器，以用於形成所述銳脈衝。
  5. 如申請專利範圍第4項所述之降壓調整器，所述脈衝成形器包括兩個串聯的反相器，以用於形成所述銳脈衝。
  6. 如申請專利範圍第3項所述之降壓調整器，其中所述脈寬調變器包括開路集極比較器以及電阻性負載，以用於提供所述脈衝波形以回應於所述誤差。
  7. 如申請專利範圍第1項所述之降壓調整器，其中以推拉輸出電路方式來配置所述雙MOSFETs，以及所述雙MOSFETs耦接在所述V+電壓位準以及接地電位之間，以用於驅動所述耦合電感器。
  8. 如申請專利範圍第1項所述之降壓調整器，其中當未提供所述V+電壓位準的時候，所述電壓驅動器被配置為提供所述超電壓位準，以及當未提供所述超電壓位準的時候，所述電壓驅動器被配置為提供所述V+電壓位準。
  9. 如申請專利範圍第1項所述之降壓調整器，所述降 壓調整器包括誤差放大器，藉由將所述輸出DC電壓位準與電壓參考進行比較，使所述誤差放大器產生命令訊號，其中所述脈寬調變器比較斜坡波形以及由所述誤差放大器生成的所述命令訊號，以提供具有回應於所述誤差的工作週期的所述脈衝波形。
  10. 如申請專利範圍第1項所述之降壓調整器，其中所述耦合電感器包括初級磁心以及次級磁心，以及所述初級磁心耦接在所述雙MOSFETs以及用於提供所述輸出DC電壓位準的電容器之間。
  11. 如申請專利範圍第10項所述之降壓調整器，其中所述次級磁心包括兩個末端，所述次級磁心的一個末端耦接到所述初級磁心的一個末端，以及所述次級磁心的另一個末端耦接到用於提供另一輸出DC電壓位準的整流器。
  12. 如申請專利範圍第1項所述之降壓調整器，其中所述降壓調整器包括脈衝成形器，所述脈衝成形器耦接在所述脈寬調變器與所述電壓驅動器之間，所述脈衝成形器用於形成銳脈衝，所述銳脈衝的上升時間快於所述脈衝波形的上升時間，以及所述脈衝成形器用於將所述銳脈衝作為控制訊號，以啟動所述電壓驅動器，其中所述脈衝成形器位於具有多個反相器的晶片中，以及基於用於啟動所述電壓驅動器的極性感測，所述脈衝成形器被配置為包括所述多個反相器中的至少一個反相 器。
  13. 一種藉由採用輸入電壓位準V+來輸出DC電壓位準的降壓調整器，所述降壓調整器包括：脈寬調變器，用於感測所述輸出DC電壓位準中的電壓位準誤差；脈衝成形器，耦接到所述脈寬調變器，用於提供快速變遷脈衝波形，所述快速變遷脈衝波形的工作週期回應於所述已感測的電壓位準誤差；上電源驅動器以及下電源驅動器，用於接收所述快速變遷脈衝波形以及提供互補的上驅動電壓以及下驅動電壓，其中所述上驅動電壓是所述V+電壓位準以及所述下驅動電壓是約為所述V+電壓位準的兩倍的超電壓位準Vss；上MOSFET以及下MOSFET，以推拉輸出電路方式連接，其中所述上MOSFET具有接收所述上驅動電壓的閘極，以及所述下MOSFET具有接收所述下驅動電壓的另一閘極；以及所述兩個MOSFET耦接到用於輸出所述DC電壓位準的耦合電感器，其中藉由採用互補的方式來提供所述DC電壓位準，所述上驅動電壓V+驅動所述上MOSFET以及所述下驅動電壓Vss驅動所述下MOSFET，所述脈衝成形器來自於具有多個反相器的晶片的至少一個反相器， 所述脈衝成形器耦接在所述脈寬調變器、所述上電源驅動器與所述下電源驅動器之間，用於提供所述快速變遷脈衝波形，所述脈寬調變器包括開路集極比較器以及電阻性負載，所述脈寬調變器提供所述快速變遷脈衝波形給所述上電源驅動器以及所述下電源驅動器，以及所述快速變遷脈衝波形具有大於50%的工作週期，並且經過所述電阻性負載而產生的對應的電壓波形的工作週期小於50%以用來減少功率消耗。
  14. 如申請專利範圍第13項所述之降壓調整器，其中藉由耦接到所述V+輸入電壓位準的整流器，以生成所述超電壓位準Vss。
  15. 如申請專利範圍第13項所述之降壓調整器，其中如果所述上電源驅動器包括關於所述快速變遷脈衝波形的反相輸出，則所述下電源驅動器包括非反相輸出，以及如果所述上電源驅動器包括關於所述快速變遷脈衝波形的非反相輸出，則所述下電源驅動器包括反相輸出。
  16. 如申請專利範圍第13項所述之降壓調整器，其中在推拉輸出電路配置中，採用二極體來替代所述下MOSFET。
  17. 如申請專利範圍第13項所述之降壓調整器，其中所述降壓調整器包括：初級磁心，耦接在所述上MOSFET以及所述下 MOSFET之間，以用於提供第一DC輸出電壓位準，次級磁心，相位耦合到所述初級磁心，以用於提供第二DC輸出電壓位準，其中所述次級磁心的一個末端被配置為提供所述第二DC輸出電壓位準以及所述次級磁心的另一個末端藉由MOSFET裝置而耦合到所述第一DC輸出電壓位準。
  18. 如申請專利範圍第17項所述之降壓調整器，其中藉由所述下驅動電壓來驅動所述MOSFET裝置的閘極。
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