TWI421872B - 能降低耦合效應之移位暫存器 - Google Patents

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Description

能降低耦合效應之移位暫存器
本發明相關於一種移位暫存器，尤指一種能降低耦合效應之移位暫存器。
由於液晶顯示器(liquid crystal display)具有低輻射、體積小及低耗能等優點，已逐漸取代傳統的陰極射線管顯示器(cathode ray tube display)，因而被廣泛地應用在筆記型電腦、個人數位助理(personal digital assistant，PDA)、平面電視，或行動電話等資訊產品上。傳統液晶顯示器之方式是利用外部驅動晶片來驅動面板上的畫素以顯示影像，但為了減少元件數目並降低製造成本，近年來逐漸發展成將驅動電路結構直接製作於顯示面板上，例如將閘極驅動電路(gate driver)整合於液晶面板(gate on array,GOA)之技術。
請參考第1圖，第1圖為先前技術中一液晶顯示裝置100之簡化方塊示意圖。第1圖僅顯示了液晶顯示裝置100之部分結構，包含複數條閘極線GL(1)～GL(N)、一移位暫存器(shift register)110、一時脈產生器120和一電源產生器130。時脈產生器120可提供移位暫存器110運作所需之起始脈衝訊號VST和兩時脈訊號CLK1和CLK2，而電源產生器130可提供移位暫存器110運作所需之操作電壓VDD和VSS。移位暫存器110包含有複數級串接之移位暫存單元SR(1)～SR(N)，其輸出端分別耦接於相對應之閘極線GL(1)～GL(N)。依據時脈訊號CLK1、CLK2和起始脈衝訊號VST，移位暫存器110可分別透過移位暫存單元SR(1)～SR(N)依序輸出閘極驅動訊號GS(1)～GS(N)至相對應之閘極線GL(1)～GL(N)。
請參考第2圖，第2圖為先前技術之複數級移位暫存單元SR(1)～SR(N)中一第n級移位暫存單元SR(n)之示意圖(n為介於1和N之間的整數)。移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、一輸入電路(input circuit)10、一提升電路20(pull-up circuit)、兩下拉電路(pull-down circuit)30和34，以及一維持電路40。移位暫存單元SR(N)之輸入端IN(n)耦接於前一級移位暫存單元SR(n-1)之輸出端OUT(n-1)，而移位暫存單元SR(n)之輸出端OUT(n)耦接於下一級移位暫存單元SR(n＋1)之輸入端IN(n＋1)和閘極線GL(n)。
輸入電路10包含一電晶體開關T1，其閘極和汲極耦接於輸入端IN(n)，其源極耦接於端點Q(n)，因此能依據閘極驅動訊號GS(n-1)來控制之輸入端IN(n)和端點Q(n)之間的訊號導通路徑。提升電路20包含一電晶體開關T2，其閘極耦接於端點Q(n)，汲極耦接於時脈產生器120以接收時脈訊號CLK1，而源極耦接於輸出端OUT(n)，因此能依據端點Q(n)之電位來控制時脈訊號CLK1和輸出端OUT(n)之間的訊號導通路徑。
下拉電路30包含電晶體開關T3～T6，串接之電晶體開關T3和T4於閘極分別接收彼此反向之時脈訊號CLK1和CLK2，並依此產生控制訊號至電晶體開關T5和T6之閘極，因此電晶體開關T5能依據其閘極之電位來控制端點Q(n)和電壓源VSS之間的訊號導通路徑，而電晶體開關T6能依據其閘極之電位來控制輸出端OUT(n)和電壓源VSS之間的訊號導通路徑。下拉電路34包含電晶體開關T7～T10，串接之電晶體開關T7和T8於閘極分別接收彼此反向之時脈訊號CLK2和CLK1，並依此產生控制訊號至電晶體開關T9和T10之閘極，因此電晶體開關T9能依據其閘極之電位來控制端點Q(n)和電壓源VSS之間的訊號導通路徑，而電晶體開關T10能依據其閘極之電位來控制輸出端OUT(n)和電壓源VSS之間的訊號導通路徑。
維持電路40包含電晶體開關T11～T13，電晶體開關T11之閘極耦接於輸出端OUT(n)，用來在閘極驅動訊號GS(n)為高電位時，將電晶體開關T5和T6之閘極維持在低電位VSS；電晶體開關T12之閘極耦接於輸入端IN(n)，用來在閘極驅動訊號GS(n-1)為高電位時，將電晶體開關T9和T10之閘極維持在低電位VSS；電晶體開關T13之閘極耦接於輸出端OUT(n)，用來在閘極驅動訊號GS(n)為高電位時，將電晶體開關T9和T10之閘極維持在低電位VSS。
請參考第3圖，第3圖為先前技術之液晶顯示裝置100在運作時之時序圖。在先前技術之液晶顯示裝置100中，時脈訊號CLK1和CLK2之工作週期(duty cycle)皆為1/2，且具相反相位。第一級移位暫存單元SR(1)依據起始脈衝訊號VST產生第一級閘極驅動訊號GS(1)，而第二級至第N級移位暫存單元SR(2)～SR(N)則分別依據前一級移位暫存單元之輸出訊號來產生第二級至第N級閘極驅動訊號GS(2)～GS(N)(第3圖僅顯示閘極驅動訊號GS(1)、GS(n-1)和GS(n))。亦即，閘極驅動訊號GS(1)～GS(N-1)分別為致能移位暫存單元SR(2)～SR(N)所需之起始脈衝訊號。
先前技術之液晶顯示裝置100於時間點t1至t3之間執行上拉動作，於時間點t3之後執行下拉動作。在時間點t1和t2之間，時脈訊號CLK1具低電位，而時脈訊號CLK2和閘極驅動訊號GS(n-1)具高電位，此時電晶體開關T1會被導通，端點Q(n)之電位會被拉高至高電位VDD，而電晶體開關T2亦會被導通。在時間點t2時，時脈訊號CLK1由低電位切換至高電位，因此能透過導通之電晶體開關T2於時間點t2和t3之間(時脈訊號CLK1具高電位時)提供具高電位之閘極驅動訊號GS(n)。另一方面，下拉電路30和40以互補方式運作，分別負責50%的下拉動作。在時間點t3和t4之間，時脈訊號CLK1為低電位，時脈訊號CLK2為高電位，且移位暫存單元SR(N)之輸入訊號(閘極驅動訊號GS(n-1))和輸出訊號(閘極驅動訊號GS(n))皆為低電位，此時電晶體開關T5和T6之閘極實質上維持在低電位VSS，電晶體開關T9和T10之閘極實質上維持在高電位VDD。同理，在時間點t4和t5之間，時脈訊號CLK1為高電位，時脈訊號CLK2為低電位，且移位暫存單元SR(N)之輸出訊號(閘極驅動訊號GS(n))為低電位，此時電晶體開關T5和T6之閘極實質上維持在高電位VDD，電晶體開關T9和T10之閘極實質上維持在低電位VSS。針對第n級移位暫存單元SR(n)而言，端點Q(n)之電位只需在時間點t1和t3之間有所變動，其它時間則希望能夠穩定地維持在低電位。理想情形下，電晶體開關T2可被完全地關閉，此時時脈訊號CLK1不會影響端點Q(n)之電位。然而在實際情形下，時脈訊號CLK1會透過電晶體開關T2之寄生電容耦合到端點Q(n)，使得端點Q(n)之電位會隨著時脈訊號CLK1而產生波動(例如在時間點t4、t5和t6時)，因此會影響液晶顯示裝置100的運作。
本發明提供一種能降低耦合效應之移位暫存器，其包含複數個串接之移位暫存單元，其中每一移位暫存單元包含一輸入端，用來接收一輸入電壓；一輸出端，用來提供一輸出電壓；一節點；一輸入電路，用來依據一第三時脈訊號來將該輸入電壓傳至該節點；一提升電路，用來依據一第一時脈訊號和該節點之電位於該輸出端提供該輸出電壓；一第一下拉電路，用來依據一第二時脈訊號來提供一第一電壓至該節點；及一補償電路，耦接於該輸入電路、該第一下拉電路和該節點，用來依據該第二或該第三時脈訊號來維持該節點之電位。
請參考第4圖，第4圖為本發明中一液晶顯示裝置200之簡化方塊示意圖。第4圖顯示了液晶顯示裝置200之複數條閘極線GL(1)～GL(N)、移位暫存器210、時脈產生器220和電源產生器230。時脈產生器220可提供移位暫存器210運作所需之起始脈衝訊號VST和複數組時脈訊號CLK1～CLKM，而電源產生器230可提供移位暫存器210運作所需之操作電壓VDD和VSS。移位暫存器210包含有複數級串接之移位暫存單元SR(1)～SR(N)，其輸出端分別耦接於相對應之閘極線GL(1)～GL(N)。依據時脈訊號CLK1～CLKM和起始脈衝訊號VST，移位暫存器210可透過移位暫存單元SR(1)～SR(N)分別輸出閘極驅動訊號GS(1)～GS(N)至相對應之閘極線GL(1)～GL(N)。第一級移位暫存單元SR(1)依據起始脈衝訊號VST產生第一級閘極驅動訊號GS(1)，而第二級至第N級移位暫存單元SR(2)～SR(N)則分別依據前一級移位暫存單元所產生之訊號來產生第二級至第N級閘極驅動訊號GS(2)～GS(N)。
請參考第5圖，第5圖為本發明第一實施例中一第n級移位暫存單元SR(n)的電路架構示意圖。移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、一輸入電路11、一提升電路21、一下拉電路31，以及一補償電路41。移位暫存單元SR(N)之輸入端IN(n)耦接於前一級移位暫存單元SR(N-1)之輸出端OUT(n-1)，而移位暫存單元SR(N)之輸出端OUT(n)則耦接於下一級移位暫存單元SR(n＋1)之輸入端IN(n＋1)。本發明第一實施例使用三組時脈訊號CLK1～CLK3來驅動每一移位暫存單元。
輸入電路11包含一電晶體開關T1，其閘極和汲極皆耦接於輸入端IN(n)以接收閘極驅動訊號GS(n-1)，而源極耦接於端點Q(n)，因此能依據閘極驅動訊號GS(n-1)來控制之輸入端IN(n)和端點Q(n)之間的訊號導通路徑。提升電路21包含一電晶體開關T2，其閘極耦接於端點Q(n)，汲極耦接於時脈產生器220以接收時脈訊號CLK1，而源極耦接於輸出端OUT(n)，因此能依據端點Q(n)之電位來控制時脈訊號CLK1和輸出端OUT(n)之間的訊號導通路徑。下拉電路31包含電晶體開關T3，其閘極耦接於時脈產生器220以接收時脈訊號CLK2，汲極耦接於端點Q(n)，而源極耦接於輸出端OUT(n)，因此能依據時脈訊號CLK2之電位來控制電壓源VSS和端點Q(n)之間的訊號導通路徑。補償電路41包含兩電容C1和C2，耦接於輸入電路11、下拉電路31和端點Q(n)。電容C1耦接於時脈產生器220和端點Q(n)之間，以依據時脈訊號CLK3來維持端點Q(n)之電位。電容C2耦接於電晶體開關T3之閘極和端點Q(n)之間，以依據時脈訊號CLK2來維持端點Q(n)之電位。
請參考第6圖，第6圖為本發明第一實施例之液晶顯示裝置200在運作時之時序圖。此時本發明使用三組時脈訊號CLK1~CLK3來驅動每一級移位暫存單元，時脈訊號CLK1~CLK3之工作週期皆不大於1/3，每一時脈訊號在其週期內維持在高電位的時間和起始脈衝訊號VST維持在高電位的時間相同。第一級移位暫存單元SR(1)依據起始脈衝訊號VST產生第一級閘極驅動訊號GS(1)，而第二級至第N級移位暫存單元SR(2)~SR(N)則分別依據前一級移位暫存單元之輸出訊號來產生第二級至第N級閘極驅動訊號GS(2)～GS(N)(第6圖僅顯示閘極驅動訊號GS(1)、GS(n-1)和GS(n))。亦即，閘極驅動訊號GS(1)～GS(N-1)分別為致能移位暫存單元SR(2)～SR(N)所需之起始脈衝訊號。
本發明之液晶顯示裝置200在時脈訊號CLK1或CLK3具高電位的期間執行上拉運作。舉例來說，在時間點t1和t2之間，時脈訊號CLK1和CLK2具低電位，而時脈訊號CLK3和閘極驅動訊號GS(n-1)具高電位，此時電晶體開關T1會被導通，端點Q(n)之電位會被拉高至高電位VDD，而電晶體開關T2亦會被導通。在時間點t2時，時脈訊號CLK1由低電位切換至高電位，此時Q點電壓由於電晶體開關T2之寄生電容的緣故被進一步抬高，於是此時電晶體開關T2為導通。因此能透過導通之電晶體開關T2於時間點t2和t3之間(時脈訊號CLK1具高電位時)提供具高電位之閘極驅動訊號GS(n)。
本發明之液晶顯示裝置200在時脈訊號CLK2具高電位的期間執行下拉運作。舉例來說，在時間點t3和t4之間，時脈訊號CLK2具高電位，此時電晶體開關T3會被導通，端點Q(n)之電位會被拉低至低電位VSS。在完成下拉動作後，本發明使用補償電路41來抵銷端點Q(n)之電位隨著時脈訊號波動的情形，將端點Q(n)之電位穩定地維持在低電位。舉例來說，在時間點t4時，時脈訊號CLK2由高電位切換至低電位，而時脈訊號CLK3由低電位切換至高電位，此時會透過電容C1和C2來互相抵銷端點Q(n)的電位波動；在時間點t5時，時脈訊號CLK1由低電位切換至高電位，而時脈訊號CLK3由高電位切換至低電位，此時會透過電容C1來抵銷端點Q(n)的電位波動；在時間點t6時，時脈訊號CLK1由高電位切換至低電位，而時脈訊號CLK2由低電位切換至高電位，此時會透過電容C2來抵銷端點Q(n)的電位波動。
請參考第7圖，第7圖為本發明第二實施例中一第n級移位暫存單元SR(n)的電路架構示意圖。第二實施例之移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、輸入電路11、提升電路21、下拉電路31、補償電路41，以及一預下拉電路51。本發明第二實施例和第一實施例結構類似，不同之處在於本發明第二實施例另包含預下拉電路51。預下拉電路51包含電晶體開關T4和T5：電晶體開關T4之閘極耦接於下一級移位暫存單元SR(n＋1)之輸出端OUT(n＋1)以接收閘極驅動訊號GS(n＋1)，汲極耦接於端點Q(n)，而源極耦接於電壓源VSS，因此能依據閘極驅動訊號GS(n＋1)之電位來控制電壓源VSS和端點Q(n)之間的訊號導通路徑；電晶體開關T5之閘極耦接於下一級移位暫存單元SR(n＋1)之輸出端OUT(n＋1)以接收閘極驅動訊號GS(n＋1)，汲極耦接於輸出端OUT(n)，而源極耦接於電壓源VSS，因此能依據閘極驅動訊號GS(n＋1)之電位來控制電壓源VSS和輸出端OUT(n)之間的訊號導通路徑。本發明第二實施例和第一實施例之運作原理類似，同樣可由第6圖所示之時序圖來作說明。同時，本發明第二實施例另可透過預下拉電路51來維持端點Q(n)和輸出端OUT(n)之準位，例如在閘極驅動訊號GS(n＋1)具高電位時將端點Q(n)和輸出端OUT(n)維持在VSS之準位。
請參考第8圖，第8圖為本發明第三實施例中一第n級移位暫存單元SR(n)的電路架構示意圖。第三實施例之移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、輸入電路11、提升電路21、兩下拉電路31和32，以及補償電路41。本發明第三實施例和第一實施例結構類似，不同之處在於本發明第三實施例另包含下拉電路32。下拉電路32包含電晶體開關T6和T7；電晶體開關T6之閘極耦接於時脈產生器220以接收時脈訊號CLK2，汲極耦接於輸出端OUT(n)，而源極耦接於電壓源VSS，因此能依據時脈訊號CLK2之電位來控制電壓源VSS和輸出端OUT(n)之間的訊號導通路徑；電晶體開關T7之閘極耦接於時脈產生器220以接收時脈訊號CLK3，汲極耦接於輸出端OUT(n)，而源極耦接於電壓源VSS，因此能依據時脈訊號CLK3之電位來控制電壓源VSS和輸出端OUT(n)之間的訊號導通路徑。本發明第三實施例和第一實施例之運作原理類似，同樣可由第6圖所示之時序圖來作說明。同時，本發明第三實施例另可透過下拉電路32來維持輸出端OUT(n)之準位，例如分別在時脈訊號CLK2和CLK3具高電位時將輸出端OUT(n)維持在VSS之準位。
請參考第9圖，第9圖為本發明第四實施例中一第n級移位暫存單元SR(n)的電路架構示意圖。第四實施例之移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、一輸入電路12、提升電路21、下拉電路31，以及補償電路41。本發明第四實施例和第一實施例結構類似，不同之處在於本發明第四實施例之輸入電路12包含兩電晶體開關T1和T8。電晶體開關T1之閘極和汲極皆耦接於輸入端IN(n)以接收閘極驅動訊號GS(n-1)，而源極耦接於端點Q(n)，因此能依據閘極驅動訊號GS(n-1)來控制之輸入端IN(n)和端點Q(n)之間的訊號導通路徑；電晶體開關T8之閘極耦接於時脈產生器220以接收時脈訊號CLK3，汲極耦接於輸入端IN(n)以接收閘極驅動訊號GS(n-1)，而源極耦接於端點Q(n)，因此能依據時脈訊號CLK3之電位來控制輸入端IN(n)和端點Q(n)之間的訊號導通路徑。本發明第四實施例和第一實施例之運作原理類似，同樣可由第6圖所示之時序圖來作說明。同時，本發明第四實施例另可透過輸入電路12之電晶體開關T8來維持端點Q(n)之準位，例如在時脈訊號CLK3具高電位時將端點Q(n)維持在閘極驅動訊號GS(n-1)之準位。
請參考第10圖，第10圖為本發明第五實施例中一第n級移位暫存單元SR(n)的電路架構示意圖。第五實施例之移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、輸入電路12、提升電路21、兩下拉電路31和32、補償電路41，以及預下拉電路51。本發明第五實施例和第一實施例結構類似，不同之處在於本發明第五實施例另包含下拉電路32和預下拉電路51，且本發明第五實施例之輸入電路12包含兩電晶體開關T1和T8。輸入電路12、下拉電路32和預下拉電路51之結構如第7圖～第9圖所示。本發明第五實施例和第一實施例之運作原理類似，同樣可由第6圖所示之時序圖來作說明。同時，本發明第五實施例另可透過預下拉電路51來維持端點Q(n)和輸出端OUT(n)之準位，另可透過下拉電路32來維持輸出端OUT(n)之準位，且另可透過輸入電路12之電晶體開關T8來維持端點Q(n)之準位。
請參考第11圖，第11圖為本發明第六實施例中一第n級移位暫存單元SR(n)的電路架構示意圖。本發明第六實施例和第五實施例結構相同，不同之處在於本發明第六實施例使用四組時脈訊號CLK1～CLK4來驅動移位暫存單元SR(n)。輸入電路12依據時脈訊號CLK4來運作，提升電路21依據時脈訊號CLK1來運作，下拉電路32依據時脈訊號CLK2、CLK3來運作，而下拉電路31依據時脈訊號CLK2來運作。本發明第六實施例之移位暫存單元SR(n)同樣能透過補償電路41來維持端點Q(n)之電位。
請參考第12圖，第12圖為本發明第六實施例在運作時之時序圖。此時本發明使用四組時脈訊號CLK1～CLK4來驅動每一級移位暫存單元，時脈訊號CLK1～CLK4之工作週期皆不大於1/4，每一時脈訊號在其週期內維持在高電位的時間和起始脈衝訊號VST維持在高電位的時間相同。本發明第六實施例之液晶顯示裝置200在時脈訊號CLK1、CLK2或CLK4具高電位的期間執行上拉運作。舉例來說，在時間點t1和t2之間，時脈訊號CLK1～CLK3具低電位，而時脈訊號CLK4和閘極驅動訊號GS(n-1)具高電位，此時電晶體開關T1和T6會被導通，端點Q(n)之電位會被拉高至高電位VDD，而電晶體開關T2亦會被導通。在時間點t2時，時脈訊號CLK1由低電位切換至高電位，因此能透過導通之電晶體開關T2於時間點t2和t3之間(時脈訊號CLK1具高電位時)提供具高電位之閘極驅動訊號GS(n)。在時間點t3時，時脈訊號CLK2由低電位切換至高電位，因此能透過導通之電晶體開關T6拉低輸出端OUT(n)之電位。
接著，本發明第六實施例之液晶顯示裝置200在時脈訊號CLK3具高電位的期間執行下拉運作。舉例來說，在時間點t3和t4之間，時脈訊號CLK3由低電位切換至高電位，此時電壓源VSS會透過導通之電晶體開關T3拉低端點Q(n)之電位。在完成下拉動作後，本發明使用補償電路41來抵銷端點Q(n)之電位隨著時脈訊號波動的情形，將端點Q(n)之電位穩定地維持在低電位。舉例來說，在時間點t4時，時脈訊號CLK2由高電位切換至低電位，而時脈訊號CLK3由低電位切換至高電位，此時會透過電容C2來抵銷端點Q(n)的電位波動；在時間點t5時，時脈訊號CLK3由高電位切換至低電位，而時脈訊號CLK4由低電位切換至高電位，此時會透過電容C1和C2來抵銷端點Q(n)的電位波動；在時間點t6時，時脈訊號CLK1由低電位切換至高電位，而時脈訊號CLK4由高電位切換至低電位，此時會透過電容C1來抵銷端點Q(n)的電位波動。
在前述本發明第一至第六實施例中，輸入電路11和12之電晶體開關T1為二極體連接方式之薄膜電晶體(thin film transistor,TFT)，其汲極和閘極互相連接。然而，本發明輸入電路11和12中之電晶體開關T1亦可採用其它架構，如第13a～13d圖所示。在第13a～13c圖的實施例中，電晶體開關T1之汲極耦接至輸入端IN(n)以接收閘極驅動訊號GS(n-1)，源極耦接至端點Q(n)，而閘極則耦接於時脈產生器220以接收對應於閘極驅動訊號GS(n-1)之時脈訊號CLK1、CLK2或CLK3。在第13d圖的實施例中，電晶體開關T1之汲極耦接至輸入端IN(n)以接收閘極驅動訊號GS(n-1)，源極耦接至端點Q(n)，而閘極則耦接至具高電位之電壓源VDD。
第5圖至第10圖所示為使用三組時脈訊號CLK1～CLK3之實施例，第11圖和第12圖所示為使用四組時脈訊號CLK1～CLK4之實施例，然而本發明亦可使用更多組時脈訊號來驅動每一移位暫存單元。前述實施例之電晶體開關T1～T8可包含薄膜電晶體開關或其它類似功能之元件。本發明透過補償電路41來維持端點Q(n)之電位，可消除時脈訊號對移位暫存單元之耦合效應，具有結構簡單和高抗雜訊能力等優點。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200．．．液晶顯示裝置移位暫存器
120、220．．．時脈產生器電源產生器
CLK1～CLKM．．．時脈訊號
VST．．．起始脈衝訊號電晶體開關
VSS、VDD．．．電壓源
Q(n)．．．端點
10～12．．．輸入電路110、210
20、21．．．提升電路
30～34．．．下拉電路130、230
40．．．維持電路
41．．．補償電路
51．．．預下拉電路T1～T8
C1、C2．．．電容
t1～t6．．．時間點
IN(n)．．．輸入端
OUT(n)、OUT(1)～OUT(N)．．．輸出端
GL(n)、GL(1)～GL(N)．．．閘極線
SR(n-1)、SR(n)、SR(n+1)、SR(1)～SR(N)．．．移位暫存單元
GS(n-1)、GS(n)、GS(1)～GS(N)．．．閘極驅動訊號
第1圖為先前技術中一液晶顯示裝置之簡化方塊示意圖。
第2圖為先前技術之複數級移位暫存單元中一第n級移位暫存單元之示意圖。
第3圖為先前技術之液晶顯示裝置在運作時之時序圖。第4圖為本發明中一液晶顯示裝置之簡化方塊示意圖。
第5圖為本發明第一實施例中一第n級移位暫存單元之示意圖。
第6圖為本發明第一實施例之液晶顯示裝置在運作時之時序圖。
第7圖為本發明第二實施例中一第n級移位暫存單元之示意圖。
第8圖為本發明第三實施例中一第n級移位暫存單元之示意圖。
第9圖為本發明第四實施例中一第n級移位暫存單元之示意圖。
第10圖為本發明第五實施例中一第n級移位暫存單元之示意圖。
第11圖為本發明第六實施例中一第n級移位暫存單元之示意圖。
第12圖為本發明第六實施例在運作時之時序圖。
第13a～13d圖為本發明輸入電路實施例之示意圖。
12．．．輸入電路
21．．．提升電路
31、32．．．下拉電路
41．．．補償電路
51．．．預下拉電路
GL(n)．．．閘極線
T1～T8．．．電晶體開關
C1、C2．．．電容
VSS．．．電壓源
Q(n)．．．端點
IN(n)．．．輸入端
OUT(n)．．．輸出端
SR(n-1)、SR(n＋1)．．．移位暫存單元
CLK1～CLK3．．．時脈訊號
GS(n-1)、GS(n)．．．閘極驅動訊號

Claims (28)

  1. 一種能降低耦合效應之移位暫存器，其包含複數個串接之移位暫存單元，其中每一移位暫存單元包含：一輸入端，用來接收一輸入電壓；一輸出端，用來提供一輸出電壓；一節點；一提升電路，用來依據一第一時脈訊號和該節點之電位於該輸出端提供該輸出電壓；一輸入電路，用來依據一第二時脈訊號來將該輸入電壓傳至該節點；一第一下拉電路，用來依據一第三時脈訊號來提供一第一電壓至該節點；一預下拉電路(pre-pull-down circuit)，用來依據一回授電壓來提供一第二電壓至該輸出端或該節點；及一補償電路，耦接於該輸入電路、該第一下拉電路和該節點，用來依據該第二或該第三時脈訊號來維持該節點之電位。
  2. 如請求項1所述之移位暫存器，其中該提升電路包含一第一開關，該第一開關包含：一第一端，用來接收該第一時脈訊號；一第二端，耦接於該輸出端；及 一控制端，耦接於該節點。
  3. 如請求項2所述之移位暫存器，其中該第一開關係包含一薄膜電晶體(thin film transistor,TFT)。
  4. 如請求項1所述之移位暫存器，其中該輸入電路包含：一第一開關，其包含：一第一端，耦接於該輸入端；一第二端，耦接於該節點；及一控制端，耦接於該輸入端。
  5. 如請求項4所述之移位暫存器，其中：該輸入電路另依據該第三時脈訊號來將該輸入電壓傳至該節點；且該輸入電路另包含：一第二開關，其包含：一第一端，耦接於該輸入端；一第二端，耦接於該節點；及一控制端，用來接收該第三時脈訊號。
  6. 如請求項5所述之移位暫存器，其中該補償電路包含：一第一電容，耦接於該節點和該第二開關之控制端之間，用來依據該第三時脈訊號來維持該節點之電位。
  7. 如請求項5所述之移位暫存器，其中該第一和第二開關係包含薄膜電晶體。
  8. 如請求項1所述之移位暫存器，其中：該輸入電路另依據該第一時脈訊號或該第三時脈訊號來將該輸入電壓傳至該節點；且該輸入電路包含：一第一開關，其包含：一第一端，耦接於該輸入端；一第二端，耦接於該節點；及一控制端，用來接收該第一時脈訊號、該第二時脈訊號，或該第三時脈訊號。
  9. 如請求項8所述之移位暫存器，其中該輸入電路另包含：一第二開關，其包含：一第一端，耦接於該輸入端；一第二端，耦接於該節點；及一控制端，用來接收該第三時脈訊號。
  10. 如請求項9所述之移位暫存器，其中該補償電路包含：一第一電容，耦接於該節點和該第二開關之控制端之間，用來依據該第三時脈訊號來維持該節點之電位。
  11. 如請求項9所述之移位暫存器，其中該第一和第二開關係包含薄膜電晶體。
  12. 如請求項1所述之移位暫存器，其中：該第一下拉電路另依據該第二時脈訊號來提供該第一電壓至該節點；且該第一下拉電路包含一第一開關，該第一開關包含：一第一端，耦接於該節點；一第二端，用來接收該第一電壓；及一控制端，用來接收該第二時脈訊號。
  13. 如請求項12所述之移位暫存器，其中該補償電路包含：一第一電容，耦接於該節點和該第一開關之控制端之間，用來依據該第二時脈訊號來維持該節點之電位。
  14. 如請求項12所述之移位暫存器，其中該第一開關係包含一薄膜電晶體。
  15. 如請求項1所述之移位暫存器，另包含一第二下拉電路，用來依據該第二或該第三時脈訊號來提供一第三電壓或一第四電壓至該輸出端。
  16. 如請求項15所述之移位暫存器，其中該第二下拉電路包含：一第一開關，其包含：一第一端，耦接於該輸出端；一第二端，用來接收該第三電壓；及一控制端，用來接收該第二時脈訊號；及一第二開關，其包含：一第一端，耦接於該輸出端；一第二端，用來接收該第四電壓；及一控制端，用來接收該第三時脈訊號。
  17. 如請求項16所述之移位暫存器，其中該第一、第三和第四電壓實質上具相等電位。
  18. 如請求項17所述之移位暫存器，其中該第一和第二開關係包含薄膜電晶體。
  19. 如請求項1所述之移位暫存器，其中該回授電壓係為該複數個串接之移位暫存單元中一下一級移位暫存單元之輸出電壓。
  20. 如請求項1所述之移位暫存器，其中該預下拉電路包含：一第一開關，其包含： 一第一端，耦接於該輸出端；一第二端，用來接收該第二電壓；及一控制端，用來接收該回授電壓；及一第二開關，其包含：一第一端，耦接於該節點；一第二端，用來接收該第二電壓；及一控制端，用來接收該回授電壓。
  21. 如請求項20所述之移位暫存器，其中該第一電壓和該第二電壓實質上具相等電位。
  22. 如請求項20所述之移位暫存器，其中該第一和第二開關係包含薄膜電晶體。
  23. 如請求項1所述之移位暫存器，其中該補償電路包含：一第一電容，耦接於該輸入電路和該節點，用來依據該第三時脈訊號來維持該節點之電位；及一第二電容，耦接於該第一下拉電路和該節點，用來依據該第二時脈訊號來維持該節點之電位。
  24. 如請求項1所述之移位暫存器，其中每一時脈訊號維持在低準位的時間長於維持在高準位的時間。
  25. 如請求項1所述之移位暫存器，其中每一時脈訊號之工作週期(duty cycle)皆不大於1/3。
  26. 如請求項1所述之移位暫存器，其中每一時脈訊號維持在高準位的時間彼此相等。
  27. 如請求項1所述之移位暫存器，其中該移位暫存單元之輸入電壓係為一前一級移位暫存單元之輸出電壓。
  28. 一種能降低耦合效應之移位暫存器，其包含複數個串接之移位暫存單元，其中每一移位暫存單元包含：一輸入端，用來接收一輸入電壓；一輸出端，用來提供一輸出電壓；一節點；一提升電路，用來依據一第一時脈訊號和該節點之電位於該輸出端提供該輸出電壓；一輸入電路，用來依據一第二時脈訊號來將該輸入電壓傳至該節點；一下拉電路，用來依據一第三時脈訊號來提供一第一電壓至該節點；及一補償電路，耦接於該輸入電路、該下拉電路和該節點，用來依據該第二或該第三時脈訊號來維持該節點之電位，該補償電路包含： 一第一電容，耦接於該輸入電路和該節點，用來依據該第三時脈訊號來維持該節點之電位；及一第二電容，耦接於該下拉電路和該節點，用來依據該第二時脈訊號來維持該節點之電位。
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