TW200843120A - Nonvolatile semiconductor device including a floating gate, method of manufacturing the same and associated systems - Google Patents

Nonvolatile semiconductor device including a floating gate, method of manufacturing the same and associated systems Download PDF

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TW200843120A
TW200843120A TW096151414A TW96151414A TW200843120A TW 200843120 A TW200843120 A TW 200843120A TW 096151414 A TW096151414 A TW 096151414A TW 96151414 A TW96151414 A TW 96151414A TW 200843120 A TW200843120 A TW 200843120A
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Se-Hoon Lee
Jeong-Dong Choi
Dong-Hoon Jang
Jong-Jin Lee
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Description

200843120 九、發明說明： 【發明所屬之技術領域3 發明領域 - 本發明係有關於包括一浮動閘之一非依電性半導體裝 ,5 置、製造同者的一種方法與相關聯系統。更特別的是，本 發明係有關於包括一薄浮動閘之一非依電性半導體裝置、 製造同者的一種方法與相關聯系統。 L先前技術3 # 發明背景 10 非依電性記憶體之重要的特點包括低成本、高集積密 度、低耗電、長保存時間、與高速度。一種型式之非依電 性記憶體裝置為快閃記憶體，其會是不貴且耗電少，但也 可能是速度慢且具有不好的保存。進一步言之，目前的快 ^ 閃記憶體之集積因對其胞元結構可被實現多小的限度而被 15 限制。特別是，隨著胞元結構之浮動閘被縮小，浮動閘干 擾會提高而降低耦合比。 ⑩ 【發明内容】 發明概要 在本案中實施例係被導向於非依電性記憶體裝置，製 20 造同者的一種方法與相關聯系統，其實質地克服因相關技 藝之限制與缺點所致的一個或多個問題。 因而，本發明之一特點為提供具有提高的耦合比之一 記憶體裝置。因而，本發明之另一特點為要以浮動與閘電 極提供具有提高的接觸面積之一記憶體裝置。 5 200843120 本發明之上面與其他特點與優點的至少一個可藉由提 供一種記憶體裝置被實現，其包含：在一基體上於該基體 之相鄰的絕緣層間的一第一浮動閘電極，至少一部分之第 - 一浮動閘電極突出在一部分該等相鄰的絕緣層上；於至少 .胃5 一該等相鄰的絕緣層上之一第二浮動閘電極電氣式地被連 接至該第一浮動閘電極；在該等第一與第二浮動閘電極上 之一介質層；以及在該介質層及該等第一與第二浮動閘電 極上之一控制閘。 Φ 該記憶體裝置可為一記憶體陣列。在該記憶體陣列中 10 之每一個記憶體胞元可包括第一與第二浮動閘電極。該第 二浮動閘電極可只在其侧壁接觸該第一浮動閘電極。該絕 緣層可與該第二浮動閘電極相鄰且在該等相鄰的絕緣層 上。 _ 該絕緣層可突出至該第二浮動閘電極上。該絕緣層之 15 —上層表面與該第二浮動閘電極之一上層表面為彼此實質 均衡的。該絕緣層可包括一突出部與突出至該第二浮動閘 • 電極上之該第二浮動閘電極相鄰。該突出部可為非扁平的。 該第二浮動閘電極的厚度可在遠離該第一浮動閘之方 向減小。該等第一與第二浮動閘電極係由不同的材料被做 20 成。該第二浮動閘電極可包括未被摻雜之聚矽。該第二浮 動閘電極可突出至該第一浮動閘電極上。該第二浮動閘電 極之一上層表面與該與該第一浮動閘電極之一上層表面為 彼此實質均衡的。該該等第一與第二浮動閘電極之高度可 實質地為共外延的。該第一浮動閘電極可突出至該第二浮 6 200843120 動閘電極上。該第一浮動閘電極之整體可在該絕緣層上方。 本舍明之上面與其他特點與優點的至少一個可藉由提 供一種系統被實現，其包含一處理器被採用來處理資料； 以及一纪憶體裝置電氣地被耦合至該處理器且被採用來提 5供資料至該處理器，該記憶體裝置包含··在一基體上於該 基體之相鄰的絕緣層間的一第一浮動閘電極，至少一部分 之第一洋動閘電極突出在一部分該等相鄰的絕緣層上，·於 至少一該等相鄰的絕緣層上之一第二浮動閘電極電氣式地 被連接至該第一浮動閘電極；在該等第一與第二浮動閘電 10極上之一介質層；以及在該介質層及該等第一與第二浮動 閘電極上之一控制閘。 本务明之上面與其他特點與優點的至少一個可藉由提 供一種用於形成記憶體裝置之方法被實現，其包含：在一 基體上於該基體之相鄰的絕緣層間形成一第一浮動閘電 15極，至少一部分之第一浮動閘電極突出在一部分該等相鄰 的絕緣層上，於至少一該等相鄰的絕緣層上形成一第二浮 動閘電極電氣式地被連接至該第一浮動閘電極；在該等第 一與第二浮動閘電極上形成一介質層；以及在該介質層及 該等第一與第二浮動閘電極上形成一控制閘。 20 形成該第一浮動閘電極可包括在該基體上形成一第一 浮動閘電極與將該第一浮動閘電極層做模型。將該第一浮 動閘電極層做模型可包括在該第一浮動閘電極上形成一光 罩層，其中將該第一浮動閘電極層做模型形成該第一浮動 閘與一光罩之一堆疊式的結構。該方法可進一步包括在與 7 200843120 ， 該堆疊式的結構相鄰的基體上形成槽溝及以一絕緣材料填 充該等槽溝。該方法可進一步包括在突出該絕緣層上方之 該堆疊式的結構上形成一閘隔片。 - 該方法可進一步包括移除一部分之該閘隔片層以形成 _ 5 該第二浮動閘。移除該部分之該閘隔片可包括使該第二浮 動閘的一上層表面為在該第一浮動閘之一上層表面上方。 移除該部分之該閘隔片可包括使該第二浮動閘的一上層表 面為在該第一浮動閘之一上層表面下方。移除該部分之該 • 閘隔片可包括使該第二浮動閘的一上層表面為實質地與該 10 第一浮動閘之一上層表面成水平。 該方法可進一步包括形成與該閘隔片相鄰的一絕緣 層。 該方法可進一步包括移除一部分之該絕緣層。移除該 部分之絕緣層可包括使該絕緣層的一上層表面為在該第二 15 浮動閘之一上層表面的上方。移除該部分之絕緣層可包括 使該絕緣層的一上層表面為在該第一浮動閘之一上層表面 ® 的下方。移除該部分之該絕緣層可包括使該絕緣層的一上 層表面為實質地與該第二浮動閘之一上層表面成水平。移 除該絕緣材料包括移除該絕緣材料至第一浮動閘之一下層 20 表面下方。 以該絕緣材料填充該等槽溝包括以一第一絕緣材料部 分地填充該等槽溝及以一第二絕緣材料完全地填充該等槽 溝。該方法可進一步包括使用針對該第<絕緣材料比該第 二絕緣材料具有較高移除率之一移除過程來移除該第一絕 8 200843120 緣材料至該第一浮動閘的一上層表面下方。 圖式簡單說明 *本务明之上面與其他特點及優點對—般熟習本技藝者 藉由以參照附圖詳細地描述其釋例性的實施例而將變得更 5 明白的，其中： 第1A圖顯示依據—第—實施例之—記憶體裝置的透視 圖； 第1B圖顯示第ία圖之記憶體裝置的斷面圖； 第2A至2L圖顯示依據一實施例的製造在第1A圖之記 1〇憶體装置的方法中之階段的斷面圖； 苐3圖顯示依據一實施例的一記憶體裝置之斷面圖； 第4圖顯示依據一實施例的一記憶體裝置之斷面圖； 弟5圖顯示依據一實施例的一記憶體裳置之斷面圖； 第6圖顯示依據一實施例的一記憶體裝置之斷面圖； 15 第7A至7C圖顯示依據一實施例的製造在第6圖之記憶 體裝置的方法中之階段的斷面圖； 第8圖顯示依據一實施例的一 NAND快閃記憶體之示 意圖； 第9圖顯示依據一實施例的一 Ν Ο R快閃記憶體之方塊 20圖； 第10圖顯示依據一實施例的一 Ν Ο R快閃記憶體之與一 列與行選擇器相關聯的一胞元陣列之一排組的示意圖； 第11圖顯示依據一實施例的與一記憶體控制器通訊之 一記憶體的方塊圖； 200843120 第12圖顯禾依據一實施例的包括一記憶體與一記憶體 控制ι§之一記憶卡的方塊圖； 第13圖頒示依據一實施例的包括一記憶體與一記憶體 控制器之另一記憶卡的方塊圖； 弟14圖#.、員示依據一實施例的與一主機通訊之一記憶體 的方塊圖； 第15圖頭示依據一實施例的與一主機通訊之一記憶卡 的方塊圖；以及 第16圖顯示依據一實施例的包括一中央處理單元與一 10記憶體之一記憶卡的方塊圖。 較佳實施例之詳細說明 在2007年4月30日向韓國智慧財產辦公室申請之韓國 專利申請案第 10·2007·42051 號的“ Thin Floating Gate 15 Non-volatile Memory Device and Method for Manufacturing the Same”以其整體被納入此處做為參考。 此後，實施例將參照附圖更完整地被描述。然而，其 可以不同的形式被實施，且不應被構建為對此處被設立之 實施例的限制。而是，這些實施例被提供使得此揭露將為 20透徹及元整的，且將對热習本技藝者傳達本發明之領域。 浮動閘記憶體結構可等值於在一控制閘電極與一基體 間以串聯被連接之二個電容器。一第一電容器可具有如在 該控制閘電極與一浮動閘電極間之一電容Cipd。一第二♦ 谷器可具有如在邊浮動閘電極與該基體間之一電容ctun。 10 200843120 電容係與在相反向之電極間的薄膜之介質常數及該等相反 向之電極的面積成比例，且與該等相反向之電極間的距離 成反比。 一浮動閑電極之電位Vfg在-寫人電位Vwg被施用至 5控制閘電極時可依照該等二電容器間_合比⑶皮決定。 摩禺合比Cr可如下列般地被定義：
Cr=Cipd/(Cipd+Ctun) 因而為提高耗合比Cr只須電容cipd相對於電容ctun為 儘可能地大。被提高之輕合比Cr可允許被施用至控制閉電 10 極的寫入電位被減小。 貝知例可提供具有強化耗合比Cr之一記憶體裝置，其 中電容C1 p d可藉由料動與控制閘電極提高該等浮動與控 制閘電極間之層的接觸面積而被提高。 第1A與1B圖分別顯示依據一實施例的_記憶體裝置 15 之透視與斷面圖。
20 該記憶體裝置可包括一基體100,其中具有槽溝112。 槽溝112可用一絕緣層114a被充填。一穿隧氧化物層1〇2可 在基體1〇〇之一上層表面上。一浮動閘電極122可包括一第 一浮動閘電極104與一第二浮動閘電極12〇。一第一絕緣層 118b可為介於相鄰的浮動閘電極間且在絕緣層丨丨私上。如 聚介質間（IPD)層之高介質層124可為在浮動閘電極122與 弟一絶緣層118b上。一控制閘電極126可為在ipd層124上且 在浮動閘電極122上方。 此浮動閘結構可提供高耦合比Cr，原因在於與IpD層 11 200843120 124相關聯之電容Cipd可比起與穿隧氧化物層1〇2相關聯之 電容Ctun為顯著地較大。特別是如在第丨八與比圖中可被看 到地，IPD層124可運用一高介質常數層且可用浮動閘電極 122而具有被提高之接觸面積。進一步而言，突出至浮動閘 5電極122上方之第一絕緣層118b可迴旋該IPD層，且因而用 控制閘電極126提高IPD層124之接觸面積。 第2A至2L圖顯示依據一實施例的製造第丨八圖之記憶 體裝置的方法之階段的斷面圖。 如在第2A圖中被顯示地，一穿隧氧化物層1〇2、一第一 10浮動閘層104、一第一氧化物層100、一第一氮化物層1〇8與 一第二氧化物層110可循序地在基體1〇〇上被形成。該等一 第一氮化物層108與一第二氧化物層no可形成一硬光罩 層。該硬光罩層可使用一阻擋作為一光罩（未畫出）而被做模 型。然後該硬光罩模型可被使用來形成該第一浮動閘層 !5 104、穿隧氧化物層102與一槽溝112。 該基體100可為石夕。穿隧氧化物層102可為如小於約 ΙΟΟΑ之薄的。氮化物層108可為氮化石夕。 如在第2B圖中被顯示地，槽溝112可如使用淺的槽溝絕 緣處理在基體100中被形成。如在第2C圖中被顯示地，槽溝 20 112可如使用化學蒸發沉積（CVD)地以絕緣材料114被填 充，及可如使用化學機械拋光(CMP)地被做成扁平的。該扁 平化亦可用該第一氮化物層108用作為一停止層來移除該 第二氧化物層110。 如第2D圖中被顯示地，其餘的絕緣材料114之上層部分 12 200843120 可如藉由濕蝕刻進一步被移除。該移除停止點可比第一氧 化物層106之一上層表面較高。若該移除停止點比第一氧化 物層106低，該第一氧化物層1〇6可同步地被移除(如該蝕刻 若非為充份地選擇性的）。 5 如第2E圖中被顯示地，其餘的絕緣材料114之進一步上 層部分可如藉由乾蝕刻處理進一步被移除，其不會影響第 一氮化物層模型108、第一氧化物層模型1〇6、或第一浮動 閘電極104。該移除停止點可比穿隧氧化物層1〇2較高及比 第一浮動閘電極104之一上層表面較低，如可為比第一浮動 10 閘電極104的高度一半較高。 如在第2F圖中被顯示地，一該閘隔片116可如用CVD與 背面蝕刻處理被形成。該閘隔片116之厚度因而可為易於控 制的。該閘隔片116可進一步被處理以如下面被描述地形成 該第二浮動閘120。較厚之該閘隔片可提高耦合比Cr。 15 如在弟2G圖中被顯示地，一第一絕緣材料11 $可如用 CVD與CMP被提供。第一絕緣材料ία之一上層部分可如在 第2H圖中被顯示地用濕餘刻被移除而留下一第一絕緣層 118a。該移除停止點可比第一氧化物層1〇6較高。該第一氮 化物層108可如藉由濕餘刻使用針對第一絕緣材料之上 20 層部分的移除不同之蝕刻劑如第21圖地被移除。 然後，該閘隔片116可如用濕或乾蝕刻部份地被移除而 如在第2J圖中被顯示地形成第二浮動閘電極12〇。第二浮動 閘電極120可包括聚石夕、鎢(W)、鈦(Ti)、氮化鈦(TiN)、组 (Ta)或氮化钽(TaN)。該移除停止點可如用時間被控制。藉 13 200843120 由控制該移除停止點，第二浮動閘電極可具有比第一浮動 閘電極104之高度較低、較高或相同的高度。 然後第一氧化物層1 〇 6可如用濕蝕刻被移除。第一絕緣 層118a亦可部分地被移除以如第2K圖顯示地形成第一絕緣 5層118b。因而絕緣層118b可具有比T型浮動閘電極122之高 度較低、較高或相同的高度。 如在第2L圖中被顯示地，ipd層124與控制閘126可如用 CVD處理在浮動閘122與第一絕緣層U8b上循序地被形 成。IPD層124可包括如Al2〇3或Hf2〇3。控制閘126可為如聚 10 秒或如W或Ti之金屬。 另一個實施例在第3圖中被顯示，其中一浮動閘電極 132包括一第一浮動閘電極134與具有相同高度之一第二浮 動閘電極130。穿隧氧化物層102之一上層表面可為與絕緣 層114a之一上層表面為均衡的。再次地說，與IPd層124相 15關聯的電容可為大於與穿隧氧化物層102相關聯的電容。 另一個實施例在第4圖中被顯示，其中一浮動閘電極 142包括一第一控制閘144，其比一第二控制閘15〇較高。一 第一絕緣層118b’可具有與該第二浮動閘15〇相同之高度， 如可比該第一浮動閘144較低。與IPD層124接觸之一電極面 20 積可為大於穿隧氧化物層1〇2者。 另一個實施例在第5圖中被顯示，其中一浮動閘電極 152包括一第二浮動閘電極160，其比該第一浮動閘電極1〇4 較高。該第一絕緣層118b，可具有與第二浮動閘電極160相 同之高度，且可比該第一浮動閘電極104較高。與ipd層124 14 200843120 接觸之一電極面積可為大於穿隧氧化物層102者。 另一個實施例在第6圖中被顯示，其中該槽溝112可用 多絕緣層被填充，且形成一絕緣層145之該等多絕緣層 140a，142a之一上層表面可為非扁平的。依次地，一浮動 5閘電極162可包括該第一浮動閘104與一第二浮動閘no,其 可依循該等多絕緣層140a，142a之上層表面的結果之等高 線。進一步而言，一第一絕緣層1181)，，可為只在絕緣層145 的最高部分上，即在第二絕緣層142a上。 一種依據此實施例之形成記憶體裝置的方法可包括如 10在第第2A與2B圖中被顯示之階段。然後在槽溝112被形成 後，該方法可如在第7A圖中被顯示地進行，其中槽溝112 可如用CVD與CMP處理以一第一絕緣層“ο與一第二絕緣 層142被填充以形成一絕緣層143。第一氮化物層1〇8可在其 中絕緣層143之頂部部分與第二氧化物層11〇被移除的CMp 15 處理之際作用成為一蝕刻停止層。 然後，絕緣層143之其餘的上層部分可進一步用針對第 一絕緣層140之材料比起針對第二絕緣層142之材料為較快 的移除率之如乾蝕刻處理的處理差別地被移除。該蝕刻停 止點可比穿隧氧化物層較高且比第一浮動閘122較低。因 20而，具有非扁平之上層部分的絕緣層145可如第7B圖顯示地 被形成。 然後，當第二浮動閘電極170在具有非扁平之上層表面 的絕緣層145上被形成時，第二浮動閘電極17〇之形狀將如 在第7C圖中被顯示地依循絕緣層145的非扁平之上層表面 15 200843120 的等咼線。因而，依據此實施例之第二浮動閘電極17〇可具 有較小的面向相鄰的記憶體裝置之表面面積，其比起穿隨 氧化物層102可降低干擾，而又維持提高IPD層124的電極接 ^ 觸面積。 ,5 雖然上面之實施例已假設閘堆疊係在槽溝前被形成， 該槽溝可在形成該閘堆疊前被形成及被充填。因而，在槽 溝中之絕緣材料可與該絕緣材料集積。 依據上述之實施例的記憶體裝置可在如NAND快閃記 • 憶體裝置或N 〇 R快閃記憶體裝置之各種組配中被運用。 10 一 NAND快閃記憶體之示意圖在第8圖中被顯示。如其 中被顯示地，NAND快閃記憶體3〇〇可包括一記憶體胞元陣 列，其包括對應於各位元線路BL0至BLn的多個胞元串列 (或NAND串列）。每一個胞元串列可包括一串列選擇電晶體 ST1作為一第一選擇電晶體、一接地選擇電晶體ST2作為一 15弟二選擇電晶體、及依據任一上面實施例被組配而系列地 在選擇電晶體ST1與ST2間被連接之多個記憶體胞元M1s ® Mm。該串列選擇電晶體ST 1可具有一汲極被連接至對應之 位元線路及一閘極被連接至一串列選擇線路SSL。該接地選 擇電晶體ST2可具有一源極被連接至一源極行選擇線路 20 CLS及一閘極被連接至一接地選擇線路GSL。記憶體胞元 Ml至Mm可系列地被連接至串列選擇電晶體STi之源極與 接地選擇電晶體ST2之沒極。記憶體胞元Ml至Mm可被連接 至各別之句組線路WL1至WLm。句組線路WL1至WLm、串 列選擇線路SSL、與接地選擇線路GSL可被連接至一控制/ 16 200843120 解碼器電路340。 依據一實施例的一NOR快閃記憶體裝置400的方塊圖 在第9圖中被顯示。參照第9圖，n〇R快閃記憶體裝置400 " 可包括一胞元陣列410、一輸入緩衝器420、一程式驅動器 ，5 430、一列選擇器440、一行選擇器450、一失效偵測器460、 與一控制器470°NOR快閃記憶體400可由主機(未晝出）接收 命令信號CMD、位址信號ADD、資料DQi、與高電壓vpp。 胞元陣列410可包括多個排組BK1至BKn。每一個排組 可包括多個區段SCI至SCm，其每一個作為一擦拭單元。每 10 一個區段可括多個記憶體胞元（未晝出，但其可依據任一上 面之實施例被組配)被耦合至多條句組線路與位元線路。輪 出線路與輸出電路由第9圖中被省略，使得整體之N0R快閃 記憶體400可清楚地被顯示。第9圖配合比第9圖更詳細地顯 • 示該等多個排組與其區段之一的第10圖將促成熟習本技藝 、15 者能完整地了解NOR快閃記憶體裝置400之作業所需的輪 出電路。 列選擇器440可在響應一列位址XA下選擇一句組線 路。行選擇器450可在響應一行位址YA下為每一個排組選 擇如16位元線路之n條位元線路。有關胞元陣列41〇、列選 20擇器440與行選擇器450之結構與作業將參照第10圖詳細地 被描述。 資料輸入緩衝器420可並列地接收等於排組之個數的η 位元之程式資料。該程式資料可以η位元為單位被儲存於輸 入緩衝器420之單位缓衝器ΙΒ1至IBn。該等單位緩衝器Ιβ1 17 200843120 至IBn可在資料閂信號DLj(j=1 -n)之控制下為交替地可操作 的。例如，若DL1為高，第一單位緩衝器ΙΒ1可並列地接收 η個資料位元。被接收之資料可就一段期間被保存在第一單 ^ 位緩衝器1Β1中。當一程式選擇信號PSEL為高時，資料輪 -5入緩衝器420可暫時地傾卸在單位緩衝器IΒ1至IΒ η中被保 存之資料至程式驅動器430。 控制器470可對資料輸入緩衝器420施用程式選擇信號 PSEL與資料閂信號DLj。資料輸入緩衝器420可在控制器 _ 470之调卽下父替地或循序地接收以n個位元為單位（即排 10 組的個數或較少）之程式資料。 程式驅動器43 0在響應被儲存於資料輸入緩衝器4 2 〇中 之程式資料封包DBli至DBni(i=l-l6)下對位元線路封包 BLli至BLni(i=l-n)間被選擇位元線路同步地施用一程式電 • 壓。程式驅動器430可包括對應於單位緩衝器IB1至IBn之單 15位範動器PD1至PDn。程式驅動器430可用由大於（内部）電源 電壓之外部電源的高電壓VPP被供應。 ^ 失效偵測器460可感測在胞元陣列41 〇中被儲存之資 料，並藉由被感測之資料與被儲存於資料輸入緩衝器42〇中 之程式資料來偵測程式的失效。失效偵測器460可被胞元陣 20 列410之所有的排組共用。 第10圖顯示該第一排組BK1做為例子之與第9圖中被 捧頁示的列與行選擇杰及週邊相關聯之電路模型。列選擇器 440可包括多個列解碼器RD1至RDm，及行選擇器45〇可包 括多個行解碼器CD1至CDm。成對之列與行解碼器對應於 18 200843120 每一個區段SCI至SCm。行選擇器450可包括對應於第一排 組BK1被配置之一全體行解碼器gcdI。 參照第10圖，第一區段Sci可被耦合至列解碼器&〇1 用於驅動被指定給被選擇之一記憶體胞元的一句組線路與 5行解碼器用於選擇被指定給一全體位元線路(如GBL1)之位 兀線路BL1至BLk。該等全體位元線路可包括“条（此處為16 條)位元線路，使得每一條全體位元線路〇]3£1至(}61^6可在 每一個區段中透過其對應之行閘極電晶體以位元線路Bu 至BLk(較佳地相對於全體位元線路可命名為本地位元線路) 1〇被連結。行閘極電晶體可被對應於此之行解碼器控制。其 他的區段可包括與第一區硖SC1相同之對應的連接。 4荨全體位元線路GBL1至GBL16可由程式驅動器430 所提供的位元線路封包BL1aBLni之一（如BLli)，經由全 體行解碼器GCD1所控制的選擇電晶體〇1至〇16加以引 15導。結果為，記憶體胞元陣列410可具有以本地位元線路之 每一條沿著行被連接至記憶體胞元與全體位元線路之每一 條被連接至一組本地位元線路的階層式架構。 在下列第11至16圖中，記憶體510之不同的使用將被顯 不。其應被了解任何上面被討論之實施例可就記憶體51〇被 2〇 使用。 第11圖顯示與被組配來管理在記憶體510來回流動之 資料的記憶體控制器520通訊之記憶體51〇的方塊圖。第12 圖顯不其上記憶體51〇與記憶體控制器52〇可被集積之一記 憶卡530。 19 200843120 第13圖顯示其上記憶體510、記憶體控制器520、一電 子資料控制器（EDC)610、一介面630與呈現元件620被集積
之一記憶卡600的方塊圖。呈現元件620可規定其中由EDC 61〇被輸出之資料被格式化用於在介面630上顯示的特定方 5 式。 第14圖顯示其中記憶體5丨〇與一主機直接通訊之方塊 圖。第15圖顯示其中記憶卡53〇上的記憶體控制器52〇為介 於記憶體510與主機700間之方塊圖。第丨6圖顯示其上一中 央處理單元810與記憶體510被集積之一記憶卡8〇〇。 1〇 如此處被描述地，當一層或元件被稱為在另一層或基 體上」日可，其可為直接在該另一層或基體上，或中介之 層亦可出現。當一層被稱為在另一層或基體「下」時，其 可為直接在下方，且一片或多片中介之層亦可出現。當一 層被稱為「介於」二層間時，其可只為介於該等二層間之 15層，或一片或多片中介之層亦可出現。當一元件或層被稱 為「被連接」或「被耦合」至另一元件或層時，其可被連 接或被I禺合至另一元件之該其他元件，或中介的元件與層 可出現。對照之下，當一元件被稱為r直接被連接」或「直 接被耦合」至另一元件或層時，無中介的元件與層可出現。 2〇 如此處被使用地，「及/或」之用詞包括一個或多個相 關聯之被列出的項目之任何與所有的組合。進一步言之， 雖然如「第-」、「第二」與「第三」等之用詞可在此處被 使用以描述各種元件、成份、區域、層、及/或段落，這些 疋件、成份、區域、層、及/或段落不應不被這些用詞限制。 20 200843120 這些用詞只被用來在元件、成份、區域、層、及/或段落彼 此分辨。因之，一第一元件、成份、區域、層、及/或段落 可被稱為第二元件、成份、區域、層、及/或段落而不致偏 離此處被插述的實施例之教習。 5 空間上相對之用詞，如「下面」、「下方」、「上層」、「上 方」與「上層」等可在此處為了描述容易地被使用而如在 圖中被顯不地描述一元件或特點對另外的元件或特點之關 係。其將被了解，該等空間上相對之用詞被欲於除了在圖
中被顯示之定向外要包容該裝置在使用或操作中的不同之 10疋向例如，若圖中之裝置被翻轉，被描述為在其他元件 或特之「下方」或「下面」的元件便會被定向於在其他 兀件或特點之「上方」。因而，「下方」之釋例性的用詞可 匕谷上方與下方二者的定向。該裝置反而可被定向(被旋轉 9〇度或位於其他定向）且此處被使用之空間上相對的描述 15 詞因之被解釋。 20 如此處被使用地，「_」、「一個」與「該」之單數形 除非在文意中清楚地指出為此，否則係被欲於也包括複 形式、。其將進一步被了解，「包含」與「包括」之用詞係 斤述及4寸占。數、步驟、作業、元件與成份等之出規 不排除個或夕個其他特點、整數、步驟、作業、元件 成份_組等的出現切此添加。 :知例係在此處以參照理想化之實施例及/或中間 造的示意性圖示之斷，被描述。如此，例如因製造技 或谷差U的來自圖示之形狀的變化會被期待。 21 200843120 而’此處被描述之實施例不應被構建成為受限於此處被顯 示的區域之特定形狀，且係將包括例如因製造結果所致的 形狀之離差。例如，被顯示為長方形之被植入的區域可具 有被滾圓或曲線之外貌，及/或在其邊緣之植入集中的傾斜 5度，而非由被植入變為非被植入之區域的二元式變化。類 似地，用植入被形成的被埋入之區域可形成在該被埋入之 區域與該植入經之會發生的表面間之區域中的一些植入的 結果。因而在圖中被顯示之區域係在性質上為示意性的， 且其形狀可不顯示該區域的真實形狀，而不欲將本發明限 10 制於被顯示之確實形狀。 除非有被定義，此處被使用之用詞（包括技術與科學術 語）具有如被一般熟習本技藝者所共同了解之相同的意 義。其將進一步被了解如在普遍被使用之辭典中被定義者 的用3應被解釋為具有與其在相關技藝之文意中的音義一 15致的意義，且除非有在此處直接如此被定義而非為理想化 或過度地正式的意義。 貝^例已在此處被揭露’且雖然特定之用詞被運用， 其被使用及只以總屬性及描述性之意義被解釋，且不是為 了限制之目的。因之，其將被一般的熟習本技藝者了解， 20在形式與細節中之各種改變可不偏離本發明如在下列申請 專利範圍被設立的精神與領域地被做成。 L圓式簡單說明】 第1A圖顯示依據一第一實施例之一記憶體裝置的透視 圖； 22 200843120 第1B圖顯示第1A圖之記憶體裝置的斷面圖； 第2Α至2L圖顯不依據一實施例的製造在第1 a圖之記 憶體裝置的方法中之階段的斷面圖； 第3圖顯示依據一實施例的一記憶體裝置之斷面圖； 5 第4圖顯示依據一實施例的一記憶體裝置之斷面圖； 第5圖顯示依據一實施例的一記憶體裝置之斷面圖； 第6圖顯示依據一實施例的一記憶體裝置之斷面圖； 第7A至7C圖顯示依據一實施例的製造在第6圖之記憶 體裝置的方法中之階段的斷面圖； 10 第8圖顯示依據一實施例的一 NAND快閃記憶體之示 意圖； 第9圖顯示依據一實施例的一 NOR快閃記憶體之方塊 圖； 第10圖顯示依據一實施例的一NOR快閃記憶體之與一 15 列與行選擇器相關聯的一胞元陣列之一排組的示意圖； 第11圖顯示依據一實施例的與一記憶體控制器通訊之 一記憶體的方塊圖； 第12圖顯示依據一實施例的包括一記憶體與一記憶體 控制器之一記憶卡的方塊圖； 20 第13圖顯示依據一實施例的包括一記憶體與一記憶體 控制器之另一記憶卡的方塊圖； 第14圖顯示依據一實施例的與一主機通訊之一記憶體 的方塊圖； 第15圖顯示依據一實施例的與一主機通訊之一記憶卡 23 200843120 的方塊圖，以及 第16圖顯示依據一實施例的包括一中央處理單元與一 記憶體之一記憶卡的方塊圖。 【主要元件符號說明】
100…基體 132…浮動閘電極 102…穿隧氧化物層 134…第一浮動閘電極 104…浮動閘電極 140…絕緣層 106…氧化物層 140a…絕緣層 108···氮化物層 142…浮動閘電極 110…氧化物層 142a…絕緣層 112…槽溝 143…絕緣層 114a".絕緣層 144…第一浮動閘 116···閘隔片 145…絕緣層 118…絕緣材料 150…第二浮動閘電極 118a".絕緣層 152…浮動閘電極 118b"·絕緣層 160…第二浮動閘電極 118b”絕緣層 162…浮動閘電極 120…浮動閘電極 170…第二浮動閘 122…浮動閘電極 300···ΝΑΝϋ快閃記憶體 124···層 340···控制/解碼器電路 126···控制閘電極 400."NOR快閃記憶體裝置 130…第二浮動閘電極 410…胞元陣列 24 200843120 420…輸入緩衝器 530…記憶卡 430…程式驅動器 600…記憶卡 440…列選擇器 610 …EDC 450…行選擇器 620…呈現元件 460…失效偵測器 630…介面 470…控制器 700…主機 510…記憶體 800…記憶卡 520…記憶體控制器 810…中央處理單元
25

Claims (1)

  1. 200843120 十、申請專利範圍： 一種記憶體裝置，包含： ^在一基體上於該基體之相鄰的絕緣層間的一第一 ^ 3包極，至少一部分之第一浮動閘電極突出在一部 分该等相鄰的絕緣層上； ;至夕一禮專相鄰的絕緣層上之一第二浮動閘電 極包氣式地被連接至該第一浮動閘電極； 在該等第一與第二浮動閘電極上之一介質層；以及 在該介質層及該等第一與第二浮動閘電極上之一 控制閘。 2· 如申請專利範圍第1項之記憶體裝置，其中該記憶體裝 置為§己憶體陣列，在該記憶體陣列中之每一個記憶體 胞凡包括第一與第二浮動閘電極。 3. 15 如申請專利範圍第1項之記憶體裝置，其中該第二浮動 閑電極只在其側壁接觸該第一浮動閘電極。 4. 如申請專利範圍第1項之記憶體裝置，進一步包含一絕 緣層與該第二浮動閘電極相鄰且在該等相鄰的絕緣層 上。 5·如申请專利範圍第1項之記憶體裝置，其中該絕緣層突 出至該第二浮動閘電極上。 6·如申請專利範圍第4項之記憶體裝置，其中該絕緣層之 上層表面與該第二浮動閘電極之一上層表面為彼此 實質均衡的。 7·如申請專利範圍第1項之記憶體裝置，其中該絕緣層包 26 200843120 括-突出部與突出至該第二浮動間電極上之該第二广 動閘電極相鄰。 f -5
    10
    8·如申請專利範圍第1項之記憶體裝置，其中該第二、孚動 閘包極的厚度在遠離該第一浮動閘之方向減小。 9·如申請專利範圍第〗項之記憶體裝置，其中該等第一與 第二浮動閘電極係由不同的材料被做成。 、 10·如申請專利範圍第！項之記憶體裝置，其中該第二浮動 閘電極突出至該第一浮動閘電極上。 子 U·如申請專利範圍第！項之記憶體袭置，其中該第一浮動 閘電極突出至該第二浮動閘電極上。 子 12·如申請專利範圍第！項之記憶體裝置，其中該第一浮動 閘電極之整體在該絕緣層上方。 13. —種系統，包含： 一處理器被採用來處理資料；以及 一記憶體裝置電氣地仙合至該處理器且被採用 來提供資料至該處理器，該記憶體裝置包括： 在一基體上於該基體之相鄰的絕緣層間的一第一 浮動閘電極，至少-部分之第—浮動閘電極突出在一部 分該等相鄰的絕緣層上； 20 於至少一該等相鄰的絕緣層上之一第 極電氣式地被連接至該第_浮動閘電極； 浮動閘電 在该等第-與第二浮動閉電極上之—介質層·以及 在該介質層及該等第—與第二浮動間電極上之一 控制閘。 27 200843120 14. 一種用於形成記憶體裝置之方法，包含： 在一基體上於該基體之相鄰的絕緣層間形成一第 一浮動閘電極，至少一部分之第一浮動閘電極突出在一 • 部分該等相鄰的絕緣層上； -5 於至少一該等相鄰的絕緣層上形成一第二浮動閘 電極電氣式地被連接至該第一浮動閘電極； 在該等第一與第二浮動閘電極上形成一介質層；以 及 ® 在該介質層及該等第一與第二浮動閘電極上形成 10 一控制閘。 15. 如申請專利範圍第14項之方法，其中形成該第一浮動閘 電極包括： 在該基體上形成一第一浮動閘電極；以及 - 將該第一浮動閘電極層做模型； 15 16·如申請專利範圍第15項之方法，其中在將該第一浮動閘 電極層做模型前，該方法進一步包括在該第一浮動閘電 ^ 極上形成一光罩層，其中將該第一浮動閘電極層做模型 形成該第一浮動閘與一光罩之一堆疊式的結構。 17. 如申請專利範圍第16項之方法，進一步包含： 20 在與該堆疊式的結構相鄰的基體上形成槽溝；以及 以一絕緣材料填充該等槽溝。 18. 如申請專利範圍第14項之方法，進一步包含在突出該絕 緣層上方之該堆疊式的結構上形成一閘隔片。 19·如申請專利範圍第18項之方法，進一步包含移除一部分 28 200843120 之該閘隔片層以形成該第二浮動閘。 20.如申請專利範圍第19項之方法，其中移除該部分之該閘 隔片包括使該第二浮動閘的一上層表面為在該第一浮 '動閘之一上層表面上方。 -5 21 ·如申請專利範圍第19項之方法，其中.移除該部分之該閘 隔片包括使該第二浮動閘的一上層表面為在該第一浮 動閘之一上層表面下方。 22. 如申請專利範圍第19項之方法，其中移除該部分之該閘 隔片包括使該第二浮動閘的一上層表面為實質地與該 10 第一浮動閘之一上層表面成水平。 23. 如申請專利範圍第19項之方法，進一步包含移除該部分 之該絕緣層，包括使該絕緣層的一上層表面為在該第一 浮動閘之一上層表面的下方。 24·如申請專利範圍第19項之方法，進一步包含移除該部分 !5 之該絕緣層，包括使該絕緣層的一上層表面為實質地與 該第二浮動閘之一上層表面成水平。 25·如申請專利範圍第17項之方法，其中以該絕緣材料填充 該等槽溝包括： 以一第一絕緣材料部分地填充該等槽溝；以及 20 以一第二絕緣材料完全地填充該等槽溝。 29
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