SU907796A1

SU907796A1 - Parallel-serial analogue-digital converter

Info

Publication number: SU907796A1
Application number: SU802947993A
Authority: SU
Inventors: Александр Ильич Воителев; Лев Михайлович Лукьянов
Original assignee: Всесоюзный научно-исследовательский институт электромеханики
Priority date: 1980-06-30
Filing date: 1980-06-30
Publication date: 1982-02-23

Description

(5) ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ(5) PARALLEL AND CONSISTENT ANALOG-DIGITAL CONVERTER

II

Изобретение, относитс к импульсной технике и используетс при создании управл ющих вычислительных комплексов .The invention relates to a pulse technique and is used in the creation of control computing systems.

Известен параллельно-последовательный аналого-цифровой преобразователь , содержащий преобразователь параллельного считывани , регистр, первый и второй цифро-аналоговые преобразователи, коммутатор, первый и второй аналоговые сумматоры, первый, второй и третий усилители, блок управлени и входную шину, при этом входна шина через первый усилитель соединена с первым входом коммутатора, второй и третий входы которого соединены соответственно через второй и третий усилители с выходами- первого и второго аналоговых сумматоров, выход коммутатора через преобразователь параллельного считывани соединен с первыми входами регистра, соединенного вторыми входами с первыми выходами блока уп2A parallel-to-serial analog-to-digital converter is known, comprising a parallel-reading converter, a register, first and second digital-to-analog converters, a switch, first and second analog adders, first, second and third amplifiers, a control unit, and an input bus; the first amplifier is connected to the first input of the switch, the second and third inputs of which are connected respectively via the second and third amplifiers to the outputs of the first and second analog adders, the output of a com utatora through inverter parallel readout register is coupled to first inputs connected to the second inputs of the first output unit UP2

равлени и с четвертыми входами коммутатора , первый и вторые выходы регистра соединены с входами соответственно первого и второго цифро-аналоговых преобразователей ( UAnJi выходы которых соединены с первыми вхо-, дами соответственно первого и второго аналоговых сумматоров, а второй вход преобразовател параллельного считывани соединен с вторым выходом блока управлени . Кроме этого, в нем выход первого усилител соединен с вторым входом первого аналогового сумматора , а выход второго усилител соединен с вторым входом второго аналогового сумматора 1 .and the first and second outputs of the register are connected to the inputs of the first and second D / A converters respectively (UAnJi outputs of which are connected to the first inputs and terminals of the first and second analog adders, respectively, and the second input of the parallel reading converter is connected to the second control unit output.In addition, the output of the first amplifier in it is connected to the second input of the first analog adder, and the output of the second amplifier is connected to the second input of the second analog 1 adder.

Недостатком данного преобразовател вл етс низкое быстродействие.The disadvantage of this converter is low speed.

Цель изобретени - повьвиение быстродействи .The purpose of the invention is to improve the speed.

Поставленна цель достигаетс тем, что в параллельно-последовательный аналого-цифровой преобразователь/ содержащий входную шину, котора через первый усилитель соединена с первым входом коммутатора, второй и третий входы которого соединены соответственно мерез второй и третий усилители с выходами первого и второго аналоговых сумматоров, выход коммутатора через преобразователь параллельного считывани соединен с первыми входами регистра, вторые входы которого соединены с первыми выходами блока управлени и с четвертыми входами коммутатора, первые и вторые выходы регистра соединены с входами соответственно первого и второго цифро-аналоговых преобразователей , выходы которых соединены с первыми входами соответственно первого и второго аналоговых сумматоров , второй вход преобразовател параллельного считывани соединен с вторым выходом блока управлени , дополнительно введены источник напр жени и два переключател , причем выход источника напр жени соединен с первыми входами переключателей, второй вход и выход первого переключател соединены соответственно с выходом первого усилител и с вторым входом первого аналогового сумматора , второй вход и выход второго переключател соединены соответственно с выходом второго усилител и с вторым входом второго аналогового сумматора, а третьи входы первого и второго переключателей соединены соответственно с третьим и с четвертым выходами управлени . На фиг. 1 приведена структурна схема предложенного устройства; на фиг. 2 - временные диаграммы работы основных узлов устройства при выполнении анахюго-цифрового преобразовател . Параллельно-последовательный ана лого-цифровой преобразователь содержит входную шину 1, усилители 2, 3 и , аналоговые сумматоры 5 и 6, циф ро-аналоговые преобразователи 7 и 8 коммутатор 9, преобразователь параллельного считывани 10, регистр 11, блок управлени 12, переключатели 13 и 14, источник напр жени 15, вы ходные шины результирующего кода 16 и интерфейсные вход ц выход 17. На фиг. 2 обозначены сигнал 18 на выходе коммутатора Э, сигналы 19 и 20 на выходах соответственно усилителей 3 и , -импульсы 21 считывани , формируемые на втором выходе блока 12, выходные сигналы 22 и 23 соответственно цифро-аналоговых преобразователей 7 и 6, сигналы 2k и 25 на управл ющих входах соответственно переключателей 13 и 1А, выходной интерфейсный сигнал 26 блока 12. Преобразователь работает следующим образом. Преобразование начинаетс с приходом импульса по интерфейсному входу 17. по которому блок 12 вырабатывает сигналы на первых выходах, поступающие на четвертые входы коммутатора 9 и на вторые входы регистра 11. В peзyльtaтe коммутатор 9 подключает на вход преобразовател 10 си1- нал с выхода усилител 2, обеспечивающего необходимую нагрузочную способность входному аналоговому сигналу , поступающему через ВХОДНУЮ шину на вход этого усилител . В регистре 11 открываютс входы старших разр дов дл приема параллельного кода с выходов преобразовател 10. После этого блок 12 формирует первый импульс считывани 21, поступакиций на второй вход преобразовател 10. Импульсный код, образованный на выходах последнего , записываетс в старшие разр ды регистра 11. Выходы этих разр дов воздействую т на первый ЦАП 7, на выходе которого формируетс сигнал 22, поступающий на первый вход сумматора 5 на второй вход которого начинает поступать сигнал с выхода усилител 2 через переключатель 13 .так как блок 12 измен ет сигнал 2k на его управл кнцем входе одновременно с по влением первого импульса считывани 21. Поскольку 10 этого переключени на входе усилител 3 входной сигнал равен выходному сигналу источника 15, значение которого равно Ицдс с/ (где максимально возможное значение выходного сигнала усилител 3 равное максимальному значению выходного сигнала усилители 2j К число разр дов, получаемых в каждом такте преобразовател , а коэффициенты .усилени , усилителей 3 и равны значению 2 , то выходной сигнал 19 усилител 3 равен половине его возможного максимального значени . Поэтому при переходе ко второму такту изменение сигнала на выходе усилител 3 происходит в два раза быстрее , так как оно определ етс половиной диапазона изменени входного сигнала. Врем изменени определ етс пунктирными лини ми, обозначенными на диаграмме сигнала 19. После выполнени первого считывани блок 12 измен ет сигналы на первых выходах гак, что коммутатор 9 на вход преобразовател 10 подключает выход усилител 3, а также открывает дл приема средние разр ды регистра 11. Через врем , определ емое максимально возможным изменением выходного сигнала усилител 3, блок 12 формирует второй импульс считывани 21, и код с выходов преобразовател 10 записываетс в сред ние разр ды регистра 11.The goal is achieved by connecting the parallel-to-serial analog-to-digital converter / containing input bus, which through the first amplifier is connected to the first input of the switch, the second and third inputs of which are connected, respectively, through the second and third amplifiers to the outputs of the first and second analog adders, output the switch is connected via a parallel read converter to the first inputs of the register, the second inputs of which are connected to the first outputs of the control unit and to the fourth inputs the first and second outputs of the register are connected to the inputs of the first and second digital-analog converters, respectively, the outputs of which are connected to the first inputs of the first and second analog totalizers, respectively, the second input of the parallel reading converter is connected to the second output of the control unit; two switches, the voltage source output being connected to the first inputs of the switches, the second input and the output of the first switch are connected respectively enno with the output of the first amplifier and a second input of the first analog adder, a second input and an output of the second switch are respectively connected to the output of the second amplifier and a second input of the second analog adder, and third inputs of the first and second switches are respectively connected to third and fourth control outputs. FIG. 1 shows a block diagram of the proposed device; in fig. 2 - timing diagrams of the operation of the main components of the device when performing anahugo-digital converter. The parallel-serial analog-digital converter contains input bus 1, amplifiers 2, 3 and, analog adders 5 and 6, digital-analog converters 7 and 8, switch 9, parallel reading converter 10, register 11, control unit 12, switches 13 and 14, a voltage source 15, output buses of the resultant code 16 and interface inputs c output 17. In FIG. 2 shows the signal 18 at the output of switch E, the signals 19 and 20 at the outputs of amplifiers 3 and, respectively, the read pulses 21 generated at the second output of block 12, the output signals 22 and 23 respectively of digital-analog converters 7 and 6, the signals 2k and 25 at the control inputs, respectively, of the switches 13 and 1A, the output interface signal 26 of block 12. The converter operates as follows. The conversion starts with the arrival of a pulse at the interface input 17. By which unit 12 generates signals at the first outputs, arriving at the fourth inputs of the switch 9 and at the second inputs of the register 11. In the result switch 9 connects to the input of the converter 10 S1-nal from the output of the amplifier 2, providing the necessary load capacity to the input analog signal coming through the input bus to the input of this amplifier. In register 11, the higher-order inputs are opened to receive the parallel code from the outputs of the converter 10. Block 12 then forms the first read pulse 21, acts on the second input of the converter 10. The pulse code formed at the outputs of the latter is written to the high bits of the register 11. The outputs of these bits act on the first D / A converter 7, the output of which produces a signal 22, which arrives at the first input of the adder 5 and the second input starts to receive a signal from the output of the amplifier 2 through a switch 13. OK 12 changes the 2k signal on its input control simultaneously with the appearance of the first read pulse 21. Since 10 of this switch at the input of amplifier 3, the input signal is equal to the output signal of source 15, the value of which is equal to cs / (where the maximum possible value of the output signal of the amplifier 3 equal to the maximum value of the output signal of the amplifiers 2j K the number of bits received in each step of the converter, and the coefficients of the amplification, amplifiers 3 and equal to 2, then the output signal 19 of the amplifier 3 is equal to half possible maximum value. Therefore, when going to the second clock cycle, the change in signal at the output of amplifier 3 occurs twice as fast, since it is determined by half of the range of change of the input signal. The change time is determined by the dotted lines indicated in the signal diagram 19. After the first reading is performed, the block 12 changes the signals at the first outputs so that the switch 9 connects the output of the amplifier 3 to the input of the converter 10, and also opens for reception the middle bits of the register 11 After a time determined by the maximum possible change in the output signal of amplifier 3, unit 12 generates a second read pulse 21, and the code from the outputs of converter 10 is written to the middle bits of register 11.

В результате этого начинает измен тьс сигнал 23 на выходе второго ЦАП 8.As a result, signal 23 at the output of the second DAC 8 begins to change.

После второго считывани блок 12 снова измен ет сигналы на первых своих выходах, а также на управл ющем входе переключател 14. В регистре , 11 открываютс входы младших разр дов, коммутатор подключает на вход преобразовател 10 выход усилител Ц, а переключатель И подает на второй вход выходной сигнал усилител 3. После этого начинает иомен тьс сигнал 20 на выходе усилител 4.Максимально возможное изменение сигнала на выходе.After the second reading, block 12 again changes the signals at its first outputs, as well as at the control input of switch 14. In the register, 11, the lower-order inputs are opened, the switch connects the output of amplifier C to the input of converter 10, and switches And to second input the output signal of amplifier 3. After this, signal 20 begins at the output of amplifier 4. The maximum possible change in the signal at the output.

Через врем , определ емое максимально возможным изменением сигнала на выходе усилител 3 пунктирные линии на диаграмме сигнала 20), блок 12 формирует третий импульс счтывани 21, по которому производитс запись кода в младшие разр ды регисра 11. На этом процесс прес разовани заканчиваетс , а блок 12 вырабатывает выходной интерфейсный сигнал 26, по которому можно снимать код результата преобразовани с выходов 16 всех разр дов регистра 11.After a time determined by the maximum possible change in the signal at the output of the amplifier 3, the dashed lines in the signal diagram 20), block 12 generates a third read pulse 21, which is used to write code to the lower bits of the register 11. At this, the pressing process ends and the block 12 generates an output interface signal 26 by which it is possible to remove the conversion result code from the outputs 16 of all bits of the register 11.

После того, как код результата считан с выходов регистра 11, блок 12 устанавливает в исходное состо ние разр ды регистра 11, измен ет управл ющие сигналы 2 и 25 на управл ющих входах переключателей 13 и It, а также измен ет сигналы на своих первых выходах, подключа ко входу преобразовател 10 выход усилител 3, чем подготовл етс очеоедное преобразование.After the result code is read from the outputs of register 11, block 12 sets the bits of register 11 to its original state, changes the control signals 2 and 25 to the control inputs of switches 13 and It, and also changes the signals on its first outputs By connecting to the input of the converter 10 an output of the amplifier 3, which prepares a single-phase conversion.

Таким образом, новых элементов и их взаимосв зей позвол ет в два раза сократить врем изменени сигнала на выходе усйлителей 3 и , чем существенно повышаетс быстродействие преобразовани .Thus, the new elements and their interrelations allow for a two-fold reduction in the time of change of the signal at the output of users 3 and, thus, the conversion speed significantly increases.

Claims

Invention Formula

to

A parallel-to-serial analog-to-digital converter containing an input bus which, through the first amplifier, is connected to

the first input of the switch, the second and third inputs of which are connected respectively via the second and third amplifiers to the outputs of the first and second analog adders, and the output of the switch is connected to the first inputs of the register through the parallel reading converter, the second inputs of which are connected to the first outputs of the control unit

and with the fourth inputs of the switch, the first and second outputs of the register are connected to the inputs of the first and second digital-analog converters, respectively, the outputs of which are connected to the first inputs of the first and second analog adders, respectively, the second input of the parallel reading converter,

characterized in that, in order to increase speed, a voltage source and two switches are inputted to it, the voltage source output is connected to the first switch inputs, the second input and the first switch output are connected respectively to the output of the first amplifier, and to the second input of the first analog adder , the second input and output of the second switch are connected respectively to the output of the second amplifier and to the second input of the second analog adder, and the third inputs of the first and second switches are connected respectively with the third and fourth outputs of the control unit.

Sources of information taken into account in the examination 1.1ЕЕБ International Convention Reeord 1966, v.U, N 3, P. 39-43, fig. 2 (prototype).

tt

Jl