RU2498343C1

RU2498343C1 - Signal processing apparatus

Info

Publication number: RU2498343C1
Application number: RU2012121593/07A
Authority: RU
Inventors: Борис Иванович Соловьев
Original assignee: Открытое акционерное общество "Научно-производственное предприятие "Салют"
Priority date: 2012-05-25
Filing date: 2012-05-25
Publication date: 2013-11-10

Abstract

FIELD: radio engineering, communication.

SUBSTANCE: signal processing involves detecting a target with double selection of moving targets with repetition period wobbling, varying the frequency and phase of the signal reflected from the target relative the frequency and phase of a passive jamming signal, wherein the effect of the speed of the radar system itself is eliminated. The signal processing device includes two phase detectors, two analogue-to-digital converters, four digital delay lines, ten subtractors, six adders, three modulus computer units, an integrator, a decoder, three multipliers, four comparator circuits, a two-input NAND logic element and an AND logic element. The listed devices are connected to each other in a certain manner.

EFFECT: avoiding display of passive jamming information on the screen and improved observability useful signals.

1 dwg

Description

Изобретение относится к радиотехнике и может использоваться в радиолокационных станциях (далее РЛС) обнаружения и сопровождения целей, в которых производится когерентная обработка сигналов.The invention relates to radio engineering and can be used in radar stations (hereinafter referred to as radar) for detecting and tracking targets for which coherent signal processing is performed.

Известно из уровня техники устройство для подавления пассивных помех (а.с.СССР №743208), содержащее два канала, каждый из которых состоит из трех основных перемножителей, сумматора и последовательно соединенных фазового детектора, аналого-цифрового преобразователя, первого и второго блоков памяти, причем первые входы фазовых детекторов каналов объединены, а выходы первого блока памяти и аналого-цифрового преобразователя подключены соответственно ко входу первого основного перемножителя и первому входу сумматора, второй и третий входы которого соединены соответственно с выходами второго и третьего основных перемножителей, при этом на вторые входы фазовых детекторов поданы опорные сигналы, вычислительный блок и последовательно соединенные блок измерения и усреднения межпериодного сдвига фазы помехи и функциональный преобразователь, а в каждый канал введены два дополнительных перемножителя, причем первый вход первого дополнительного перемножителя одного канала соединен с выходом второго блока памяти другого канала, первый вход и выход второго дополнительного перемножителя соединены соответственно с выходом второго блока памяти и одним из дополнительных входов сумматора, другой дополнительный вход которого соединен с выходом первого дополнительного перемножителя, а вторые входы дополнительных перемножителей соединены с выходами вычислительного блока, ко входу которого подключен выход блока измерения и усреднения междупериодного сдвига фазы помехи, входы которого соединены соответственно с выходами аналого-цифровых преобразователей и первых блоков памяти, при этом выход первого основного перемножителя одного канала подключен к первому входу третьего основного перемножителя этого же канала и первому входу второго основного перемножителя другого канала, а вторые входы вторых и третьих основных перемножителей соединены с выходами функционального преобразователя, при этом блок измерения и усреднения междупериодного сдвига фазы помехи содержит последовательно соединенные делитель, функциональный преобразователь и логический блок, соответствующие входы которого соединены со входами делителя, а также два канала, каждый из которых состоит из первого накопителя, первого перемножителя и последовательно соединенных второго накопителя, второго перемножителя и усредняющего сумматора, выход которого подключен с соответствующему входу делителя, при этом второй вход усредняющего сумматора одного канала соединен с выходом первого перемножителя другого канала, входы которого соединены с выходами первого и второго накопителей, причем входы накопителей являются входами блока измерения и усреднения междупериодного сдвига фазы помехи, выходам которого является выход логического блока, при этом вычислительный блок содержит последовательно соединенные блок памяти, сумматор и функциональный преобразователь, выходы которого являются выходами вычислительного блока, входом которого является вход блока памяти, соединенный с вторым входом сумматора.It is known from the prior art a device for suppressing passive interference (a.s.SSSR No. 743208), comprising two channels, each of which consists of three main multipliers, an adder and a series-connected phase detector, an analog-to-digital converter, the first and second memory blocks, moreover, the first inputs of the phase channel detectors are combined, and the outputs of the first memory block and the analog-to-digital converter are connected respectively to the input of the first main multiplier and the first input of the adder, the second and third inputs to the latter are connected respectively to the outputs of the second and third main multipliers, while the second inputs of the phase detectors are supplied with reference signals, a computational unit, and a series-connected unit for measuring and averaging the inter-period phase shift of the interference and a functional converter, and two additional multipliers are introduced into each channel, the first the input of the first additional multiplier of one channel is connected to the output of the second memory block of the other channel, the first input and output of the second additional the cores are connected respectively to the output of the second memory block and one of the additional inputs of the adder, the other additional input of which is connected to the output of the first additional multiplier, and the second inputs of the additional multipliers are connected to the outputs of the computing unit, to the input of which the output of the unit for measuring and averaging the interperiodic phase shift the inputs of which are connected respectively to the outputs of the analog-to-digital converters and the first memory blocks, while the output of the first main ne the multiplier of one channel is connected to the first input of the third main multiplier of the same channel and the first input of the second main multiplier of the other channel, and the second inputs of the second and third main multipliers are connected to the outputs of the functional converter, while the unit for measuring and averaging the inter-period phase shift of the interference contains a series-connected divider , a functional converter and a logical unit, the corresponding inputs of which are connected to the inputs of the divider, as well as two channels, each of which consists of a first drive, a first multiplier and a second drive connected in series, a second multiplier and an averaging adder, the output of which is connected to the corresponding input of the divider, while the second input of the averaging adder of one channel is connected to the output of the first multiplier of another channel, the inputs of which are connected to the outputs of the first and the second drives, and the drive inputs are the inputs of the unit for measuring and averaging the inter-period phase shift of the noise, the outputs of which are the course of the logical unit, while the computing unit contains a series-connected memory unit, an adder and a functional converter, the outputs of which are the outputs of the computing unit, the input of which is the input of the memory unit connected to the second input of the adder.

Известное устройство не может достаточно эффективно обеспечить подавление пассивных помех.The known device cannot effectively provide suppression of passive interference.

Наиболее близким аналогом (прототипом) предлагаемого технического решения в области селекции движущихся целей (СДЦ) является устройство для обработки сигнала, которое описано в изобретении по патенту РФ №2409822. Устройство для обработки сигнала содержит два канала, каждый из которых состоит из последовательно соединенных фазового детектора, аналого-цифрового преобразователя, первого и второго блоков памяти, причем первые входы фазовых детекторов каналов объединены и являются входом устройства, а на вторые входы фазовых детекторов поданы опорные сигналы, содержит также первый и второй блоки вычитания в обоих каналах соответственно, первый и второй сумматоры в каждом канале соответственно, первый, второй и третий блок вычислителя модуля, пятый и шестой блок вычитания, интегратор, пятый и шестой сумматоры, дешифратор, первый, второй и третий умножители, первая, вторая, третья и четвертая схема сравнения, логический элемент «2И-НЕ», логический элемент «И», причем в каждом канале аналого-цифровой преобразователь соединен с первыми входами первого сумматора и с первыми входами первого блока вычитания соответственно, в каждом канале выходы первого блока памяти - цифровой линии задержки соединены со вторыми входами первого блока вычитания и первого сумматора, с первыми входами второго блока вычитания и второго сумматора соответственно, выходы второго блока памяти - цифровой линии задержки соединены со вторыми входами второго блока вычитания и второго сумматора соответственно, выходы первых блоков вычитания первого и второго каналов соединены с первым и вторым входами первого блока вычислителя модуля соответственно, выходы вторых блоков вычитания первого и второго каналов соединены с первым и вторым входами второго блока вычислителя модуля соответственно, выходы знакового разряда первого и второго блоков вычитания первого и второго каналов и первого и второго сумматоров первого и второго каналов соединены со входом дешифратора, выходы вторых блоков памяти -цифровых линий задержки первого и второго каналов соединены с первым и вторым входами третьего блока вычислителя модуля соответственно, выход третьего блока вычислителя модуля соединен с первыми входами первого и третьего умножителей, выход интегратора соединен со вторым входом первого умножителя, а на второй вход третьего умножителя вводится постоянный коэффициент q, выход первого умножителя соединен со вторым входом шестого блока вычитания, выход шестого блока вычитания соединен со вторым входом второй схемы сравнения и со входом интегратора, выход второго блока вычислителя модуля соединен с первым входом третьей и четвертой схем сравнения, с первым входом шестого блока вычитания и с первым входом пятого сумматора, выход первого блока вычислителя модуля соединен со вторым входом пятого сумматора и с первым входом второго умножителя, на второй вход которого введен постоянный коэффициент l, а выход соединен с входом пятого блока вычитания и первым входом шестого сумматора, выход третьего умножителя соединен со вторыми входами пятого блока вычитания и шестого сумматора, а также с первым входом второй схемы сравнения, а выходы пятого блока вычитания и шестого сумматора подключены ко вторым входам третьей и четвертой схем сравнения соответственно, выход пятого сумматора соединен с первым входом первой схемы сравнения, на второй вход которой подан с выхода третьего умножителя сигнал, умноженный на два за счет смещения разрядной сетки, а выход подключен к первому входу логического элемента «2И-НЕ», выход дешифратора соединен со вторым входом логического элемента «2И-НЕ», выходы второй, третьей, четвертой схем сравнения соединены со вторым, третьим и четвертым входами логического элемента «И», и выход логического элемента «2И-НЕ» соединен с первым входом логического элемента «И», выход логического элемента «И» является выходом устройства Y. Устройство работает следующим образом. На первые входы фазовых детекторов поступает информационный эхо-сигнал на частоте когерентного гетеродина, на вторые входы S фазовых детекторов подается опорное напряжение когерентного гетеродина со сдвигом на 90°. При этом информационный эхо-сигнал разбивается на квадратуры. С выходов фазовых детекторов видеосигналы поступают на аналого-цифровые преобразователи, где дескретизируются по времени и преобразуются в цифровую форму.The closest analogue (prototype) of the proposed technical solution in the field of selection of moving targets (SDC) is a signal processing device, which is described in the invention according to the patent of the Russian Federation No. 2409822. The signal processing device comprises two channels, each of which consists of a series-connected phase detector, an analog-to-digital converter, first and second memory blocks, the first inputs of the phase channel detectors being combined and being the device input, and the reference signals being fed to the second inputs of the phase detectors also contains the first and second subtraction blocks in both channels, respectively, the first and second adders in each channel, respectively, the first, second, and third block of the module calculator, the fifth sixth subtraction unit, integrator, fifth and sixth adders, decoder, first, second and third multipliers, first, second, third and fourth comparison circuit, logic element “2I-NOT”, logical element “I”, and in each channel there is an analog- the digital converter is connected to the first inputs of the first adder and to the first inputs of the first subtraction unit, respectively, in each channel the outputs of the first memory unit - the digital delay line are connected to the second inputs of the first subtraction unit and the first adder, with the first inputs of the second the subtraction unit and the second adder, respectively, the outputs of the second memory unit — the digital delay line are connected to the second inputs of the second subtraction unit and the second adder, respectively, the outputs of the first subtraction units of the first and second channels are connected to the first and second inputs of the first unit of the module calculator, respectively, the outputs of the second blocks subtracting the first and second channels are connected to the first and second inputs of the second block of the module calculator, respectively, the sign outputs of the first and second subtraction blocks I of the first and second channels and the first and second adders of the first and second channels are connected to the decoder input, the outputs of the second memory blocks - digital delay lines of the first and second channels are connected to the first and second inputs of the third block of the module calculator, respectively, the output of the third block of the module calculator is connected to the first inputs of the first and third multipliers, the integrator output is connected to the second input of the first multiplier, and a constant coefficient q is introduced to the second input of the third multiplier, multiply the output of the first For is connected to the second input of the sixth subtraction block, the output of the sixth subtraction block is connected to the second input of the second comparison circuit and to the integrator input, the output of the second block of the calculator module is connected to the first input of the third and fourth comparison circuits, with the first input of the sixth subtraction block and with the first input of the fifth adder, the output of the first block of the module calculator is connected to the second input of the fifth adder and to the first input of the second multiplier, at the second input of which a constant coefficient l is entered, and the output is connected to the input of the fifth the subtraction unit and the first input of the sixth adder, the output of the third multiplier is connected to the second inputs of the fifth subtraction unit and the sixth adder, as well as the first input of the second comparison circuit, and the outputs of the fifth subtraction unit and the sixth adder are connected to the second inputs of the third and fourth comparison circuits, respectively, the output of the fifth adder is connected to the first input of the first comparison circuit, the second input of which is fed from the output of the third multiplier, a signal multiplied by two due to the displacement of the discharge grid, and the output is connected to the first the input of the logic element “2I-NOT”, the output of the decoder is connected to the second input of the logic element “2I-NOT”, the outputs of the second, third, fourth comparison circuits are connected with the second, third and fourth inputs of the logical element “AND”, and the output of the logical element “2I-NOT” is connected to the first input of the logical element “AND”, the output of the logical element “AND” is the output of the device Y. The device operates as follows. The first inputs of the phase detectors receive an information echo signal at the frequency of the coherent local oscillator, and the second inputs S of the phase detectors receive the reference voltage of the coherent local oscillator with a shift of 90 °. In this case, the information echo is divided into quadratures. From the outputs of the phase detectors, the video signals are fed to analog-to-digital converters, where they are sampled in time and converted to digital form.

Недостатком известного устройства является то, что в процессе обнаружения и сопровождения целей возможны потери сигналов малоподвижных целей.A disadvantage of the known device is that in the process of detecting and tracking targets, signal loss of sedentary targets is possible.

Известное цифровое устройство не обеспечивает достаточной эффективности селекции малоподвижных целей, т.к. в процессе движения корабля происходит ухудшение подавления пассивных помех из-за недостаточно широкой зоны режекции. Следовательно, в процессе эксплуатации приходится расширять зону режекции. Но при этом ухудшается наблюдаемость целей и с экранов цели могут исчезать.The known digital device does not provide sufficient selection efficiency of inactive targets, because during the movement of the ship, there is a deterioration in the suppression of passive interference due to an insufficiently wide notch zone. Therefore, in the process of operation it is necessary to expand the notch zone. But at the same time, the observability of goals is deteriorating, and targets may disappear from the screens.

Задачей, на решение которой направлено предполагаемое изобретение, является повышение эффективности селекции движущихся целей (СДЦ) и улучшение обнаружения и сопровождения малоподвижных целей при движении корабля.The task to be solved by the alleged invention is aimed at increasing the efficiency of selection of moving targets (SAC) and improving the detection and tracking of sedentary targets during ship movement.

Техническими результатами, достигаемыми при реализации заявленного изобретения, является то, что за счет компенсации скорости движения корабля происходит исключение выноса на экран информации о пассивных помехах, а также происходит улучшение наблюдаемости полезных сигналов, в том числе и на фоне пассивных помех во время движения корабля. Таким образом компенсация скорости корабля при его движении исключает возможность ухудшения наблюдаемости и исчезновения малоподвижных целей с экранов.The technical results achieved by the implementation of the claimed invention is that due to the compensation of the speed of the ship, the passive interference information is removed from the screen, and the observability of useful signals is improved, including against the background of passive interference during the movement of the ship. Thus, the compensation of the speed of the ship during its movement eliminates the possibility of deterioration of observability and the disappearance of inactive targets from the screens.

Влияние на достижение указанных технических результатов оказывают следующие существенные признаки. В устройстве для обработки сигнала, содержащем два канала, каждый из которых состоит из последовательно соединенных фазового детектора, аналого-цифрового преобразователя, первого и второго блоков памяти, содержащем первый и второй блоки вычитания в обоих каналах соответственно, первый и второй сумматоры в каждом канале соответственно, первый, второй и третий блоки вычислителя модуля, пятый и шестой блоки вычитания, интегратор, пятый и шестой сумматоры, дешифратор, первый, второй и третий умножители, первая, вторая, третья и четвертая схемы сравнения, логический элемент «2И-НЕ», логический элемент «И», причем первые входы фазовых детекторов каналов объединены и являются информационными входами эхо-сигнала, а на вторые входы фазовых детекторов поданы опорные сигналы, в каждом канале выходы второго блока памяти - цифровой линии задержки соединены со вторыми входами второго блока вычитания и второго сумматора соответственно, выходы первых блоков вычитания первого и второго каналов соединены с первым и вторым входами первого блока вычислителя модуля соответственно, выходы вторых блоков вычитания первого и второго каналов соединены с первым и вторым входами второго блока вычислителя модуля соответственно, выходы знакового разряда первого и второго блоков вычитания первого и второго каналов и первого и второго сумматоров первого и второго каналов соединены со входом дешифратора, выходы вторых блоков памяти -цифровых линий задержки первого и второго каналов соединены с первым и вторым входами третьего блока вычислителя модуля соответственно, выход третьего блока вычислителя модуля соединен с первыми входами первого и третьего умножителей, выход интегратора соединен со вторым входом первого умножителя, а на второй вход третьего умножителя вводится постоянный коэффициент q, выход первого умножителя соединен со вторым входом шестого блока вычитания, выход шестого блока вычитания соединен со вторым входом второй схемы сравнения и с входом интегратора, выход второго блока вычислителя модуля соединен с первым входом шестого блока вычитания и с первым входом пятого сумматора, выход первого блока вычислителя модуля соединен со вторым входом пятого сумматора и с первым входом второго умножителя, на второй вход которого введен постоянный коэффициент l, а выход соединен с первым входом пятого блока вычитания и первым входом шестого сумматора, выход третьего умножителя соединен со вторыми входами пятого блока вычитания и шестого сумматора, а также с первым входом второй схемы сравнения, выходы пятого блока вычитания и шестого сумматора подключены к вторым входам третьей и четвертой схем сравнения соответственно, выход пятого сумматора соединен с первым входом первой схемы сравнения, на второй вход которой подан с выхода третьего умножителя сигнал, умноженный на два за счет смещения разрядной сетки, а выход подключен к первому входу логического элемента «2И-НЕ», выход дешифратора соединен с вторым входом логического элемента «2И-НЕ», выходы второй, третьей, четвертой схем сравнения соединены с вторым, третьим и четвертым входами логического элемента «И» и выход логического элемента «2И-НЕ» соединен с первым входом логического элемента «И», выход логического элемента «И» является выходом устройства Y, причем в устройство для обработки сигнала введены седьмой и восьмой блоки вычитания в оба канала, причем в каждом канале выходы аналогово-цифрового преобразователя соединены с первыми входами седьмых блоков вычитания, на вторые входы седьмых блоков вычитания введен цифровой код допплеровского приращения фазы от скорости движения корабля φ₂, выходы седьмых блоков вычитания соединены с первыми входами первых блоков вычитания и первых сумматоров соответственно, в каждом канале выходы первого блока памяти - цифровой линии задержки соединены с первыми входами восьмого блока вычитания, на вторые входы восьмого блока вычитания введен цифровой код допплеровского приращения фазы от скорости движения корабля φ₁, выходы восьмого блока вычитания соединены со вторыми входами первого блока вычитания и первого сумматора, с первьми входами второго блока вычитания и второго сумматора соответственно.The following essential features influence the achievement of the indicated technical results. In a device for processing a signal containing two channels, each of which consists of a series-connected phase detector, an analog-to-digital converter, the first and second memory blocks containing the first and second subtraction blocks in both channels, respectively, the first and second adders in each channel, respectively , first, second and third blocks of the module calculator, fifth and sixth subtraction blocks, integrator, fifth and sixth adders, decoder, first, second and third multipliers, first, second, third and fourth circuits s comparisons, the logical element “2I-NOT”, the logical element “I”, the first inputs of the phase detectors of the channels being combined and being information inputs of the echo signal, and the reference inputs of the second inputs of the phase detectors, the outputs of the second memory block in each channel digital delay lines are connected to the second inputs of the second subtraction unit and the second adder, respectively, the outputs of the first subtraction blocks of the first and second channels are connected to the first and second inputs of the first unit of the module calculator, respectively, the outputs to of the second blocks of subtraction of the first and second channels are connected to the first and second inputs of the second block of the module calculator, respectively, the outputs of the sign discharge of the first and second channels of the first and second channels and the first and second adders of the first and second channels are connected to the input of the decoder, the outputs of the second memory blocks are digital delay lines of the first and second channels are connected to the first and second inputs of the third block of the module calculator, respectively, the output of the third block of the module calculator is connected to the first input by the first and third multipliers, the integrator output is connected to the second input of the first multiplier, and a constant coefficient q is introduced to the second input of the third multiplier, the output of the first multiplier is connected to the second input of the sixth subtraction unit, the output of the sixth subtraction unit is connected to the second input of the second comparison circuit and by the integrator’s input, the output of the second block of the module calculator is connected to the first input of the sixth subtraction block and to the first input of the fifth adder, the output of the first block of the module calculator is connected to the second input of the adder and with the first input of the second multiplier, to the second input of which a constant coefficient l is entered, and the output is connected to the first input of the fifth subtraction unit and the first input of the sixth adder, the output of the third multiplier is connected to the second inputs of the fifth subtraction unit and the sixth adder, as well as the first input of the second comparison circuit, the outputs of the fifth subtraction unit and the sixth adder are connected to the second inputs of the third and fourth comparison circuits, respectively, the output of the fifth adder is connected to the first input of the first comparison circuit the second input of which is fed from the output of the third multiplier a signal multiplied by two due to the displacement of the bit grid, and the output is connected to the first input of the logic element “2I-NOT”, the decoder output is connected to the second input of the logic element “2I-NOT”, the outputs of the second, third, fourth comparison circuits are connected to the second, third and fourth inputs of the logic element “AND” and the output of the logic element “2I-NOT” is connected to the first input of the logic element “AND”, the output of the logic element “AND” is the output of device Y , and in ystvo for processing the signal introduced seventh and eighth subtraction blocks in both channels, wherein each channel outputs of analog-to-digital converter coupled to the first inputs of the seventh subtracter, the second inputs of the seventh subtractor introduced digital code Doppler phase increment from the vehicle velocity φ _2, the outputs of the seventh subtraction blocks are connected to the first inputs of the first subtraction blocks and the first adders, respectively, in each channel, the outputs of the first memory block - a digital delay line are connected to the first the inputs of the eighth subtraction block, the digital code of the Doppler phase increment from the speed of the ship φ _{1 is} entered at the second inputs of the eighth subtraction block, the outputs of the eighth subtraction block are connected to the second inputs of the first subtraction block and the first adder, with the first inputs of the second subtraction block and the second adder, respectively.

Отличительными признаками предложенного устройства является то, что в устройство для обработки сигнала введены седьмой и восьмой блоки вычитания в оба канала, причем в каждом канале выходы аналогово-цифрового преобразователя соединены с первыми входами седьмых блоков вычитания, на вторые входы седьмых блоков вычитания введен цифровой код допплеровского приращения фазы от скорости движения корабля φ₂, выходы седьмых блоков вычитания соединены с первыми входами первых блоков вычитания и первых сумматоров соответственно, в каждом канале выходы первого блока памяти - цифровой линии задержки соединены с первыми входами восьмого блока вычитания, на вторые входы восьмого блока вычитания введен цифровой код допплеровского приращения фазы от скорости движения корабля φ₁, выходы восьмого блока вычитания соединены со вторыми входами первого блока вычитания и первого сумматора, с первыми входами второго блока вычитания и второго сумматора соответственно.Distinctive features of the proposed device is that the seventh and eighth subtraction blocks are introduced into the signal processing device in both channels, and in each channel the outputs of the analog-to-digital converter are connected to the first inputs of the seventh subtraction blocks, a digital Doppler code is entered at the second inputs of the seventh subtraction blocks phase increments from the speed of the ship φ ₂ , the outputs of the seventh subtraction blocks are connected to the first inputs of the first subtraction blocks and the first adders, respectively, in each channel The outputs of the first memory block — the digital delay line — are connected to the first inputs of the eighth subtraction block, the digital code of the Doppler phase increment from the vehicle speed φ _{1 is} entered at the second inputs of the eighth subtraction block, the outputs of the eighth subtraction block are connected to the second inputs of the first subtraction block and the first adder , with the first inputs of the second subtraction unit and the second adder, respectively.

Сущность работы предлагаемого устройства основана на изменении частоты и фазы сигнала, отраженного от движущейся цели, относительно частоты и фазы отраженного от пассивной помехи при двукратной СДЦ с вобуляцией периода повторения. Учитывается при этом ширина спектра пассивной помехи и расширение спектра за счет вращения антенны. При вобуляции периода повторения учитывается направление векторов разности фаз сигнала, отраженного от цели, и фаз сигнала, отраженного от пассивной помехи. Причем направление вектора разности фаз сигнала, отраженного от цели, полученного в зоне «слепых» скоростей, противоположно направлению вектора разности фаз сигнала, отраженного от пассивной помехи. При этом повышается эффективность СДЦ за счет того что квадратурные составляющие доплеровского приращения частоты от скорости движения корабля исключаются из квадратурной обработки сигнала. То есть, независимо от скорости движения корабля при последующей обработке сигнал, отраженный от неподвижной пассивной помехи, не имеет доплеровского приращения частоты, а сигнал, отраженный от движущейся цели, имеет доплеровское приращение частоты, соответствующее скорости цели. Таким образом увеличивается вероятность обнаружения цели на фоне пассивной помехи за счет компенсации скорости движения корабля, повышает эффективность селекции движущейся цели.The essence of the proposed device is based on a change in the frequency and phase of the signal reflected from a moving target, relative to the frequency and phase reflected from passive interference with a double SDS with a wobble of the repetition period. The width of the spectrum of passive interference and the expansion of the spectrum due to the rotation of the antenna are taken into account. When you wobble the repetition period, the direction of the vectors of the phase difference of the signal reflected from the target and the phases of the signal reflected from the passive interference is taken into account. Moreover, the direction of the phase difference vector of the signal reflected from the target, obtained in the zone of "blind" speeds, is opposite to the direction of the phase difference vector of the signal reflected from passive interference. This increases the efficiency of the SDC due to the fact that the quadrature components of the Doppler frequency increment from the speed of the ship are excluded from the quadrature signal processing. That is, regardless of the speed of the ship during subsequent processing, the signal reflected from the stationary passive interference does not have a Doppler frequency increment, and the signal reflected from the moving target has a Doppler frequency increment corresponding to the target speed. Thus, the probability of detecting a target against the background of passive interference by compensating for the speed of the ship increases, increases the efficiency of selection of a moving target.

Сущность изобретения поясняется графическими материалами.The invention is illustrated graphic materials.

На фиг.1 представлена блочная схема устройства для обработки сигнала.Figure 1 presents a block diagram of a device for processing a signal.

Предложенное устройство предназначено для использования в радиолокационных станциях корабля. Устройство обработки сигнала обеспечивает обнаружение цели при двукратной СДЦ с вобуляцией периода повторения и содержит: входы когерентного гетеродина S, фазовые детекторы 1, 2, аналогово-цифровые преобразователи 3, 4, блоки памяти - цифровые линии задержки на период Т₂ - 5, 7 и блоки памяти - цифровые линии задержки на период T₁ - 6, 8, вычислители модуля 9,19,20, умножители 10, 23, 32, блоки вычитания 11, 12, 13, 14, 25, 33, 35, 36, 37, 38, сумматоры 15, 16, 17, 18, 22, 26, дешифратор 21, схемы сравнения 24, 28, 29, 30, логический элемент «2И-НЕ» 27, логический элемент «И» 31 с выходом Y, интегратор 34.The proposed device is intended for use in radar stations of the ship. The signal processing device provides target detection with a double SDS with a wobble of the repetition period and contains: inputs of a coherent local oscillator S, phase detectors 1, 2, analog-to-digital converters 3, 4, memory blocks - digital delay lines for a period T ₂ - 5, 7 and memory blocks - digital delay lines for the period T ₁ - 6, 8, module calculators 9.19,20, multipliers 10, 23, 32, subtraction blocks 11, 12, 13, 14, 25, 33, 35, 36, 37, 38, adders 15, 16, 17, 18, 22, 26, decoder 21, comparison circuits 24, 28, 29, 30, logic element “2I-NOT” 27, logic element “I” 31 with output Y, integral Ator 34.

Предлагаемое устройство для обработки сигнала, содержит два канала. Каналы состоят из последовательно соединенных фазового детектора 1, 2, аналого-цифрового преобразователя 3, 4, первого и второго блоков памяти -цифровых линий задержки 5, 6, 7, 8, причем первые входы фазовых детекторов 1, 2 каналов объединены и являются входом устройства X, а на вторые входы фазовых детекторов 1, 2 поданы опорные сигналы S. Устройство также содержит первые 12, 14, вторые 11, 13, седьмые 37, 38, восьмые 35, 36 блоки вычитания в каждом канале соответственно, а также первые 16, 18 и вторые 15, 17 сумматоры в каждом канале соответственно. В устройство включены пятый и шестой блок вычитания 25, 33, первый, второй и третий блок вычислителя модуля 20, 19, 9, пятый и шестой сумматоры 22, 26, дешифратор 21, первый, второй и третий умножители 10, 23, 32, первая, вторая, третья и четвертая схема сравнения 24, 28, 29, 30, логический элемент «2И-НЕ» 27, логический элемент «И» 31, интегратор 34. Причем в каждом канале аналого-цифровой преобразователь 3, 4 соединен с входами первого блока памяти - цифровой линии задержки 6, 8 соответственно и с первыми входами седьмого блока вычитания 37, 38 соответственно. На вторые входы блока вычитания 37, 38 поданы цифровые коды допплеровского приращения фазы от скорости движения корабля φ₂. В каждом канале выходы седьмого блока вычитания 37, 38 соединены с первыми входами первого сумматора 16, 18 и с первыми входами первого блока вычитания 12, 14 соответственно выходы первого блока памяти - цифровой линии задержки 6, 8 соединены с входами второго блока памяти - цифровой линии задержки 5, 7 и с первыми входами восьмого блока вычитания 35, 36, на вторые входы блока вычитания 35, 36 поданы цифровые коды допплеровского приращения фазы от скорости движения корабля φ₁. В каждом канале выходы восьмого блока вычитания 35, 36 соединены со вторыми входами первого сумматора 16, 18, со вторыми входами первого блока вычитания 12, 14, с первыми входами второго сумматора 15, 17, с первыми входами второго блока вычитания 11, 13. Выходы второго блока памяти - цифровой линии задержки 5, 7 соединены со вторыми входами второго блока вычитания 11, 13 и второго сумматора 15, 17 соответственно. Выходы первых блоков вычитания 12, 14 первого и второго каналов соединены с первым и вторым входами первого блока вычислителя модуля 20 соответственно. Выходы вторых блоков вычитания 11, 13 первого и второго каналов соединены с первым и вторым входами второго блока вычислителя модуля 19 соответственно. Выходы знакового разряда первых 12, 14 и вторых 11, 13 блоков вычитания первого и второго каналов и первых 16, 18 и вторых 15, 17 сумматоров первого и второго каналов соединены со входом дешифратора 21.The proposed device for signal processing, contains two channels. The channels consist of a series-connected phase detector 1, 2, an analog-to-digital converter 3, 4, the first and second memory blocks - digital delay lines 5, 6, 7, 8, and the first inputs of the phase detectors 1, 2 channels are combined and are the input of the device X, and the second inputs of the phase detectors 1, 2 are supplied with reference signals S. The device also contains the first 12, 14, second 11, 13, seventh 37, 38, eighths 35, 36 subtraction blocks in each channel, respectively, as well as the first 16, 18 and second 15, 17 adders in each channel, respectively. The device includes the fifth and sixth subtraction unit 25, 33, the first, second and third block of the calculator module 20, 19, 9, the fifth and sixth adders 22, 26, the decoder 21, the first, second and third multipliers 10, 23, 32, the first , the second, third and fourth comparison circuit 24, 28, 29, 30, the logic element “2I-NOT” 27, the logical element “I” 31, the integrator 34. Moreover, in each channel, the analog-to-digital converter 3, 4 is connected to the inputs of the first block memory - digital delay line 6, 8, respectively, and with the first inputs of the seventh subtraction block 37, 38, respectively. At the second inputs of the subtraction unit 37, 38, digital codes of the Doppler phase increment from the speed of the ship φ _{2 are} supplied. In each channel, the outputs of the seventh subtraction block 37, 38 are connected to the first inputs of the first adder 16, 18 and to the first inputs of the first subtraction block 12, 14, respectively, the outputs of the first memory block - digital delay line 6, 8 are connected to the inputs of the second memory block - digital line delays 5, 7 and with the first inputs of the eighth subtraction block 35, 36, digital codes of the Doppler phase increment from the speed of the ship φ ₁ are supplied to the second inputs of the subtraction block 35, 36. In each channel, the outputs of the eighth subtraction block 35, 36 are connected to the second inputs of the first adder 16, 18, with the second inputs of the first subtraction block 12, 14, with the first inputs of the second adder 15, 17, with the first inputs of the second subtraction block 11, 13. Outputs the second memory block is a digital delay line 5, 7 connected to the second inputs of the second subtraction unit 11, 13 and the second adder 15, 17, respectively. The outputs of the first subtraction blocks 12, 14 of the first and second channels are connected to the first and second inputs of the first block of the calculator module 20, respectively. The outputs of the second subtraction blocks 11, 13 of the first and second channels are connected to the first and second inputs of the second block of the calculator module 19, respectively. The outputs of the sign discharge of the first 12, 14 and second 11, 13 blocks of subtraction of the first and second channels and the first 16, 18 and second 15, 17 adders of the first and second channels are connected to the input of the decoder 21.

Выходы вторых блоков памяти - цифровых линий задержки 5, 7 первого и второго каналов соединены с первым и вторым входами третьего блока вычислителя модуля 9 соответственно. Выход третьего блока вычислителя модуля 9 соединен с первыми входами первого и третьего умножителей 10, 32. Выход интегратора 34 соединен со вторым входом первого умножителя 10, а на второй вход третьего умножителя 32 вводится постоянный коэффициент q. Выход первого умножителя 10 соединен со вторым входом шестого блока вычитания 33, выход шестого блока вычитания 33 соединен со вторым входом второй схемы сравнения 28 и со входом интегратора 34. Выход второго блока вычислителя модуля 19 соединен с первыми входами третьей и четвертой схем сравнения 29, 30 с первым входом шестого блока вычитания 33 и с первым входом пятого сумматора 22. Выход первого блока вычислителя модуля 20 соединен со вторым входом пятого сумматора 22 и с первым входом второго умножителя 23, на второй вход которого введен постоянный коэффициент l, а выход соединен с первым входом пятого блока вычитания 25 и первым входом шестого сумматора 26. Выход третьего умножителя 32 соединен со вторыми входами пятого блока вычитания 25 и шестого сумматора 26, а также с первым входом второй схемы сравнения 28, а выходы пятого блока вычитания 25 и шестого сумматора 26 подключены ко вторым входам третьей и четвертой схем сравнения 29, 30 соответственно. Выход пятого сумматора 22 соединен с первым входом первой схемы сравнения 24, на второй вход которой подан с выхода третьего умножителя 32 сигнал, умноженный на два за счет смещения разрядной сетки (связь на чертеже не показана), а выход подключен к первому входу логического элемента «2И-НЕ» 27. Выход дешифратора 21 соединен со вторым входом логического элемента «2И-НЕ» 27, выходы второй, третьей и четвертой схем сравнения 28, 29, 30 соединены со вторым, третьим и четвертым входами логического элемента «И» 31 и выход логического элемента «2И-НЕ» 27 соединен с первым входом логического элемента «И» 31, выход логического элемента «И» 31 является выходом устройства Y.The outputs of the second memory blocks - digital delay lines 5, 7 of the first and second channels are connected to the first and second inputs of the third block of the calculator module 9, respectively. The output of the third block of the calculator of module 9 is connected to the first inputs of the first and third multipliers 10, 32. The output of the integrator 34 is connected to the second input of the first multiplier 10, and a constant coefficient q is introduced to the second input of the third multiplier 32. The output of the first multiplier 10 is connected to the second input of the sixth subtraction block 33, the output of the sixth subtraction block 33 is connected to the second input of the second comparison circuit 28 and to the input of the integrator 34. The output of the second block of the calculator module 19 is connected to the first inputs of the third and fourth comparison circuits 29, 30 with the first input of the sixth subtraction unit 33 and with the first input of the fifth adder 22. The output of the first block of the calculator module 20 is connected to the second input of the fifth adder 22 and with the first input of the second multiplier 23, to the second input of which a constant coefficient l, and the output is connected to the first input of the fifth subtraction block 25 and the first input of the sixth adder 26. The output of the third multiplier 32 is connected to the second inputs of the fifth subtraction block 25 and the sixth adder 26, as well as to the first input of the second comparison circuit 28, and the outputs of the fifth the subtraction unit 25 and the sixth adder 26 are connected to the second inputs of the third and fourth comparison circuits 29, 30, respectively. The output of the fifth adder 22 is connected to the first input of the first comparison circuit 24, the second input of which is fed from the output of the third multiplier 32, a signal multiplied by two due to the displacement of the bit grid (the connection is not shown in the drawing), and the output is connected to the first input of the logic element " 2I-NOT ”27. The output of the decoder 21 is connected to the second input of the logic element“ 2I-NOT ”27, the outputs of the second, third and fourth comparison circuits 28, 29, 30 are connected to the second, third and fourth inputs of the logical element“ AND ”31 and output of the logic element “2I-NOT” 27 connections n to a first input of NAND gate "AND" 31, the output of NAND gate "AND" the output device 31 is Y.

Устройство работает следующим образом. На первые входы фазовых детекторов 1, 2 поступает информационный эхо-сигнал на частоте когерентного гетеродина, на вторые входы S фазовых детекторов 1, 2 подается опорное напряжение когерентного гетеродина со сдвигом на 90°. При этом информационный эхо-сигнал разбивается на квадратуры. С выходов фазовых детекторов 1, 2 видеосигналы поступают на аналого-цифровые преобразователи 3, 4, где дескретизируются по времени и преобразуются в цифровую форму. Затем цифровые сигналы поступают на первые блоки памяти - цифровые линии задержки (запоминающие устройства) 6, 8. Сначала записывается первый сигнал и задерживается на период Т₁ В момент записи второго сигнала происходит считывание первого сигнала, который затем поступает во вторые блоки памяти - цифровые линии задержки (запоминающее устройство) 5, 7 и задерживается на период Т₂.The device operates as follows. The first inputs of the phase detectors 1, 2 receive an information echo signal at the frequency of the coherent local oscillator, and the second inputs S of the phase detectors 1, 2 are supplied with the reference voltage of the coherent local oscillator with a 90 ° shift. In this case, the information echo is divided into quadratures. From the outputs of the phase detectors 1, 2, the video signals are fed to analog-to-digital converters 3, 4, where they are sampled in time and converted to digital form. Then the digital signals are fed to the first memory blocks - digital delay lines (storage devices) 6, 8. First, the first signal is recorded and delayed for a period of T _1. At the moment of recording the second signal, the first signal is read, which then goes to the second memory blocks - digital lines delay (storage) 5, 7 and is delayed by a period of T ₂ .

Адреса блоков памяти - цифровых линий задержек вырабатываются от тактовой частоты в самих блоках памяти - цифровых линиях задержки и обеспечивают последовательную запись сигналов всех элементов дальности каждого периода повторения. В момент прихода третьего сигнала считывается первый сигнал, задержанный на (T₁+Т₂), и второй сигнал, задержанный на Т₁ При этом на блоках вычитания 37, 38 из третьего сигнала вычитается допплеровское приращение фазы за счет скорости движения корабляThe addresses of the memory blocks - digital delay lines are generated from the clock frequency in the memory blocks themselves - digital delay lines and provide sequential recording of the signals of all elements of the range of each repetition period. At the moment of arrival of the third signal, the first signal is delayed by (T ₁ + T ₂ ) and the second signal is delayed by T _1. In this case, the Doppler phase increment is subtracted from the third signal on the subtraction blocks 37, 38 due to the speed of the ship

,

где Vk - радиальная скорость корабляwhere Vk is the radial speed of the ship

λ - длина волны излучаемого сигнала,λ is the wavelength of the emitted signal,

На блоках вычитания 35, 36 из второго сигнала вычитается допплеровское приращение фазы за счет скорости движения корабляOn the subtraction blocks 35, 36, the Doppler phase increment is subtracted from the second signal due to the speed of the ship

в каждом канале соответственно.in each channel, respectively.

Затем все три сигнала одновременно поступают в суммарно-разностную схему обработки. Тройки квадратурных составляющих сигналов с амплитудами U_b, U₂, U₃ поступают на блоки вычитания 11, 12, 13, 14 и сумматоры 15, 16, 17, 18, где вычисляются разности и суммы проекций векторов: (а₁-а₂) 11, (а₂-а₃) 12, (a₁+a₂) 15, (а₂+а₃) 16, (b_r-b₂) 13, (b₂-b₃) 14, (b₁+b₂) 17, (b₂+b₃) 18.Then, all three signals simultaneously enter the total-difference processing circuit. The triples of quadrature components of the signals with amplitudes U _b , U ₂ , U ₃ are fed to the subtraction blocks 11, 12, 13, 14 and adders 15, 16, 17, 18, where the differences and sums of the projections of the vectors are calculated: (a ₁ -a ₂ ) 11, (a _2-a ₃ ) 12, (a ₁ + a ₂ ) 15, (a ₂ + a ₃ ) 16, (b _r -b ₂ ) 13, (b ₂ -b ₃ ) 14, (b ₁ + b ₂ ) 17, (b ₂ + b ₃ ) 18.

Составляющие первого импульса с двух квадратур, задержанные на время Т₁+Т₂, поступают на вычислитель модуля 9, где вычисляется амплитуда первого импульса по формуле:The components of the first pulse from two quadratures, delayed by the time T ₁ + T ₂ , go to the calculator of module 9, where the amplitude of the first pulse is calculated by the formula:

где a₁, b₁ - проекции вектора U₁, соответствующие квадратурам. Амплитуды импульсов U₁, U₂, U₃ равны, поэтому для нормирования выбран модуль амплитуды первого импульса U₁, который проходит приемный тракт в то время, когда нет неоднозначных сигналов. Обозначим

.where a ₁ , b ₁ are the projections of the vector U ₁ corresponding to quadratures. The amplitudes of the pulses U ₁ , U ₂ , U ₃ are equal, therefore, for the normalization, the amplitude module of the first pulse U ₁ , which passes the receiving path at a time when there are no ambiguous signals, is selected. We denote

.

При этом признаком пассивной помехи является выражениеIn this case, a sign of passive interference is the expression

причем К поступает с интегратора 34. Модуль М умножается на коэффициент К в умножителе 10. Интегратор 34 за определенное время накапливает К, определяемый минимальным значением остатка выходного напряжения на блоке вычитания 33. Время адаптации к пассивной помехе не превышает максимального времени, определяемого динамическим диапазоном устройства и устанавливается с учетом длительности зондирующего сигнала. Обычно пассивные помехи, например берег или облака, имеют большую отражающую поверхность, чем цель. И за время облучения пассивной помехи интегратор набирает определенный весовой коэффициент, который практически не изменяется за малое время воздействия сигнала от движущейся цели, т.е. происходит селекция помехи и цели.moreover, K comes from the integrator 34. The module M is multiplied by the coefficient K in the multiplier 10. The integrator 34 accumulates K for a certain time, determined by the minimum value of the remainder of the output voltage on the subtraction unit 33. The adaptation time to passive interference does not exceed the maximum time determined by the dynamic range of the device and is set taking into account the duration of the probe signal. Usually passive interference, such as shore or clouds, has a larger reflective surface than the target. And during the exposure of passive interference, the integrator gains a certain weight coefficient, which practically does not change in a short time of exposure to a signal from a moving target, i.e. selection of interference and target occurs.

В зависимости от ширины спектра пассивной помехи соответственно модулю разности сигналов

весовой коэффициент автоматически перестраивается под необходимую зону режекции, определяемую из отношенияDepending on the width of the spectrum of the passive interference, respectively, the signal difference module

the weight coefficient is automatically tuned to the necessary notch zone, determined from the ratio

где Δφ - разность фаз между

для данной ширины спектра пассивной помехи с учетом вращения антенны.where Δφ is the phase difference between

for a given spectrum width of passive interference, taking into account the rotation of the antenna.

Для дисперсии допплеровского спектра δ_cmax=100 Гц и периода повторения Т_п=1,4 мс сдвиг фазы составляет Δφ=50°. Для δ_min=20 Гц, соответственно Δφ=10°. Исходя из этого К может плавно изменяться от K_max=1 (при Δφ=60°) до K_min=З×2^-4 (при Δφ=10°).For the dispersion of the Doppler spectrum δ _cmax = 100 Hz and the repetition period T _p = 1.4 ms, the phase shift is Δφ = 50 °. For δ _min = 20 Hz, respectively, Δφ = 10 °. Based on this, K can smoothly change from K _max = 1 (at Δφ = 60 °) to K _min = З × 2 ^-4 (at Δφ = 10 °).

Выражение пассивной помехи (2) анализируется на обычной схеме сравнения 28, после чего сигнал о наличии пассивной помехи поступает на логический элемент «И» 31.The expression of passive interference (2) is analyzed on a conventional comparison circuit 28, after which the signal about the presence of passive interference is fed to the logic element "And" 31.

Модуль разности двух сигналов

вычисляется на вычислителе модуля 19, на выходы которого поступают с блоков вычитания 11, 13 двух квадратур значения(а₁-a₂), (b₁-b₂). Модуль разности

вычисляется на вычислителе модуля 20, на выходы которого поступают с блоков вычитания 12, 14 двух квадратур значения (a₂-а₃), (b₂-b₃). На сумматоре 22 производится суммирование модулей разности:

. На умножителе 32 происходит умножение q×M. На схеме сравнения 24 происходит сравнение:The difference module of two signals

it is calculated on the calculator of module 19, the outputs of which are received from the subtraction blocks 11, 13 of two quadrature values (a ₁ -a ₂ ), (b ₁ -b ₂ ). Difference module

it is calculated on the calculator of module 20, the outputs of which are received from the subtraction blocks 12, 14 of two quadrature values (a ₂ -a ₃ ), (b ₂ -b ₃ ). The adder 22 is the summation of the difference modules:

. At multiplier 32, q × M multiplication occurs. In the comparison scheme 24, a comparison occurs:

где коэффициент q определяет модуль максимальной разности фаз за счет шумового отклонения векторов при заданном соотношении «сигнал/шум». Например, при соотношении «сигнал/шум»:

where the coefficient q determines the modulus of the maximum phase difference due to the noise deviation of the vectors at a given signal-to-noise ratio. For example, with a signal-to-noise ratio:

при

значение

.at

value

.

Если модули разности фаз сигналов (U₁-U₂), (U₂-U₃) не превышают заданного шумового разброса векторов, указанные разности фаз могут принимать любой знак. При этом со схем сравнения 24 через логический элемент «2И-НЕ» 27 выдается сигнал отсутствия цели на логический элемент «И» 31, к которому через логический элемент «2И-НЕ» 27 подключается и знаковый дешифратор 21. Знаковый дешифратор 21, который анализирует направление и очередность векторов U₁, U₂, U₃ за счет знаков суммы и разности проекций, поступающих на дешифратор 21 с сумматоров 15, 16, 17 и 18 и блоков вычитания 11, 12, 13 и 14. Дешифратор 21 может быть построен на постоянном запоминающем устройстве (ПЗУ), состоящем из микросхем 556РТ5, прошитых согласно данным таблицы.If the modules of the phase difference of the signals (U ₁ -U ₂ ), (U ₂ -U ₃ ) do not exceed the specified noise scatter of the vectors, these phase differences can take any sign. In this case, from the comparison circuits 24, through the logic element “2I-NOT” 27, a signal of the absence of a target is output to the logic element “I” 31, to which the symbol decoder 21 is connected via the logic element “2I-NOT” 27. The symbol decoder 21, which analyzes the direction and sequence of the vectors U ₁ , U ₂ , U ₃ due to the signs of the sum and difference of the projections entering the decoder 21 from the adders 15, 16, 17 and 18 and the subtraction blocks 11, 12, 13 and 14. The decoder 21 can be built on read-only memory (ROM), consisting of 556RT5 microcircuits, stitched according to nym tables.

a₁-a₂ a ₁ -a ₂ b₁-b₂ b ₁ -b ₂ a₁-a₂ a ₁ -a ₂ b₁+b₂ b ₁ + b ₂ a₂-а₃ a _2-a ₃ b₂-b₃ b ₂ -b ₃ а₂-а₃ a ₂ ₃ b₂+b₃ b ₂ + b ₃ X₁ X ₁ X₂ X ₂ Х₃ X ₃ X₄ X ₄ X₅ X ₅ X₆ X ₆ X₇ X ₇ X₈ X ₈ YY -- ++ -- ++ ++ ++ -- 1one -- -- ++ -- ++ -- -- -- 1one -- ++ -- -- ++ -- -- -- 1one -- ++ -- -- -- -- -- ++ 1one ++ ++ -- ++ -- -- -- ++ 1one ++ ++ -- ++ -- ++ ++ ++ 1one ++ -- ++ ++ -- ++ ++ ++ 1one ++ -- ++ ++ ++ ++ ++ -- 1one ++ ++ ++ -- -- -- ++ -- 1one ++ ++ ++ -- ++ -- ++ ++ 1one -- ++ ++ ++ ++ -- ++ ++ 1one -- ++ ++ ++ ++ ++ -- ++ 1one -- -- -- ++ ++ ++ -- ++ 1one -- -- -- ++ -- ++ -- -- 1one ++ -- -- -- -- ++ -- -- 1one -- -- -- -- -- -- ++ -- 1one

Согласно данной таблице учитывается положение векторов в зонах «слепых» скоростей амплитудно-частотной характеристики (АЧХ) двукратной СДЦ. При несовпадении вырабатывается признак пассивной помехи.According to this table, the position of the vectors in the zones of “blind” speeds of the amplitude-frequency characteristic (AFC) of the double SDC is taken into account. If there is a mismatch, a sign of passive interference is generated.

В умножителе 23 модуль разности амплитуд

умножается на коэффициент l, равный l=Т₁/Т₂ и учитывающий вобуляцию периода повторения зондирующих импульсов. Коэффициент l можно менять при изменении вобуляции периода повторения зондирующих импульсов или автоматически менять согласно программе работы станции. В сумматоре 26 вычисляется сумма: , а в блоке вычитания 25 - разность:

.In the multiplier 23, the amplitude difference module

multiplied by a coefficient l equal to l = T ₁ / T ₂ and taking into account the wobble of the repetition period of the probe pulses. The coefficient l can be changed when the wobble period of the repetition of the probe pulses changes or can be automatically changed according to the station work program. In adder 26, the sum is calculated:, and in the subtraction block 25, the difference:

.

Затем в схемах сравнения 30 и 29 происходит сравнение:Then, in comparison schemes 30 and 29, a comparison occurs:

При этом учитывается отклонение векторов за счет шумового отклонения векторов в области нуля скоростной характеристики и выдается признак пассивной помехи на логический элемент «И» 31. При совпадении всех перечисленных выше четырех признаков пассивной помехи на входах логического элемента «И» 31 на его выходе формируется сигнал, поступающий на выход Y и указывающий на наличие пассивной помехи, в которой отсутствует цель. Таким образом, можно избежать выноса на экран информации о пассивных помехах и улучшить наблюдаемость полезных сигналов, в том числе и на фоне пассивной помехи.In this case, the deviation of the vectors due to the noise deviation of the vectors in the zero region of the speed characteristic is taken into account and a sign of passive interference is output to the logic element “And” 31. When all the four signs of passive interference listed above coincide at the inputs of the logic element “And” 31, a signal is generated at its output arriving at output Y and indicating the presence of passive interference in which there is no target. Thus, it is possible to avoid displaying information about passive interference on the screen and improve the observability of useful signals, including against the background of passive interference.

Возможность изменения параметра l при изменении вобуляции периода повторения в процессе работы станции позволяет увеличить вероятность обнаружения цели на фоне пассивной помехи.The possibility of changing the parameter l when the wobble period of the repetition changes during the operation of the station increases the probability of target detection against a background of passive interference.

Возможность адаптироваться под ширину спектра пассивной помехи, т.е. накапливать коэффициент К в процессе работы станции, позволяет находить оптимальную наблюдаемость на экране индикатора с учетом реальной ширины спектра пассивной помехи и с учетом различных метеорологических условий. В связи с тем, что в вычислениях участвует модуль первого импульса

, появляется возможность освободиться от неоднозначных сигналов.The ability to adapt to the width of the spectrum of passive interference, i.e. to accumulate the coefficient K during the operation of the station, it is possible to find the optimal observability on the indicator screen, taking into account the real width of the spectrum of passive interference and taking into account various meteorological conditions. Due to the fact that the first pulse module is involved in the calculations

, it becomes possible to free yourself from ambiguous signals.

В зоне первой «слепой» скорости векторы U₁, U₂, U₃ занимают такое положение, при котором модули разности фаз

,

минимальны, и обнаружитель может принять скоростную цель за пассивную помеху. Но при таком положении векторов эхо-сигналов от скоростной цели имеется отличие от расположения векторов эхо-сигналов от пассивной помехи, т.е. имеется отличие по совокупности знаков суммы и разности векторов. Таким образом, сущность работы предлагаемого устройства основана на изменении частоты и фазы сигнала, отраженного от цели, относительно частоты и фазы сигнала от пассивной помехи. При этом учитывается ширина спектра пассивной помехи и расширение спектра за счет вращения антенны. При вобуляции периода повторения учитывается направление векторов разности фаз сигнала, отраженного от цели, и фаз сигнала, отраженного от пассивной помехи, причем направление вектора разности фаз сигнала, отраженного от цели, полученного в зоне «слепых» скоростей, противоположно направлению вектора разности фаз сигнала, отраженного от пассивной помехи. Квадратурные составляющие допплеровского приращения частоты от скорости движения платформы исключаются из квадратурной обработки сигнала, отраженного от цели. Т.е. при последующей обработке сигнал, отраженный от неподвижной пассивной помехи, не имеет допплеровского приращения частоты, а сигнал, отраженный от движущейся цели, имеет допплеровское приращение частоты, пропорциональное скорости цели, что повышает эффективность СДЦ.In the zone of the first "blind" speed, the vectors U ₁ , U ₂ , U ₃ occupy a position in which the phase difference modules

,

are minimal, and the detector can take a speed target for passive interference. But with this position of the echo vectors from the speed target, there is a difference from the location of the echo vectors from passive interference, i.e. there is a difference in the totality of the signs of the sum and the difference of vectors. Thus, the essence of the proposed device is based on changing the frequency and phase of the signal reflected from the target, relative to the frequency and phase of the signal from passive interference. In this case, the width of the spectrum of passive interference and the expansion of the spectrum due to the rotation of the antenna are taken into account. When the repetition period is wobbled, the direction of the phase difference vectors of the signal reflected from the target and the signal phases reflected from the passive interference are taken into account, and the direction of the phase difference vector of the signal reflected from the target obtained in the blind speed zone is opposite to the direction of the signal phase difference vector reflected from passive interference. The quadrature components of the Doppler frequency increment from the platform velocity are excluded from the quadrature processing of the signal reflected from the target. Those. during subsequent processing, the signal reflected from the stationary passive noise does not have a Doppler frequency increment, and the signal reflected from a moving target has a Doppler frequency increment proportional to the target speed, which increases the efficiency of the SDC.

Таким образом, в предложенной структурной электрической схеме устройства предварительно компенсируется скорость движения корабля, поэтому повышается точность последующих вычислений, за счет этого повышается вероятность обнаружения цели на фоне пассивной помехи, при этом появляется возможность увеличивать вероятность обнаружения цели на фоне пассивной помехи в процессе обнаружения за счет компенсации скорости движения корабля, возникает реальная возможность повысить эффективность селекции движущейся цели.Thus, in the proposed structural electric circuit of the device, the speed of the ship is pre-compensated, therefore, the accuracy of subsequent calculations is increased, due to this, the probability of detecting a target against a background of passive interference is increased, while it becomes possible to increase the probability of detecting a target against a background of passive interference in the detection process due compensation of the speed of the ship, there is a real opportunity to improve the selection efficiency of a moving target.

Claims

A device for processing a signal containing two channels, each of which consists of a series-connected phase detector, an analog-to-digital converter, the first and second memory blocks, containing the first and second subtraction blocks in both channels, respectively, the first and second adders in each channel, respectively, first, second and third blocks of the module calculator, fifth and sixth subtraction blocks, integrator, fifth and sixth adders, decoder, first, second and third multipliers, first, second, third and fourth circuits comparison, the logic element "2I-NOT", the logical element "AND", and the first inputs of the phase detectors of the channels are combined and are information inputs of the echo signal, and the second inputs of the phase detectors are supplied with reference signals, in each channel the outputs of the second memory block are digital the delay lines are connected to the second inputs of the second subtraction unit and the second adder, respectively, the outputs of the first subtraction units of the first and second channels are connected to the first and second inputs of the first unit of the module calculator, respectively, the outputs are w of the first subtracting units of the first and second channels are connected to the first and second inputs of the second unit of the module calculator, respectively, the sign bits of the first and second subtracting units of the first and second channels and the first and second adders of the first and second channels are connected to the decoder input, the outputs of the second memory blocks are digital delay lines of the first and second channels are connected to the first and second inputs of the third block of the module calculator, respectively, the output of the third block of the module calculator is connected to the first inputs and of the first and third multipliers, the integrator output is connected to the second input of the first multiplier, and a constant coefficient q is introduced to the second input of the third multiplier, the output of the first multiplier is connected to the second input of the sixth subtraction unit, the output of the sixth subtraction unit is connected to the second input of the second comparison circuit and the input of the integrator, the output of the second block of the module calculator is connected to the first inputs of the third and fourth comparison circuits, with the first input of the sixth subtraction block and with the first input of the fifth adder, the output of the first the module calculator lock is connected to the second input of the fifth adder and to the first input of the second multiplier, to the second input of which a constant coefficient 1 is entered, and the output is connected to the first input of the fifth subtraction unit and the first input of the sixth adder, the output of the third multiplier is connected to the second inputs of the fifth subtraction block and the sixth adder, as well as with the first input of the second comparison circuit, the outputs of the fifth subtraction unit and the sixth adder are connected to the second inputs of the third and fourth comparison circuits, respectively, the output of the fifth the matrix is connected to the first input of the first comparison circuit, the second input of which is fed from the output of the third multiplier, a signal multiplied by two due to the offset of the bit grid, and the output is connected to the first input of the logic element “2I-NOT”, the decoder output is connected to the second input of the logical of the “2I-NOT” element, the outputs of the second, third, fourth comparison circuits are connected to the second, third and fourth inputs of the logic element “AND” and the output of the logic element “2I-NOT” is connected to the first input of the logical element “AND”, the output of the logical element The “And” tape is the output of device Y, characterized in that the seventh and eighth subtraction blocks are inserted into both channels, and in each channel, the outputs of the analog-to-digital converter are connected to the first inputs of the seventh subtraction blocks, a digital Doppler code is entered at the second inputs of the seventh subtraction blocks increment from the phase velocity of the ship φ _2, the outputs of the seventh subtracter coupled to the first inputs of the first subtractor and first adders, respectively, in each channel outputs of the first memory unit - if digital ns delay coupled to the first inputs of the eighth subtractor, to the second inputs of the eighth subtracter introduced digital code Doppler phase increment of the velocity of the ship φ _1, the outputs of the eighth subtractor connected to the second input of the first subtracter and the first adder, the first inputs of the second subtractor and the second adder, respectively.