KR950005813B1

KR950005813B1 - D/a converter

Info

Publication number: KR950005813B1
Application number: KR1019920027308A
Authority: KR
Inventors: 유희상; 진태훈
Original assignee: 현대전자산업주식회사; 김주용
Priority date: 1992-12-31
Filing date: 1992-12-31
Publication date: 1995-05-31
Also published as: KR940017241A

Abstract

The D/A converter of full digital structure includes a memory(21) storing the data for every sampling period, a pair of counters(32,33) accumulating the memory output and the output of an inverter(29) until overflow, a first AND gate(30) inputted with the memory output and the overflowed value of the counter(33), a second AND gate(31) inputted with the overflowed value of the counter(32) and the accumulated value of the counter(33), and a control block(28) inputted with the overflowed values of the AND gates to provide the PWM signal.

Description

Digital / Analog Converter

제1도는 종래의 PCM(Pulse Code Modulation) 전송방식의 블럭선도.1 is a block diagram of a conventional pulse code modulation (PCM) transmission method.

제2도는 종래의 디지탈/아날로그 변환기의 회로도.2 is a circuit diagram of a conventional digital-to-analog converter.

제3도는 본 발명의 일실시예에 따른 디지탈/아날로그 변환기외 블럭구성도.3 is a block diagram of a digital / analog converter in accordance with an embodiment of the present invention.

제4도는 본 발명에 따른 PWM(Pulse Width Modulation) 신호 파형도.4 is a waveform diagram of a pulse width modulation (PWM) signal according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 음형 전기 변환기 12, 18 : 증폭기11: negative electrical transducer 12, 18: amplifier

13, 17 : 저역통과 필터 14 : 아날로그/디지탈 변환기13, 17: low pass filter 14: analog-to-digital converter

15 : 전송계 16 : 디지탈/아날로그 변환기15 Transmission System 16 Digital / Analog Converter

19 : 전기음향 변환기 21, 23, 25 레지스터19: Electroacoustic transducer 21, 23, 25 register

22, 24 : 멀티플렉서 26, 27 : 증분기(Incrementer)22, 24: multiplexer 26, 27: incrementer

28 : 제어블럭(Control Block) 29 : 인버터28: Control Block 29: Inverter

30, 31 : 논리곱게이트 32, 33 : 카운팅 수단30, 31: logical product gate 32, 33: counting means

본 발명은 디지탈/아날로그 변환기에 관한 것이다.The present invention relates to a digital to analog converter.

일반적인 디지탈/아날로그 변환기는 디지탈 회로와 아날로그 회로가 공용되어 원칩 IC화 것이 어려워 디지탈화가 꾸준히 추진되어 오고 있다In general, digital / analog converters have shared digital circuits and analog circuits, making it difficult to make one-chip ICs.

제1도는 종래의 펄스코드변조(Pulse Code Modulation 이하 PCM이라 약칭함) 전송 방식의 블럭선도로서, 이 경우 도시된 바와 같이 음성 발생측에 있는 음향전기 변환기(11)에 의해서 음성이 전기신호로 변환되어, 증폭기(12) 및, 반복되는 잡음을 방지하는 저역통과 필터(Low-pass filter)(l3)를 통해 아날로그/디지탈 변환기에서 디지탈화되어 전송계(15)로 송출된다. 수신측에서는 전송 출력된 디지탈 코드는 디지탈/아날로그 변환기(16)에 의해 아날로그로 변환되어 고주파 성분을 제거하는 저억통과 필터(17), 증폭기(18)를 통해 전기음향 변환기(19)에서 음향 재생된다.1 is a block diagram of a conventional pulse code modulation (PCM) transmission scheme, in which case the voice is converted into an electrical signal by the acoustic-electric converter 11 on the voice generating side as shown in FIG. Then, through the amplifier 12 and a low-pass filter (L3) to prevent repeated noise, it is digitalized in the analog-to-digital converter and sent to the transmission system (15). On the receiving side, the digital code transmitted and output is converted to analog by the digital / analog converter 16 and reproduced by the electroacoustic transducer 19 through the low pass filter 17 and the amplifier 18 which remove high frequency components.

상기 제1도와 같은 PCM 전송방식에서 디지탈/아날로그 변환하는데는 각종 기술이 실용화되고 있지만 일반적으로 저항 회로망을 스위치로 열고 닫는 방식의 것이 많이 사용되고 있다.In the PCM transmission scheme as shown in FIG. 1, various techniques have been put into practice for digital-to-analog conversion, but generally, a scheme of opening and closing a resistance network with a switch is widely used.

제2도는 R=2R저항에 의한 사다리형 디지탈/아날로그 변환기의 회로도로서, 기준 전압(Vs)은 2진 코드에 기초하여 디지탈 신호 bn, bn-1,…, bo에 의하여 제어되는 아날로그 스위치군 Sn, Sn-1,…,So를 통하는 2종류의 저하 R와 2R로 구성되는 사다리형 저항 회로망에 공급되어 줄력 전압(Vo)이 나타단다.2 is a circuit diagram of a ladder-type digital-to-analog converter with a resistance of R = 2R, and the reference voltage Vs is based on the binary code. The digital signals bn, bn-1,... , bo controlled analog switch group Sn, Sn-1,... The line voltage (Vo) appears when supplied to a ladder type resistive network consisting of two types of degradation R and 2R through, So.

상기 종래의 디지탈/아날로그 변환기는 출력 정밀도가 저항치 정밀도와 아날로그 스위치의 임피던스로 좌우되기 때문에 제조가 어려운 상온도 등의 드리프트(Drift)에 영향을 받기 쉽고, 출력신호에서 고주파 성본을 제거하는 저역통과 필터(17)와 디지탈/아날로그 변환기 출력을 증폭하는 증폭기(18)를 구동하는 전력 공급장치가 필요하여 시스템이 복잡하게 되고 비용이 높다.The conventional digital-to-analog converter is a low-pass filter that is susceptible to drift, such as high temperature, which is difficult to manufacture because the output precision depends on the resistance accuracy and the impedance of the analog switch, and removes the high frequency text from the output signal. There is a need for a power supply to drive 17 and an amplifier 18 that amplifies the digital / analog converter output, resulting in complex and costly systems.

또한, 디지탈 회로와 아날로그 회로가 섞여 있어 원칩 IC화 하는 것이 어렵다는 문제점이 있었다.In addition, there is a problem that it is difficult to form a one-chip IC because the digital circuit and the analog circuit are mixed.

상기 문제점을 해결하기 위하여 안출된 본 발명은 디지탈 코드를 펄스폭 변조(PWM) 신호로 변환하는것이 가능한 전 디지탈 구성의 디지탈/아날로그 변환기를 제공하는데 그 목적이 있다.The present invention devised to solve the above problems is to provide a digital to analog converter of all digital configurations capable of converting a digital code into a pulse width modulated (PWM) signal.

상기 목적을 달성하기 위하여 본 발명은 디지탈/아날로그 변환기에 있어서, 데이터를 샘플링 주기마다 기억하는 기억수단, 상기 기억수단의 값과 반전수단을 통해 반전된 값을 입력받아 오버플로우 발생시까지 증분시키는 대칭되는 한 쌍의 카운팅 수단, 상기 기억수단의 값과 일측 카운팅 수단에서 발생되는 오버플로우를 입력받는 제1논리곱 연산수단; 상기 타측 카운팅 수단에서 발생되는 오버플로우와 일측 카운팅 수단의 증분기의 값을 입력받는 제2논리공 연산수단 및 상기 카운팅 수단에서 발생되는 오버플로우를 입력받아 펄스폭 변조 신호를 출력하는 제어블럭을 구비하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a digital / analog converter, comprising: a memory means for storing data at each sampling period, and a symmetrical function of inputting a value of the memory means and an inverted value through an inversion means and incrementing it until an overflow occurs; A first logical product calculating means for receiving a pair of counting means, a value of the storage means and an overflow generated from one side counting means; And a second logic hole calculating means for receiving the overflow generated by the other counting means and the incrementer of the one counting means, and a control block for receiving the overflow generated by the counting means and outputting a pulse width modulation signal. Characterized in that made.

이하 첨부된 도면 제3도 및 제4도를 참조하여 본 발명의 실시예를 상술한다. 제3도는 본 발명의 일실시예에 따른 디지탈/아날로그 변환기의 블럭 구성도로서, 도시된 바와 같이 디지탈/아날로그 변환기는 데이터를 샘플링 주기마다 기억하는 레지스터(21) , 상기 레지스터(21)의 값을 인버터(29)를 통해 서로 반대되게 입력받는 멀티플렉서(22, 24)와 레지스터(23, 25}와 증분기(26, 27)가 서로 대칭구조를 이루는 한쌍의 카운팅 수단(32, 33), 상기 두개의 레지스터(21, 25)의 값을 입력받는 제1논리곱 연산수단(30), 상기 레지스터(23)와 중분기(27)의 값을 입력받는 제2논리곱 연산수단(31) 및 상기 레지스러(23, 25)에 입력단자가 연결되고 PWM신호를 출력하는 제어블럭(28)으로 구성된다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3 and 4. 3 is a block diagram of a digital / analog converter according to an embodiment of the present invention. As shown in the drawing, the digital / analog converter stores a register 21 and a value of the register 21 for storing data at each sampling period. A pair of counting means 32 and 33 in which the multiplexers 22 and 24 and the registers 23 and 25 and the incrementers 26 and 27 that are inputted oppositely through the inverter 29 form a symmetric structure with each other, the two A first logical product calculating means (30) for receiving the values of the registers (21, 25) of the second logical product calculating means (31) and the register for receiving the values of the register (23) and the middle branch (27) An input terminal is connected to the thrusters 23 and 25 and is configured as a control block 28 for outputting a PWM signal.

상기와 같이 구성된 디지탈/아날로그 변환기의 동작을 살펴보면 다음과 같다.The operation of the digital to analog converter configured as described above is as follows.

8비트 데이터를 샘플링 주기마다 기억하는 레지스터(21)에 로드(load)하고 일측 카운팅 수단(33)의 레지스터(25)에서 오버플로우가 발생하면 논리곱 연산수단(30)과 인버터(29)와 멀티플렉서(22)를 통해 상기 레지스터(21)에 기억된 값의 반전된 값을 타측 카운팅 수단(32)의 레지스터(23)에 로드하고, 논리곱 연산수단(30)과 멀티플렉서(24)를 통해 상기 레지스터(21)에 기억된 값을 일측 카운팅 수단(30)의 레지스터(25)에로드한다. 반전된 값이 로드된 상기 타측 카운팅 수단(32)의 레지스터(23)의 값부터 종분기(26)를 통해 샘플링 주기마다 증가되는 값은 오버플로우가 발생될 때까지 그 레지스터(23)에 로드된다.When 8-bit data is loaded into a register 21 for storing each sampling period and an overflow occurs in the register 25 of one side counting means 33, the AND product 30, the inverter 29, and the multiplexer (22) loads the inverted value of the value stored in the register 21 into the register 23 of the other counting means 32, and through the logical product calculating means 30 and the multiplexer 24 The value stored in 21 is loaded into the register 25 of one side counting means 30. From the value of the register 23 of the other counting means 32 to which the inverted value is loaded, the value that is incremented for each sampling period through the termination 26 is loaded into the register 23 until an overflow occurs. .

한편, 타측 카운팅 수단(32)의 레지스터(23)에서 오버플로우가 발생하면 논리곱 연산수단(30)과 멀티플렉서(24)를 통해 일측 카운팅 수단(33)의 레지수터(25)에 로드된 값이 증분기를 통해 오버플로우가 발생될 때까지 증가되어 그 레지스터에 로드된다. 각각의 레지스터(23, 25)에서 발생하는 오버플로우는 제어블럭(28)을 통하여 8비트 데이터를 샘플링 주파수 당으로 펄스폭이 변화된 제4도에 도시된 바와 같은 PWM신호를 발생시킨다.On the other hand, if an overflow occurs in the register 23 of the other counting means 32, the value loaded in the register 25 of the one counting means 33 through the logical product calculating means 30 and the multiplexer 24 The incrementer increments and loads its registers until an overflow occurs. An overflow occurring in each of the registers 23 and 25 generates a PWM signal as shown in FIG. 4 in which the pulse width is changed by the control block 28 into 8 bits of data per sampling frequency.

즉, 서로 대칭되는 한쌍의 멀티플렉서(22, 24)와 기억수단(23, 25) 및 증분기(26, 27)가 데이터 기억수단(21)의 값을 서로 반대되게 입력받아, 어느 한 기억수단이 오버플로우가 되면 대칭된 기억수단(23, 25)의 값을 샘플링 주기마다 증가시켜 오버플로우가 발생될 때까지 자체 기억수단(23, 25)에 로드하고, 상기 두개의기억수단(23, 25)에서 발생하는 오버플로우와 기억되는 값이 제어블럭(28)을 통하여 데이터를 샘플링 주파수당으로 펄스폭이 변화된 PWM신호를 발생하도록 한다.That is, a pair of multiplexers 22 and 24, which are symmetrical with each other, the storage means 23 and 25 and the incrementers 26 and 27 receive the values of the data storage means 21 opposite to each other, When overflow occurs, the values of the symmetrical memory means 23, 25 are increased for each sampling period and loaded into the own memory means 23, 25 until an overflow occurs, and the two memory means 23, 25 are used. The overflow generated and stored in the control block 28 causes the PWM signal having the pulse width changed per sampling frequency to be transmitted through the control block 28.

상기와 같이 이루어지는 본 발명은 간단한 디지탈 회로로써 디지탈 코드를 펄스폭 변조하는 것이 가능하고, 이를 원칩화하여 소형화할 수 있는 효과를 얻을 수 있다.According to the present invention as described above, it is possible to pulse-modulate the digital code with a simple digital circuit, and it is possible to obtain the effect of miniaturization by one-chip.

Claims

In the digital-to-analog converter, a memory unit 21 for storing data at each sampling period, a symmetrical unit that receives the value of the storage unit 21 and an inverted value through the inverting unit 29 and increments it until an overflow occurs A first logical multiplication means 30 for receiving a pair of counting means 32 and 33, a value of the storage means 21 and an overflow generated from one side counting means 33, and the other counting means 32 Outputting a pulse width modulation signal by receiving the overflow generated by the second logical product calculating means 31 and the counting means 32 and 33 receiving the overflow generated by the overflow and the incrementer of one side counting means A digital to analog converter, comprising a control block (28).

A digital / analog converter according to claim 1, characterized in that the counting means (32/33) consists of a multiplexer (22/24), a storage means (23/25) and an incrementer (26/27).