Claims (2)
전전자 교환기등 범용 입출력 장치의 이중화 운용시 주 메모리 수단(2)과 이중화를 위해 입출력 정합 유니트 수단(3)의 입출력 데이타 분배 장치 수단(8)과 이중화된 입출력 장치 A. B 수단(4, 4')간에 데이타 전송 장치를 구비한 통신 시스템에 있어서, 상기 주 메모리 수단(22)으로부터 시스템 버스를 통해 연결되고, 입력 선택신호(W*)의 입력선택을 제공 받는, FIFO 입력선택 회로 수단(11); 상기 FIFO입력 선택 회로수단(11)과 연결된 FIFO 메모리수단(7); 상기 FIFO 메모리수단(7)의에 연결되어 상기 FIFO 메모리 수단(7)의 출력을 선택적으로 출력하는 FIFO 출력 선택회로수단(12) ; 상기 FIFO 출력선택 회로 수단(12)에 연결되고, 출력 선택신호(SEL1,SEL2)를 제공받는 입출력버스출력 선택회로수단(14); 상기 입출력 버스 출력 선택회로수단(14)에 연결되고, 상기 FIFO 입력 선택 회로수단(11)이 연결되며, 입력 버스 선택 신호(SEL0)를 제공받는 입출력버스 입력 선택 회로수단(13); 상기 입출력 버스 입력 선택 회로수단(13)과 상기 입출력 버스출력 선택회로수단(14)간에 연결된 장치 A,B 수단(4,4')으로 연결 구성됨을 특징으로 하는 데이터 입출입 분배장치.In the redundant operation of general-purpose I / O devices such as electronic switchboards, the I / O data distribution device means 8 of the I / O matching unit means 3 and the redundant I / O devices A, B means (4, 4) In a communication system having a data transfer device between ')', FIFO input selection circuit means (11), which is connected from the main memory means (22) via a system bus and receives input selection of an input selection signal (W *). ); FIFO memory means (7) connected with said FIFO input selection circuit means (11); FIFO output selection circuit means (12) connected to said FIFO memory means (7) for selectively outputting the output of said FIFO memory means (7); Input / output bus output selection circuit means (14) connected to the FIFO output selection circuit means (12) and receiving output selection signals (SEL1, SEL2); An input / output bus input selection circuit means (13) connected to the input / output bus output selection circuit means (14), the FIFO input selection circuit means (11) connected thereto, and receiving an input bus selection signal (SEL0); And an apparatus A, B means (4, 4 ') connected between the input / output bus input selection circuit means (13) and the input / output bus output selection circuit means (14).
제1항에 있어서, 상기 FIFO출력 회로수단(12)은, DMA제어수단(6)으로부터 출력요구신호(W*,ACKO*)를 제공받는 부정 논리곱 수단(u); 상기 부정 논리곱 수단(u)에 연결되고, 시스템 버스와 연결된 버피수단(15); 상기 버퍼수단(15)와 상기 FIFO 메모리 수단(16)에 연결된 데이타 버퍼수단(16); 상기 데이타 버퍼수단(16)에 연결되고, 입출력 제어장치 수단(10)으로부터 FIFO 독출신호(FR*, 0:3)를 받는 디코더 회로 수단(17)으로 구성됨을 특징으로 하는 데이타 입출력 분배장치.2. The apparatus according to claim 1, wherein the FIFO output circuit means (12) comprises: negative logical product means (u) for receiving an output request signal (W *, ACK *) from the DMA control means (6); Bufci means (15) connected to said negative AND product (u) and connected to a system bus; Data buffer means (16) connected to said buffer means (15) and said FIFO memory means (16); And a decoder circuit means (17) connected to said data buffer means (16) and receiving a FIFO read signal (FR *, 0: 3) from an input / output control means (10).
※ 참고사항 : 최초출원내용에 의하여 공개되는 것임.※ Note: This is to be disclosed by the original application.