KR880002659B1 - Multiplication processing circuit of galois field - Google Patents

Multiplication processing circuit of galois field Download PDF

Info

Publication number
KR880002659B1
KR880002659B1 KR1019850006167A KR850006167A KR880002659B1 KR 880002659 B1 KR880002659 B1 KR 880002659B1 KR 1019850006167 A KR1019850006167 A KR 1019850006167A KR 850006167 A KR850006167 A KR 850006167A KR 880002659 B1 KR880002659 B1 KR 880002659B1
Authority
KR
South Korea
Prior art keywords
field
symbols
flip
galois field
multiplication
Prior art date
Application number
KR1019850006167A
Other languages
Korean (ko)
Other versions
KR870002502A (en
Inventor
정병국
Original Assignee
삼성전자 주식회사
정재은
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 정재은 filed Critical 삼성전자 주식회사
Priority to KR1019850006167A priority Critical patent/KR880002659B1/en
Publication of KR870002502A publication Critical patent/KR870002502A/en
Application granted granted Critical
Publication of KR880002659B1 publication Critical patent/KR880002659B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Error Detection And Correction (AREA)

Abstract

The multiplication of two symbols within Galois field has a characteristic by which a carriage signal deviated from the field is always feedbacked to the predetermined value of the field. Then the multiplying symbols in which corresponding each bit is multiplied with 1 to 8 are applied in serial and the generated carry is feedbacked to the Galois field. The circuit consists of eight AND gates (AD0-7) in which the multiplier (A) is applied through the register (10) and the multiplicant (B) is applied through the parallel/serial converter (20), and flip-flops (FF0-7) of which signals are received/feedbacked from/to exclusive OR gates (EX0-7) sequentially.

Description

유한 필드내의 곱셈 처리회로Multiplication Processing Circuit in Finite Field

제 1 도는 본 발명의 회로도.1 is a circuit diagram of the present invention.

제 2 도는 본 발명 회로도의 각부 파형도.2 is a waveform diagram of each part of the circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 레지스터 20 : 병렬/직렬 변환기10: register 20: parallel / serial converter

AD0~AD7: 앤드게이트 EX0~EX7: 익스크루시버 오아게이트AD 0 ~ AD 7 : Endgate EX 0 ~ EX 7 : Exclusive Oagate

FF0~FF7: 플립플롭FF 0 ~ FF 7 : flip flop

본 발명은 디지탈 신호 처리시에 두심볼(Symbol)을 곱셈 연산처리 할 수 있게한 유한 필드내의 곱셈 처리회로에 관한 것이다. 유한 필드(Galois field)내에서 곱셈 연산은 주어진 필드의 한계를 벗어나는 캐리(Carry : 자리올림)는 다시 필드내의 정의된 값으로 궤환되도록 함으로써 자리올림이 없는 일정한 디지탈 상태 신호로서 표시할 수가 있어 연산결과가 항상 필드내를 벗어나지 못하기 때문에 연산 처리시에 편리한 이점이 있다.The present invention relates to a multiplication processing circuit in a finite field, which makes it possible to multiply two symbols in digital signal processing. The multiplication operation within the Galois field can carry a carry out of the limits of a given field and return it back to a defined value in the field so that it can be displayed as a constant digital state signal without any shift. Does not always leave the field, which is a convenient benefit when processing operations.

일예로서 유한 필드 GF(28)내에 8비트의 두심볼을 곱셈 연산 할때에는 FF(16진수)보다 큰 연산 결과는 정의된 값으로 궤환되어 다시 8비트의 디지탈 신호로서 표시할 수 있는 것이다. 따라서 종래에는 두 심볼을 A(A0~A7), B(B0~B7)이라할 때 각 비트(bit)끼리 앤드게이트 및 익스크루시버 오아게이트를 사용하여 8비트 대 8비트의 곱셈 연산시에 발생가능한 모든 디지탈 상태 신호를 1:1대응시켜 가며 게이트로 처리하기 때문에 곱셈 처리회로가 복잡하여질 뿐 아니라 높은 고주파의 클럭 신호가 필요하게 되는 단점이 있는 것이었다.For example, when multiplying two symbols of 8 bits in the finite field GF 28, an operation result larger than FF (hexadecimal) is returned to a defined value and can be displayed again as an 8 bit digital signal. Therefore, conventionally, when two symbols are referred to as A (A 0 ~ A 7 ) and B (B 0 ~ B 7 ), each bit is multiplied by 8 bits to 8 bits by using an AND gate and an Exclusive OA gate. Since all digital state signals that can be generated during operation are gated in a 1: 1 correspondence, the multiplication processing circuit is complicated and a high frequency clock signal is required.

본 발명은 유한 필드내에서 주어진 필드의 한계를 벗어날때에 일정한 디지탈 상태 신호로 궤환되는 점을 감안하여 연산 곱셈되는 심볼을 직렬로 인가되게 구성하여 하나의 비트에 대하여 1:8의 연산이 되게하고 연산 결과가 궤환되도록 하되 캐리가 발생되는 것은 우한 필드내로 환원될 수 있는 유한 필드내의 곱셈 처리 회로를 제공하여 유한 필드내의 곱셈 연산회로의 단순화 및 연산속도를 증진시킬 수 있도록 한 것으로 이를 첨부도면에 의하여 상세히 설명하면 다음과 같다.The present invention configures a multiplication symbol to be applied serially in consideration of being fed back to a constant digital state signal when the limit of a given field is exceeded within a finite field so that a 1: 8 operation is performed on one bit. The operation result is fed back, but the carry is provided to increase the speed and the simplification of the multiplication circuit in the finite field by providing a multiplication processing circuit in the finite field that can be reduced into the Wuhan field. It will be described in detail as follows.

제 1 도는 본 발명의 회로도로서 8비트의 두 심볼(A)(B)중에 한 심볼(A)은 레지스터(10)에 인가되게 구성시켜 병렬로 출력되어 앤드게이트(AD0~AD7)의 일측에 인가되게 구성하고 앤드게이트(AD0~AD7)의 타측에는 다른 심볼(B)의 8비트신호가 병렬/직렬 변환기(20)를 통하여 인가되게 구성시켜 앤드게이트(AD0~AD7)의 출력이 익스크루시버 오아게이트(EX0~EX7)를 통하여 플립플롭(FF0~FF7)에 인가되게 구성한후 플립플롭(FF0~FF7)의 출력이 순차적으로 익스크루시버 오아게이트(EX0~EX7)로 궤환되게 구성시켜된 것으로 여기서 사용되는 플립플롭(FF0~FF7)은 D-플립플롭으로서 D는 입력단자, Q는 출력단자「D」는 클럭입력단자를 나타낸다.FIG. 1 is a circuit diagram of the present invention, in which one symbol A of two 8-bit symbols A and B is configured to be applied to the register 10 and output in parallel to one side of the AND gates AD 0 to AD 7 . on each of the other side of the configuration to be applied to the aND gate (AD 0 ~ AD 7) the 8-bit signals of the other symbols (B) configured to be applied through the parallel / serial converter 20 of the aND gate (AD 0 ~ AD 7) output is Exclusive crew transceiver Iowa gate (EX 0 ~ EX 7) a flip-flop (FF 0 ~ FF 7) is to be output in sequence IX crew of the flip-flop (FF 0 ~ FF 7) after configuring the transceiver through Iowa gate ( EX 0 to EX 7 ), and the flip-flop (FF 0 to FF 7 ) used here is a D-flip flop, where D is an input terminal and Q is an output terminal "D".

이와같이 구성된 본 발명에서 임의의 두수의 심볼이 각각 A,B라 하고 두수에 의한 곱셈 결과를 C라 하면 유한 필드(GF)내에서 다음의 식이 성립하게 된다.In the present invention configured as described above, if any two symbols are A and B, and the result of multiplication by C is C, the following equation is established in the finite field GF.

Figure kpo00001
Figure kpo00001

그런데 GF(28)내에서의 연산이라면 i=0~i=7까지 변화되므로 위의 결과식을 다시 정리하면However, if the operation is within GF (2 8 ), it changes from i = 0 to i = 7.

Figure kpo00002
Figure kpo00002

=B0(Aα0)+B1(Aα1)+B2(Aα2)+…+B6(Aα6)+B7(Aα7)-①식이 된다.= B 0 (Aα 0 ) + B 1 (Aα 1 ) + B 2 (Aα 2 ) +. + B 6 (Aα 6 ) + B 7 (Aα 7 ) -①

따라서 A값을 α0에서 α7까지 순차적으로 곱하는 회로가 필요하며 STEP0~STEP7까지의 B값의 각 비트 B0~B7별로 더해주는 기능이 필요하게 된다. 즉 임의의 두 심벌 A,B를 유한 필드내에서 곱셈한 최종 결과의 값 C는 상기 ①식에서와 같이Therefore, a circuit for sequentially multiplying the A value from α 0 to α 7 is needed, and a function for adding each bit B 0 to B 7 of the B value from STEP 0 to STEP 7 is needed. In other words, the value C of the final result of multiplying two arbitrary symbols A and B in a finite field is

Figure kpo00003
Figure kpo00003

=B0((Aα0)+B1(Aα1)+B2(Aα2)+B3(Aα3)+B4(Aα4)+B5(Aα5)+B6(Aα6)+B7(Aα7)= B 0 ((Aα 0 ) + B 1 (Aα 1 ) + B 2 (Aα 2 ) + B 3 (Aα 3 ) + B 4 (Aα 4 ) + B 5 (Aα 5 ) + B 6 (Aα 6 ) + B 7 (Aα 7 )

단 A=A0α0+A1α+A2α2+.....................................+A6α6+A7α7 Where A = A 0 α 0 + A 1 α + A 2 α 2 +. .... + A 6 α 6 + A 7 α 7

B=B0α6+B1α1+B2α2+ ..........................+B6α6+B7α7이 된다.B = B 0 α 6 + B 1 α 1 + B 2 α 2 + ............... + B 6 α 6 + B 7 α 7 is obtained.

따라서 상기 식을 만족시키기 위해서는 각 B0~B7과 Aα1(i=0~7)과의 곱셈(Anding)을 위한 앤드게이트(AD0~AD7)와, Aα1(i=0~7)자체의 연산을 위해 심벌 A(GF(28소)와 α를 곱하는 회로와, B0(Aα0)에서 B7(Aα7)까지의 각 연산 결과값을 더해줄 익스크루시버 오아게이트(EX0~EX7)가 필요하게 된다. 여기서 A와 α를 곱하는 회로는 유한필드의 개념상 8비트의 데이타를 넘는 캐리 발생시 유한 필드로 한정시켜주기 위하여 고정된 데이타(16진수로 1D=2진수로 00101101)를 인가시켜 주어야 하며 이를 위하여 플립플롭(FF7)의 출력단자(Q)출력에서 캐리 발생시 이를 익 스크루시버 오아게이트(EX4)(EX3)(EX2)(EX0)의 입력측에 인가시켜 주게된다. 따라서 캐리 발생시 유한필드로 한정시켜 주기위한 데이타(00101101)가 익 스크루시버 오아게이트(EX4)(EX3)(EX2)(EX0)에 인가되므로써 A와 α를 곱하는 연산이 유한 필드내에서 처리되게 하는 것이다.Therefore, in order to satisfy the above equation, the AND gates AD 0 to AD 7 for multiplying each of B 0 to B 7 and Aα 1 (i = 0 to 7), and Aα 1 (i = 0 to 7) A circuit that multiplies symbol A (GF (2 8 small)) and α for its own operation, and an Exclusive Oagate (EX) to add the result of each operation from B 0 (Aα 0 ) to B 7 (Aα 7 ) 0 to EX 7 ), where A and α multiply the fixed data (in hexadecimal as 1D = binary) to confine finite fields when carrying more than 8 bits of data. need to apply a 00,101,101) and the input side of the flip-flop (FF 7), an output terminal (Q) outputs the carry occurs, this wing screw transceiver Iowa gate (EX 4) in the (EX 3) (EX 2) (EX 0) for this purpose, Therefore, data for limiting to a finite field at the time of carry is applied to the extruder oragate (EX 4 ) (EX 3 ) (EX 2 ) (EX 0 ). This allows the operation of multiplying A and α to be handled within a finite field.

이와같이 C=A

Figure kpo00004
B의 연산은 데이타(B7)과 심볼(A)를 앤드 연산하고 그 결과치에 α7를 곱하고 여기에 데이타(B6)와 심볼(A)를 앤드 연산한 값에 α6를 곱한 값을 익스크루시버 해주는 방식으로 이를 순차적으로 B0까지 연산하여 얻은 C7C6~C0의 값이 결과치가 되는 것으로 제 1 도의 회로와 같이 레지스터(10)에 심볼(A)의 데이타(A7~A0)가 인가된후 병렬/직렬 변환기(20)로 심볼(B)의 데이타(B7~B0)가 순차적으로 인가되어 앤드게이트(AD0~AD7), 익 스크루시버 오아게이트(EX0~EX7), 플립플롭(FF0~FF7)으로 순차적으로 연산하여 곱한 값이 심볼 C(C0~C7)을 얻을 수가 있는 것이다.Thus C = A
Figure kpo00004
The operation of B performs an AND operation on the data (B 7 ) and the symbol (A), multiplies the result by α 7, and multiplies the value of the AND operation on the data (B 6 ) and the symbol (A) by α 6 . The result of C 7 C 6 ~ C 0 obtained by sequentially calculating up to B 0 in the manner of cruising is the result value. As shown in the circuit of FIG. 1, the data of symbol A in register 10 (A 7 ~ A After 0 ) is applied, the data B 7 to B 0 of the symbol B are sequentially applied to the parallel / serial converter 20 so that the AND gates AD 0 to AD 7 and the extruder oragate EX 0 are applied. EX 7 ) and flip-flops (FF 0 to FF 7 ) can be used to obtain the symbol C (C 0 to C 7 ).

이를 계산에 의하여 살펴보면 A(α12)=11001101, B(α7)=10000000이라 하면 C=A

Figure kpo00005
B=α12
Figure kpo00006
α7=α19=01011010이 된다. 이 같은 계산에 의한 결과값이 본 발명에 의해 얻어질 수 있는 가를 살펴보면 다음과 같다. 먼저 각 심볼 A와 B의 연산값은 제 ① 식에서와 같이If we look at this by calculation, A (α 12 ) = 11001101, B (α 7 ) = 10000000, C = A
Figure kpo00005
B = α 12
Figure kpo00006
α 7 = α 19 = 01011010 Looking at whether the result of such a calculation can be obtained by the present invention as follows. First, the operation value of each symbol A and B is

Figure kpo00007
Figure kpo00007

=B0((Aα0)+B1(Aα)+B2(Aα2)+B3(Aα3)+B4(Aα4)+B5(Aα5)+B6(Aα6)+B7(Aα7)이 되며 이때 A, α0=α12=11001101, A,α1=α13=10000111, A,α2=α14=00010011, A, α3=α15=00100110, A, α4=α16=01001100, A, α5=α17=10011000, A, α6=α18=00101101, A, α7=α19=01011010가 되고 B0,B1,B2, B3,B4,B5,B6는 모두「0」이므로 결국 상기식은 C=B7Aα7=α19=01011010가 되는 것이다.= B 0 ((Aα 0 ) + B 1 (Aα) + B 2 (Aα 2 ) + B 3 (Aα 3 ) + B 4 (Aα 4 ) + B 5 (Aα 5 ) + B 6 (Aα 6 ) + B 7 (Aα 7 ), where A, α 0 = α 12 = 11001101, A, α 1 = α 13 = 10000111, A, α 2 = α 14 = 00010011, A, α 3 = α 15 = 00100110, A , α 4 = α 16 = 01001100, A, α 5 = α 17 = 10011000, A, α 6 = α 18 = 00101101, A, α 7 = α 19 = 01011010 and B 0 , B 1 , B 2 , B Since 3 , B 4 , B 5 , and B 6 are all "0", the above formula becomes C = B 7 Aα 7 = α 19 = 01011010.

그러므로 본 발명에서는 유한 필드내에서의 두 심볼의 곱을 1비트 대 8비트로 연산한 결과값을 쉽게 얻을수가 있는 것이다. 이상에서와 같이 본 발명은 유한 필드내에 8비트의 두 개의 심볼을 연산 처리할 때에 연산결과가 펄드내에 정의된 값으로 환원되는 점을 이용하여 단순한 곱셈 회로를 제공할 수가 있어 연산 속도를 증진시킬 수 있는 이점이 있는 것이다.Therefore, in the present invention, it is easy to obtain a result value of calculating the product of two symbols in a finite field by 1 bit to 8 bits. As described above, the present invention can provide a simple multiplication circuit using the point that the operation result is reduced to the value defined in the pulse when arithmetic processing two symbols of 8 bits in the finite field, thereby improving the operation speed. There is an advantage.

Claims (1)

페지스터(10)에 인가된 값과 병렬/직렬변환기(20)를 통하여 인가되는 값을 유한필드내에서 곱셈처리시키는 회로에 있어서, 앤드게이트(AD0~AD7)의 울럭이 익스코쿠시 내오아게이트(EX0~EX7)를 통하여 플립플롭(FF0~FF7)에 인가되게 구성한 후 플립플롭(FF0~FF7)의 연산값이 순차적으로 익스코루시버오아게이트(EX0~EX7)로 궤환되개 구성한 유한핀트내의 곱셈처리회로.In a circuit for multiplying a value applied to the capacitor 10 and a value applied through the parallel / serial converter 20 in a finite field, the Ulk of the AND gates AD 0 to AD 7 is stored in the Ikokushi. Iowa gate (EX 0 ~ EX 7) the through flip-flop and then configured to be applied to (FF 0 ~ FF 7) flip-flop (FF 0 ~ FF 7) the calculated values are sequentially extreme nose Lucy member Iowa gate (EX 0 ~ EX 7 ) A multiplication circuit in a finite focus composed of feedback. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019850006167A 1985-08-24 1985-08-24 Multiplication processing circuit of galois field KR880002659B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019850006167A KR880002659B1 (en) 1985-08-24 1985-08-24 Multiplication processing circuit of galois field

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019850006167A KR880002659B1 (en) 1985-08-24 1985-08-24 Multiplication processing circuit of galois field

Publications (2)

Publication Number Publication Date
KR870002502A KR870002502A (en) 1987-03-31
KR880002659B1 true KR880002659B1 (en) 1988-12-17

Family

ID=19242420

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850006167A KR880002659B1 (en) 1985-08-24 1985-08-24 Multiplication processing circuit of galois field

Country Status (1)

Country Link
KR (1) KR880002659B1 (en)

Also Published As

Publication number Publication date
KR870002502A (en) 1987-03-31

Similar Documents

Publication Publication Date Title
US4193118A (en) Low pass digital averaging filter
US4616330A (en) Pipelined multiply-accumulate unit
US5789992A (en) Method and apparatus for generating digital pulse width modulated signal using multiplied component and data signals
US4122527A (en) Emitter coupled multiplier array
KR880002659B1 (en) Multiplication processing circuit of galois field
US5459683A (en) Apparatus for calculating the square root of the sum of two squares
KR960025082A (en) Data transmission device
US4156201A (en) Binary word presence indicating circuit
US3372377A (en) Data processing system
US4249119A (en) Digital drive circuit for electric motor or the like
US5347276A (en) Serial binary pattern generator
KR0147942B1 (en) Booths recording circuit in a multiplier
US4399549A (en) Odd number frequency division with symmetrical output
US3440413A (en) Majority logic binary adder
Harris Jr et al. Reciprocals of inverse factorial series
US20160315621A1 (en) Asynchronous high-speed programmable divider
US3202809A (en) Analog multiplication and division circuit using a hall effect multiplier
US6697830B2 (en) Polynomial coefficient generator
US11934799B2 (en) Combinatorial logic circuits with feedback
KR950005813B1 (en) D/a converter
US3017099A (en) Parallel binary adder
JPS5734247A (en) Multiplication circuit
RU2683180C1 (en) Broad-pulse converter
SU752308A1 (en) Random binary symbol generator
SU1277102A1 (en) Device for extracting root

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19970829

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee