KR20230059540A - Toggle generation circuit for mipi c-phy and clock recovery circuit for mipi c-phy comprising the same - Google Patents

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KR20230059540A
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Abstract

The present invention relates to a toggle generation circuit for MIPI C-PHY configured with a simple circuit while having a noise removal function, and a clock recovery circuit for MIPI C-PHY comprising the same, and more specifically, to a toggle generation circuit for MIPI C-PHY which includes a toggle generation unit that inputs an output value of an edge detection unit to generate an output value, and feeds back the generated output value to input the same together with the output value of the edge detection unit, and a signal delay unit that delays the generated output value and feeds back the same, and a clock recovery circuit for MIPI C-PHY comprising the same.

Description

MIPI C-PHY 토글 생성 회로 및 이를 포함하는 MIPI C-PHY 클럭 복원 회로{TOGGLE GENERATION CIRCUIT FOR MIPI C-PHY AND CLOCK RECOVERY CIRCUIT FOR MIPI C-PHY COMPRISING THE SAME}MIPI C-PHY toggle generation circuit and MIPI C-PHY clock recovery circuit including the same

본 발명은 MIPI C-PHY 토글 생성 회로 및 이를 포함하는 MIPI C-PHY 클럭 복원 회로에 관한 것으로서, 특히, 간단한 회로로 구성되면서도 노이즈 제거 기능이 구비된 MIPI C-PHY 토글 생성 회로 및 이를 포함하는 MIPI C-PHY 클럭 복원 회로에 관한 것이다.The present invention relates to a MIPI C-PHY toggle generating circuit and a MIPI C-PHY clock recovery circuit including the same, and in particular, a MIPI C-PHY toggle generating circuit having a noise removal function while being composed of a simple circuit and a MIPI C-PHY toggle generating circuit including the same It relates to the C-PHY clock recovery circuit.

일반적으로, MIPI C-PHY는 데이터 전송 효율을 높이기 위해 클럭 임베디드 방식의 3-Level Signaling 기법을 채택하고 있으며, 수신단에서 클럭 복원을 간편하게 하기 위해 매번 데이터를 전송할 때 3개의 신호 중 적어도 하나의 신호에서 데이터 변화가 생길 수 있도록 만들기 위해 데이터를 변환하여 전송한다. In general, MIPI C-PHY adopts a clock-embedded 3-Level Signaling technique to increase data transmission efficiency, and in order to simplify clock recovery at the receiving end, at least one of the three signals is selected when data is transmitted each time. Data is transformed and transmitted in order to make data change possible.

수신단에서는 입력된 3개 신호의 에지를 검출하여 짧은 펄스를 생성하고, 이 펄스를 이용하여 데이터 전송 주기와 동일한 주기를 갖는 클럭을 복원한다. 이러한 클럭 복원 회로는 기가 헤르츠(Ghz) 대역의 고속 동작이어서 전제 MIPI C-PHY IP의 동작 대역을 결정짓는 주요한 회로이며, 노이즈를 최소화하기 위해 많은 논리 게이트를 포함하는 복잡한 회로로 구성되는데, 이는 회로의 소비 전력과 동작 속도에 영향을 미치게 된다.The receiving end detects the edges of the input three signals to generate short pulses, and uses these pulses to restore a clock having the same cycle as the data transmission cycle. This clock recovery circuit is a major circuit that determines the operating band of the premise MIPI C-PHY IP as it operates at high speed in the gigahertz (Ghz) band, and is composed of a complex circuit including many logic gates to minimize noise. affects power consumption and operating speed.

(0001) 국내등록특허 제10-1837978호(0001) Korean Patent No. 10-1837978

본 발명이 해결하고자 하는 기술적 과제는, 간단한 회로로 구성하면서도 노이즈 제거 기능을 구비함은 물론, 저소비 전력으로 고속 동작 구현이 가능한 MIPI C-PHY 토글 생성 회로 및 이를 포함하는 MIPI C-PHY 클럭 복원 회로를 제공하는데 있다.The technical problem to be solved by the present invention is a MIPI C-PHY toggle generation circuit and a MIPI C-PHY clock recovery circuit including the same, which can implement high-speed operation with low power consumption as well as having a noise removal function while configuring a simple circuit. is providing

상기 기술적 과제를 달성하기 위한 본 발명인 MIPI C-PHY 토글 생성 회로에 의하면, 에지검출부의 출력값이 입력되어 출력값이 생성되며, 상기 생성된 출력값을 피드백시켜 상기 에지검출부의 출력값과 함께 입력시키는 토글생성부; 및 상기 생성된 출력값을 지연시켜 피드백시키는 신호지연부;를 포함하는 것을 특징으로 한다.According to the MIPI C-PHY toggle generation circuit of the present invention for achieving the above technical problem, the output value of the edge detection unit is input and an output value is generated, and the generated output value is fed back to input the toggle generation unit together with the output value of the edge detection unit ; and a signal delay unit for delaying and feeding back the generated output value.

여기서, 상기 토글생성부는, 두 개의 제1입력신호를 전달받아 동작하며, 상기 두 개의 제1입력신호가 모두 하이(High) 신호일 경우에만 리셋(Reset) 하이신호가 출력되는 제1판단블록; 두 개의 제2입력신호를 전달받아 동작하며, 상기 두 개의 제2입력신호가 모두 하이(High) 신호일 경우에만 셋(Set) 하이신호가 출력되는 제2판단블록; 및 상기 제1판단블록의 출력값이 입력되어 제1출력값이 출력되고, 상기 제1출력값과 상기 제2판단블록의 출력값이 입력되어 제2출력값이 출력되며, 상기 제2출력값은 상기 제1판단블록의 출력값과 함께 입력되어 상기 제1출력값으로 출력되는 래치블록;을 포함하는 것을 특징으로 한다.Here, the toggle generator operates by receiving two first input signals, and outputs a reset high signal only when the two first input signals are both high signals; a second decision block that operates by receiving two second input signals, and outputs a set high signal only when the two second input signals are both high signals; and an output value of the first decision block is input and a first output value is output, and a second output value is output when the first output value and the output value of the second decision block are input, and the second output value is the first output value of the first decision block. It is characterized in that it includes; a latch block that is input together with the output value of and output as the first output value.

또한, 상기 신호지연부는, 상기 제1출력값을 지연시켜 어느 하나의 상기 제1입력신호로 입력시키고, 상기 제2출력값을 지연시켜 어느 하나의 상기 제2입력신호로 입력시키는 신호지연블록;을 포함하는 것을 특징으로 한다.In addition, the signal delay unit includes a signal delay block delaying the first output value and inputting it as one of the first input signals and delaying the second output value and inputting it as one of the second input signals. It is characterized by doing.

또한, 상기 제1판단블록과 상기 제2판단블록은, 상기 두 개의 제1입력신호가 입력되는 NAND 게이트; 및 상기 NAND 게이트의 출력값을 반전시키는 NOT 게이트;를 포함하는 것을 특징으로 한다.In addition, the first decision block and the second decision block may include NAND gates to which the two first input signals are input; and a NOT gate inverting an output value of the NAND gate.

또한, 상기 래치블록은, 상기 제1판단블록의 출력값과 상기 제2출력값에 따라 상기 제1출력값을 출력시키는 제1NOR 게이트; 및 상기 제2판단블록의 출력값과 상기 제1출력값에 따라 상기 제2출력값을 출력시키는 제2NOR 게이트;를 포함하는 것을 특징으로 한다.The latch block may include: a first NOR gate outputting the first output value according to the output value of the first decision block and the second output value; and a second NOR gate outputting the second output value according to the output value of the second decision block and the first output value.

한편, 전술한 특징을 갖는 상기 MIPI C-PHY 토글 생성 회로를 포함하는 MIPI C-PHY 클럭 복원 회로를 제공하는 것을 특징으로 한다.On the other hand, it is characterized by providing a MIPI C-PHY clock recovery circuit including the MIPI C-PHY toggle generating circuit having the above-described characteristics.

이상에서 상술한 본 발명에 따른 MIPI C-PHY 토글 생성 회로 및 이를 포함하는 MIPI C-PHY 클럭 복원 회로를 사용하면, 간단한 회로로 구성하면서도 노이즈 제거 기능을 보유하여 안정적으로 동작함은 물론, 저소비 전력으로 고속 동작 구현이 가능하다.Using the MIPI C-PHY toggle generation circuit and the MIPI C-PHY clock recovery circuit including the same according to the present invention described above, it is configured as a simple circuit but has a noise removal function and operates stably, as well as low power consumption. It is possible to implement high-speed operation.

도 1은 MIPI C-PHY에서 특징적으로 나타나는 신호의 Eye 패턴 및 복원된 데이터와 클럭의 타이밍 관계도,
도 2는 본 발명인 MIPI C-PHY 토글 생성 회로를 포함하는 MIPI C-PHY 클럭 복원 회로의 일 실시례에 따른 개념도,
도 3은 도 2의 MIPI C-PHY 클럭 복원 회로에 대한 타이밍도,
도 4는 본 발명인 에지펄스생성블록을 구성하는 에지 펄스 생성 회로의 일 실시례에 따른 도면,
도 5는 도 4의 에지 펄스 생성 회로에 대한 타이밍도,
도 6은 본 발명인 에지펄스통합블록을 구성하는 에지 펄스 통합 회로의 일 실시례에 따른 도면,
도 7은 본 발명인 MIPI C-PHY 토글 생성 회로의 일 실시례에 따른 개념도,
도 8은 본 발명인 신호지연블록을 구성하는 신호 지연 회로의 일 실시례에 따른 도면,
도 9는 도 8의 신호 지연 단위 회로의 일 실시례에 따른 도면.1 is a timing relationship between eye patterns and restored data and clocks of signals characteristically appearing in MIPI C-PHY;
2 is a conceptual diagram according to an embodiment of a MIPI C-PHY clock recovery circuit including a MIPI C-PHY toggle generating circuit according to the present invention;
3 is a timing diagram for the MIPI C-PHY clock recovery circuit of FIG. 2;
4 is a diagram according to an embodiment of an edge pulse generating circuit constituting an edge pulse generating block according to the present invention;
5 is a timing diagram for the edge pulse generating circuit of FIG. 4;
6 is a diagram according to an embodiment of an edge pulse integrating circuit constituting an edge pulse integrating block of the present invention;
7 is a conceptual diagram according to an embodiment of a MIPI C-PHY toggle generating circuit according to the present invention;
8 is a diagram according to an embodiment of a signal delay circuit constituting a signal delay block of the present invention;
9 is a diagram according to an embodiment of the signal delay unit circuit of FIG. 8;

이하, 본 발명의 일부 실시례들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시례를 설명함에 있어, 관련된 공지구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시례에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, some embodiments of the present invention will be described in detail through exemplary drawings. In adding reference numerals to components of each drawing, it should be noted that the same components have the same numerals as much as possible even if they are displayed on different drawings. In addition, in describing an embodiment of the present invention, if it is determined that a detailed description of a related known configuration or function hinders understanding of the embodiment of the present invention, the detailed description will be omitted.

또한, 본 발명의 실시례의 구성 요소를 설명하는데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.Also, terms such as first, second, A, B, (a), and (b) may be used in describing components of an embodiment of the present invention. These terms are only used to distinguish the component from other components, and the nature, order, or order of the corresponding component is not limited by the term. When an element is described as being “connected,” “coupled to,” or “connected” to another element, that element may be directly connected or connected to the other element, but there may be another element between the elements. It should be understood that may be "connected", "coupled" or "connected".

도 1은 MIPI C-PHY에서 특징적으로 나타나는 신호의 Eye 패턴 및 복원된 데이터와 클럭의 타이밍 관계도이고, 도 2는 본 발명인 MIPI C-PHY 토글 생성 회로를 포함하는 MIPI C-PHY 클럭 복원 회로의 일 실시례에 따른 개념도이며, 도 3은 도 2의 MIPI C-PHY 클럭 복원 회로에 대한 타이밍도이고, 도 4는 본 발명인 에지펄스생성블록을 구성하는 에지 펄스 생성 회로의 일 실시례에 따른 도면이며, 도 5는 도 4의 에지 펄스 생성 회로에 대한 타이밍도이고, 도 6은 본 발명인 에지펄스통합블록을 구성하는 에지 펄스 통합 회로의 일 실시례에 따른 도면이며, 도 7은 본 발명인 MIPI C-PHY 토글 생성 회로의 일 실시례에 따른 개념도이고, 도 8은 본 발명인 신호지연블록을 구성하는 신호 지연 회로의 일 실시례에 따른 도면이며, 도 9는 도 8의 신호 지연 단위 회로의 일 실시례에 따른 도면이다.1 is a diagram showing the eye pattern of a signal characteristically appearing in MIPI C-PHY and the timing relationship between restored data and clock, and FIG. 2 is a MIPI C-PHY clock recovery circuit including a MIPI C-PHY toggle generation circuit according to the present invention. 3 is a timing diagram for the MIPI C-PHY clock recovery circuit of FIG. 2, and FIG. 4 is a diagram according to an embodiment of an edge pulse generation circuit constituting the edge pulse generation block of the present invention. Figure 5 is a timing diagram for the edge pulse generation circuit of Figure 4, Figure 6 is a diagram according to an embodiment of the edge pulse integration circuit constituting the edge pulse integration block of the present invention, Figure 7 is a MIPI C diagram of the present invention -A conceptual diagram according to an embodiment of a PHY toggle generating circuit, FIG. 8 is a diagram according to an embodiment of a signal delay circuit constituting a signal delay block of the present invention, and FIG. 9 is an embodiment of the signal delay unit circuit of FIG. 8 It is a drawing according to an example.

실제의 MIPI C-PHY 응용에서는 신호선 간의 특성 차이와 신호의 강도 차이에 따른 지연(Delay)이 발생하기 때문에 각 유닛 인터벌(UI : Unit Interval) 초반에 노이지(Noisy)한 구간을 지나 후반에 클린 데이터(Clean Data) 영역(Eye Mask)이 나타난다. MIPI C-PHY에서는 클린 데이터 영역(Eye Open 영역)이 0.5UI 이상 보장되도록 신호가 입력된다. In actual MIPI C-PHY applications, delay occurs due to differences in characteristics between signal lines and signal strength, so clean data is passed through a noisy section at the beginning of each unit interval (UI: Unit Interval) in the second half. (Clean Data) area (Eye Mask) appears. In MIPI C-PHY, a signal is input so that the clean data area (Eye Open area) is guaranteed to be 0.5 UI or more.

MIPI C-PHY 클럭 복원 회로에서는 각 UI에서 발생하는 첫번째 데이터 에지 펄스(Data Edge Pulse)를 검출하여 클럭 복원 신호로 사용하고, 이후에 검출되는 에지 펄스는 노이즈(Noise)로 간주하여 무시하여야 한다. 이러한 방식으로 매 UI 마다 하나의 유효한 클럭 복원용 펄스를 생성하고, 펄스가 발생할 때마다 클럭 신호를 토글(Toggle)하여 데이터 복원용 디디알(DDR : Double Data Rate) 클럭을 복원해야 한다. In the MIPI C-PHY clock recovery circuit, the first data edge pulse generated from each UI is detected and used as a clock recovery signal, and subsequent edge pulses are regarded as noise and should be ignored. In this way, one valid pulse for clock recovery is generated for each UI, and whenever a pulse is generated, the clock signal must be toggled to restore a double data rate (DDR) clock for data recovery.

도 1은 MIPI C-PHY에서 특징적으로 나타나는 신호의 Eye 패턴 및 복원된 데이터와 클럭의 타이밍 관계도이다.Figure 1 is a timing relationship between eye patterns and restored data and clocks of signals characteristically appearing in MIPI C-PHY.

도 1을 참조하면, 복원된 클럭의 라이징(Rising) 혹은 폴링(Falling) 에지(Edge)에서 데이터 천이가 일어나게 되고, 데이터의 아이 오픈(Eye Open) 영역이 UI의 마지막 부분에 나타나기 때문에 복원된 데이터를 일정시간 지연시켜서 정렬된 데이터를 생성한 후 복원된 클럭으로 샘플링해야 한다. 이때, 정열된 데이터의 아이 오픈 중간 부분이 복원된 클럭의 에지(Edge)에 위치되도록 복원된 데이터를 지연시키는 것이 가장 바람직하다. 이 모든 과정에서 UI의 마지막 부분에 라이징 혹은 폴링 에지가 정확하게 일치하는 클럭(Clock)을 복원하는 것이 가장 중요하다.Referring to FIG. 1, since data transition occurs at the rising or falling edge of the restored clock and the eye open area of the data appears at the end of the UI, the restored data should be delayed for a certain period of time to generate aligned data and then sampled with the recovered clock. At this time, it is most preferable to delay the restored data so that the middle part of the eye open of the aligned data is located at the edge of the restored clock. In all of these processes, it is most important to restore a clock that exactly matches the rising or falling edge at the end of the UI.

도 2는 본 발명인 MIPI C-PHY 토글 생성 회로를 포함하는 MIPI C-PHY 클럭 복원 회로의 일 실시례에 따른 개념도이고, 도 3은 도 2의 MIPI C-PHY 클럭 복원 회로에 대한 타이밍도이다.2 is a conceptual diagram according to an embodiment of a MIPI C-PHY clock recovery circuit including a MIPI C-PHY toggle generation circuit according to the present invention, and FIG. 3 is a timing diagram for the MIPI C-PHY clock recovery circuit of FIG.

먼저, 도 2를 참조하면, 먼저 A, B, C 3개의 핀(Pin)으로 입력되는 신호를 3개의 비교기를 이용하여 Rx_AB, Rx_BC, Rx_CA 신호를 생성한다. 본 발명에 따른 MIPI C-PHY 토글 생성 회로를 포함하는 MIPI C-PHY 클럭 복원 회로(이하, '클럭 복원 회로'라 함)는 상기 세 개의 신호(Rx_AB, Rx_BC, Rx_CA)를 입력으로 사용한다.First, referring to FIG. 2, signals input to three pins A, B, and C are used to generate Rx_AB, Rx_BC, and Rx_CA signals using three comparators. The MIPI C-PHY clock recovery circuit (hereinafter referred to as 'clock recovery circuit') including the MIPI C-PHY toggle generation circuit according to the present invention uses the three signals (Rx_AB, Rx_BC, Rx_CA) as inputs.

도 3에 본 발명에서 제안하는 클럭 복원 회로의 타이밍도를 나타내었으며, 빨간색 점선 한 칸을 한 클럭(Clock)으로 이해할 수 있다.3 shows a timing diagram of the clock recovery circuit proposed in the present invention, and one red dotted line can be understood as one clock.

도 2와 함께 도 3을 참조하면, 첫 번 째 클럭, 즉 최초 Rx_AB, Rx_BC, Rx_CA는 모두 로우(Low, '0')이다. 이후 두 번 째 클럭에서 Rx_AB는 로우에서 하이(High, '1')로 변경되고, Rx_BC는 로우 상태를 유지하며, Rx_CA는 로우에서 하이로 데이터가 변화하였다. 또한, 세 번 째 클럭에서는 Rx_AB는 하이에서 로우로 데이터가 변경되고, Rx_BC는 로우 상태를 유지하며, Rx_CA는 하이에서 로우로 데이터가 변화하였다. 이후 네 번째, 다섯 번 째 및 그 이후의 클럭을 살펴보면, 데이터를 전송할 때 3개의 신호 중 적어도 하나의 신호에서는 데이터 변화(하이에서 로우 또는 로우에서 하이로 변화)가 발생되므로, MIPI C-PHY에서는 Rx_AB, Rx_BC, Rx_CA 세 개의 신호 중 적어도 하나는 토글(Toggle)됨을 알 수 있다. Referring to FIG. 3 together with FIG. 2, the first clocks, that is, the initial Rx_AB, Rx_BC, and Rx_CA are all low ('0'). Then, at the second clock, Rx_AB changes from low to high (High, '1'), Rx_BC maintains a low state, and Rx_CA changes data from low to high. Also, in the third clock, Rx_AB's data is changed from high to low, Rx_BC remains low, and Rx_CA's data is changed from high to low. Looking at the fourth, fifth and subsequent clocks, when data is transmitted, data changes (change from high to low or low to high) occur in at least one of the three signals, so in MIPI C-PHY It can be seen that at least one of the three signals Rx_AB, Rx_BC, and Rx_CA is toggled.

클럭 복원 회로에서 가장 먼저 해야 할 일은 Rx_AB, Rx_BC, Rx_CA 세 개 신호의 에지(Edge)를 검출하여 짧은 펄스(EG_AB, EG_BC, EG_CA)를 발생하고, 이를 하나로 묶어서 EDGE_PULSE 신호를 생성하는 것이다. The first thing to do in the clock recovery circuit is to detect the edges of the three signals Rx_AB, Rx_BC, and Rx_CA to generate short pulses (EG_AB, EG_BC, EG_CA), and combine them to generate the EDGE_PULSE signal.

이를 위해 Rx_AB는 제1에지펄스생성블록(300)의 입력으로 연결되고, Rx_BC는 제2에지펄스생성블록(400)의 입력으로 연결되며, Rx_CA는 제3에지펄스생성블록(500)의 입력으로 연결된다. 제1, 2, 3에지펄스생성블록(300, 400, 500)은 에지 펄스 생성 회로로 구성될 수 있다.To this end, Rx_AB is connected to the input of the first edge pulse generation block 300, Rx_BC is connected to the input of the second edge pulse generation block 400, and Rx_CA is connected to the input of the third edge pulse generation block 500. Connected. The first, second, and third edge pulse generation blocks 300, 400, and 500 may be configured as edge pulse generation circuits.

도 4는 본 발명인 에지펄스생성블록을 구성하는 에지 펄스 생성 회로의 일 실시례에 따른 도면이고, 도 5는 도 4의 에지 펄스 생성 회로에 대한 타이밍도이다.4 is a diagram according to an embodiment of an edge pulse generating circuit constituting an edge pulse generating block according to the present invention, and FIG. 5 is a timing diagram of the edge pulse generating circuit of FIG. 4 .

에지 펄스 생성 회로는 공지의 다양한 회로로 구성할 수 있으며, 일례로 도 4의 에지 펄스 생성 회로로 구성할 수 있다. 도 4를 참조하면, 에지 펄스 생성 회로는 입력신호(INX)와 입력신호를 일정시간 지연시킨 신호(IND)를 XOR 처리하여 라이징 혹은 폴링 에지가 발생할 때 마다 지연시간에 해당하는 길이의 펄스를 만드는 회로이며, 이에 대한 타이밍도는 도 5를 참조할 수 있다.The edge pulse generating circuit may be composed of various well-known circuits, and may be composed of the edge pulse generating circuit of FIG. 4 as an example. Referring to FIG. 4, the edge pulse generation circuit XOR-processes an input signal (INX) and a signal (IND) obtained by delaying the input signal for a predetermined time to generate a pulse having a length corresponding to the delay time whenever a rising or falling edge occurs. circuit, and a timing diagram thereof may refer to FIG. 5 .

도 6은 본 발명인 에지펄스통합블록을 구성하는 에지 펄스 통합 회로의 일 실시례에 따른 도면이다.6 is a diagram according to an embodiment of an edge pulse integrating circuit constituting an edge pulse integrating block according to the present invention.

제1, 2, 3에지펄스생성블록(300, 400, 500)은 에지펄스통합블록(600)으로 연결되며, 에지펄스통합블록(600)을 통해 하나의 펄스 트레인으로 통합된다. 에지펄스통합블록(600)을 구성하는 에지 펄스 통합 회로 역시 공지의 다양한 회로로 구성할 수 있으며, 일례로 도 6의 에지 펄스 통합 회로로 구성할 수 있다. 도 6을 참조하면, 에지 펄스 통합 회로는 세 개의 에지 펄스 생성 회로의 출력(IN1, IN2, IN3)을 OR 처리하여 하나의 펄스 트레인으로 통합하는 역할을 수행한다. 전술한 에지 펄스 생성 회로와 이에 대한 타이밍도 및 에지 펄스 통합 회로 자체는 공지의 기술이므로 더 자세한 설명은 생략하도록 한다.The first, second, and third edge pulse generation blocks 300, 400, and 500 are connected to the edge pulse integration block 600, and are integrated into one pulse train through the edge pulse integration block 600. The edge pulse integrating circuit constituting the edge pulse integrating block 600 may also be configured with various well-known circuits, and may be configured with the edge pulse integrating circuit of FIG. 6 as an example. Referring to FIG. 6 , the edge pulse integrating circuit performs OR processing of outputs IN1 , IN2 , and IN3 of the three edge pulse generating circuits and integrates them into one pulse train. Since the above-described edge pulse generating circuit, timing diagram thereof, and edge pulse integrating circuit itself are known technologies, a detailed description thereof will be omitted.

에지펄스통합블록(600)을 통해 생성된 에지 펄스(EDGE_PULSE) 신호는 토글생성부(100)로 입력된다.The edge pulse (EDGE_PULSE) signal generated through the edge pulse integration block 600 is input to the toggle generator 100 .

도 7은 본 발명인 MIPI C-PHY 토글 생성 회로의 일 실시례에 따른 개념도이다.7 is a conceptual diagram according to an embodiment of a MIPI C-PHY toggle generation circuit according to the present invention.

한편, 본 발명에 따른 MIPI C-PHY 토글 생성 회로는 토글생성부(100)와 신호지연부(200)를 포함하여 구성될 수 있다.Meanwhile, the MIPI C-PHY toggle generating circuit according to the present invention may include a toggle generating unit 100 and a signal delay unit 200.

도 2와 함께 도 7을 참조하면, 토글생성부(100)는 에지검출부의 출력값(EDGE_PULSE)이 입력되어 출력값(Q1, Q2)이 생성되며, 생성된 출력값(Q1, Q2)을 피드백시켜 에지검출부의 출력값(EDGE_PULSE)과 함께 입력시킨다. 여기서 에지검출부는 제1, 2, 3에지펄스생성블록(300, 400, 500) 및 에지펄스통합블록(600)을 포함하는 회로로 이해할 수 있다.Referring to FIG. 7 together with FIG. 2 , the toggle generator 100 receives the output value EDGE_PULSE of the edge detection unit to generate output values Q1 and Q2, and feeds the generated output values Q1 and Q2 back to the edge detection unit input with the output value (EDGE_PULSE). Here, the edge detection unit can be understood as a circuit including the first, second, and third edge pulse generation blocks 300, 400, and 500 and the edge pulse integration block 600.

토글생성부(100)는 제1판단블록(110), 제2판단블록(120) 및 래치블록(130)을 포함하여 구성될 수 있다.The toggle generator 100 may include a first decision block 110 , a second decision block 120 and a latch block 130 .

제1판단블록(110)은 두 개의 제1입력신호를 전달받아 동작하며, 두 개의 제1입력신호가 모두 하이(High) 신호일 경우에만 리셋(Reset) 하이신호가 출력된다. 두 개의 제1입력신호는 에지검출부의 출력값인 에지 펄스(EDGE_PULSE)값과 후술할 지연된 제1출력값(Q1D)으로 이해할 수 있다. 제1판단블록(110)은 예컨데, 두 개의 제1입력신호가 입력되는 제1NAND 게이트(111) 및 제1NAND 게이트(111)의 출력값을 반전시키는 제1NOT 게이트(112)로 구성될 수 있다.The first decision block 110 operates by receiving two first input signals, and a reset high signal is output only when the two first input signals are both high signals. The two first input signals can be understood as an edge pulse (EDGE_PULSE) value, which is an output value of the edge detection unit, and a delayed first output value (Q1D) to be described later. The first decision block 110 may include, for example, a first NAND gate 111 receiving two first input signals and a first NOT gate 112 inverting an output value of the first NAND gate 111 .

제2판단블록(120)은 두 개의 제2입력신호를 전달받아 동작하며, 두 개의 제2입력신호가 모두 하이(High) 신호일 경우에만 셋(Set) 하이신호가 출력된다. 두 개의 제2입력신호는 에지검출부의 출력값인 에지 펄스(EDGE_PULSE)값과 후술할 지연된 제2출력값(Q2D)으로 이해할 수 있다. 제2판단블록(120)은 예컨데, 두 개의 제2입력신호가 입력되는 제2NAND 게이트(121) 및 제2NAND 게이트(121)의 출력값을 반전시키는 제2NOT 게이트(122)로 구성될 수 있다.The second decision block 120 operates by receiving two second input signals, and a set high signal is output only when both of the two second input signals are high signals. The two second input signals can be understood as an edge pulse (EDGE_PULSE) value, which is an output value of the edge detection unit, and a delayed second output value (Q2D) to be described later. The second decision block 120 may include, for example, a second NAND gate 121 receiving two second input signals and a second NOT gate 122 inverting an output value of the second NAND gate 121 .

래치블록(130)은 제1판단블록(110)의 출력값(RST)이 입력되어 제1출력값(Q1)을 출력시키고, 제1출력값(Q1)과 제2판단블록(120)의 출력값(SET)이 입력되어 제2출력값(Q2)을 출력시키며, 제2출력값(Q2)은 제1판단블록(110)의 출력값(RST)과 함께 입력되어 제1출력값(Q1)을 출력시키도록 구성될 수 있다. 래치블록(130)은 예컨데, 제1판단블록(110)의 출력값(RST)과 제2출력값(Q2)에 따라 제1출력값(Q1)을 출력시키는 제1NOR 게이트(131) 및 제2판단블록(120)의 출력값(SET)과 제1출력값(Q1)에 따라 제2출력값(Q2)을 출력시키는 제2NOR 게이트(132)로 구성될 수 있다.The latch block 130 receives the output value RST of the first decision block 110 and outputs the first output value Q1, and outputs the first output value Q1 and the output value SET of the second decision block 120. is input to output the second output value Q2, and the second output value Q2 is input together with the output value RST of the first decision block 110 to output the first output value Q1. . The latch block 130 includes, for example, the first NOR gate 131 outputting the first output value Q1 according to the output value RST and the second output value Q2 of the first decision block 110 and the second decision block ( 120) and the second NOR gate 132 outputting the second output value Q2 according to the output value SET and the first output value Q1.

토글생성부(100)는 에지검출부의 출력값인 에지 펄스(EDGE_PULSE)값을 입력 받아 매번 하이 신호가 입력될 때마다 출력 신호를 토글(Toggle)하여 클럭을 복원한다. 이는 기본적으로 토글 플립플롭(Toggle Filp-Flop)의 동작과 동일한 기능으로 이해할 수 있다. 즉, 제1출력값(Q1)이 하이(High)이고, 제2출력값(Q2)이 로우(Low)인 상태에서 에지검출부의 출력값(DT_EDGE)이 로우에서 하이로 변화하면 RST 신호가 하이로 되어 제1출력값(Q1)은 로우로 변화한다. 제1출력값(Q1)이 로우로 변화하면 제2출력값(Q2)은 하이로 변화한 후 안정 상태로 진입한다. 또한, 제2출력값(Q2)이 하이이고, 제1출력값(Q1)이 로우인 상태애서 에지검출부의 출력값(DT_EDGE)가 로우에서 하이로 변화하면 SET 신호가 하이로 되어 제2출력값(Q2)은 로우로 변화한다. 제2출력값(Q2)이 로우로 변화하면 제1출력값(Q1)은 하이로 변화한 후 안정 상태로 진입하며, 전술한 과정은 반복적으로 수행된다.The toggle generator 100 receives an edge pulse (EDGE_PULSE) value, which is an output value of the edge detector, and toggles the output signal whenever a high signal is input to restore the clock. This can be understood as basically the same function as the operation of a toggle flip-flop. That is, when the output value DT_EDGE of the edge detection unit changes from low to high in a state where the first output value Q1 is high and the second output value Q2 is low, the RST signal becomes high and control 1 output value (Q1) changes to low. When the first output value Q1 changes to low, the second output value Q2 changes to high and then enters a stable state. In addition, when the output value DT_EDGE of the edge detection unit changes from low to high while the second output value Q2 is high and the first output value Q1 is low, the SET signal becomes high and the second output value Q2 is change to low When the second output value Q2 changes to low, the first output value Q1 changes to high and then enters a stable state, and the above-described process is repeatedly performed.

한편, 본 발명에 따르면 에지검출부의 출력값인 에지 펄스(EDGE_PULSE) 신호의 노이즈(Noise)를 제거해야 한다. 전술한 바와 같이, 제1출력값(Q1)과 제2출력값(Q2)을 신호지연부(200)를 이용하여 지연시킨 다음 Q1D, Q2D 입력부에 지연된 제1출력값(Q1D) 및 제2출력값(Q2D)을 각각 피드백하여 노이즈(Noise) 제거 기능을 수행할 수 있다. 신호지연부(200)는 신호 지연량을 제어할 수 있는 컨트롤 신호를 포함할 수 있다. 에지 펄스(EDGE_PULSE) 신호의 변화에 따라 제1출력값(Q1) 또는 제2출력값(Q2)이 변화한다. 변화된 제1출력값(Q1) 또는 제2출력값(Q2)은 신호지연부(200)를 거친 후 Q1D 혹은 Q2D에 피드백 되기까지의 구간은 토글생성부(100)가 디스에이블(Disable)되어 에지검출부의 출력값(DT_EDGE) 신호에 변화가 있어도 제1출력값(Q1) 또는 제2출력값(Q2)에 영향을 미치지 못하므로 노이즈(Noise) 제거 기능을 수행할 수 있다. Meanwhile, according to the present invention, noise of the edge pulse (EDGE_PULSE) signal, which is an output value of the edge detection unit, should be removed. As described above, after delaying the first output value Q1 and the second output value Q2 using the signal delay unit 200, the first output value Q1D and the second output value Q2D delayed by the Q1D and Q2D inputs are It is possible to perform a noise removal function by feeding back each. The signal delay unit 200 may include a control signal capable of controlling the amount of signal delay. The first output value Q1 or the second output value Q2 changes according to the change of the edge pulse EDGE_PULSE signal. The changed first output value (Q1) or second output value (Q2) is fed back to Q1D or Q2D after passing through the signal delay unit 200. Toggle generator 100 is disabled so that the edge detection unit Even if there is a change in the output value DT_EDGE signal, the first output value Q1 or the second output value Q2 is not affected, so the noise removal function can be performed.

도 8은 본 발명인 신호지연블록을 구성하는 신호 지연 회로의 일 실시례에 따른 도면이며, 도 9는 도 8의 신호 지연 단위 회로의 일 실시례에 따른 도면이다.8 is a diagram according to an embodiment of a signal delay circuit constituting a signal delay block according to the present invention, and FIG. 9 is a diagram according to an embodiment of the signal delay unit circuit of FIG. 8 .

신호지연부(200)는 토글생성부(100)를 통해 생성된 출력값(Q1, Q2)을 지연시켜 피드백시키는 역할을 수행하며, 제1신호지연블록(210) 및 제2신호지연블록(220)을 포함하여 구성할 수 있다.The signal delay unit 200 serves to delay and feed back the output values Q1 and Q2 generated through the toggle generator 100, and the first signal delay block 210 and the second signal delay block 220 It can be configured including.

래치블록(130)의 제1출력값(Q1)은 제1신호지연블록(210)에 의해 지연되며, 지연된 제1출력값(Q1D)은 에지검출부의 출력값인 에지 펄스(EDGE_PULSE)값과 함께 제1판단블록(110)으로 입력된다. The first output value Q1 of the latch block 130 is delayed by the first signal delay block 210, and the delayed first output value Q1D together with the edge pulse value EDGE_PULSE, which is an output value of the edge detection unit, makes a first judgment input to block 110.

또한, 래치블록(130)의 제2출력값(Q2)은 제2신호지연블록(220)에 의해 지연되며, 지연된 제2출력값(Q2D)은 에지검출부의 출력값인 에지 펄스(EDGE_PULSE)값과 함께 제2판단블록(120)으로 입력된다. In addition, the second output value Q2 of the latch block 130 is delayed by the second signal delay block 220, and the delayed second output value Q2D is output together with the edge pulse EDGE_PULSE value of the edge detection unit. It is input to the second decision block 120.

신호 지연 회로 및 신호 지연 단위 회로는 공지의 다양한 회로를 사용할 수 있으며, 일례로 도 8 및 도 9와 같이 구성할 수 있다. 신호 지연 회로의 셀(SEL)값을 통해 지연 시간을 결정할 수 있으며, 도 8 및 도 9에 도시된 회로 자체는 공지의 기술이므로 이에 대한 자세한 설명은 생략하도록 한다.The signal delay circuit and the signal delay unit circuit may use various known circuits, and may be configured as shown in FIGS. 8 and 9 as an example. The delay time can be determined through the value of the cell (SEL) of the signal delay circuit, and since the circuits shown in FIGS. 8 and 9 are known technologies, a detailed description thereof will be omitted.

이상에서 설명한 MIPI C-PHY 클럭 복원 회로를 사용할 경우, 회로 자체를 간단한 회로로 구성하면서도 노이즈 제거 기능을 보유하여 안정적으로 동작함은 물론, 저소비 전력으로 고속 동작 구현이 가능하다.When using the MIPI C-PHY clock recovery circuit described above, while configuring the circuit itself as a simple circuit, it has a noise removal function to operate stably and realize high-speed operation with low power consumption.

이상에서, 본 발명의 실시례를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시례에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성 요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.In the above, even though all components constituting the embodiments of the present invention have been described as being combined or operated as one, the present invention is not necessarily limited to these embodiments. That is, within the scope of the object of the present invention, all of the components may be selectively combined with one or more to operate. In addition, terms such as "comprise", "comprise" or "having" described above mean that the corresponding component may be present unless otherwise stated, and thus exclude other components. It should be construed as being able to further include other components. All terms, including technical or scientific terms, have the same meaning as commonly understood by a person of ordinary skill in the art to which the present invention belongs, unless defined otherwise. Commonly used terms, such as terms defined in a dictionary, should be interpreted as consistent with the contextual meaning of the related art, and unless explicitly defined in the present invention, they are not interpreted in an ideal or excessively formal meaning.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 게시된 실시례들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시례에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely an example of the technical idea of the present invention, and various modifications and variations can be made to those skilled in the art without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain, and the scope of the technical idea of the present invention is not limited by these examples. The protection scope of the present invention should be construed according to the claims below, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.

100 : 토글생성부 110 : 제1판단블록
111 : 제1NAND 게이트 112 : 제1NOT 게이트
120 : 제2판단블록 121 : 제2NAND 게이트
122 : 제2NOT 게이트 130 : 래치블록
131 : 제1NOR 게이트 132 : 제2NOR 게이트
200 : 신호지연부 210 : 제1신호지연블록
220 : 제2신호지연블록 300 : 제1에지펄스생성블록
400 : 제2에지펄스생성블록 500 : 제3에지펄스생성블록
600 : 에지펄스통합블록100: toggle generator 110: first decision block
111: first NAND gate 112: first NOT gate
120: second decision block 121: second NAND gate
122: second NOT gate 130: latch block
131: first NOR gate 132: second NOR gate
200: signal delay unit 210: first signal delay block
220: second signal delay block 300: first edge pulse generation block
400: second edge pulse generation block 500: third edge pulse generation block
600: Edge pulse integration block

Claims (6)

에지검출부의 출력값이 입력되어 출력값이 생성되며, 상기 생성된 출력값을 피드백시켜 상기 에지검출부의 출력값과 함께 입력시키는 토글생성부; 및
상기 생성된 출력값을 지연시켜 피드백시키는 신호지연부;를 포함하는 MIPI C-PHY 토글 생성 회로.a toggle generating unit that inputs an output value of the edge detection unit to generate an output value, feeds back the generated output value, and inputs the generated output value together with the output value of the edge detection unit; and
A MIPI C-PHY toggle generating circuit including a signal delay unit for delaying and feeding back the generated output value. 제1항에 있어서,
상기 토글생성부는,
두 개의 제1입력신호를 전달받아 동작하며, 상기 두 개의 제1입력신호가 모두 하이(High) 신호일 경우에만 리셋(Reset) 하이신호가 출력되는 제1판단블록;
두 개의 제2입력신호를 전달받아 동작하며, 상기 두 개의 제2입력신호가 모두 하이(High) 신호일 경우에만 셋(Set) 하이신호가 출력되는 제2판단블록; 및
상기 제1판단블록의 출력값이 입력되어 제1출력값이 출력되고, 상기 제1출력값과 상기 제2판단블록의 출력값이 입력되어 제2출력값이 출력되며, 상기 제2출력값은 상기 제1판단블록의 출력값과 함께 입력되어 상기 제1출력값으로 출력되는 래치블록;을 포함하는 MIPI C-PHY 토글 생성 회로.According to claim 1,
The toggle generator,
a first decision block that operates by receiving two first input signals and outputs a reset high signal only when the two first input signals are both high signals;
a second decision block that operates by receiving two second input signals, and outputs a set high signal only when the two second input signals are both high signals; and
The output value of the first decision block is input and a first output value is output, the first output value and the output value of the second decision block are input and a second output value is output, and the second output value is the output value of the first decision block. MIPI C-PHY toggle generation circuit including a; latch block that is input together with an output value and output as the first output value. 제2항에 있어서,
상기 신호지연부는,
상기 제1출력값을 지연시켜 어느 하나의 상기 제1입력신호로 입력시키는 제1신호지연블록; 및
상기 제2출력값을 지연시켜 어느 하나의 상기 제2입력신호로 입력시키는 제2신호지연블록;을 포함하는 MIPI C-PHY 토글 생성 회로.According to claim 2,
The signal delay unit,
a first signal delay block delaying the first output value and inputting it as one of the first input signals; and
A MIPI C-PHY toggle generating circuit comprising a; second signal delay block delaying the second output value and inputting it as one of the second input signals. 제2항에 있어서,
상기 제1판단블록과 상기 제2판단블록은,
상기 두 개의 제1입력신호가 입력되는 NAND 게이트; 및
상기 NAND 게이트의 출력값을 반전시키는 NOT 게이트;를 포함하는 MIPI C-PHY 토글 생성 회로.According to claim 2,
The first decision block and the second decision block,
a NAND gate to which the two first input signals are input; and
MIPI C-PHY toggle generation circuit including a NOT gate for inverting the output value of the NAND gate. 제2항에 있어서,
상기 래치블록은,
상기 제1판단블록의 출력값과 상기 제2출력값에 따라 상기 제1출력값을 출력시키는 제1NOR 게이트; 및
상기 제2판단블록의 출력값과 상기 제1출력값에 따라 상기 제2출력값을 출력시키는 제2NOR 게이트;를 포함하는 MIPI C-PHY 토글 생성 회로.According to claim 2,
The latch block,
a first NOR gate outputting the first output value according to the output value of the first decision block and the second output value; and
and a second NOR gate outputting the second output value according to the output value of the second decision block and the first output value. 제1항 내지 제5항 중 어느 한항에 기재된 상기 MIPI C-PHY 토글 생성 회로를 포함하는 MIPI C-PHY 클럭 복원 회로.A MIPI C-PHY clock recovery circuit comprising the MIPI C-PHY toggle generating circuit according to any one of claims 1 to 5.
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