KR20120040125A - High efficiency light emitting diode and method of fabricating the same - Google Patents

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Abstract

PURPOSE: A high efficiency light emitting diode of a gallium nitride group and a manufacturing method thereof are provided to improve current spreading capability by placing an electrode extending portion on a top portion of a protective layer. CONSTITUTION: A semiconductor laminated structure includes a p-type compound semiconductor layer, an active layer, and an n-type compound semiconductor layer A protective layer(31) has a groove exposing the semiconductor laminated structure. A reflective metal layer(33) is placed between the protective layer and a support substrate. An edge portion of the reflective metal layer is placed between the edge of the semiconductor laminated structure and the edge of the support substrate as well as between the protective layer and the support substrate. A barrier metal layer(35) covers the edge of the reflective metal layer and surrounds the reflective metal layer.

Description

고효율 발광 다이오드 및 그것을 제조하는 방법{HIGH EFFICIENCY LIGHT EMITTING DIODE AND METHOD OF FABRICATING THE SAME}High-Efficiency Light-Emitting Diodes and Methods of Manufacturing Them {High EFFICIENCY LIGHT EMITTING DIODE AND METHOD OF FABRICATING THE SAME

본 발명은 발광 다이오드 및 그것을 제조하는 방법에 관한 것으로, 더욱 상세하게는 기판 분리 공정을 적용하여 성장기판을 제거한 질화갈륨 계열의 고효율 발광 다이오드 및 그것을 제조하는 방법에 관한 것이다.The present invention relates to a light emitting diode and a method of manufacturing the same, and more particularly, to a gallium nitride-based high efficiency light emitting diode and a method of manufacturing the same by removing the growth substrate by applying a substrate separation process.

일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 가지므로, 최근 가시광선 및 자외선 영역의 발광소자용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN)을 이용한 청색 및 녹색 발광 소자는 대규모 천연색 평판 표시 장치, 신호등, 실내 조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다.In general, nitrides of group III elements, such as gallium nitride (GaN) and aluminum nitride (AlN), have excellent thermal stability and have a direct transition type energy band structure. It is attracting much attention as a substance. In particular, blue and green light emitting devices using indium gallium nitride (InGaN) have been used in various applications such as large-scale color flat panel display devices, traffic lights, indoor lighting, high density light sources, high resolution output systems, and optical communications.

이러한 III족 원소의 질화물 반도체층은 그것을 성장시킬 수 있는 동종의 기판을 제작하는 것이 어려워, 유사한 결정 구조를 갖는 이종 기판에서 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정을 통해 성장된다. 이종기판으로는 육방 정계의 구조를 갖는 사파이어(Sapphire) 기판이 주로 사용된다. 그러나, 사파이어는 전기적으로 부도체이므로, 발광 다이오드 구조를 제한한다. 이에 따라, 최근에는 사파이어와 같은 이종기판 상에 질화물 반도체층과 같은 에피층들을 성장시키고, 상기 에피층들에 지지기판을 본딩한 후, 레이저 리프트 오프 기술 등을 이용하여 이종기판을 분리하여 수직형 구조의 고효율 발광 다이오드를 제조하는 기술이 개발되고 있다.Such a nitride semiconductor layer of Group III elements is difficult to fabricate homogeneous substrates capable of growing them, and therefore, such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE), etc., on heterogeneous substrates having a similar crystal structure. Is grown through the process. As a hetero substrate, a sapphire substrate having a hexagonal structure is mainly used. However, sapphire is an electrically insulator, thus limiting the light emitting diode structure. Accordingly, recently, epitaxial layers, such as nitride semiconductor layers, are grown on dissimilar substrates such as sapphire, bonding supporting substrates to the epitaxial layers, and then separating the dissimilar substrates using a laser lift-off technique. A technique for manufacturing a high efficiency light emitting diode having a structure has been developed.

일반적으로, 수직형 구조의 발광 다이오드는 종래의 수평형 구조의 발광 다이오드와 비교하여 p측이 아래에 위치하는 구조에 의해 전류분산 성능이 우수하고, 또한 사파이어에 비해 열전도율이 높은 지지기판을 채택함으로써 열 방출 성능이 우수하다. 나아가, 지지기판과 p형 반도체층 사이에 반사금속층을 배치하여 지지기판으로 향하는 광을 반사시킴으로써 광추출 효율을 향상시킬 수 있다.In general, the vertical light emitting diode has a current dissipation performance superior to that of the conventional horizontal light emitting diode due to a structure having a lower p-side and a support substrate having a higher thermal conductivity than sapphire. Excellent heat dissipation performance Furthermore, the light extraction efficiency can be improved by disposing a reflective metal layer between the support substrate and the p-type semiconductor layer to reflect the light directed toward the support substrate.

한편, 상기 반사금속층으로는 일반적으로 은(Ag)이 사용된다. 그러나 은(Ag)은 원자 이동이 쉽게 일어나고, 또한 외부에 노출될 경우, 산화에 의해 열화가 잘되기 때문에 전기적 특성이 변형되기 쉽다. 더욱이, 에피층들을 개별 칩 단위로 패터닝하기 위해 에피층들을 식각하는 동안, 은이 노출될 경우, 식각 부산물이 에피층들의 측벽에 달라 붙어 p형 반도체층과 n형 반도체층 사이에 전기적 단락이 유발될 수 있다. 이에 따라, 반사금속층을 장벽금속층으로 덮어 은 원자의 이동을 방지하는 기술이 일반적으로 사용되고 있으며, 나아가 반사금속층의 가장자리를 상기 장벽 금속층 또는 절연층으로 덮어 반사 금속층이 외부에 노출되는 것을 방지하는 기술이 알려져 있다(예컨대, 미국등록특허 US6,744,071호 참조). 상기 장벽 금속층 및/또는 절연층은 상기 반사금속층의 가장자리를 덮어 반사금속층이 외부에 노출되는 것을 방지한다.On the other hand, silver (Ag) is generally used as the reflective metal layer. However, silver (Ag) easily undergoes atomic migration and, when exposed to the outside, is easily deteriorated by oxidation, so electrical properties tend to be deformed. Furthermore, during the etching of the epi layers to pattern the epi layers on an individual chip basis, if silver is exposed, the etch by-products may stick to the sidewalls of the epi layers, causing electrical shorts between the p-type and n-type semiconductor layers. Can be. Accordingly, a technique of preventing the migration of silver atoms by covering the reflective metal layer with a barrier metal layer is generally used, and further, a technique for preventing the reflective metal layer from being exposed to the outside by covering the edge of the reflective metal layer with the barrier metal layer or the insulating layer is provided. Known (see, eg, US Pat. No. 6,744,071). The barrier metal layer and / or insulating layer covers the edge of the reflective metal layer to prevent the reflective metal layer from being exposed to the outside.

미국등록특허 US6,744,071호US Patent No. 6,744,071

종래기술에 따르면, 반사금속층을 장벽금속층 또는 절연층과 장벽금속층으로 감싸서 반사금속층이 외부에 노출되는 것을 방지할 수 있으며, 나아가 은 원자의 이동을 방지하여 반사 금속층의 전기적 특성을 유지할 수 있다. According to the related art, the reflective metal layer may be surrounded by a barrier metal layer or an insulating layer and a barrier metal layer to prevent the reflective metal layer from being exposed to the outside, and further, the movement of silver atoms may be prevented to maintain electrical characteristics of the reflective metal layer.

그러나 반사금속층의 가장자리를 장벽금속층 또는 절연층으로 덮는 종래기술은 반사금속층의 가장자리 근처에서 절연층 또는 장벽금속층에 스트레스가 집중되어 크랙이 발생하기 쉬운 문제가 있다.However, the conventional technique of covering the edge of the reflective metal layer with a barrier metal layer or an insulating layer has a problem that cracks are likely to occur due to stress concentration on the insulating layer or the barrier metal layer near the edge of the reflective metal layer.

도 1은 종래기술에 따라 제조된 수직형 발광 다이오드에서 반사금속층의 가장자리 부분을 나타내는 SEM 단면 사진이다.1 is a SEM cross-sectional view showing the edge portion of the reflective metal layer in a vertical light emitting diode manufactured according to the prior art.

도 1을 참조하면, p형 반도체층(9) 상에 반사금속층(11)이 형성되고, 반사금속층(11)의 가장자리는 절연층(13)으로 덮인다. 상기 절연층(13)은 반사금속층(11)을 노출시키는 홈(사진에 나타나지 않음)을 갖도록 패터닝되어 있다. 상기 절연층(13) 및 상기 홈에 의해 노출된 반사금속층(11) 상에 장벽금속층(15)이 형성된다. 이어서, 상기 장벽금속층(15) 상에 본딩 금속(17)이 형성되고, 본딩 금속(17)을 개재하여 그 위에 지지기판(사진에 나타나지 않음)이 부착되어 있다. 반사금속층(11)은 은(Ag)을 포함하며, 상기 절연층(13)은 일반적으로 SiO2로 형성되고, 장벽금속층(15)은 Pt, Ni, Ti 또는 W을 반복 적층하거나 이들의 합금으로 형성된다.Referring to FIG. 1, the reflective metal layer 11 is formed on the p-type semiconductor layer 9, and the edge of the reflective metal layer 11 is covered with the insulating layer 13. The insulating layer 13 is patterned to have grooves (not shown) that expose the reflective metal layer 11. The barrier metal layer 15 is formed on the insulating layer 13 and the reflective metal layer 11 exposed by the groove. Subsequently, a bonding metal 17 is formed on the barrier metal layer 15, and a supporting substrate (not shown) is attached thereto via the bonding metal 17. The reflective metal layer 11 includes silver (Ag), and the insulating layer 13 is generally formed of SiO 2, and the barrier metal layer 15 is repeatedly laminated with Pt, Ni, Ti, or W, or an alloy thereof. do.

도 1에 도시된 바와 같이, 반사금속층(11)의 가장자리 근처에서 절연층(13) 및 장벽금속층(15)에 크랙이 발생되어 있다. 이러한 크랙은, 절연층(13)을 사용하지 않은 경우, 즉 장벽 금속층(15)을 직접 반사 금속층(11) 상에 형성한 경우에도 발생되는 것을 확인하였다. 상기 크랙은 반사금속층(11) 근처에서 폭이 넓게 형성되고 반사금속층(11)에서 멀어질수록 폭이 작아지며, 장벽금속층의 거의 전 두께에 걸쳐 이어져 있다. As shown in FIG. 1, cracks are generated in the insulating layer 13 and the barrier metal layer 15 near the edges of the reflective metal layer 11. It was confirmed that such cracks are generated even when the insulating layer 13 is not used, that is, when the barrier metal layer 15 is directly formed on the reflective metal layer 11. The cracks are formed wider near the reflective metal layer 11 and become smaller as they move away from the reflective metal layer 11 and extend over almost the entire thickness of the barrier metal layer.

이러한 크랙은 반사금속층(11)의 열팽창 계수가 절연층(13) 및 장벽금속층(15)의 열팽창 계수에 비해 상대적으로 크기 때문에 발생하는 것으로 예상된다. 즉, 열 공정이 진행될 때, 반사금속층(11)이 절연층(13) 및 장벽금속층(15)에 비해 상대적으로 더 크게 팽창하기 때문에, 반사금속층(11)의 가장자리에 스트레스가 집중되고, 이에 따라 반사금속층(11)에 가까운 절연층(13)에서 크랙이 발생되어 장벽금속층(15)으로 전사되는 것이라 판단된다.This crack is expected to occur because the coefficient of thermal expansion of the reflective metal layer 11 is relatively large compared to that of the insulating layer 13 and the barrier metal layer 15. That is, when the thermal process proceeds, since the reflective metal layer 11 expands relatively larger than the insulating layer 13 and the barrier metal layer 15, stress is concentrated on the edge of the reflective metal layer 11, and thus It is determined that cracks are generated in the insulating layer 13 close to the reflective metal layer 11 and transferred to the barrier metal layer 15.

상기 크랙의 발생에 따라 반사금속층(11)의 가장자리 근처에서 반사금속층의 전기적 특성이 변형되고, 나아가, 반사금속층(11)과 p형 반도체층(9) 사이에서 계면 박리 등의 문제가 발생되어 반사금속층의 오믹 특성이 나빠진다. 또한, 상기 크랙이 p형 반도체층(9)의 표면상에서 발생되기 때문에 발광 다이오드의 신뢰성이 악화될 것으로 예상된다.As the crack is generated, the electrical characteristics of the reflective metal layer are deformed near the edges of the reflective metal layer 11, and further, a problem such as an interface peeling occurs between the reflective metal layer 11 and the p-type semiconductor layer 9 and is reflected. The ohmic properties of the metal layer deteriorate. In addition, since the crack is generated on the surface of the p-type semiconductor layer 9, the reliability of the light emitting diode is expected to deteriorate.

따라서, 본 발명이 해결하려는 과제는 반사금속층(11)이 외부에 노출되는 것을 방지하면서 반사금속층(11)의 가장자리 근처에서 발생되는 크랙에 기인하여 전기적 특성 및 신뢰성이 악화되는 것을 방지할 수 있는 발광 다이오드를 제공하는 것이다.Accordingly, a problem to be solved by the present invention is to prevent the reflective metal layer 11 from being exposed to the outside while preventing light emission from deteriorating electrical characteristics and reliability due to cracks generated near the edges of the reflective metal layer 11. To provide a diode.

나아가, 본 발명이 해결하려는 다른 과제는 전류 분산 성능 및/또는 광 추출 효율을 개선한 고효율 발광 다이오드를 제공하는 것이다.Furthermore, another problem to be solved by the present invention is to provide a high-efficiency light emitting diode with improved current spreading performance and / or light extraction efficiency.

본 발명은 고효율 발광 다이오드 및 그것을 제조하는 방법을 제공한다. 본 발명의 일 태양에 따른 발광 다이오드는, 지지기판; 상기 지지기판 상에 위치하고, p형 화합물 반도체층, 활성층 및 n형 화합물 반도체층을 포함하는 반도체 적층 구조체; 상기 지지기판과 상기 반도체 적층 구조체 사이에 위치하고, 상기 반도체 적층 구조체를 노출시키는 적어도 하나의 홈을 갖는 보호층; 상기 보호층과 상기 지지기판 사이에 위치하고 상기 적어도 하나의 홈을 채워 상기 반도체 적층 구조체에 오믹콘택하되, 그 가장자리가 상기 보호층과 상기 지지기판 사이에 위치함과 아울러 상기 반도체 적층 구조체의 가장자리와 상기 지지기판의 가장자리 사이에 위치하는 반사 금속층; 및 상기 지지기판과 상기 반사 금속층 사이에 위치하고 상기 반사 금속층의 가장자리를 덮어 상기 반사 금속층을 둘러싸는 장벽 금속층을 포함한다.The present invention provides a high efficiency light emitting diode and a method of manufacturing the same. A light emitting diode according to an aspect of the present invention, the support substrate; A semiconductor laminate structure on the support substrate, the semiconductor laminate structure comprising a p-type compound semiconductor layer, an active layer, and an n-type compound semiconductor layer; A protective layer disposed between the support substrate and the semiconductor stack structure and having at least one groove exposing the semiconductor stack structure; Ohmic contact between the protective layer and the support substrate and filling the at least one groove to contact the semiconductor stack structure, the edge of which is located between the protective layer and the support substrate, and at the edge of the semiconductor stack structure A reflective metal layer positioned between the edges of the support substrate; And a barrier metal layer disposed between the support substrate and the reflective metal layer and covering an edge of the reflective metal layer to surround the reflective metal layer.

본 발명의 실시예들에 따르면, 상기 반사 금속층은 보호층, 장벽금속층 및 반도체 적층 구조체에 의해 발광 다이오드 내에 매립되며, 따라서 외부에 노출되지 않는다. 나아가, 상기 반사 금속층의 가장자리가 보호층 아래에 위치하므로, 반사금속층의 가장자리 근처에서 장벽금속층에 크랙이 발생하더라도, 이러한 크랙에 의해 발광 다이오드의 전기적 특성이나 신뢰성에 영향을 미치는 것을 방지할 수 있다. 더욱이, 상기 반사 금속층의 가장자리가 상기 반도체 적층 구조체의 바깥쪽에 위치하도록 함으로써, 상기 크랙에 의해 반사금속층의 특성이 변형되더라도, 반사금속층의 오믹특성이 나빠지는 것을 방지할 수 있으며, 또한 상기 크랙이 반도체 적층 구조체에 영향을 미치는 것을 차단할 수 있다.According to embodiments of the present invention, the reflective metal layer is embedded in the light emitting diode by the protective layer, the barrier metal layer and the semiconductor stack structure, and thus is not exposed to the outside. Furthermore, since the edge of the reflective metal layer is located below the protective layer, even if a crack occurs in the barrier metal layer near the edge of the reflective metal layer, it is possible to prevent the crack from affecting the electrical characteristics or the reliability of the light emitting diode. Furthermore, by having the edge of the reflective metal layer positioned outside the semiconductor laminate structure, even if the characteristics of the reflective metal layer are deformed by the cracks, the ohmic characteristics of the reflective metal layer can be prevented from deteriorating, and the cracks are semiconducting. Influence on the laminate structure can be prevented.

상기 보호층은 상기 반도체 적층 구조체, 예컨대 상기 p형 반도체층에 쇼트키 콘택하는 금속층이거나, SiO2와 같은 단일의 절연층 또는 분포 브래그 반사기와 같은 다중의 절연층일 수 있다. 제조 공정에서 금속 식각 부산물에 의한 단락을 방지하기 위해, 상기 보호층은 절연층인 것이 더 바람직하다.The protective layer may be a metal layer that is schottky contacted to the semiconductor stacked structure, such as the p-type semiconductor layer, or may be a single insulating layer such as SiO 2 or multiple insulating layers such as a distributed Bragg reflector. In order to prevent a short circuit caused by metal etching by-products in the manufacturing process, the protective layer is more preferably an insulating layer.

한편, 상기 발광 다이오드는, 상기 반도체 적층 구조체 상에 위치하는 제1 전극 패드; 상기 제1 전극 패드에서 연장하는 전극 연장부; 및 상기 제1 전극 패드와 상기 반도체 적층 구조체 사이에 개재된 상부 절연층을 더 포함할 수 있다.On the other hand, the light emitting diode, the first electrode pad located on the semiconductor laminate structure; An electrode extension extending from the first electrode pad; And an upper insulating layer interposed between the first electrode pad and the semiconductor stacked structure.

상부 절연층을 제1 전극 패드와 반도체 적층 구조체 사이에 배치함으로써, 제1 전극 패드로부터 직접 반도체 적층 구조체로 전류가 집중되어 흐르는 것을 방지할 수 있다.By disposing the upper insulating layer between the first electrode pad and the semiconductor laminated structure, it is possible to prevent the current from flowing concentrated from the first electrode pad directly to the semiconductor laminated structure.

나아가, 상기 보호층은 복수의 홈들을 가질 수 있으며, 상기 제1 전극 패드 및 상기 전극 연장부는 상기 보호층 영역 상부에 위치할 수 있다. 따라서, 상기 제1 전극 패드 및 상기 전극 연장부로부터 전류가 수직 방향으로 집중되어 흐르는 것을 더욱 방지할 수 있다.In addition, the protective layer may have a plurality of grooves, and the first electrode pad and the electrode extension part may be positioned above the protective layer region. Therefore, it is possible to further prevent the current flowing from the first electrode pad and the electrode extension portion concentrated in the vertical direction.

몇몇 실시예들에 있어서, 상기 발광 다이오드는 복수개의 제1 전극 패드; 및 상기 복수개의 제1 전극 패드에서 각각 연장하는 복수개의 전극 연장부들을 포함할 수 있다. 상기 복수개의 제1 전극 패드 및 전극 연장부들이 상기 보호층 영역 상부에 위치할 수 있다.In some embodiments, the light emitting diode includes a plurality of first electrode pads; And a plurality of electrode extensions respectively extending from the plurality of first electrode pads. The plurality of first electrode pads and electrode extensions may be positioned above the passivation layer region.

한편, 상기 반도체 적층 구조체는 거칠어진 표면을 포함할 수 있으며, 상기 상부 절연층은 상기 거칠어진 표면을 덮을 수 있다. 더욱이, 상기 상부 절연층은 상기 거칠어진 표면을 따라 요철면을 형성할 수 있다. 상부 절연층이 요철면을 형성함에 따라, 상기 상부 절연층의 상부면에서 발생되는 내부 전반사를 감소시킬 수 있으며, 따라서 광 추출 효율을 더욱 향상시킬 수 있다.The semiconductor laminate structure may include a roughened surface, and the upper insulating layer may cover the roughened surface. In addition, the upper insulating layer may form an uneven surface along the roughened surface. As the upper insulating layer forms an uneven surface, it is possible to reduce the total internal reflection generated at the upper surface of the upper insulating layer, and thus further improve the light extraction efficiency.

또한, 상기 반도체 적층 구조체는 평평한 표면을 포함할 수 있으며, 상기 제1 전극 패드 및 상기 전극 연장부는 상기 평평한 표면 상에 위치할 수 있다. 나아가, 상기 전극 연장부는 상기 반도체 적층 구조체의 평평한 표면에 접촉할 수 있다. 또한, 상기 거칠어진 표면은 상기 전극 연장부보다 아래에 위치할 수 있다.In addition, the semiconductor laminate structure may include a flat surface, and the first electrode pad and the electrode extension may be located on the flat surface. In addition, the electrode extension may contact a flat surface of the semiconductor laminate. In addition, the roughened surface may be located below the electrode extension.

상기 지지기판은 도전성 기판 예컨대, 금속 기판 또는 반도체 기판일 수 있다.The support substrate may be a conductive substrate, for example, a metal substrate or a semiconductor substrate.

상기 지지기판은 도금 등에 의해 형성될 수도 있으며, 본딩 금속을 이용하여 본딩될 수도 있다.The support substrate may be formed by plating or the like, or may be bonded using a bonding metal.

본 발명의 다른 태양에 따르면, 발광 다이오드 제조 방법이 제공된다. 이 방법은, 성장 기판 상에 n형 화합물 반도체층, 활성층 및 p형 화합물 반도체층을 포함하는 반도체 적층 구조체를 형성하고; 상기 반도체 적층 구조체 상에 보호층을 형성하되, 상기 보호층은 상기 반도체 적층 구조체의 상부면을 노출시키는 적어도 하나의 홈을 갖고; 상기 보호층 상에 반사금속층을 형성하되, 상기 반사금속층은 상기 홈을 채움과 아울러 상기 보호층 상에 가장자리를 갖고; 상기 반사금속층을 덮는 장벽금속층을 형성하되, 상기 장벽금속층은 상기 반사금속층의 가장자리를 덮어 상기 반사금속층을 둘러싸고; 상기 장벽 금속층 상에 지지기판을 부착하고; 상기 성장 기판을 제거하여 상기 반도체 적층 구조체를 노출시키고; 상기 반도체 적층 구조체를 패터닝하여 상기 보호층을 노출시키는 것을 포함한다. 여기서, 상기 반사 금속층의 가장자리는 상기 보호층의 노출된 영역 아래에 위치한다.According to another aspect of the present invention, a method of manufacturing a light emitting diode is provided. The method comprises forming a semiconductor laminated structure including an n-type compound semiconductor layer, an active layer and a p-type compound semiconductor layer on a growth substrate; Forming a protective layer on the semiconductor laminate, the protective layer having at least one groove exposing an upper surface of the semiconductor laminate; Forming a reflective metal layer on the protective layer, the reflective metal layer filling the groove and having an edge on the protective layer; Forming a barrier metal layer covering the reflective metal layer, the barrier metal layer covering an edge of the reflective metal layer to surround the reflective metal layer; Attaching a support substrate on the barrier metal layer; Removing the growth substrate to expose the semiconductor laminate structure; Patterning the semiconductor laminate to expose the protective layer. Here, the edge of the reflective metal layer is located below the exposed area of the protective layer.

이에 따라, 상기 반사 금속층이 외부에 노출되는 것을 방지할 수 있으며, 또한 반사금속층의 가장자리에서 장벽금속층에 크랙이 발생하더라도 발광 다이오드의 전기적 특성이나 신뢰성이 나빠지는 것을 방지할 수 있다.Accordingly, the reflective metal layer can be prevented from being exposed to the outside, and even if a crack occurs in the barrier metal layer at the edge of the reflective metal layer, the electrical characteristics and reliability of the light emitting diode can be prevented from deteriorating.

한편, 상기 방법은, 상기 노출된 반도체 적층 구조체 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 적층 구조체의 상부면을 이방성 식각함으로써 평평한 표면과 함께 거칠어진 표면을 형성하는 것을 더 포함할 수 있다.On the other hand, the method, by forming a mask pattern on the exposed semiconductor laminate structure, and using the mask pattern as an etch mask to anisotropically etch the upper surface of the semiconductor laminate structure to form a rough surface with a flat surface It may further include.

나아가, 상기 방법은, 상기 패터닝된 반도체 적층 구조체의 표면을 덮는 상부 절연층을 형성하되, 상기 상부 절연층은 상기 평평한 표면의 일부 영역을 노출시키는 개구부를 갖고, 상기 상부 절연층 상에 제1 전극 패드를 형성함과 아울러, 상기 제1 전극 패드로부터 연장하는 전극 연장부를 형성하는 것을 더 포함할 수 있다. 이때, 상기 전극 연장부는 상기 상부 절연층의 개구부 내에 형성된다.Further, the method includes forming an upper insulating layer covering a surface of the patterned semiconductor laminate structure, wherein the upper insulating layer has an opening that exposes a portion of the flat surface and has a first electrode on the upper insulating layer. In addition to forming a pad, the method may further include forming an electrode extension part extending from the first electrode pad. In this case, the electrode extension is formed in the opening of the upper insulating layer.

또한, 상기 보호층은 복수의 홈들을 가질 수 있으며, 상기 제1 전극 패드 및 상기 전극 연장부는 상기 보호층 영역 상부에 위치할 수 있다.In addition, the passivation layer may have a plurality of grooves, and the first electrode pad and the electrode extension part may be positioned above the passivation layer region.

한편, 상기 상부 절연층은 상기 거칠어진 표면을 따라 형성된 요철면을 가질 수 있다.The upper insulating layer may have an uneven surface formed along the roughened surface.

상기 방법은, 상기 지지기판을 분할하여 개별 발광 다이오드들로 분리하는 것을 더 포함할 수 있으며, 이때, 상기 반사금속층은 상기 분할된 지지기판의 가장자리 영역 내에 위치한다.The method may further comprise dividing the support substrate into separate light emitting diodes, wherein the reflective metal layer is located within an edge region of the divided support substrate.

본 발명에 따르면, 반사금속층이 외부에 노출되는 것을 방지하면서 반사금속층의 가장자리 근처에서 장벽금속층에 크랙이 발생하더라도, 이러한 크랙에 의해 발광 다이오드의 전기적 특성이나 신뢰성에 영향을 미치는 것을 방지할 수 있다. 또한, 제1 전극 패드와 반도체 적층 구조체 사이에 상부 절연층이 개재되어 전류 분산 성능이 개선된 발광 다이오드가 제공될 수 있으며, 상부 절연층이 반도체 적층 구조체의 거칠어진 표면을 따라 요철면을 갖도록 형성됨으로써 발광 다이오드의 광 추출 효율이 개선될 수 있다.According to the present invention, even if a crack occurs in the barrier metal layer near the edge of the reflective metal layer while preventing the reflective metal layer from being exposed to the outside, it is possible to prevent the crack affecting the electrical characteristics and reliability of the light emitting diode. In addition, a light emitting diode having an improved current dispersing performance may be provided by interposing an upper insulating layer between the first electrode pad and the semiconductor laminate, and forming the upper insulating layer to have an uneven surface along the rough surface of the semiconductor laminate. As a result, light extraction efficiency of the light emitting diode may be improved.

도 1은 종래기술에 따라 제조된 수직형 발광 다이오드에서 반사금속층의 가장자리 부분을 나타내는 SEM 단면 사진이다.
도 2는 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 레이아웃도이다.
도 3은는 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위해 도 2의 절취선 A-A를 따라 취해진 단면도이다.
도 4는 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위해 도 2의 절취선 B-B를 따라 취해진 단면도이다.
도 5는 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위해 도 2의 절취선 C-C를 따라 취해진 단면도이다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 발광 다이오드를 제조하는 방법을 설명하기 위한 단면도들로서, 각각 도 2의 절취선 A-A에 대응하는 단면도들이다.1 is a SEM cross-sectional view showing the edge portion of the reflective metal layer in a vertical light emitting diode manufactured according to the prior art.
2 is a schematic layout diagram illustrating a light emitting diode according to an embodiment of the present invention.
3 is a cross-sectional view taken along the line AA of FIG. 2 to illustrate a light emitting diode according to an embodiment of the present invention.
4 is a cross-sectional view taken along the cutting line BB of FIG. 2 to illustrate a light emitting diode according to an embodiment of the present invention.
5 is a cross-sectional view taken along the cutting line CC of FIG. 2 to illustrate a light emitting diode according to an embodiment of the present invention.
6 to 10 are cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention, each of which is a cross-sectional view corresponding to the cutting line AA of FIG. 2.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 동일한 참조번호는 동일한 구성요소를 나타내며, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided as examples to ensure that the spirit of the present invention to those skilled in the art will fully convey. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, the same reference numerals denote the same components, and the width, length, thickness, etc. of the components may be exaggerated for convenience.

도 2은 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 레이아웃도이고, 도 3 내지 도 5는 각각 도 2의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도이다. 도 2에서 반도체 적층 구조체(30) 아래에 위치하는 보호층(31) 내의 홈(31a) 및 반사 금속층(33)을 점선으로 표시한다.2 is a schematic layout diagram illustrating a light emitting diode according to an embodiment of the present invention, and FIGS. 3 to 5 are cross-sectional views taken along cut lines A-A, B-B, and C-C of FIG. 2, respectively. In FIG. 2, the groove 31a and the reflective metal layer 33 in the protective layer 31 positioned below the semiconductor stacked structure 30 are indicated by dotted lines.

도 2 내지 도 5를 참조하면, 상기 발광 다이오드는 지지기판(41), 반도체 적층 구조체(30), 보호층(31), 반사 금속층(33) 및 장벽 금속층(35)을 포함한다. 상기 발광 다이오드는 또한 본딩 금속(43), 상부 절연층(47), n-전극 패드(51) 및 전극 연장부(51a)를 포함할 수 있다.2 to 5, the light emitting diode includes a support substrate 41, a semiconductor stacked structure 30, a protective layer 31, a reflective metal layer 33, and a barrier metal layer 35. The light emitting diode may also include a bonding metal 43, an upper insulating layer 47, an n-electrode pad 51, and an electrode extension 51a.

지지기판(41)은 화합물 반도체층들을 성장시키기 위한 성장기판과 구분되며, 이미 성장된 화합물 반도체층들에 부착된 2차 기판이다. 상기 지지기판(41)은 도전성 기판, 예컨대 금속 기판 또는 반도체 기판일 수 있으나, 이에 한정되는 것은 아니며, 사파이어와 같은 절연 기판일 수도 있다.The support substrate 41 is distinguished from a growth substrate for growing the compound semiconductor layers, and is a secondary substrate attached to the compound semiconductor layers that have already been grown. The support substrate 41 may be a conductive substrate, for example, a metal substrate or a semiconductor substrate, but is not limited thereto and may be an insulating substrate such as sapphire.

반도체 적층 구조체(30)는 지지기판(41) 상에 위치하며, p형 화합물 반도체층(29), 활성층(27) 및 n형 화합물 반도체층(25)을 포함한다. 여기서, 상기 반도체 적층 구조체(30)는 일반적인 수직형 발광 다이오드와 유사하게 p형 화합물 반도체층(29)이 n형 화합물 반도체층(25)에 비해 지지기판(41) 측에 가깝게 위치한다. 상기 반도체 적층 구조체(30)는 지지기판(41)의 일부 영역 상에 위치한다. 즉, 지지기판(41)이 반도체 적층 구조체(30)에 비해 상대적으로 넓은 면적을 가지며, 반도체 적층 구조체(30)는 상기 지지기판(41)의 가장자리로 둘러싸인 영역 내에 위치한다.The semiconductor laminate 30 is positioned on the support substrate 41 and includes a p-type compound semiconductor layer 29, an active layer 27, and an n-type compound semiconductor layer 25. Here, the p-type compound semiconductor layer 29 is located closer to the support substrate 41 side than the n-type compound semiconductor layer 25 similarly to the general vertical light emitting diode. The semiconductor laminate 30 is located on a portion of the support substrate 41. That is, the support substrate 41 has a relatively large area compared to the semiconductor laminate structure 30, and the semiconductor laminate structure 30 is located in an area surrounded by an edge of the support substrate 41.

n형 화합물 반도체층(25), 활성층(27) 및 p형 화합물 반도체층(29)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. n형 화합물 반도체층(25) 및 p형 화합물 반도체층(29)은 각각 단일층 또는 다중층일 수 있다. 예를 들어, n형 화합물 반도체층(25) 및/또는 p형 화합물 반도체층(29)은 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다. 저항이 상대적으로 작은 n형 화합물 반도체층(25)이 지지기판(41)의 반대쪽에 위치함으로써 n형 화합물 반도체층(25)의 상부면에 거칠어진 표면(R)을 형성하는 것이 용이하며, 거칠어진 표면(R)은 활성층(27)에서 생성된 광의 추출 효율을 향상시킨다.The n-type compound semiconductor layer 25, the active layer 27, and the p-type compound semiconductor layer 29 may be formed of a III-N series compound semiconductor, such as (Al, Ga, In) N semiconductor. The n-type compound semiconductor layer 25 and the p-type compound semiconductor layer 29 may be a single layer or multiple layers, respectively. For example, the n-type compound semiconductor layer 25 and / or the p-type compound semiconductor layer 29 may include a contact layer and a cladding layer, and may also include a superlattice layer. In addition, the active layer 27 may have a single quantum well structure or a multiple quantum well structure. Since the n-type compound semiconductor layer 25 having a relatively small resistance is located on the opposite side of the support substrate 41, it is easy to form a roughened surface R on the upper surface of the n-type compound semiconductor layer 25, and is rough. The deep surface R improves the extraction efficiency of light generated in the active layer 27.

보호층(31)은 반도체 적층 구조체(30)와 지지 기판(41) 사이에 위치하며, 반도체 적층 구조체(30), 예컨대 p형 화합물 반도체층(29)을 노출시키는 홈(31a)을 갖는다. 상기 보호층(31)은 반도체 적층 구조체(30)를 노출시키는 복수의 홈(31a)을 가질 수 있다. 또한, 상기 보호층(31)은 반도체 적층 구조체(30)의 외부로 연장되어 반도체 적층 구조체(30)의 측면 아래에 위치하여, 반사 금속층(33)의 상부면이 반도체 적층 구조체(30)측에 노출되는 것을 방지한다.The protective layer 31 is positioned between the semiconductor stack 30 and the support substrate 41 and has a groove 31 a exposing the semiconductor stack 30, for example, the p-type compound semiconductor layer 29. The protective layer 31 may have a plurality of grooves 31a exposing the semiconductor stacked structure 30. In addition, the protective layer 31 extends to the outside of the semiconductor laminate 30 and is located below the side of the semiconductor laminate 30, so that the upper surface of the reflective metal layer 33 is disposed on the semiconductor laminate 30. Prevent exposure.

보호층(31)은 실리콘 산화막 또는 실리콘 질화막의 단일층 또는 다중층일 수 있으며, 또는 굴절률이 서로 다른 절연층들, 예컨대 SiO2/TiO2 또는 SiO2/Nb2O5를 반복 적층한 분포 브래그 반사기일 수 있다. 또는, 상기 보호층(31)은 반도체 적층 구조체(30), 예컨대 p형 화합물 반도체층(29)에 쇼트키 콘택하는 Ti와 같은 금속층일 수 있다.The protective layer 31 may be a single layer or multiple layers of a silicon oxide film or a silicon nitride film, or may be a distributed Bragg reflector obtained by repeatedly stacking insulating layers having different refractive indices, for example, SiO 2 / TiO 2 or SiO 2 / Nb 2 O 5. Alternatively, the protective layer 31 may be a metal layer such as Ti that is schottky contacted to the semiconductor stacked structure 30, for example, the p-type compound semiconductor layer 29.

반사 금속층(33)은 보호층(31)과 지지기판(41) 사이에 위치하며, 상기 보호층(31)의 홈(31a)을 채워 반도체 적층 구조체(30), 예컨대 p형 화합물 반도체층(29)에 오믹콘택한다. 반사 금속층(33)은 예컨대 Ag와 같은 반사층을 포함할 수 있다. 상기 반사 금속층(33)의 가장자리(33a) 또는 측면은 보호층(31) 아래에 위치한다. 즉, 상기 반사 금속층(33)의 가장자리는 보호층(31)과 지지기판(41) 사이에 위치한다. 나아가, 반사 금속층(33)의 가장자리(33a)는 도 2에 도시한 바와 같이, 반도체 적층 구조체(30)의 가장자리와 지지기판(41)의 가장자리 사이에 위치할 수 있다. 즉, 반사 금속층(33)의 가장자리(33a)로 둘러싸인 영역의 상부 영역 내에 반도체 적층 구조체(30)가 한정되어 위치한다.The reflective metal layer 33 is positioned between the protective layer 31 and the support substrate 41 and fills the groove 31a of the protective layer 31 to form the semiconductor stacked structure 30, for example, the p-type compound semiconductor layer 29. Ohmic contact. Reflective metal layer 33 may comprise a reflective layer, such as for example Ag. An edge 33a or side surface of the reflective metal layer 33 is located below the protective layer 31. That is, the edge of the reflective metal layer 33 is located between the protective layer 31 and the support substrate 41. Furthermore, the edge 33a of the reflective metal layer 33 may be located between the edge of the semiconductor stack 30 and the edge of the support substrate 41 as shown in FIG. 2. That is, the semiconductor stacked structure 30 is limitedly positioned in the upper region of the region surrounded by the edge 33a of the reflective metal layer 33.

한편, 장벽 금속층(35)은 반사 금속층(33)과 지지기판(41) 사이에 위치하며, 반사 금속층(33)의 가장자리(33a)를 덮어 반사 금속층(33)을 둘러싼다. 즉, 상기 반사 금속층(33)의 측면 및 하부면이 장벽금속층(35)으로 덮인다. 장벽 금속층(35)은 반사 금속층(33)의 금속 물질, 예컨대 Ag의 이동을 방지함과 아울러, 반사 금속층(33)의 측면이 외부에 노출되는 것을 방지한다. 장벽 금속층(35)은 예컨대, Pt, Ni, Ti, W 또는 이들의 합금을 포함할 수 있으며, 지지기판(41)의 전면 상에 위치할 수 있다.Meanwhile, the barrier metal layer 35 is positioned between the reflective metal layer 33 and the support substrate 41 and covers the edge 33a of the reflective metal layer 33 to surround the reflective metal layer 33. That is, the side and bottom surfaces of the reflective metal layer 33 are covered with the barrier metal layer 35. The barrier metal layer 35 prevents the movement of the metal material of the reflective metal layer 33, for example Ag, and prevents the side surface of the reflective metal layer 33 from being exposed to the outside. The barrier metal layer 35 may include, for example, Pt, Ni, Ti, W, or an alloy thereof, and may be located on the front surface of the support substrate 41.

한편, 지지기판(41)은 상기 장벽 금속층(35) 상에 본딩 금속(43)을 통해 본딩될 수 있다. 본딩 금속(43)은 예컨대 Au-Sn으로 공융 본딩을 이용하여 형성될 수 있다. 이와 달리, 지지기판(41)은 예컨대 도금 기술을 사용하여 장벽 금속층(35) 상에 형성될 수도 있다. 상기 지지기판(41)이 도전성 기판인 경우, p-전극 패드의 기능을 수행할 수 있다. 이와 달리, 상기 지지기판(41)이 절연기판인 경우, 상기 지지기판(41) 상에 위치하는 장벽 금속층(35) 상에 p-전극 패드가 형성될 수 있다. Meanwhile, the support substrate 41 may be bonded to the barrier metal layer 35 through a bonding metal 43. Bonding metal 43 may be formed using eutectic bonding, for example, with Au—Sn. Alternatively, the support substrate 41 may be formed on the barrier metal layer 35 using, for example, a plating technique. When the support substrate 41 is a conductive substrate, it may function as a p-electrode pad. In contrast, when the support substrate 41 is an insulating substrate, a p-electrode pad may be formed on the barrier metal layer 35 positioned on the support substrate 41.

한편, 반도체 적층 구조체(30)의 상면, 즉 n형 화합물 반도체층(25)의 표면은 거칠어진 표면(R)과 평평한 표면을 포함 수 있다. 도 3 내지 도 5에 도시된 바와 같이, n-전극 패드(51) 및 전극 연장부(51a)는 평평한 표면 상에 위치할 수 있다. 도시된 바와 같이, 상기 n-전극 패드(51) 및 전극 연장부(51a)는 평평한 표면 상에 한정되어 위치하며, 평평한 표면의 폭에 비해 좁은 폭을 가질 수 있다. 따라서, 반도체 적층 구조체(30)에 언더컷 등의 발생에 의해 전극 패드나 전극 연장부가 박리되는 것을 방지할 수 있어 신뢰성을 높일 수 있다. 한편, 상기 거칠어진 표면(R)은 평평한 표면보다 아래에 위치할 수 있다. 즉, 거칠어진 표면(R) 전극 패드(51) 및 전극 연장부(51a) 아래에 위치한다.Meanwhile, the upper surface of the semiconductor stacked structure 30, that is, the surface of the n-type compound semiconductor layer 25 may include a roughened surface R and a flat surface. As shown in FIGS. 3 to 5, the n-electrode pad 51 and the electrode extension 51a may be located on a flat surface. As shown in the drawing, the n-electrode pad 51 and the electrode extension part 51a are defined on a flat surface and may have a narrow width compared to the width of the flat surface. Therefore, peeling of an electrode pad or an electrode extension part by generation | occurrence | production of an undercut etc. in the semiconductor laminated structure 30 can be prevented, and reliability can be improved. On the other hand, the rough surface (R) may be located below the flat surface. That is, it is located under the roughened surface R electrode pad 51 and the electrode extension part 51a.

n-전극 패드(51)는 반도체 적층 구조체(30) 상에 위치하며, n-전극 패드(51)로부터 전극 연장부(51a)가 연장한다. 반도체 적층 구조체(30) 상에 복수개의 n-전극 패드들(51)이 위치할 수 있으며, 상기 n-전극 패드들(51)로부터 각각 전극 연장부들(51a)이 연장할 수 있다. 상기 전극 연장부들(51a)이 반도체 적층 구조체(30)에 전기적으로 접속되며, n형 화합물 반도체층(25)에 직접 접촉할 수 있다.The n-electrode pad 51 is located on the semiconductor stacked structure 30, and an electrode extension 51a extends from the n-electrode pad 51. A plurality of n-electrode pads 51 may be positioned on the semiconductor stacked structure 30, and electrode extensions 51a may extend from the n-electrode pads 51, respectively. The electrode extensions 51a may be electrically connected to the semiconductor stacked structure 30 and may directly contact the n-type compound semiconductor layer 25.

상기 n-전극 패드(51)는 또한, 보호층(31) 영역 상부에 위치할 수 있다. 즉, 상기 n-전극 패드(51)의 바로 아래에서는 반사 금속층(33)이 p형 화합물 반도체층(29)에 오믹 콘택하지 않고, 대신에 보호층(31)이 위치한다. 나아가, 상기 전극 연장부(51a) 또한 보호층(31)의 영역 상부에 위치할 수 있다. 이에 따라, 상기 전극 연장부(51a)에서 바로 아래로 전류가 집중적으로 흐르는 것을 방지할 수 있다.The n-electrode pad 51 may also be located above the passivation layer 31 region. That is, under the n-electrode pad 51, the reflective metal layer 33 does not make ohmic contact with the p-type compound semiconductor layer 29, and instead, the protective layer 31 is positioned. Furthermore, the electrode extension part 51a may also be positioned above the area of the protective layer 31. Accordingly, it is possible to prevent the current from flowing intensively directly below the electrode extension part 51a.

한편, 상부 절연층(47)이 상기 n-전극 패드(51)와 반도체 적층 구조체(30) 사이에 개재된다. 상기 상부 절연층(47)에 의해 n-전극 패드(51)로부터 직접 반도체 적층 구조체(30)로 전류가 흐르는 것이 방지되며, 특히 n-전극 패드(51) 바로 아래에서 전류가 집중되는 것을 방지할 수 있다. 또한, 상기 상부 절연층(47)은 거칠어진 표면(R)을 덮는다. 이때, 상기 상부 절연층(47)은 상기 거칠어진 표면(R)을 따라 형성된 요철면을 가질 수 있다. 상부 절연층(47)의 요철면은 볼록한 형상을 가질 수 있다. 상기 상부 절연층(47)의 요철면에 의해 상기 상부 절연층(47)의 상부면에서 발생되는 내부 전반사를 감소시킬 수 있다.Meanwhile, an upper insulating layer 47 is interposed between the n-electrode pad 51 and the semiconductor stacked structure 30. The upper insulating layer 47 prevents current from flowing directly from the n-electrode pad 51 to the semiconductor stacked structure 30, and in particular, prevents current from concentrating directly under the n-electrode pad 51. Can be. In addition, the upper insulating layer 47 covers the roughened surface R. In this case, the upper insulating layer 47 may have an uneven surface formed along the roughened surface R. The uneven surface of the upper insulating layer 47 may have a convex shape. The total internal reflection generated at the upper surface of the upper insulating layer 47 may be reduced by the uneven surface of the upper insulating layer 47.

상기 상부 절연층(47)은 또한 반도체 적층 구조체(30)의 측면을 덮어 반도체 적층 구조체(30)를 외부 환경으로부터 보호할 수 있다. 나아가, 상기 상부 절연층(47)은 반도체 적층 구조체(30)를 노출시키는 개구부를 가질 수 있으며, 상기 전극 연장부(51a)는 상기 개구부 내에 위치하여 반도체 적층 구조체(30)에 접촉할 수 있다.The upper insulating layer 47 may also cover side surfaces of the semiconductor stack 30 to protect the semiconductor stack 30 from an external environment. In addition, the upper insulating layer 47 may have an opening exposing the semiconductor stack 30, and the electrode extension 51a may be located in the opening to contact the semiconductor stack 30.

도 6 내지 도 10는 본 발명의 일 실시예에 따른 발광 다이오드를 제조하는 방법을 설명하기 위한 단면도들이다. 여기서, 상기 단면도들은 각각 도 2의 절취선 A-A를 따라 취해진 단면도에 대응한다.6 to 10 are cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention. Here, the cross-sectional views respectively correspond to the cross-sectional views taken along the cut line A-A of FIG. 2.

도 6을 참조하면, 성장 기판(21) 상에 n형 화합물 반도체층(25), 활성층(27) 및 p형 화합물 반도체층(29)을 포함하는 반도체 적층 구조체(30)가 형성된다. 성장 기판(21)은 사파이어 기판일 수 있으나, 이에 한정되는 것은 아니며, 다른 이종기판, 예컨대 실리콘 기판일 수 있다. 상기 n형 및 p형 화합물 반도체층들(25, 29)은 각각 단일층 또는 다중층으로 형성될 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조로 형성될 수 있다.Referring to FIG. 6, a semiconductor stacked structure 30 including an n-type compound semiconductor layer 25, an active layer 27, and a p-type compound semiconductor layer 29 is formed on a growth substrate 21. The growth substrate 21 may be a sapphire substrate, but is not limited thereto, and may be another hetero substrate, for example, a silicon substrate. The n-type and p-type compound semiconductor layers 25 and 29 may be formed in a single layer or multiple layers, respectively. In addition, the active layer 27 may be formed in a single quantum well structure or a multiple quantum well structure.

상기 화합물 반도체층들은 III-N 계열의 화합물 반도체로 형성될 수 있으며, 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정에 의해 성장 기판(21) 상에 성장될 수 있다.The compound semiconductor layers may be formed of a III-N-based compound semiconductor, and may be grown on the growth substrate 21 by a process such as metal organic chemical vapor deposition (MOCVD) or molecular beam deposition (MBE). Can be.

한편, 화합물 반도체층들을 형성하기 전, 버퍼층(미도시됨)이 형성될 수 있다. 버퍼층은 성장 기판(21)과 화합물 반도체층들의 격자 부정합을 완화하기 위해 채택되며, 질화갈륨 또는 질화알루미늄 등의 질화갈륨 계열의 물질층일 수 있다.Meanwhile, before forming the compound semiconductor layers, a buffer layer (not shown) may be formed. The buffer layer is adopted to mitigate lattice mismatch between the growth substrate 21 and the compound semiconductor layers, and may be a gallium nitride-based material layer such as gallium nitride or aluminum nitride.

도 7을 참조하면, 상기 반도체 적층 구조체(30) 상에 보호층(31)이 형성된다. 보호층(31)은 반도체 적층 구조체(30)를 노출시키는 홈(도 1의 31a 참조)을 갖는다. 보호층(31)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 굴절률이 서로 다른 절연층들을 반복 적층함으로써 분포 브래그 반사기로 형성될 수도 있다. 또는, 상기 보호층(31)은 반도체 적층 구조체(30), 예컨대 p형 화합물 반도체층(29)에 쇼트키 콘택하는 금속층으로 형성될 수 있다.Referring to FIG. 7, a protective layer 31 is formed on the semiconductor stacked structure 30. The protective layer 31 has a groove (see 31a in FIG. 1) that exposes the semiconductor stacked structure 30. The protective layer 31 may be formed of a silicon oxide film or a silicon nitride film, or may be formed of a distributed Bragg reflector by repeatedly stacking insulating layers having different refractive indices. Alternatively, the protective layer 31 may be formed of a metal layer in which a Schottky contact is made to the semiconductor laminate 30, for example, the p-type compound semiconductor layer 29.

상기 보호층(31) 상에 반사 금속층(33)이 형성된다. 반사 금속층(33)은 보호층(31)을 덮고, 보호층(31) 내의 홈을 채워 반도체 적층 구조체(30)에 오믹콘택한다. 상기 반사 금속층(33)은 은(Ag) 등의 반사성 금속을 포함한다. 한편, 상기 반사 금속층(33)의 가장자리는 보호층(31) 상에 위치한다. 상기 반사 금속층(33)은 개별 발광 다이오드 영역마다 연속적인 하나의 판 형상으로 형성될 수 있다.The reflective metal layer 33 is formed on the protective layer 31. The reflective metal layer 33 covers the protective layer 31 and fills the groove in the protective layer 31 to make ohmic contact with the semiconductor stacked structure 30. The reflective metal layer 33 includes a reflective metal such as silver (Ag). Meanwhile, an edge of the reflective metal layer 33 is located on the protective layer 31. The reflective metal layer 33 may be formed in a continuous plate shape for each LED area.

이어서, 상기 반사 금속층(33) 상에 장벽 금속층(35)이 형성된다. 장벽 금속층(35)은 반사 금속층(33)의 상부면을 덮고 또한 반사 금속층(33)의 가장자리(33a)를 덮어 그것을 둘러싼다.Subsequently, a barrier metal layer 35 is formed on the reflective metal layer 33. The barrier metal layer 35 covers the top surface of the reflective metal layer 33 and also covers the edge 33a of the reflective metal layer 33 and surrounds it.

도 8을 참조하면, 상기 장벽 금속층(35) 상에 지지기판(41)이 부착된다. 지지기판(41)은 반도체 적층 구조체(30)와 별도로 제작된 후, 본딩 금속(43)을 통해 장벽 금속층(35) 상에 본딩될 수 있다. 이와 달리, 상기 지지기판(41)은 장벽 금속층(35) 상에서 도금되어 형성될 수 있다.Referring to FIG. 8, a support substrate 41 is attached on the barrier metal layer 35. The support substrate 41 may be manufactured separately from the semiconductor stack structure 30 and then bonded to the barrier metal layer 35 through the bonding metal 43. Alternatively, the support substrate 41 may be formed by plating on the barrier metal layer 35.

그 후, 상기 성장 기판(21)이 제거되어 반도체 적층 구조체(30)의 n형 화합물 반도체층(25) 표면이 노출된다. 성장 기판(21)은 레이저 리프트 오프(laser lift-off; LLO) 기술을 이용하여 제거될 수 있다.Thereafter, the growth substrate 21 is removed to expose the surface of the n-type compound semiconductor layer 25 of the semiconductor laminate 30. The growth substrate 21 may be removed using laser lift-off (LLO) technology.

도 9를 참조하면, 노출된 n형 화합물 반도체층(25) 상에 마스크 패턴(45)이 형성된다. 상기 마스크 패턴(45)은 상기 반사 금속층(33)의 홈에 대응하는 n형 화합물 반도체층(25) 영역을 덮고, 그 외 영역을 노출시킨다. 특히, 상기 마스크 패턴(45)은 향후 n-전극 패드 및 전극 연장부가 형성될 영역을 덮는다. 상기 마스크 패턴(45)은 포토레지스트와 같은 폴리머로 형성될 수 있다.Referring to FIG. 9, a mask pattern 45 is formed on the exposed n-type compound semiconductor layer 25. The mask pattern 45 covers an n-type compound semiconductor layer 25 region corresponding to the groove of the reflective metal layer 33 and exposes other regions. In particular, the mask pattern 45 covers an area where the n-electrode pad and the electrode extension are to be formed in the future. The mask pattern 45 may be formed of a polymer such as a photoresist.

이어서, 상기 마스크 패턴을 식각 마스크로 사용하여 n형 화합물 반도체층(25) 표면을 이방성 에칭함으로써 n형 화합물 반도체층(25)에 거칠어진 표면(R)을 형성한다. 그 후, 상기 마스크 패턴(45)이 제거된다. 상기 마스크 패턴(45)이 위치하는 n형 화합물 반도체층(25) 표면은 평평한 표면을 유지한다.Next, the surface R of the n-type compound semiconductor layer 25 is formed by anisotropically etching the surface of the n-type compound semiconductor layer 25 using the mask pattern as an etching mask. Thereafter, the mask pattern 45 is removed. The n-type compound semiconductor layer 25 surface on which the mask pattern 45 is positioned maintains a flat surface.

한편, 상기 반도체 적층 구조체(30)를 패터닝하여 칩 분할 영역이 형성되고, 상기 보호층(31)이 노출된다. 칩 분할 영역은 거칠어진 표면(R)을 형성하기 전 또는 후에 형성될 수 있다. 상기 반사 금속층(33)의 가장자리는 칩 분할 영역에 노출된 보호층(31) 아래에 위치한다. 따라서, 상기 반사 금속층(33)은 상기 보호층(31)에 의해 외부에 노출되는 것이 방지된다.On the other hand, the semiconductor layered structure 30 is patterned to form a chip segment, and the protective layer 31 is exposed. The chip segment may be formed before or after forming the roughened surface R. FIG. The edge of the reflective metal layer 33 is located under the protective layer 31 exposed to the chip partition region. Thus, the reflective metal layer 33 is prevented from being exposed to the outside by the protective layer 31.

도 10을 참조하면, 거칠어진 표면(R)이 형성된 n형 화합물 반도체층(25) 상에 상부 절연층(47)을 형성한다. 상부 절연층(47)은 거칠어진 표면(R)을 따라 형성되어 거칠어진 표면(R)에 대응하는 요철면을 갖는다. 또한, 상기 상부 절연층(47)은 n-전극 패드(51)가 형성될 평평한 표면을 덮는다. 상기 상부 절연층(47)은 또한 칩 분할 영역에 노출된 반도체 적층 구조체(30)의 측면을 덮을 수 있다. 다만, 상기 상부 절연층(47)은 전극 연장부(51a)가 형성될 영역의 평평한 표면을 노출시키는 개구부(47a)를 갖는다.Referring to FIG. 10, an upper insulating layer 47 is formed on the n-type compound semiconductor layer 25 on which the roughened surface R is formed. The upper insulating layer 47 is formed along the roughened surface R and has an uneven surface corresponding to the roughened surface R. FIG. In addition, the upper insulating layer 47 covers a flat surface on which the n-electrode pad 51 is to be formed. The upper insulating layer 47 may also cover side surfaces of the semiconductor stacked structure 30 exposed to the chip division region. However, the upper insulating layer 47 has an opening 47a exposing a flat surface of the region where the electrode extension 51a is to be formed.

이어서, 상기 상부 절연층(47) 상에 n-전극 패드(51)를 형성함과 아울러, 상기 개구부(47a) 내에 전극 연장부를 형성한다. 전극 연장부는 n-전극 패드(51)로부터 연장하며, 반도체 적층 구조체(30)에 전기적으로 접속한다.Subsequently, an n-electrode pad 51 is formed on the upper insulating layer 47, and an electrode extension part is formed in the opening 47a. The electrode extension extends from the n-electrode pad 51 and is electrically connected to the semiconductor laminate 30.

그 후, 칩 분할 영역을 따라 지지기판(41)을 분할함으로써 개별 발광 다이오드 칩으로 분리되어 발광 다이오드가 완성된다(도 3 참조). 이때, 상기 보호층(31), 장벽금속층(35) 및 지지기판(41)이 함께 분할될 수 있으며, 따라서 이들의 측면은 나란할 수 있다. 한편, 상기 반사금속층은 상기 분할된 지지기판의 가장자리로 둘러싸인 영역 내에 위치하며, 이에 따라 반사 금속층(33)은 외부로 노출되지 않고 발광 다이오드 내에 매립된다.Thereafter, by dividing the support substrate 41 along the chip dividing area, the light emitting diode is completed by separating into individual LED chips (see FIG. 3). At this time, the protective layer 31, the barrier metal layer 35 and the support substrate 41 may be divided together, so that their sides may be parallel. On the other hand, the reflective metal layer is located in an area surrounded by the edge of the divided support substrate, so that the reflective metal layer 33 is embedded in the light emitting diode without being exposed to the outside.

Claims (17)

지지기판;
상기 지지기판 상에 위치하고, p형 화합물 반도체층, 활성층 및 n형 화합물 반도체층을 포함하는 반도체 적층 구조체;
상기 지지기판과 상기 반도체 적층 구조체 사이에 위치하고, 상기 반도체 적층 구조체를 노출시키는 적어도 하나의 홈을 갖는 보호층;
상기 보호층과 상기 지지기판 사이에 위치하고 상기 적어도 하나의 홈을 채워 상기 반도체 적층 구조체에 오믹콘택하되, 그 가장자리가 상기 보호층과 상기 지지기판 사이에 위치함과 아울러 상기 반도체 적층 구조체의 가장자리와 상기 지지기판의 가장자리 사이에 위치하는 반사 금속층; 및
상기 지지기판과 상기 반사 금속층 사이에 위치하고 상기 반사 금속층의 가장자리를 덮어 상기 반사 금속층을 둘러싸는 장벽 금속층을 포함하는 발광 다이오드.Support substrate;
A semiconductor laminate structure on the support substrate, the semiconductor laminate structure comprising a p-type compound semiconductor layer, an active layer, and an n-type compound semiconductor layer;
A protective layer disposed between the support substrate and the semiconductor stack structure and having at least one groove exposing the semiconductor stack structure;
Ohmic contact between the protective layer and the support substrate and filling the at least one groove to contact the semiconductor laminate, wherein an edge thereof is positioned between the protective layer and the support substrate, and an edge of the semiconductor laminate and A reflective metal layer positioned between the edges of the support substrate; And
And a barrier metal layer disposed between the support substrate and the reflective metal layer and covering an edge of the reflective metal layer to surround the reflective metal layer. 청구항 1에 있어서,
상기 보호층은 절연층인 발광 다이오드.The method according to claim 1,
The protective layer is a light emitting diode. 청구항 1에 있어서,
상기 보호층은 상기 반도체 적층 구조체에 쇼트키 콘택하는 금속층인 발광 다이오드.The method according to claim 1,
The protective layer is a light emitting diode which is a metal layer in Schottky contact with the semiconductor laminate. 청구항 1에 있어서,
상기 반도체 적층 구조체 상에 위치하는 제1 전극 패드;
상기 제1 전극 패드에서 연장하는 전극 연장부; 및
상기 제1 전극 패드와 상기 반도체 적층 구조체 사이에 개재된 상부 절연층을 더 포함하는 발광 다이오드.The method according to claim 1,
A first electrode pad positioned on the semiconductor stacked structure;
An electrode extension extending from the first electrode pad; And
The light emitting diode further comprising an upper insulating layer interposed between the first electrode pad and the semiconductor stacked structure. 청구항 1에 있어서,
상기 반도체 적층 구조체 상에 위치하는 제1 전극 패드; 및
상기 제1 전극 패드에서 연장하는 전극 연장부를 더 포함하고,
상기 제1 전극 패드 및 상기 전극 연장부는 상기 보호층 영역 상부에 위치하는 발광 다이오드.The method according to claim 1,
A first electrode pad positioned on the semiconductor stacked structure; And
Further comprising an electrode extension extending from the first electrode pad,
The first electrode pad and the electrode extension part are positioned on the passivation layer area. 청구항 4에 있어서,
상기 반도체 적층 구조체는 거칠어진 표면을 포함하고,
상기 상부 절연층은 상기 거칠어진 표면을 덮되,
상기 상부 절연층은 상기 거칠어진 표면을 따라 요철면을 형성하는 발광 다이오드.The method of claim 4,
The semiconductor laminate structure includes a roughened surface,
The upper insulating layer covers the roughened surface,
The upper insulating layer is a light emitting diode to form an uneven surface along the rough surface. 청구항 4에 있어서,
상기 반도체 적층 구조체는 평평한 표면을 포함하고,
상기 제1 전극 패드 및 상기 전극 연장부는 상기 평평한 표면 상에 위치하는 발광 다이오드.The method of claim 4,
The semiconductor laminate structure includes a flat surface,
And the first electrode pad and the electrode extension are located on the flat surface. 청구항 7에 있어서,
상기 전극 연장부는 상기 반도체 적층 구조체의 평평한 표면에 접촉하는 발광 다이오드.The method according to claim 7,
And the electrode extension portion contacts a flat surface of the semiconductor laminate. 청구항 1에 있어서,
상기 지지기판은 도전성 기판인 발광 다이오드.The method according to claim 1,
The support substrate is a light emitting diode that is a conductive substrate. 청구항 1에 있어서,
상기 지지기판과 상기 장벽 금속층 사이에 개재된 본딩 금속을 더 포함하는 발광 다이오드.The method according to claim 1,
The light emitting diode further comprises a bonding metal interposed between the support substrate and the barrier metal layer. 성장 기판 상에 n형 화합물 반도체층, 활성층 및 p형 화합물 반도체층을 포함하는 반도체 적층 구조체를 형성하고,
상기 반도체 적층 구조체 상에 보호층을 형성하되, 상기 보호층은 상기 반도체 적층 구조체의 상부면을 노출시키는 적어도 하나의 홈을 갖고,
상기 보호층 상에 반사금속층을 형성하되, 상기 반사금속층은 상기 홈을 채움과 아울러 상기 보호층 상에 가장자리를 갖고,
상기 반사금속층을 덮는 장벽금속층을 형성하되, 상기 장벽금속층은 상기 반사금속층의 가장자리를 덮어 상기 반사금속층을 둘러싸고,
상기 장벽 금속층 상에 지지기판을 부착하고,
상기 성장 기판을 제거하여 상기 반도체 적층 구조체를 노출시키고,
상기 반도체 적층 구조체를 패터닝하여 상기 보호층을 노출시키는 것을 포함하되,
상기 반사금속층의 가장자리는 상기 보호층의 노출된 영역 아래에 위치하는 발광 다이오드 제조 방법.Forming a semiconductor laminated structure including an n-type compound semiconductor layer, an active layer, and a p-type compound semiconductor layer on the growth substrate,
Forming a protective layer on the semiconductor laminate, the protective layer having at least one groove exposing an upper surface of the semiconductor laminate;
Forming a reflective metal layer on the protective layer, wherein the reflective metal layer fills the groove and has an edge on the protective layer;
Forming a barrier metal layer covering the reflective metal layer, wherein the barrier metal layer covers an edge of the reflective metal layer to surround the reflective metal layer;
Attaching a support substrate on the barrier metal layer,
Removing the growth substrate to expose the semiconductor laminate structure,
Patterning the semiconductor laminate to expose the protective layer,
The edge of the reflective metal layer is located below the exposed area of the protective layer. 청구항 11에 있어서,
상기 보호층은 절연층으로 형성된 발광 다이오드 제조 방법.The method of claim 11,
The protective layer is a light emitting diode manufacturing method formed of an insulating layer. 청구항 11에 있어서,
상기 노출된 반도체 적층 구조체 상에 마스크 패턴을 형성하고,
상기 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 적층 구조체의 상부면을 이방성 식각함으로써 평평한 표면과 함께 거칠어진 표면을 형성하는 것을 더 포함하는 발광 다이오드 제조 방법.The method of claim 11,
Forming a mask pattern on the exposed semiconductor laminate structure,
And anisotropically etching the upper surface of the semiconductor laminate structure using the mask pattern as an etch mask to form a roughened surface together with a flat surface. 청구항 13에 있어서,
상기 패터닝된 반도체 적층 구조체의 표면을 덮는 상부 절연층을 형성하되, 상기 상부 절연층은 상기 평평한 표면의 일부 영역을 노출시키는 개구부를 갖고,
상기 상부 절연층 상에 제1 전극 패드를 형성함과 아울러, 상기 제1 전극 패드로부터 연장하는 전극 연장부를 형성하는 것을 더 포함하되,
상기 전극 연장부는 상기 상부 절연층의 개구부 내에 형성되는 발광 다이오드 제조 방법.The method according to claim 13,
Forming an upper insulating layer covering a surface of the patterned semiconductor laminate structure, wherein the upper insulating layer has an opening exposing a portion of the flat surface;
Forming a first electrode pad on the upper insulating layer, and further comprising forming an electrode extension extending from the first electrode pad,
The electrode extension part is formed in the opening of the upper insulating layer. 청구항 14에 있어서,
상기 제1 전극 패드 및 상기 전극 연장부는 상기 보호층 영역 상부에 위치하는 발광 다이오드 제조 방법..The method according to claim 14,
And the first electrode pad and the electrode extension part are positioned above the passivation layer area. 청구항 14에 있어서,
상기 상부 절연층은 상기 거칠어진 표면을 따라 형성된 요철면을 갖는 발광 다이오드 제조 방법.The method according to claim 14,
And the upper insulating layer has an uneven surface formed along the roughened surface. 청구항 1에 있어서,
상기 지지기판을 분할하여 개별 발광 다이오드들로 분리하는 것을 더 포함하되,
상기 반사금속층은 상기 분할된 지지기판의 가장자리로 둘러싸인 영역 내에 위치하는 발광 다이오드 제조 방법.The method according to claim 1,
Dividing the support substrate to separate into individual light emitting diodes,
The reflective metal layer is a light emitting diode manufacturing method located in the area surrounded by the edge of the divided support substrate.
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