KR20110114363A - Liquid crystal display - Google Patents

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민웅기
이주홍
송홍성
고정무
김혁진
이동학
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엘지디스플레이 주식회사
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Abstract

수평 크로스토크 현상이 억제되고, 개구율을 향상시킬 수 있는 액정표시장치가 제공된다. 액정표시장치는, 절연 기판 상에 형성된 다수의 게이트 라인 및 다수의 데이터 라인, 상기 다수의 게이트 라인과 다수의 데이터 라인의 교차에 의해 정의되는 다수의 단위화소, 홀수 번째 게이트 라인의 상부에 배치되며, 상기 홀수 번째 게이트 라인에 연결된 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되고, 제1 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 전기적으로 연결되는 제1 공통전압 라인 및 상기 짝수 번째 게이트 라인의 상부에 배치되며, 상기 짝수 번째 게이트 라인에 연결된 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되고, 제2 더미 라인에 의해 상기 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 전기적으로 연결되는 제2 공통전압 라인을 포함한다.There is provided a liquid crystal display device in which horizontal crosstalk phenomenon can be suppressed and the aperture ratio can be improved. The liquid crystal display device is disposed on a plurality of gate lines and a plurality of data lines formed on an insulating substrate, a plurality of unit pixels defined by the intersection of the plurality of gate lines and the plurality of data lines, and an odd-numbered gate line. And a common electrode of odd-numbered unit pixels among the unit pixels connected to the odd-numbered gate lines, and electrically connected to a common electrode of even-numbered unit pixels among unit pixels connected to the even-numbered gate lines by a first dummy line. Disposed on the first common voltage line and the even-numbered gate line and connected to a common electrode of an odd-numbered unit pixel among unit pixels connected to the even-numbered gate line, and connected to the odd-numbered gate line by a second dummy line The common electrode and electricity of even-numbered unit pixels among the unit pixels connected to And a second common voltage line connected to each other.

Description

액정표시장치{Liquid crystal display}Liquid crystal display

본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 수평 크로스토크 현상이 억제되고 개구율을 향상시킬 수 있는 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device capable of suppressing the horizontal crosstalk phenomenon and improving the aperture ratio.

일반적으로 액정표시장치(Liquid Crystal Display ; LCD)는 영상신호에 따라 액정셀들의 광투과율을 조절하여 화상을 표시하게 된다. 박막트랜지스터(Thin Film Transistor)가 각각의 액정셀마다 형성된 액티브 매트릭스(Active Matrix) 타입의 액정표시장치는 패시브(Passive Matrix) 타입의 액정표시장치에 비하여 동영상을 표시할 때 더 선명한 화질로 영상을 표시할 수 있다.In general, a liquid crystal display (LCD) displays an image by adjusting light transmittance of liquid crystal cells according to an image signal. An active matrix type liquid crystal display device in which thin film transistors are formed for each liquid crystal cell displays a clearer picture quality when displaying moving images than a passive matrix type liquid crystal display device. can do.

액정표시장치는 액정패널 내부의 액정셀을 구동하기 위하여 공통전압은 프레임에 상관없이 일정한 레벨을 유지하고, 공통전압을 기준으로 하여 매 프레임마다 액정셀들에 공급되는 영상신호의 극성을 반전시킨다. 또한, 매 프레임마다 공통전압과 데이터 전압을 함께 반전시켜서 액정셀을 구동시킬 수 있다. 이러한 구동 방법은 한 프레임 내에 동일한 극성 즉, 양의 극성(+) 또는 음의 극성(-)만 존재하기 때문에 수평 크로스토크가 발생하게 된다. 이로 인해, 액정표시장치의 화상 품질을 크게 저하시킨다. In order to drive a liquid crystal cell inside a liquid crystal panel, a common voltage maintains a constant level regardless of a frame, and inverts the polarity of an image signal supplied to the liquid crystal cells every frame based on the common voltage. In addition, the liquid crystal cell may be driven by inverting the common voltage and the data voltage in each frame. This driving method causes horizontal crosstalk because only the same polarity (+) or negative (-) is present in one frame. This greatly reduces the image quality of the liquid crystal display device.

수평 크로스토크는 화이트 또는 블랙 표시가 화면의 일부 영역에서 이루어질 때, 그의 좌우에 위치하는 영역의 계조가 화이트 또는 블랙 표시에 의해 영향을 받아 본래의 계조 표시와는 다른 계조를 표시하게 되는 것을 말한다.Horizontal crosstalk means that when a white or black display is made in a certain area of the screen, the gray level of the areas located to the left and right of the screen is affected by the white or black display to display a gray level different from the original gray level display.

도 1은 수평 크로스토크 현상이 발생한 화면에 대한 평면도이고, 화면을 표시한 액정표시장치는 노멀리 화이트(Normally White) 형이다.1 is a plan view of a screen on which a horizontal crosstalk phenomenon occurs, and a liquid crystal display on which the screen is displayed is normally white.

도 1을 참조하면, 제1 내지 제3 행(R1, R2, R3) 및 제1 내지 제3 열(C1, C2, C3)을 매트릭스 형태로 갖는 화면이 도시되어 있다. 제2 행(R2)과 제2 열(C2)에 의해 정의되는 윈도우에 블랙을 표시하도록 하고, 윈도우 주변은 그레이를 표시하도록 하였다. 이를 위해 제1 내지 제3 행(R1, R2, R3)이 순차적으로 선택되는데, 제1 행(R1)이 선택된 경우에는 제1 내지 제3 열(C1, C2, C3)의 데이터 라인들에 제1 전압이 동일하게 인가된다. 이어서, 제2 행(R2)이 선택된 경우에는 제1 및 제3 열(C1, C3)의 데이터 라인들에는 제1 전압이 인가되나, 제2 열(C2)의 데이터 라인에는 제1 전압보다 높은 제2 전압이 인가된다. 그 다음, 제3 행(R3)이 선택된 경우에는 제1 내지 제3 열(C1, C2, C3)의 데이터 라인들에 제1 전압이 동일하게 인가된다. 여기서, 공통전압은 화면 전체에 일정하게 인가된다.Referring to FIG. 1, a screen having a matrix form of first to third rows R1, R2 and R3 and first to third columns C1, C2 and C3 is illustrated. Black is displayed in the window defined by the second row R2 and the second column C2, and gray is displayed around the window. To this end, the first to third rows R1, R2, and R3 are sequentially selected. When the first row R1 is selected, the first to third rows R1, R2, and R3 are selected. One voltage is equally applied. Subsequently, when the second row R2 is selected, a first voltage is applied to the data lines of the first and third columns C1 and C3, but higher than the first voltage to the data lines of the second column C2. The second voltage is applied. Next, when the third row R3 is selected, the first voltage is equally applied to the data lines of the first to third columns C1, C2, and C3. Here, the common voltage is constantly applied to the entire screen.

한편, 데이터 라인들은 액정의 열화를 방지하기 위해 각 라인(R1 내지 R3 중 하나) 선택 시간동안 주기적으로 스윙(swing)하는데, 이로 인해 데이터 라인과 공통전극 사이에는 용량 결합(capacitive coupling)으로 인한 커플링 캐패시터(coupling capacitor)가 생성되고, 이로 인해 공통전압은 왜곡된다. 또한, 데이터 라인에 인가되는 전압이 클수록 스윙 폭이 커져서 공통전압의 왜곡은 커진다.On the other hand, the data lines are periodically swinged during the selection time of each line (one of R1 to R3) in order to prevent deterioration of the liquid crystal, which causes a coupling due to capacitive coupling between the data line and the common electrode. A ring capacitor is produced, which causes the common voltage to be distorted. In addition, the larger the voltage is applied to the data line, the larger the swing width, so that the distortion of the common voltage becomes larger.

제1 또는 제3 행(R1, R3)이 선택된 경우에는 제1 내지 제3 열(C1, C2, C3)의 데이터 라인들에는 제1 전압이 동일하게 인가되므로, 공통전압의 왜곡 정도가 동일하여 크로스토크가 발생하지 않는다. 그러나, 제2 행(R2)이 선택된 경우에는 제2 열(C2)의 데이터 라인에 인가되는 전압이 제1 내지 제3 열(C1, C2, C3)의 데이터 라인에 인가되는 전압보다 커서 제2 열(C2)의 데이터 라인에 인가되는 전압에 의해 공통전압의 왜곡은 윈도우 좌우 주변보다 크고 이에 따라 윈도우 좌우 주변에 영향을 미쳐 윈도우 좌우 주변의 계조 표시에 변화를 준다. 따라서, 윈도우 좌우 주변은 원래 표시하고자 하는 그레이보다 밝은 그레이를 표시하게 된다.When the first or third rows R1 and R3 are selected, since the first voltage is applied to the data lines of the first to third columns C1, C2 and C3, the distortion of the common voltage is the same. Crosstalk does not occur. However, when the second row R2 is selected, the voltage applied to the data line of the second column C2 is greater than the voltage applied to the data line of the first to third columns C1, C2, and C3. Due to the voltage applied to the data lines of the column C2, the distortion of the common voltage is larger than the left and right periphery of the window and thus affects the left and right periphery of the window, thereby changing the gray scale display around the left and right of the window. Therefore, the left and right peripheral windows of the window display a lighter gray than the gray to be originally displayed.

본 발명은 상기한 문제를 해결하기 위한 것으로, 수평 크로스토크 현상이 억제되고, 개구율을 향상시킬 수 있는 액정표시장치를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problem, and to provide a liquid crystal display device which can suppress the horizontal crosstalk phenomenon and improve the aperture ratio.

본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the configuration and claims of the invention described below.

상기한 목적들을 달성하기 위하여, 본 발명의 제1 실시예에 따른 액정표시장치는, 절연 기판 상에 형성된 다수의 게이트 라인 및 다수의 데이터 라인, 상기 다수의 게이트 라인과 다수의 데이터 라인의 교차에 의해 정의되는 다수의 단위화소, 홀수 번째 게이트 라인의 상부에 배치되며, 상기 홀수 번째 게이트 라인에 연결된 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되고, 제1 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 전기적으로 연결되는 제1 공통전압 라인 및 상기 짝수 번째 게이트 라인의 상부에 배치되며, 상기 짝수 번째 게이트 라인에 연결된 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되고, 제2 더미 라인에 의해 상기 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 전기적으로 연결되는 제2 공통전압 라인을 포함한다.In order to achieve the above objects, the liquid crystal display according to the first embodiment of the present invention, a plurality of gate lines and a plurality of data lines formed on an insulating substrate, at the intersection of the plurality of gate lines and a plurality of data lines A plurality of unit pixels defined by the plurality of unit pixels and an odd-numbered gate line, connected to a common electrode of an odd-numbered unit pixel among unit pixels connected to the odd-numbered gate line, and connected to the even-numbered gate line by a first dummy line A first common voltage line electrically connected to a common electrode of an even-numbered unit pixel among the connected unit pixels, and an upper portion of the even-numbered unit pixel among the unit pixels connected to the even-numbered gate line Connected to the common electrode and connected to the odd-numbered gate line by a second dummy line And a second common voltage line electrically connected to the common electrodes of even-numbered unit pixels among the unit pixels.

상기 제1 공통전압 라인과 제1 더미 라인에는 양의 극성(+)을 갖는 공통전압이 인가되고, 상기 제2 공통전압 라인과 제2 더미 라인에는 음의 극성(-)을 갖는 공통전압이 인가된다.A common voltage having a positive polarity (+) is applied to the first common voltage line and the first dummy line, and a common voltage having a negative polarity (−) is applied to the second common voltage line and the second dummy line. do.

또한, 본 발명의 제2 실시예에 따른 액정표시장치는, 절연 기판 상에 형성된 다수의 게이트 라인 및 다수의 데이터 라인, 상기 다수의 게이트 라인과 다수의 데이터 라인의 교차에 의해 정의되는 다수의 단위화소, 홀수 번째 게이트 라인의 상부에 배치되며, 상기 홀수 번째 게이트 라인에 연결된 다수의 화소그룹 중에서 짝수 번째 화소그룹의 공통전극과 연결되고, 제1 및 제2 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 다수의 화소그룹 중에서 홀수 번째 화소그룹의 공통전극과 전기적으로 연결되는 제1 공통전압 라인 및 상기 짝수 번째 게이트 라인의 상부에 배치되며, 상기 짝수 번째 게이트 라인에 연결된 다수의 화소그룹 중에서 짝수 번째 화소그룹의 공통전극과 연결되고, 제3 및 제4 더미 라인에 의해 홀수 번째 게이트 라인에 연결되어 있는 화소그룹 중에서 홀수 번째 화소그룹의 공통전극과 전기적으로 연결되는 제2 공통전압 라인을 포함한다.In addition, the liquid crystal display according to the second exemplary embodiment of the present invention includes a plurality of units defined by a plurality of gate lines and a plurality of data lines formed on an insulating substrate, and the intersection of the plurality of gate lines and the plurality of data lines. A pixel is disposed on an odd-numbered gate line, and is connected to a common electrode of an even-numbered pixel group among a plurality of pixel groups connected to the odd-numbered gate line, and connected to an even-numbered gate line by first and second dummy lines. Among the plurality of pixel groups, the first common voltage line electrically connected to the common electrode of the odd pixel group and the even gate line are disposed on the first common voltage line, and the even number of the plurality of pixel groups connected to the even gate line. Connected to the common electrode of the pixel group, and connected to the odd-numbered gate line by third and fourth dummy lines And a second common voltage line which is electrically connected to control the odd-numbered pixel and the common electrode group among the pixel groups that.

상기 단위화소는 두 개의 단위화소가 동일한 극성을 갖는 다수의 화소그룹을 포함한다.The unit pixel includes a plurality of pixel groups in which two unit pixels have the same polarity.

상기 제1 공통전압 라인과 제1 및 제2 더미 라인에는 양의 극성(+)을 갖는 공통전압이 인가되고, 상기 제2 공통전압 라인과 제3 및 제4 더미 라인에는 음의 극성(-)을 갖는 공통전압이 인가된다.A common voltage having a positive polarity (+) is applied to the first common voltage line and the first and second dummy lines, and a negative polarity (−) is applied to the second common voltage line and the third and fourth dummy lines. A common voltage with

그리고, 본 발명의 제3 실시예에 따른 액정표시장치는, 절연 기판 상에 형성된 다수의 게이트 라인 및 다수의 데이터 라인, 상기 다수의 게이트 라인과 다수의 데이터 라인의 교차에 의해 정의되는 다수의 단위화소, 상기 게이트 라인의 상부에 배치되며, 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 연결되고, 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되는 제1 공통전압 라인 및 상기 게이트 라인의 하부에 배치되며, 제1 더미 라인에 의해 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되고, 제2 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 연결되는 제2 공통전압 라인을 포함한다.The liquid crystal display according to the third exemplary embodiment of the present invention includes a plurality of units defined by crossing of a plurality of gate lines and a plurality of data lines formed on an insulating substrate, and a plurality of gate lines and a plurality of data lines. Pixels are disposed above the gate line and are connected to common electrodes of even-numbered unit pixels among unit pixels connected to odd-numbered gate lines and common to odd-numbered unit pixels among unit pixels connected to even-numbered gate lines. A second dummy voltage disposed under the first common voltage line connected to the electrode and the gate line and connected to the common electrode of the odd unit pixel among the unit pixels connected to the odd gate line by the first dummy line, and the second dummy Common unit of even-numbered unit pixels among the unit pixels connected to even-numbered gate lines by line And a second common voltage line is connected.

상기 제1 공통전압 라인에는 양의 극성(+)을 갖는 공통전압이 인가되며, 상기 제2 공통전압 라인과 상기 제1 및 제2 더미 라인에는 음의 극성(-)을 갖는 공통전압이 인가된다.A common voltage having a positive polarity (+) is applied to the first common voltage line, and a common voltage having a negative polarity (−) is applied to the second common voltage line and the first and second dummy lines. .

아울러, 본 발명의 제4 실시예에 따른 액정표시장치는, 절연 기판 상에 형성된 다수의 게이트 라인 및 다수의 데이터 라인, 상기 다수의 게이트 라인과 다수의 데이터 라인의 교차에 의해 정의되는 다수의 단위화소, 상기 게이트 라인의 상부에 배치되며, 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 연결되고, 제1 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되는 제1 공통전압 라인 및 상기 게이트 라인의 하부에 배치되며, 제2 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 연결되고, 제3 더미 라인에 의해 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결된다.In addition, the liquid crystal display according to the fourth exemplary embodiment of the present invention includes a plurality of units defined by crossing of a plurality of gate lines and a plurality of data lines, and a plurality of gate lines and a plurality of data lines formed on an insulating substrate. Pixels of the unit pixels disposed on the gate line and connected to the common electrodes of even-numbered unit pixels among the unit pixels connected to the odd-numbered gate lines and connected to the even-numbered gate lines by the first dummy line. A common electrode of an even-numbered unit pixel among the first common voltage line connected to a common electrode of an odd-numbered unit pixel and a lower portion of the gate line and connected to an even-numbered gate line by a second dummy line; Odd number of unit pixels connected to and connected to an odd-numbered gate line by a third dummy line It is connected to the common electrode of the unit pixel.

상기 제1 공통전압 라인과 상기 제1 더미 라인에는 양의 극성(+)을 갖는 공통전압이 인가되며, 상기 제2 공통전압 라인(116b)과 제2 및 제3 더미 라인에는 음의 극성(-)을 갖는 공통전압이 인가된다.A common voltage having a positive polarity (+) is applied to the first common voltage line and the first dummy line, and a negative polarity (−) is applied to the second common voltage line 116b and the second and third dummy lines. A common voltage with

상술한 바와 같이, 본 발명에 따른 액정표시장치는 수평 크로스토크 현상을 억제시켜 액정표시장치의 화상 품질을 개선하는 효과를 제공한다. 또한, 본 발명에 따른 액정표시장치는 개구율을 향상시키는 효과를 제공한다.As described above, the liquid crystal display according to the present invention suppresses horizontal crosstalk and provides an effect of improving image quality of the liquid crystal display. In addition, the liquid crystal display device according to the present invention provides an effect of improving the aperture ratio.

도 1은 수평 크로스토크 현상이 발생한 화면에 대한 평면도.
도 2는 본 발명의 제1 실시예에 따른 액정표시장치의 단위화소를 나타내는 도면.
도 3은 본 발명의 제1 실시예에 따른 액정표시장치의 박막 트랜지스터 기판의 배치도.
도 4는 본 발명의 제2 실시예에 따른 액정표시장치의 박막 트랜지스터 기판의 배치도.
도 5는 본 발명의 제3 실시예에 따른 액정표시장치의 박막 트랜지스터 기판의 배치도.
도 6은 본 발명의 제4 실시예에 따른 액정표시장치의 박막 트랜지스터 기판의 배치도.1 is a plan view of a screen in which a horizontal crosstalk phenomenon occurs.
2 is a diagram illustrating unit pixels of a liquid crystal display according to a first exemplary embodiment of the present invention.
3 is a layout view of a thin film transistor substrate of a liquid crystal display according to a first embodiment of the present invention.
4 is a layout view of a thin film transistor substrate of a liquid crystal display according to a second exemplary embodiment of the present invention.
5 is a layout view of a thin film transistor substrate of a liquid crystal display according to a third exemplary embodiment of the present invention.
6 is a layout view of a thin film transistor substrate of a liquid crystal display according to a fourth exemplary embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of a liquid crystal display according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 제1 실시예에 따른 액정표시장치의 단위화소를 나타내는 도면이다.2 is a diagram illustrating unit pixels of a liquid crystal display according to a first exemplary embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 액정표시장치는 절연 기판(10) 상에 수평 방향으로 다수의 게이트 라인들(G11, G12, G13, G14)이 배치되어 있으며, 다수의 게이트 라인들(G11, G12, G13, G14)과 수직 방향으로 다수의 데이터 라인들(D1 내지 D6)이 배치되어 있다. 다수의 게이트 라인들(G11, G12, G13, G14)과 다수의 데이터 라인들(D1 내지 D6)의 교차에 의해 정의되어 기판(10) 상에 행과 열로 단위화소(R, G, B)들이 배치되어 있다.As shown in FIG. 2, the liquid crystal display according to the first exemplary embodiment of the present invention has a plurality of gate lines G 11 , G 12 , G 13 , in a horizontal direction on the insulating substrate 10. G 14 is disposed, and a plurality of gate lines G 11 , G 12 , G 13 , A plurality of data lines D 1 in a direction perpendicular to G 14 . To D 6 ) is arranged. A plurality of gate lines G 11 , G 12 , G 13 , G 14 ) and multiple data lines (D 1) To The unit pixels R, G, and B are arranged in a row and a column on the substrate 10 as defined by the intersection of D 6 ).

도면에 도시하지 않았으나, 본 발명의 제1 실시예에 따른 액정표시장치는 홀수 번째 게이트 라인(G11, G13)의 상부에 배치되며, 홀수 번째 게이트 라인(G11, G13)에 연결된 단위화소(R21, G22, B23, R24, G25) 중에서 홀수 번째 단위화소(R21, B23, G25)의 공통전극과 연결되는 제1 공통전압 라인(미도시)과 짝수 번째 게이트 라인(G12, G14)의 상부에 배치되며, 짝수 번째 게이트 라인(G12, G14)에 연결된 단위화소(R11, G12, B13, R14, G15, R31, G32, B33, R34, G35) 중에서 홀수 번째 단위화소(R11, B13, G15, R31, B33, G35)의 공통전극과 연결되는 제2 공통전압 라인(미도시)을 포함한다. 이에 대한 자세한 설명은 도 3을 참조하여 설명하기로 한다.Although not shown in the figure, the liquid crystal display according to the first embodiment of the present invention, the odd-numbered gate lines (G 11, G 13) upper portion is disposed in the unit connected to the odd-numbered gate lines (G 11, G 13) Pixels (R 21 , G 22 , B 23, R 24, G 25 ) in the odd unit pixels (R 21, B 23, G 25) the first common voltage line (not shown) and even-numbered gate lines that are connected to the common electrode (G 12, G 14 ) placed on top, and the unit is connected to the even-numbered gate lines (G 12, G 14) pixels (R 11, G 12, B 13, R 14, G 15, the R 31 , G 32 , B 33 , R 34 , G 35 ) odd-numbered unit pixels (R 11 , B 13 , G 15 , And a second common voltage line (not shown) connected to the common electrode of R 31 , B 33 , and G 35 . Detailed description thereof will be described with reference to FIG. 3.

도 3은 본 발명의 제1 실시예에 따른 액정표시장치의 박막 트랜지스터 기판의 배치도이다.3 is a layout view of a thin film transistor substrate of a liquid crystal display according to a first exemplary embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 액정표시장치는 절연 기판(10) 상에 수평 방향으로 게이트 신호를 전달하는 다수의 게이트 라인(103a, 103b)과 이와 수직 방향으로 교차되며, 데이터 신호를 전달하는 다수의 데이터 라인(104) 및 다수의 게이트 라인(103a, 103b)과 다수의 데이터 라인(104)에 의해 정의되는 다수의 단위화소를 포함한다.As shown in FIG. 3, the liquid crystal display according to the first exemplary embodiment of the present invention has a plurality of gate lines 103a and 103b that transmit gate signals in a horizontal direction on the insulating substrate 10 and in a vertical direction thereof. And a plurality of unit pixels defined by the plurality of data lines 104 and the plurality of gate lines 103a and 103b and the plurality of data lines 104 that are crossed and carry data signals.

그리고, 화소 내의 게이트 라인(103a, 103b)과 데이터 라인(104)의 교차 영역에는 게이트 전극(111)과, 게이트 전극(111) 위에 형성되어 게이트 신호가 인가됨에 따라 활성화되어 채널을 형성하는 반도체층(112)와, 반도체층(112) 위에 형성된 소스 전극(113) 및 드레인 전극(114)으로 이루어진 박막 트랜지스터(110)가 배치된다.The semiconductor layer is formed on the gate electrode 111 and the gate electrode 111 in an intersection area of the gate lines 103a and 103b and the data line 104 in the pixel and is activated as a gate signal is applied to form a channel. And a thin film transistor 110 including a source electrode 113 and a drain electrode 114 formed on the semiconductor layer 112.

데이터 라인(104)은 지그재그 형상으로 절곡되어 화소를 2개의 도메인으로 분할한다. 즉, 화소의 중앙을 중심으로 화소를 일정한 각도로 절곡하여 화소를 2개의 도메인으로 분할하는 것이다. 그리고, 데이터 라인(104)의 절곡부가 박막 트랜지스터가 형성되지 않는 영역 즉, 데이터 라인의 왼쪽 영역으로 볼록하게 형성된다. The data line 104 is bent in a zigzag shape to divide the pixel into two domains. That is, the pixel is bent at a predetermined angle around the center of the pixel to divide the pixel into two domains. The bent portion of the data line 104 is convexly formed in the region where the thin film transistor is not formed, that is, the left region of the data line.

또한, 홀수 번째 게이트 라인(103a)의 상부에는 게이트 라인(103a)과 동일한 방향으로 제1 공통전압 라인(116a)이 배치되어 있다. 이때, 제1 공통전압 라인(116a)은 홀수 번째 게이트 라인(103a)에 연결된 단위화소 중에서 홀수 번째 단위화소의 공통전극(105a)과 연결되어 있다. 제1 공통전압 라인(116a)은 제1 더미 라인(131)에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극(105b)과 전기적으로 연결되어 있다. 여기서, 제1 공통전압 라인(116a)과 제1 더미 라인(130)에는 양의 극성(+)을 갖는 공통전압이 인가된다.In addition, the first common voltage line 116a is disposed above the odd-numbered gate line 103a in the same direction as the gate line 103a. In this case, the first common voltage line 116a is connected to the common electrode 105a of the odd unit pixel among the unit pixels connected to the odd gate line 103a. The first common voltage line 116a is electrically connected to the common electrode 105b of the even-numbered unit pixel among the unit pixels connected to the even-numbered gate line by the first dummy line 131. Here, a common voltage having positive polarity (+) is applied to the first common voltage line 116a and the first dummy line 130.

그리고, 짝수 번째 게이트 라인(103b)의 상부에는 게이트 라인(103b)과 동일한 방향으로 제2 공통전압 라인(116b)이 배치되어 있다. 이때, 제2 공통전압 라인(116b)는 짝수 번째 게이트 라인(103b)에 연결된 단위화소 중에서 홀수 번째 단위화소의 공통전극(105b)과 연결되어 있으며, 제2 공통전압 라인(116b)은 제2 더미 라인(133)에 의해 홀수 번째 게이트 라인(103a)에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극(105a)과 전기적으로 연결되어 있다. 여기서, 제2 공통전압 라인(116b)과 제2 더미 라인(150)에는 음의 극성(-)을 갖는 공통전압이 인가된다.The second common voltage line 116b is disposed above the even-numbered gate line 103b in the same direction as the gate line 103b. In this case, the second common voltage line 116b is connected to the common electrode 105b of the odd unit pixel among the unit pixels connected to the even-numbered gate line 103b, and the second common voltage line 116b is the second dummy. The line 133 is electrically connected to the common electrode 105a of the even-numbered unit pixels among the unit pixels connected to the odd-numbered gate line 103a. Here, a common voltage having a negative polarity (−) is applied to the second common voltage line 116b and the second dummy line 150.

여기서, 제1 및 제2 공통전압 라인(116a, 116b)은 일부분이 데이터 라인(104)과 동일한 방향 즉, 수직 방향으로 연장되어 공통전극(105a, 105b)을 형성한다. 또한, 공통전극(105a, 105b)은 데이터 라인(104)과 동일한 방향 즉, 박막 트랜지스터가(110)가 형성되지 않은 영역으로 볼록하게 절곡되어 있다. In this case, portions of the first and second common voltage lines 116a and 116b extend in the same direction as the data line 104, that is, in the vertical direction, to form the common electrodes 105a and 105b. In addition, the common electrodes 105a and 105b are convexly curved in the same direction as the data line 104, that is, the region where the thin film transistor 110 is not formed.

그리고, 게이트 라인(103a, 103b)과 동일한 방향으로 화소 전극 라인(117a, 117b)이 형성되어 있고, 화소 전극 라인(117a, 117b)의 일부분이 데이터 라인(104)과 동일한 방향으로 연장되어 화소전극(107a, 107b)을 형성한다. 이때, 화소전극(107a, 107b)은 데이터 라인(104) 및 공통전극(105a, 105b)과 동일한 방향으로 볼록하게 절곡되어 있다. The pixel electrode lines 117a and 117b are formed in the same direction as the gate lines 103a and 103b, and a part of the pixel electrode lines 117a and 117b extend in the same direction as the data line 104 so that the pixel electrode is formed. 107a and 107b are formed. In this case, the pixel electrodes 107a and 107b are convexly curved in the same direction as the data line 104 and the common electrodes 105a and 105b.

또한, 제1 및 제2 공통전압 라인(116a, 116b) 상부에는 직사각형 형태의 유지전극 라인(140a, 140b)가 형성되어 있으며, 유지전극 라인(140a, 140b)의 일부분은 드레인 전극(114) 및 화소전극(107a, 107b)은 전기적으로 연결되어 있다. 이때, 제1 및 제2 공통전압 라인(116a, 116b)과 유지전극 라인(140a, 140b) 사이에 화소의 전하 보존 능력을 향상시키는 유지 용량이 형성된다.In addition, rectangular sustain electrode lines 140a and 140b are formed on the first and second common voltage lines 116a and 116b, and a part of the sustain electrode lines 140a and 140b is formed by the drain electrode 114 and the drain electrode 114. The pixel electrodes 107a and 107b are electrically connected. At this time, a storage capacitor is formed between the first and second common voltage lines 116a and 116b and the sustain electrode lines 140a and 140b to improve the charge retention capability of the pixel.

상기와 같이, 본 발명의 제1 실시예에서는 홀수 번째 게이트 라인 상부에는 양의 극성(+)을 갖는 공통전압이 인가되는 제1 공통전압 라인을 배치하며, 짝수 번째 게이트 라인 상부에는 음의 극성(-)을 갖는 공통전압이 인가되는 제2 공통전압 라인을 배치하고, 제1 공통전압 라인은 제1 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 전기적으로 연결되고, 제2 공통전압 라인은 제2 더미 라인에 의해 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극(105a)과 전기적으로 연결됨으로써 액정표시장치에 공통전압을 균등하고 안정적으로 제공할 수 있다. 따라서, 공통전압의 왜곡을 방지하여 수평 크로스토크의 발생을 억제할 수 있다. 이로 인해, 액정표시장치의 화상 품질을 개선할 수 있다.As described above, in the first embodiment of the present invention, a first common voltage line to which a common voltage having a positive polarity (+) is applied is disposed on an odd-numbered gate line, and a negative polarity ( And a second common voltage line to which a common voltage having a common voltage is applied, and the first common voltage line is electrically connected to a common electrode of even-numbered unit pixels among the unit pixels connected to the even-numbered gate line by the first dummy line. The second common voltage line is electrically connected to the common electrode 105a of the even-numbered unit pixel among the unit pixels connected to the odd-numbered gate line by the second dummy line to equalize the common voltage to the liquid crystal display. Can be provided stably. Therefore, distortion of the common voltage can be prevented, and generation of horizontal crosstalk can be suppressed. For this reason, the image quality of a liquid crystal display device can be improved.

도 4는 본 발명의 제2 실시예에 따른 액정표시장치의 박막 트랜지스터 기판의 배치도이다. 4 is a layout view of a thin film transistor substrate of a liquid crystal display according to a second exemplary embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 액정표시장치는 절연 기판(10) 상에 수평 방향으로 게이트 신호를 전달하는 다수의 게이트 라인(103a, 103b)과 이와 수직 방향으로 교차되며, 데이터 신호를 전달하는 다수의 데이터 라인(104) 및 다수의 게이트 라인(103a, 103b)과 다수의 데이터 라인(104)에 의해 정의되는 단위화소를 포함한다.As shown in FIG. 4, the liquid crystal display according to the second exemplary embodiment of the present invention has a plurality of gate lines 103a and 103b that transmit gate signals in a horizontal direction on the insulating substrate 10 and in a vertical direction thereof. And a unit pixel defined by the plurality of data lines 104 and the plurality of gate lines 103a and 103b and the plurality of data lines 104 that cross each other and transmit data signals.

그리고, 화소 내의 게이트 라인(103a, 103b)과 데이터 라인(104)의 교차 영역에는 게이트 전극(111)과, 게이트 전극(111) 위에 형성되어 게이트 신호가 인가됨에 따라 활성화되어 채널을 형성하는 반도체층(112)와, 반도체층(112) 위에 형성된 소스 전극(113) 및 드레인 전극(114)으로 이루어진 박막 트랜지스터(110)가 배치된다.The semiconductor layer is formed on the gate electrode 111 and the gate electrode 111 in an intersection area of the gate lines 103a and 103b and the data line 104 in the pixel and is activated as a gate signal is applied to form a channel. And a thin film transistor 110 including a source electrode 113 and a drain electrode 114 formed on the semiconductor layer 112.

데이터 라인(104)은 지그재그 형상으로 절곡되어 화소를 2개의 도메인으로 분할한다. 즉, 화소의 중앙을 중심으로 화소를 일정한 각도로 절곡하여 화소를 2개의 도메인으로 분할하는 것이다. 그리고, 데이터 라인(104)의 절곡부가 박막 트랜지스터가 형성되지 않는 영역 즉, 데이터 라인의 왼쪽 영역으로 볼록하게 형성된다. The data line 104 is bent in a zigzag shape to divide the pixel into two domains. That is, the pixel is bent at a predetermined angle around the center of the pixel to divide the pixel into two domains. The bent portion of the data line 104 is convexly formed in the region where the thin film transistor is not formed, that is, the left region of the data line.

본 발명의 제2 실시예에서는 도 4에서와 같이, 두 개의 단위화소가 동일한 극성을 갖는 다수의 화소그룹(A, B, C, D)으로 구성된다. 이때, 다수의 화소그룹(A, B, C, D)에는 양의 극성(+)을 갖는 공통전압과 음의 극성(-)을 갖는 공통전압이 교대로 인가된다.In the second embodiment of the present invention, as shown in Figure 4, two unit pixels are composed of a plurality of pixel groups (A, B, C, D) having the same polarity. At this time, a common voltage having a positive polarity (+) and a common voltage having a negative polarity (−) are alternately applied to the plurality of pixel groups A, B, C, and D.

또한, 홀수 번째 게이트 라인(103a)의 상부에는 게이트 라인(103a)과 동일한 방향으로 제1 공통전압 라인(116a)이 배치되어 있다. 이때, 제1 공통전압 라인(116a)은 홀수 번째 게이트 라인(103a)에 연결된 다수의 화소그룹(A, B, C, D) 중에서 짝수 번째 화소그룹(B)의 공통전극(105a)과 연결되어 있다. 제1 공통전압 라인(116a)은 제1 및 제2 더미 라인(141, 143)에 의해 짝수 번째 게이트 라인(103b)에 연결되어 있는 다수의 화소그룹(A, B, C, D) 중에서 홀수 번째 화소그룹(C)의 공통전극(105b)과 전기적으로 연결되어 있다. 여기서, 제1 공통전압 라인(116a)과 제1 및 제2 더미 라인(141, 143)에는 양의 극성(+)을 갖는 공통전압이 인가된다.In addition, the first common voltage line 116a is disposed above the odd-numbered gate line 103a in the same direction as the gate line 103a. In this case, the first common voltage line 116a is connected to the common electrode 105a of the even-numbered pixel group B among the plurality of pixel groups A, B, C, and D connected to the odd-numbered gate line 103a. have. The first common voltage line 116a has an odd number of the plurality of pixel groups A, B, C, and D connected to the even-numbered gate line 103b by the first and second dummy lines 141 and 143. It is electrically connected to the common electrode 105b of the pixel group C. Here, a common voltage having a positive polarity (+) is applied to the first common voltage line 116a and the first and second dummy lines 141 and 143.

그리고, 짝수 번째 게이트 라인(103b)의 상부에는 게이트 라인(103b)과 동일한 방향으로 제2 공통전압 라인(116b)이 배치되어 있다. 이때, 제2 공통전압 라인(116b)는 짝수 번째 게이트 라인(103b)에 연결된 다수의 화소그룹(A, B, C, D) 중에서 짝수 번째 화소그룹(D)의 공통전극(105b)과 연결되어 있다. 제2 공통전압 라인(116b)은 제3 및 제4 더미 라인(145, 147)에 의해 홀수 번째 게이트 라인(103a)에 연결되어 있는 화소그룹(A, B, C, D) 중에서 홀수 번째 화소그룹(A)의 공통전극(105a)과 전기적으로 연결되어 있다. 여기서, 제2 공통전압 라인(116b)과 제3 및 제4 더미 라인(145, 147)에는 음의 극성(-)을 갖는 공통전압이 인가된다.The second common voltage line 116b is disposed above the even-numbered gate line 103b in the same direction as the gate line 103b. In this case, the second common voltage line 116b is connected to the common electrode 105b of the even-numbered pixel group D among the plurality of pixel groups A, B, C, and D connected to the even-numbered gate line 103b. have. The second common voltage line 116b is an odd-numbered pixel group among the pixel groups A, B, C, and D that are connected to the odd-numbered gate line 103a by the third and fourth dummy lines 145 and 147. It is electrically connected to the common electrode 105a of (A). Here, a common voltage having a negative polarity (−) is applied to the second common voltage line 116b and the third and fourth dummy lines 145 and 147.

여기서, 제1 및 제2 공통전압 라인(116a, 116b)은 일부분이 데이터 라인(104)과 동일한 방향으로 연장되어 공통전극(105a, 105b)을 형성한다. 또한, 공통전극(105a, 105b)은 데이터 라인(104)과 동일한 방향 즉, 박막 트랜지스터가(110)가 형성되지 않은 영역으로 볼록하게 절곡되어 있다. Here, portions of the first and second common voltage lines 116a and 116b extend in the same direction as the data line 104 to form the common electrodes 105a and 105b. In addition, the common electrodes 105a and 105b are convexly curved in the same direction as the data line 104, that is, the region where the thin film transistor 110 is not formed.

그리고, 게이트 라인(103a, 103b)과 동일한 방향으로 화소 전극 라인(117a, 117b)이 형성되어 있고, 화소 전극 라인(117a, 117b)의 일부분이 데이터 라인(104)과 동일한 방향으로 연장되어 화소전극(107a, 107b)을 형성한다. 이때, 화소전극(107a, 107b)은 데이터 라인(104) 및 공통전극(105a, 105b)과 동일한 방향으로 볼록하게 절곡되어 있다. The pixel electrode lines 117a and 117b are formed in the same direction as the gate lines 103a and 103b, and a part of the pixel electrode lines 117a and 117b extend in the same direction as the data line 104 so that the pixel electrode is formed. 107a and 107b are formed. In this case, the pixel electrodes 107a and 107b are convexly curved in the same direction as the data line 104 and the common electrodes 105a and 105b.

또한, 제1 및 제2 공통전압 라인(116a, 116b) 상부에는 직사각형 형태의 유지전극 라인(140a, 140b)가 형성되어 있으며, 유지전극 라인(140a, 140b)의 일부분은 드레인 전극(114) 및 화소전극(107a, 107b)은 전기적으로 연결되어 있다. 이때, 제1 및 제2 공통전압 라인(116a, 116b)과 유지전극 라인(140a, 140b) 사이에 화소의 전하 보존 능력을 향상시키는 유지 용량이 형성된다.In addition, rectangular sustain electrode lines 140a and 140b are formed on the first and second common voltage lines 116a and 116b, and a part of the sustain electrode lines 140a and 140b is formed by the drain electrode 114 and the drain electrode 114. The pixel electrodes 107a and 107b are electrically connected. At this time, a storage capacitor is formed between the first and second common voltage lines 116a and 116b and the sustain electrode lines 140a and 140b to improve the charge retention capability of the pixel.

상기와 같이, 본 발명의 제2 실시예에서는 홀수 번째 게이트 라인 상부에는 제1 공통전압 라인을 배치하며, 짝수 번째 게이트 라인 상부에는 제2 공통전압 라인을 배치하고, 제1 공통전압 라인은 제1 및 제2 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 다수의 화소그룹 중에서 홀수 번째 화소그룹의 공통전극과 전기적으로 연결되고, 제2 공통전압 라인은 제3 및 제4 더미 라인에 의해 홀수 번째 게이트 라인에 연결되어 있는 화소그룹 중에서 홀수 번째 화소그룹의 공통전극과 전기적으로 연결됨으로써 액정표시장치에 공통전압을 균등하고 안정적으로 제공할 수 있다. 따라서, 공통전압의 왜곡을 방지하여 수평 크로스토크의 발생을 억제할 수 있다. 이로 인해, 액정표시장치의 화상 품질을 개선할 수 있다. As described above, in the second embodiment of the present invention, the first common voltage line is disposed on the odd-numbered gate line, the second common voltage line is disposed on the even-numbered gate line, and the first common voltage line is the first common voltage line. And a plurality of pixel groups electrically connected to even-numbered gate lines by a second dummy line, and electrically connected to common electrodes of odd-numbered pixel groups, and a second common voltage line is odd-numbered by third and fourth dummy lines. The common voltage of the pixel group connected to the gate line may be electrically connected to the common electrode of the odd-numbered pixel group, thereby providing the common voltage to the liquid crystal display device in an equal and stable manner. Therefore, distortion of the common voltage can be prevented, and generation of horizontal crosstalk can be suppressed. For this reason, the image quality of a liquid crystal display device can be improved.

또한, 본 발명의 제2 실시예에서는 하나의 게이트 라인에 양의 극성(+)과 음의 극성(-)을 갖는 두 개의 공통전압 라인을 배치하지 않고, 게이트 라인 하나에 하나의 극성을 갖는 공통전압 라인을 배치하여 액정표시장치의 개구율을 향상시킬 수 있다. In addition, in the second embodiment of the present invention, two common voltage lines having a positive polarity (+) and a negative polarity (−) are disposed on one gate line, and a common one having one polarity is provided on one gate line. By arranging the voltage lines, the aperture ratio of the liquid crystal display device can be improved.

도 5는 본 발명의 제3 실시예에 따른 액정표시장치의 박막 트랜지스터 기판의 배치도이다.5 is a layout view of a thin film transistor substrate of a liquid crystal display according to a third exemplary embodiment of the present invention.

도 5에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 액정표시장치는 절연 기판(10) 상에 수평 방향으로 게이트 신호를 전달하는 다수의 게이트 라인(103a, 103b)과 이와 수직 방향으로 교차되며, 데이터 신호를 전달하는 다수의 데이터 라인(104) 및 다수의 게이트 라인(103a, 103b)과 다수의 데이터 라인(104)에 의해 정의되는 단위화소를 포함한다.As shown in FIG. 5, the liquid crystal display according to the third exemplary embodiment of the present invention has a plurality of gate lines 103a and 103b which transmit gate signals in a horizontal direction on the insulating substrate 10 and in a vertical direction thereof. And a unit pixel defined by the plurality of data lines 104 and the plurality of gate lines 103a and 103b and the plurality of data lines 104 that cross each other and transmit data signals.

그리고, 화소 내의 게이트 라인(103a, 103b)과 데이터 라인(104)의 교차 영역에는 게이트 전극(111)과, 게이트 전극(111) 위에 형성되어 게이트 신호가 인가됨에 따라 활성화되어 채널을 형성하는 반도체층(112)와, 반도체층(112) 위에 형성된 소스 전극(113) 및 드레인 전극(114)으로 이루어진 박막 트랜지스터(110)가 배치된다.The semiconductor layer is formed on the gate electrode 111 and the gate electrode 111 in an intersection area of the gate lines 103a and 103b and the data line 104 in the pixel and is activated as a gate signal is applied to form a channel. And a thin film transistor 110 including a source electrode 113 and a drain electrode 114 formed on the semiconductor layer 112.

데이터 라인(104)은 지그재그 형상으로 절곡되어 화소를 2개의 도메인으로 분할한다. 즉, 화소의 중앙을 중심으로 화소를 일정한 각도로 절곡하여 화소를 2개의 도메인으로 분할하는 것이다. 그리고, 데이터 라인(104)의 절곡부가 박막 트랜지스터가 형성되지 않는 영역 즉, 데이터 라인의 왼쪽 영역으로 볼록하게 형성된다. The data line 104 is bent in a zigzag shape to divide the pixel into two domains. That is, the pixel is bent at a predetermined angle around the center of the pixel to divide the pixel into two domains. The bent portion of the data line 104 is convexly formed in the region where the thin film transistor is not formed, that is, the left region of the data line.

또한, 다수의 게이트 라인(103a, 103b)을 중심으로 게이트 라인(103a, 103b)과 동일한 방향으로 상부와 하부에 제1 및 제2 공통전압 라인(116a, 116b)이 배치된다. 이때, 제1 공통전압 라인(116a)은 홀수 번째 게이트 라인(103a)에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극(105b)과 연결되어 있다. 이때, 홀수 번째 게이트 라인(103a)에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극(105b)은 제1 더미 라인(151)에 의해 제2 공통전압 라인(116b)과 전기적으로 연결된다. In addition, the first and second common voltage lines 116a and 116b are disposed at the top and the bottom of the gate lines 103a and 103b in the same direction as the gate lines 103a and 103b. In this case, the first common voltage line 116a is connected to the common electrode 105b of the even-numbered unit pixel among the unit pixels connected to the odd-numbered gate line 103a. At this time, among the unit pixels connected to the odd-numbered gate line 103a, the common electrode 105b of the odd-numbered unit pixel is electrically connected to the second common voltage line 116b by the first dummy line 151.

그리고, 제2 공통전압 라인(116b)은 제2 더미 라인(153)에 의해 짝수 번째 게이트 라인(103b)에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극(105b)과 연결되어 있다. 이때, 짝수 번째 게이트 라인(103b)에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극(105b)은 제1 공통전압 라인(116a)과 전기적으로 연결되며, 제1 공통전압 라인(116a)에는 양의 극성(+)을 갖는 공통전압이 인가되며, 제2 공통전압 라인(116b)과 제1 및 제2 더미 라인(151, 153)에는 음의 극성(-)을 갖는 공통전압이 인가된다.The second common voltage line 116b is connected to the common electrode 105b of the even-numbered unit pixel among the unit pixels connected to the even-numbered gate line 103b by the second dummy line 153. In this case, among the unit pixels connected to the even-numbered gate line 103b, the common electrode 105b of the odd-numbered unit pixel is electrically connected to the first common voltage line 116a and is connected to the first common voltage line 116a. A common voltage having a positive polarity (+) is applied, and a common voltage having a negative polarity (−) is applied to the second common voltage line 116b and the first and second dummy lines 151 and 153.

여기서, 제1 및 제2 공통전압 라인(116a, 116b)은 일부분이 데이터 라인(104)과 동일한 방향으로 연장되어 공통전극(105a, 105b)을 형성한다. 또한, 공통전극(105a, 105b)은 데이터 라인(104)과 동일한 방향 즉, 박막 트랜지스터가(110)가 형성되지 않은 영역으로 볼록하게 절곡되어 있다. Here, portions of the first and second common voltage lines 116a and 116b extend in the same direction as the data line 104 to form the common electrodes 105a and 105b. In addition, the common electrodes 105a and 105b are convexly curved in the same direction as the data line 104, that is, the region where the thin film transistor 110 is not formed.

그리고, 게이트 라인(103a, 103b)과 동일한 방향으로 화소 전극 라인(117a, 117b)이 형성되어 있고, 화소 전극 라인(117a, 117b)의 일부분이 데이터 라인(104)과 동일한 방향으로 연장되어 화소전극(107a, 107b)을 형성한다. 이때, 화소전극(107a, 107b)은 데이터 라인(104) 및 공통전극(105a, 105b)과 동일한 방향으로 볼록하게 절곡되어 있다. The pixel electrode lines 117a and 117b are formed in the same direction as the gate lines 103a and 103b, and a part of the pixel electrode lines 117a and 117b extend in the same direction as the data line 104 so that the pixel electrode is formed. 107a and 107b are formed. In this case, the pixel electrodes 107a and 107b are convexly curved in the same direction as the data line 104 and the common electrodes 105a and 105b.

또한, 제1 및 제2 공통전압 라인(116a, 116b) 상부에는 직사각형 형태의 유지전극 라인(140a, 140b)가 형성되어 있으며, 유지전극 라인(140a, 140b)의 일부분은 드레인 전극(114) 및 화소전극(107a, 107b)은 전기적으로 연결되어 있다. 이때, 제1 및 제2 공통전압 라인(116a, 116b)과 유지전극 라인(140a, 140b) 사이에 화소의 전하 보존 능력을 향상시키는 유지 용량이 형성된다.In addition, rectangular sustain electrode lines 140a and 140b are formed on the first and second common voltage lines 116a and 116b, and a part of the sustain electrode lines 140a and 140b is formed by the drain electrode 114 and the drain electrode 114. The pixel electrodes 107a and 107b are electrically connected. At this time, a storage capacitor is formed between the first and second common voltage lines 116a and 116b and the sustain electrode lines 140a and 140b to improve the charge retention capability of the pixel.

상기와 같이, 본 발명의 제3 실시예에서는 게이트 라인을 중심으로 상부에는 양의 극성(+)을 갖는 제1 공통전압 라인을 배치하고, 하부에는 음의 극성(-)을 갖는 제2 공통전압 라인을 각각 배치하고, 제1 공통전압 라인은 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 연결되고, 홀수 번째 단위화소의 화소전극은 제1 더미 라인에 의해 제2 공통전압 라인과 전기적으로 연결되고, 제2 공통전압 라인은 제2 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 화소전극과 연결되고, 홀수 번째 단위화소의 공통전극은 제1 공통전압 라인과 전기적으로 연결됨으로써 액정표시장치에 공통전압을 균등하고 안정적으로 제공하여 공통전압의 왜곡을 방지하여 수평 크로스토크의 발생을 억제할 수 있다. 이로 인해, 액정표시장치의 화상 품질을 개선할 수 있다. As described above, in the third exemplary embodiment of the present invention, a first common voltage line having a positive polarity (+) is disposed at an upper portion of the gate line, and a second common voltage having a negative polarity (−) at a lower portion thereof. Lines are disposed, and the first common voltage line is connected to the common electrodes of even-numbered unit pixels among the unit pixels connected to the odd-numbered gate lines, and the pixel electrodes of the odd-numbered unit pixels are connected to the second dummy line by the first dummy line. The second common voltage line is electrically connected to the common voltage line, and the second common voltage line is connected to the pixel electrode of the even unit pixel among the unit pixels connected to the even gate line by the second dummy line, and the common electrode of the odd unit pixel. Is electrically connected to the first common voltage line so that the common voltage is equally and stably provided to the liquid crystal display to prevent distortion of the common voltage. A generation can be suppressed. For this reason, the image quality of a liquid crystal display device can be improved.

도 6은 본 발명의 제4 실시예에 따른 액정표시장치의 박막 트랜지스터 기판의 배치도이다.6 is a layout view of a thin film transistor substrate of a liquid crystal display according to a fourth exemplary embodiment of the present invention.

도 6에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 액정표시장치는 절연 기판(10) 상에 수평 방향으로 게이트 신호를 전달하는 다수의 게이트 라인(103a, 103b)과 이와 수직 방향으로 교차되며, 데이터 신호를 전달하는 다수의 데이터 라인(104) 및 다수의 게이트 라인(103a, 103b)과 다수의 데이터 라인(104)에 의해 정의되는 단위화소를 포함한다.As shown in FIG. 6, the liquid crystal display according to the fourth exemplary embodiment of the present invention has a plurality of gate lines 103a and 103b that transmit gate signals in a horizontal direction on the insulating substrate 10 and in a vertical direction thereof. And a unit pixel defined by the plurality of data lines 104 and the plurality of gate lines 103a and 103b and the plurality of data lines 104 that cross each other and transmit data signals.

그리고, 화소 내의 게이트 라인(103a, 103b)과 데이터 라인(104)의 교차 영역에는 게이트 전극(111)과, 게이트 전극(111) 위에 형성되어 게이트 신호가 인가됨에 따라 활성화되어 채널을 형성하는 반도체층(112)와, 반도체층(112) 위에 형성된 소스 전극(113) 및 드레인 전극(114)으로 이루어진 박막 트랜지스터(110)가 배치된다.The semiconductor layer is formed on the gate electrode 111 and the gate electrode 111 in an intersection area of the gate lines 103a and 103b and the data line 104 in the pixel and is activated as a gate signal is applied to form a channel. And a thin film transistor 110 including a source electrode 113 and a drain electrode 114 formed on the semiconductor layer 112.

데이터 라인(104)은 지그재그 형상으로 절곡되어 화소를 2개의 도메인으로 분할한다. 즉, 화소의 중앙을 중심으로 화소를 일정한 각도로 절곡하여 화소를 2개의 도메인으로 분할하는 것이다. 그리고, 데이터 라인(104)의 절곡부가 박막 트랜지스터가 형성되지 않는 영역 즉, 데이터 라인의 왼쪽 영역으로 볼록하게 형성된다. The data line 104 is bent in a zigzag shape to divide the pixel into two domains. That is, the pixel is bent at a predetermined angle around the center of the pixel to divide the pixel into two domains. The bent portion of the data line 104 is convexly formed in the region where the thin film transistor is not formed, that is, the left region of the data line.

또한, 다수의 게이트 라인(103a, 103b)을 중심으로 게이트 라인(103a, 103b)과 동일한 방향으로 상부와 하부에 제1 및 제2 공통전압 라인(116a, 116b)이 배치된다. 이때, 제1 공통전압 라인(116a)은 홀수 번째 게이트 라인(103a)에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극(105a)과 연결되고, 제1 더미 라인(161)에 의해 짝수 번째 게이트 라인(103b)에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극(105b)과 연결된다. In addition, the first and second common voltage lines 116a and 116b are disposed at the top and the bottom of the gate lines 103a and 103b in the same direction as the gate lines 103a and 103b. In this case, the first common voltage line 116a is connected to the common electrode 105a of the even-numbered unit pixels among the unit pixels connected to the odd-numbered gate line 103a and is even-numbered by the first dummy line 161. It is connected to the common electrode 105b of the odd unit pixel among the unit pixels connected to the gate line 103b.

여기서, 제2 공통전압 라인(116b)은 제2 더미 라인(163)에 의해 짝수 번째 게이트 라인(103b)에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극(105b)과 연결되고, 제3 더미 라인(165)에 의해 홀수 번째 게이트 라인(103a)에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극(105a)과 전기적으로 연결된다. 그리고, 제1 공통전압 라인(116a)과 제1 더미 라인(161)에는 양의 극성(+)을 갖는 공통전압이 인가되며, 제2 공통전압 라인(116b)과 제2 및 제3 더미 라인(163, 165)에는 음의 극성(-)을 갖는 공통전압이 인가된다.Here, the second common voltage line 116b is connected to the common electrode 105b of the even-numbered unit pixel among the unit pixels connected to the even-numbered gate line 103b by the second dummy line 163, and a third The dummy line 165 is electrically connected to the common electrode 105a of the odd-numbered unit pixels among the unit pixels connected to the odd-numbered gate line 103a. The common voltage having a positive polarity (+) is applied to the first common voltage line 116a and the first dummy line 161, and the second common voltage line 116b and the second and third dummy lines ( Common voltages having a negative polarity (−) are applied to 163 and 165.

여기서, 제1 및 제2 공통전압 라인(116a, 116b)은 일부분이 데이터 라인(104)과 동일한 방향으로 연장되어 공통전극(105a, 105b)을 형성한다. 또한, 공통전극(105a, 105b)은 데이터 라인(104)과 동일한 방향 즉, 박막 트랜지스터가(110)가 형성되지 않은 영역으로 볼록하게 절곡되어 있다. Here, portions of the first and second common voltage lines 116a and 116b extend in the same direction as the data line 104 to form the common electrodes 105a and 105b. In addition, the common electrodes 105a and 105b are convexly curved in the same direction as the data line 104, that is, the region where the thin film transistor 110 is not formed.

그리고, 게이트 라인(103a, 103b)과 동일한 방향으로 화소 전극 라인(117a, 117b)이 형성되어 있고, 화소 전극 라인(117a, 117b)의 일부분이 데이터 라인(104)과 동일한 방향으로 연장되어 화소전극(107a, 107b)을 형성한다. 이때, 화소전극(107a, 107b)은 데이터 라인(104) 및 공통전극(105a, 105b)과 동일한 방향으로 볼록하게 절곡되어 있다. The pixel electrode lines 117a and 117b are formed in the same direction as the gate lines 103a and 103b, and a part of the pixel electrode lines 117a and 117b extend in the same direction as the data line 104 so that the pixel electrode is formed. 107a and 107b are formed. In this case, the pixel electrodes 107a and 107b are convexly curved in the same direction as the data line 104 and the common electrodes 105a and 105b.

또한, 제1 및 제2 공통전압 라인(116a, 116b) 상부에는 직사각형 형태의 유지전극 라인(140a, 140b)가 형성되어 있으며, 유지전극 라인(140a, 140b)의 일부분은 드레인 전극(114) 및 화소전극(107a, 107b)은 전기적으로 연결되어 있다. 이때, 제1 및 제2 공통전압 라인(116a, 116b)과 유지전극 라인(140a, 140b) 사이에 화소의 전하 보존 능력을 향상시키는 유지 용량이 형성된다.In addition, rectangular sustain electrode lines 140a and 140b are formed on the first and second common voltage lines 116a and 116b, and a part of the sustain electrode lines 140a and 140b is formed by the drain electrode 114 and the drain electrode 114. The pixel electrodes 107a and 107b are electrically connected. At this time, a storage capacitor is formed between the first and second common voltage lines 116a and 116b and the sustain electrode lines 140a and 140b to improve the charge retention capability of the pixel.

상기와 같이, 본 발명의 제4 실시예에서는 게이트 라인을 중심으로 상부에는 양의 극성(+)을 갖는 제1 공통전압 라인을 배치하고, 하부에는 음의 극성(-)을 갖는 제2 공통전압 라인을 각각 배치하고, 제1 공통전압 라인은 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 연결되고, 제1 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되며, 제2 공통전압 라인은 제2 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 연결되고, 제3 더미 라인에 의해 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극과 전기적으로 연결됨으로써 액정표시장치에 공통전압을 균등하고 안정적으로 제공하여 공통전압의 왜곡을 방지하여 수평 크로스토크의 발생을 억제할 수 있다. 이로 인해, 액정표시장치의 화상 품질을 개선할 수 있다. As described above, in the fourth exemplary embodiment of the present invention, a first common voltage line having a positive polarity (+) is disposed at an upper portion of the gate line, and a second common voltage having a negative polarity (−) at a lower portion thereof. Lines are disposed, and the first common voltage line is connected to the common electrode of the even-numbered unit pixels among the unit pixels connected to the odd-numbered gate line, and the unit pixel is connected to the even-numbered gate line by the first dummy line. The second common voltage line is connected to the common electrode of the even-numbered unit pixel among the unit pixels connected to the even-numbered gate line by the second dummy line, and the third dummy line is connected to the common electrode of the odd-numbered unit pixel. Common to the liquid crystal display by being electrically connected to the common electrode of the odd unit pixel among the unit pixels connected to the odd gate line by By providing the voltage evenly and stably, it is possible to prevent distortion of the common voltage, thereby suppressing the occurrence of horizontal crosstalk. For this reason, the image quality of a liquid crystal display device can be improved.

또한, 본 발명의 제4 실시예에서는 게이트 라인을 중심으로 상부와 하부에 제1 및 제2 공통전압 라인을 배치하여 두 개의 게이트 라인 즉, 게이트 라인을 중심으로 상부에 위치한 단위화소와 하부에 위치한 단위화소에 공통전압을 제공함으로써 액정표시장치의 개구율을 향상시킬 수 있다. In addition, in the fourth exemplary embodiment of the present invention, the first and second common voltage lines are disposed on the upper and lower portions of the gate lines, respectively, so that the unit pixels and the lower portion of the unit pixels disposed on the upper portion of the gate lines are positioned. By providing a common voltage to the unit pixels, the aperture ratio of the liquid crystal display device can be improved.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.Many details are set forth in the foregoing description but should be construed as illustrative of preferred embodiments rather than to limit the scope of the invention. Therefore, the invention should not be defined by the described embodiments, but should be defined by the claims and their equivalents.

10: 절연 기판 103a, 103b: 게이트 라인
104: 데이터 라인 105a, 105b: 공통 전극
107a, 107b: 화소 전극 110: 박막 트랜지스터 기판
111: 게이트 전극 112: 반도체층
113: 소스 전극 114: 드레인 전극
116a: 제1 공통전압 라인 116b: 제2 공통전압 라인
117a, 117b: 화소전극 라인10: insulating substrate 103a, 103b: gate line
104: data line 105a, 105b: common electrode
107a and 107b: pixel electrode 110: thin film transistor substrate
111: gate electrode 112: semiconductor layer
113: source electrode 114: drain electrode
116a: first common voltage line 116b: second common voltage line
117a and 117b: pixel electrode lines

Claims (9)

절연 기판 상에 형성된 다수의 게이트 라인 및 다수의 데이터 라인;
상기 다수의 게이트 라인과 다수의 데이터 라인의 교차에 의해 정의되는 다수의 단위화소;
홀수 번째 게이트 라인의 상부에 배치되며, 상기 홀수 번째 게이트 라인에 연결된 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되고, 제1 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 전기적으로 연결되는 제1 공통전압 라인; 및
상기 짝수 번째 게이트 라인의 상부에 배치되며, 상기 짝수 번째 게이트 라인에 연결된 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되고, 제2 더미 라인에 의해 상기 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 전기적으로 연결되는 제2 공통전압 라인을 포함하는 것을 특징으로 하는 액정표시장치.A plurality of gate lines and a plurality of data lines formed on the insulating substrate;
A plurality of unit pixels defined by intersections of the plurality of gate lines and the plurality of data lines;
It is disposed on an odd-numbered gate line, and is connected to a common electrode of an odd-numbered unit pixel among unit pixels connected to the odd-numbered gate line, and is even-numbered among unit pixels connected to an even-numbered gate line by a first dummy line. A first common voltage line electrically connected to the common electrode of the unit pixel; And
A unit pixel disposed on the even-numbered gate line and connected to a common electrode of an odd-numbered unit pixel among unit pixels connected to the even-numbered gate line, and from a unit pixel connected to the odd-numbered gate line by a second dummy line And a second common voltage line electrically connected to the common electrodes of even-numbered unit pixels. 제1항에 있어서,
상기 제1 공통전압 라인과 제1 더미 라인에는 양의 극성(+)을 갖는 공통전압이 인가되고, 상기 제2 공통전압 라인과 제2 더미 라인에는 음의 극성(-)을 갖는 공통전압이 인가되는 것을 특징으로 하는 액정표시장치.The method of claim 1,
A common voltage having a positive polarity (+) is applied to the first common voltage line and the first dummy line, and a common voltage having a negative polarity (−) is applied to the second common voltage line and the second dummy line. Liquid crystal display device characterized in that. 절연 기판 상에 형성된 다수의 게이트 라인 및 다수의 데이터 라인;
상기 다수의 게이트 라인과 다수의 데이터 라인의 교차에 의해 정의되는 다수의 단위화소;
홀수 번째 게이트 라인의 상부에 배치되며, 상기 홀수 번째 게이트 라인에 연결된 다수의 화소그룹 중에서 짝수 번째 화소그룹의 공통전극과 연결되고, 제1 및 제2 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 다수의 화소그룹 중에서 홀수 번째 화소그룹의 공통전극과 전기적으로 연결되는 제1 공통전압 라인; 및
상기 짝수 번째 게이트 라인의 상부에 배치되며, 상기 짝수 번째 게이트 라인에 연결된 다수의 화소그룹 중에서 짝수 번째 화소그룹의 공통전극과 연결되고, 제3 및 제4 더미 라인에 의해 홀수 번째 게이트 라인에 연결되어 있는 화소그룹 중에서 홀수 번째 화소그룹의 공통전극과 전기적으로 연결되는 제2 공통전압 라인을 포함하는 것을 특징으로 하는 액정표시장치.A plurality of gate lines and a plurality of data lines formed on the insulating substrate;
A plurality of unit pixels defined by intersections of the plurality of gate lines and the plurality of data lines;
Disposed on an odd-numbered gate line, connected to a common electrode of an even-numbered pixel group among a plurality of pixel groups connected to the odd-numbered gate line, and connected to an even-numbered gate line by first and second dummy lines A first common voltage line electrically connected to a common electrode of an odd-numbered pixel group among the plurality of pixel groups; And
Disposed on the even-numbered gate line, connected to a common electrode of an even-numbered pixel group among a plurality of pixel groups connected to the even-numbered gate line, and connected to an odd-numbered gate line by third and fourth dummy lines And a second common voltage line electrically connected to a common electrode of an odd-numbered pixel group among the pixel groups. 제3항에 있어서,
상기 단위화소는 두 개의 단위화소가 동일한 극성을 갖는 다수의 화소그룹을 포함하는 것을 특징으로 하는 액정표시장치.The method of claim 3,
And wherein the unit pixels include a plurality of pixel groups in which two unit pixels have the same polarity. 제3항에 있어서,
상기 제1 공통전압 라인과 제1 및 제2 더미 라인에는 양의 극성(+)을 갖는 공통전압이 인가되고, 상기 제2 공통전압 라인과 제3 및 제4 더미 라인에는 음의 극성(-)을 갖는 공통전압이 인가되는 것을 특징으로 하는 액정표시장치..The method of claim 3,
A common voltage having a positive polarity (+) is applied to the first common voltage line and the first and second dummy lines, and a negative polarity (−) is applied to the second common voltage line and the third and fourth dummy lines. A liquid crystal display, characterized in that a common voltage having a. 절연 기판 상에 형성된 다수의 게이트 라인 및 다수의 데이터 라인;
상기 다수의 게이트 라인과 다수의 데이터 라인의 교차에 의해 정의되는 다수의 단위화소;
상기 게이트 라인의 상부에 배치되며, 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 연결되고, 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되는 제1 공통전압 라인; 및
상기 게이트 라인의 하부에 배치되며, 제1 더미 라인에 의해 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되고, 제2 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 연결되는 제2 공통전압 라인을 포함하는 것을 특징으로 하는 액정표시장치.A plurality of gate lines and a plurality of data lines formed on the insulating substrate;
A plurality of unit pixels defined by intersections of the plurality of gate lines and the plurality of data lines;
A common electrode of an odd-numbered unit pixel among the unit pixels connected to an even-numbered unit pixel among the unit pixels connected to an odd-numbered gate line and disposed above the gate line; A first common voltage line connected thereto; And
Disposed under the gate line, connected to a common electrode of odd-numbered unit pixels among unit pixels connected to odd-numbered gate lines by a first dummy line, and connected to even-numbered gate lines by a second dummy line; And a second common voltage line connected to common electrodes of even-numbered unit pixels among the unit pixels. 제6항에 있어서,
상기 제1 공통전압 라인에는 양의 극성(+)을 갖는 공통전압이 인가되며, 상기 제2 공통전압 라인과 상기 제1 및 제2 더미 라인에는 음의 극성(-)을 갖는 공통전압이 인가되는 것을 특징으로 하는 액정표시장치.The method of claim 6,
A common voltage having a positive polarity (+) is applied to the first common voltage line, and a common voltage having a negative polarity (−) is applied to the second common voltage line and the first and second dummy lines. Liquid crystal display device characterized in that. 절연 기판 상에 형성된 다수의 게이트 라인 및 다수의 데이터 라인;
상기 다수의 게이트 라인과 다수의 데이터 라인의 교차에 의해 정의되는 다수의 단위화소;
상기 게이트 라인의 상부에 배치되며, 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 연결되고, 제1 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되는 제1 공통전압 라인; 및
상기 게이트 라인의 하부에 배치되며, 제2 더미 라인에 의해 짝수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 짝수 번째 단위화소의 공통전극과 연결되고, 제3 더미 라인에 의해 홀수 번째 게이트 라인에 연결되어 있는 단위화소 중에서 홀수 번째 단위화소의 공통전극과 연결되는 것을 특징으로 하는 액정표시장치.A plurality of gate lines and a plurality of data lines formed on the insulating substrate;
A plurality of unit pixels defined by intersections of the plurality of gate lines and the plurality of data lines;
An odd number of unit pixels connected to a common electrode of an even-numbered unit pixel among unit pixels connected to an odd-numbered gate line and connected to an even-numbered gate line by a first dummy line; A first common voltage line connected to the common electrode of the unit pixel; And
Disposed under the gate line, connected to a common electrode of an even-numbered unit pixel among unit pixels connected to an even-numbered gate line by a second dummy line, and connected to an odd-numbered gate line by a third dummy line And a common electrode of odd numbered unit pixels among the unit pixels. 제8항에 있어서,
상기 제1 공통전압 라인과 상기 제1 더미 라인에는 양의 극성(+)을 갖는 공통전압이 인가되며, 상기 제2 공통전압 라인(116b)과 제2 및 제3 더미 라인에는 음의 극성(-)을 갖는 공통전압이 인가되는 것을 특징으로 하는 액정표시장치.The method of claim 8,
A common voltage having a positive polarity (+) is applied to the first common voltage line and the first dummy line, and a negative polarity (−) is applied to the second common voltage line 116b and the second and third dummy lines. And a common voltage having a voltage).
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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