KR20090066517A - Wafer level semiconductor package and production method thereof - Google Patents

Wafer level semiconductor package and production method thereof Download PDF

Info

Publication number
KR20090066517A
KR20090066517A KR1020070134082A KR20070134082A KR20090066517A KR 20090066517 A KR20090066517 A KR 20090066517A KR 1020070134082 A KR1020070134082 A KR 1020070134082A KR 20070134082 A KR20070134082 A KR 20070134082A KR 20090066517 A KR20090066517 A KR 20090066517A
Authority
KR
South Korea
Prior art keywords
wafer
semiconductor package
semiconductor chip
manufacturing
wafer level
Prior art date
Application number
KR1020070134082A
Other languages
Korean (ko)
Inventor
김의용
Original Assignee
세크론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세크론 주식회사 filed Critical 세크론 주식회사
Priority to KR1020070134082A priority Critical patent/KR20090066517A/en
Publication of KR20090066517A publication Critical patent/KR20090066517A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)

Abstract

A wafer level semiconductor package and a manufacturing method thereof are provided to protect a wafer of a single crystalline silicon structure and to prevent a breakdown of a wafer during a manufacturing process by forming a molding layer on one surface of the wafer. A wafer level semiconductor package is manufactured by forming a semiconductor package on a wafer. The wafer level semiconductor package includes a semiconductor chip(120), a conductive electrical connection unit, and a molding layer(300). One or more contact pads(110) are formed on one surface of the semiconductor chip. The conductive electrical connection unit is attached on the contact pad of the semiconductor chip. The molding layer is formed on the other surface of the semiconductor chip.

Description

웨이퍼 레벨 반도체 패키지 및 그 제조 방법{Wafer level semiconductor package and production method thereof}Wafer level semiconductor package and method for manufacturing same

본 발명은 웨이퍼 레벨 반도체 패키지 및 그 제조 방법에 관한 것이다. The present invention relates to a wafer level semiconductor package and a method of manufacturing the same.

반도체 패키지의 소형화 경향에 따라, 이를 만족시킬 수 있는 반도체 칩 패키징 방법이 다양하게 시도되고 있다. According to the tendency of miniaturization of semiconductor packages, various attempts have been made for semiconductor chip packaging.

현재, 일반적으로 반도체 제조 전 공정에서 반도체 칩이 형성된 웨이퍼를 각 개별 반도체 칩으로 절단한 후, 이렇게 절단된 낱개의 반도체 칩을 별도의 리드 프레임상에서 패키징하는 이른바 칩 레벨 반도체 패키지 제조 방법이 이용되고 있다. At present, a so-called chip level semiconductor package manufacturing method is generally used in which a wafer in which a semiconductor chip is formed is cut into individual semiconductor chips in a pre-semiconductor manufacturing step, and then packaged the cut semiconductor chips on a separate lead frame. .

이러한, 칩 레벨 반도체 패키지 제조 방법은 리드 프레임 위에 완성된 반도체 칩을 접착하고 반도체 칩과 리드 프레임의 외부 연결리드를 와이어 본딩(wire bonding)으로 연결한 후, 이를 다시 에폭시몰딩컴파운드(EMC)등의 몰딩 재료로 밀봉하는 복잡한 공정을 포함한다. 그런데, 이러한 칩 레벨 반도체 패키지 제조 방법은 반도체 패키지의 크기가 리드 프레임으로 인해 소형인 반도체 칩에 비해 크기 때문에 그 소형화에 한계가 있다.In the chip-level semiconductor package manufacturing method, the semiconductor chip is bonded onto the lead frame, and the semiconductor chip and the external connection lead of the lead frame are connected by wire bonding, and then the epoxy molding compound (EMC) Complicated process of sealing with molding material. However, such a chip-level semiconductor package manufacturing method has a limitation in miniaturization because the semiconductor package is larger than the semiconductor chip which is small due to the lead frame.

이에 반하여, 반도체 칩이 형성된 웨이퍼 상태에서 직접 패키징과 테스트를 수행한 후, 낱개의 완제품으로 절단하는 웨이퍼 레벨 반도체 패키지 제조 방법이 시도되고 있다. 이러한 웨이퍼 레벨 반도체 패키지 제조 방법은 종래의 칩 레벨 반도체 패키지 제조 방법보다 공정의 단계가 적고, 웨이퍼 상태로 대부분의 공정을 거치게 되므로 제조 비용이 절감될 뿐만 아니라 반도체 패키지의 크기도 반도체 칩 크기와 동일하여 전자기기를 소형화하는데 큰 이점이 있다.On the contrary, a method of manufacturing a wafer level semiconductor package has been attempted, which is directly packaged and tested in a state where a semiconductor chip is formed, and then cut into individual finished products. Since the wafer level semiconductor package manufacturing method has fewer steps than the conventional chip level semiconductor package manufacturing method and passes through most processes in a wafer state, the manufacturing cost is reduced and the size of the semiconductor package is the same as the semiconductor chip size. There is a big advantage in miniaturizing electronic devices.

이하, 도 1을 참조하여, 일반적인 웨이퍼 레벨 반도체 패키지의 제조 공정을 설명하면 다음과 같다. Hereinafter, a manufacturing process of a general wafer level semiconductor package will be described with reference to FIG. 1.

먼저 통상적인 웨이퍼 제조 공정을 통하여 반도체 칩이 제조되고, 각 반도체 칩을 낱개로 분리하기 위한 스크라이빙 라인 영역(L1)을 갖는 웨이퍼(10) 상에서 반도체 칩의 전면에 패드가 형성되고 나머지 부분은 불활성층(Passivation layer) 으로 덮는다.(단계 S1) First, a semiconductor chip is manufactured through a conventional wafer fabrication process, and a pad is formed on the front surface of the semiconductor chip on the wafer 10 having a scribing line region L1 for separating each semiconductor chip individually. Cover with a passivation layer (step S1).

그 후, 폴리머 층(Polymer layer) 을 전면 도포 한 후에 패드를 노출시킨다.(단계 S2)Thereafter, the pad is exposed after the polymer layer is completely applied (step S2).

이와 같이 노출된 패드 위에 도전층을 형성한 후, 도전층 위에 솔더 볼을 형성하고 리플로우(Reflow)를 수행한다.(단계 S3)After the conductive layer is formed on the exposed pad as described above, solder balls are formed on the conductive layer and reflow is performed (step S3).

이러한 웨이퍼 레벨 반도체 패키지 공정이 완료되면, 프로브 팁(Probe tip)을 패드에 접촉하여 반도체 칩이 정상적으로 동작하는지를 판별하는 칩 선별 테스트를 실시한다.(단계 S4)When the wafer level semiconductor package process is completed, a chip sorting test is performed to determine whether the semiconductor chip operates normally by bringing the probe tip into contact with the pad. (Step S4).

이러한 테스트가 완료되면, 웨이퍼(10) 상의 스크라이빙 라인(Scribing line)을 따라 개별의 웨이퍼 레벨 반도체 패키지로 절단한다.(단계 S5)Upon completion of this test, the wafer is cut into individual wafer level semiconductor packages along a scribing line on the wafer 10 (step S5).

그런데, 이렇게 제조되는 웨이퍼 레벨 반도체 패키지는 단결정 구조를 가진 실리콘 자체를 패키지의 기초로 하기 때문에 리드 프레임 등을 기초로 하는 칩 레벨 패키지보다 그 기계적 강도가 떨어지는 문제가 있다. However, the wafer level semiconductor package thus manufactured has a problem that its mechanical strength is lower than that of a chip level package based on a lead frame or the like because silicon having a single crystal structure is based on the package.

따라서 웨이퍼 레벨 패키지는 실장 도중에 피커 등에 의해 손상될 우려가 있으며, 이러한 실장 상태에서의 손상은 핸드폰이나 컴퓨터 등의 전자기기에서 어플리케이션의 실장이 모두 이루어진 후에 진행성 불량으로 전개될 수 있어 양산시 많은 불량 발생이 예상된다. Therefore, the wafer level package may be damaged by the picker, etc. during the mounting, and the damage in the mounting state may be developed as a progressive failure after the application is completely mounted in the electronic device such as a mobile phone or a computer. It is expected.

상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 기계적 강도가 개선된 웨이퍼 레벨 반도체 패키지를 제공하고자 한다. In order to solve the above problems of the prior art, the present invention is to provide a wafer level semiconductor package with improved mechanical strength.

또한, 본 발명은 기계적 강도가 개선된 웨이퍼 레벨 반도체 패키지 제조 방법을 제공하고자 한다. In addition, the present invention is to provide a method for manufacturing a wafer level semiconductor package with improved mechanical strength.

위와 같은 과제를 해결하기 위한 본 발명의 한 특징에 따른 웨이퍼 레벨 반도체 패키지는 일면에 하나 이상의 접촉 패드가 구비된 반도체 칩; 상기 반도체 칩의 상기 접촉 패드에 부착된 도전성 전기적 연결 수단; 및 상기 반도체 칩의 타면에 형성된 몰딩층;을 포함한다. A wafer level semiconductor package according to an aspect of the present invention for solving the above problems is a semiconductor chip having one or more contact pads on one surface; Conductive electrical connection means attached to the contact pad of the semiconductor chip; And a molding layer formed on the other surface of the semiconductor chip.

여기서, 몰딩층은 웨이퍼로부터 개별 반도체 패키지로의 분리 이전에 형성된다. Here, the molding layer is formed prior to separation from the wafer into individual semiconductor packages.

상기 웨이퍼 레벨 반도체 패키지는 상기 도전성 전기적 연결 수단과 상면 단자가 전기적으로 연결되어 연결부를 이루는 기판; 및 상기 반도체 칩과 상기 기판 사이에 구비되며, 상기 연결부의 사이를 절연성 보호 물질로 감싸는 보호 물질층;을 더 포함할 수 있다. The wafer level semiconductor package may include a substrate configured to electrically connect the conductive electrical connection means and an upper surface terminal to form a connection portion; And a protective material layer provided between the semiconductor chip and the substrate and surrounding the connection part with an insulating protective material.

본 발명의 또 다른 특징에 따른 웨이퍼 레벨 반도체 패키지 제조 방법은 a) 일면에 하나 이상의 접촉 패드가 구비된 반도체 칩이 형성된 웨이퍼의 타면을 몰딩 재료로 몰딩하여 몰딩층을 형성하는 단계; b) 상기 반도체 칩의 하나 이상의 접촉 패드에 대응하는 하나 이상의 전기적 연결 수단을 각각 부착 제공하는 단계; 및 c) 상기 웨이퍼 및 상기 몰딩층을 상기 반도체 칩 별로 절단하는 단계;를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a wafer-level semiconductor package, the method comprising: a) forming a molding layer by molding a second surface of a wafer on which a semiconductor chip having one or more contact pads is formed with a molding material; b) attaching each of the one or more electrical connection means corresponding to the one or more contact pads of the semiconductor chip; And c) cutting the wafer and the molding layer for each semiconductor chip.

상기 웨이퍼 레벨 반도체 패키지 제조 방법은 a) 단계 이전에, d) 상기 웨이퍼의 타면을 연마하여 상기 웨이퍼의 두께를 조절하는 단계;를 더 포함할 수 있다. The method of manufacturing a wafer level semiconductor package may further include, prior to step a), d) adjusting the thickness of the wafer by polishing the other surface of the wafer.

상기 웨이퍼 레벨 반도체 패키지 제조 방법은 d) 단계 이전에, e) 상기 웨이퍼의 일면에 보호 필름을 부착하는 단계;를 더 포함할 수 있다. The method of manufacturing a wafer level semiconductor package may further include e) attaching a protective film to one surface of the wafer before step d).

상기 웨이퍼 레벨 반도체 패키지 제조 방법에서 상기 전기적 연결 수단은 솔더볼일 수 있다. In the wafer level semiconductor package manufacturing method, the electrical connection means may be solder balls.

상기 웨이퍼 레벨 반도체 패키지 제조 방법의 상기 b) 단계는 상기 반도체 칩의 하나 이상의 접촉 패드에 대응하도록 하나 이상의 솔더볼 안착홈을 가지는 전달 판을 준비하는 단계; 상기 전달 판의 안착 홈에 솔더볼을 위치시키는 단계; 상기 전달판의 안착 홈에 위치된 상기 솔더볼이 상기 웨이퍼의 반도체 칩의 접촉 패드에 대응하도록, 상기 웨이퍼를 위치시키는 단계; 및 상기 웨이퍼를 상기 전달 판에 밀착시켜, 상기 솔더볼을 대응하는 상기 접촉 패드에 부착시키는 단계;를 포함할 수 있다. Step b) of the method for manufacturing a wafer level semiconductor package includes preparing a transfer plate having at least one solder ball seating groove to correspond to at least one contact pad of the semiconductor chip; Positioning a solder ball in a seating groove of the transfer plate; Positioning the wafer such that the solder balls located in the seating grooves of the transfer plate correspond to the contact pads of the semiconductor chip of the wafer; And attaching the solder ball to the corresponding contact pad by bringing the wafer into close contact with the transfer plate.

상기 웨이퍼 레벨 반도체 패키지 제조 방법은 f) 제조된 반도체 패키지의 상기 전기적 연결 수단에 대응하는 하나 이상의 상면 단자가 상부에 구비된 기판을 준비하는 단계; 및 g) 상기 전기적 연결수단이 상기 기판의 상면 단자에 전기적으로 연결되도록 상기 반도체 패키지를 상기 기판에 부착하는 단계;를 더 포함할 수 있다. The wafer level semiconductor package manufacturing method includes the steps of: f) preparing a substrate having at least one top terminal corresponding to the electrical connection means of the manufactured semiconductor package; And g) attaching the semiconductor package to the substrate such that the electrical connection means is electrically connected to an upper terminal of the substrate.

상기 웨이퍼 레벨 반도체 패키지 제조 방법은 h) 상기 연결부를 절연성 보호 물질로 감싸는 보호 물질층을 형성하는 단계;를 더 포함할 수 있다. The method of manufacturing a wafer level semiconductor package may further include h) forming a protective material layer surrounding the connection part with an insulating protective material.

본 발명에서는 앞서 개시한 몰딩 층을 웨이퍼의 일면에 형성함으로써, 단결정 실리콘 구조의 웨이퍼를 보호할 수 있으므로, 웨이퍼 레벨 반도체 패키지 제조 공정 도중에서 웨이퍼의 파손을 방지할 수 있으며, 제조된 웨이퍼 레벨 반도체 패키지의 기계적 강도도 개선시킬 수 있다. In the present invention, since the molding layer described above is formed on one surface of the wafer, the wafer having a single crystal silicon structure can be protected, and thus, wafer breakage can be prevented during the wafer level semiconductor package manufacturing process, and the manufactured wafer level semiconductor package The mechanical strength of can also be improved.

또한, 본 발명에서는 웨이퍼의 일면이 몰딩층으로 보호되고 있기 때문에, 제조 공정이나 실장 공정에서 웨이퍼에 크랙이 발생하더라도 그 크랙은 몰딩 층으로 인해 제조 공정 또는 실장 공정 도중에 더 진행되지 않아, 종래의 웨이퍼 레벨 반도체 패키지 제조 방법에 비해 불량 발생률을 감소시킬 수 있으며, 그에 따라 생산성 향상 및 원가 절감을 기대할 수 있다. In addition, in the present invention, since one surface of the wafer is protected by the molding layer, even if cracks occur in the wafer in the manufacturing process or the mounting process, the crack does not proceed further during the manufacturing process or the mounting process due to the molding layer. Compared with the manufacturing method of the level semiconductor package, the incidence of defects can be reduced, thereby improving productivity and reducing costs.

이하, 본 발명을 바람직한 실시예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되는 것은 아니다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

이하, 도 1 내지 3을 참조하여 본 발명의 한 실시예에 따른 웨이퍼 레벨 반도체 패키지 제조 방법에 대하여 구체적으로 살펴본다. Hereinafter, a method of manufacturing a wafer level semiconductor package according to an embodiment of the present invention will be described in detail with reference to FIGS. 1 to 3.

이러한 본 발명의 한 실시예에 따른 웨이퍼 레벨 반도체 패키지 제조 방법은 크게 웨이퍼의 배면을 몰딩하는 웨이퍼 몰딩 단계, 상기 웨이퍼에 형성된 반도체 칩의 패드에 솔더볼을 공급하여 반도체 패키지를 형성하는 솔더볼 공급 단계; 및 상기 웨이퍼를 개별 반도체 패키지로 절단하여 반도체 패키지를 수득하는 패키지 분리 단계;를 포함한다. The wafer level semiconductor package manufacturing method according to an embodiment of the present invention includes a wafer molding step of molding a back surface of a wafer, a solder ball supply step of supplying solder balls to pads of a semiconductor chip formed on the wafer to form a semiconductor package; And a package separation step of cutting the wafer into individual semiconductor packages to obtain a semiconductor package.

이하, 도 2a 내지 2e를 참조하여 웨이퍼 몰딩 단계에 대하여 구체적으로 살펴본다. Hereinafter, the wafer molding step will be described in detail with reference to FIGS. 2A to 2E.

먼저, 도 2a에 도시된 바와 같이, 준비된 웨이퍼(100)에 반도체 칩이 형성된 면(이하, '전면'이라고도 한다)에 보호 테이프(200)를 부착한다. 이러한 보호 테이프(200)는 추후 공정에서 웨이퍼(100)의 배면을 연마하거나 몰딩하는 공정에서 반도체 칩을 보호하게 된다. First, as shown in FIG. 2A, a protective tape 200 is attached to a surface (hereinafter, also referred to as “front surface”) on which a semiconductor chip is formed on the prepared wafer 100. The protective tape 200 protects the semiconductor chip in a process of polishing or molding the back surface of the wafer 100 in a later process.

이러한 보호 테이프(200)는 본 발명의 목적을 달성할 수 있는 것이면 특별한 제한 없이 사용될 수 있는 바, 여기서는 구체적인 설명은 생략하기로 한다. The protective tape 200 can be used without particular limitation as long as it can achieve the object of the present invention, a detailed description thereof will be omitted.

다음으로, 웨이퍼(100)에서 반도체 칩이 형성되어 있지 않아 보호 테이프(200)가 부착되지 않은 면(이하, '배면'이라고도 한다)을 연마하여, 도 2b에 도시된 바와 같이 웨이퍼(100)의 두께를 적절하게 조절한다. Next, the semiconductor chip is not formed on the wafer 100 and thus the surface to which the protective tape 200 is not attached (hereinafter, also referred to as a “back surface”) is polished, and as shown in FIG. 2B, the wafer 100 is polished. Adjust the thickness as appropriate.

본 발명에서는 웨이퍼(100)의 배면을 몰딩하여 그 기계적 강도를 증가시키게 되므로, 제조된 반도체 패키지의 두께가 증가할 수 있다. 따라서, 몰딩의 두께에 대응하는 만큼을 웨이퍼(100)의 배면을 연마하게 제거한다. 이러한 연마 방법은 특별한 제한이 없으며 바람직하게는 화학 기계 연마(CMP)를 이용할 수 있다.In the present invention, since the mechanical strength is increased by molding the back surface of the wafer 100, the thickness of the manufactured semiconductor package may be increased. Therefore, the back surface of the wafer 100 is polished as much as the thickness of the molding. This polishing method is not particularly limited and preferably chemical mechanical polishing (CMP) can be used.

한편, 반도체 패키지의 두께를 증가시킬 필요가 있는 경우에는, 웨이퍼(100) 의 배면에 다른 웨이퍼들을 추가 적층하여 웨이퍼의 두께를 증가시키는 것도 가능하다. On the other hand, if it is necessary to increase the thickness of the semiconductor package, it is also possible to increase the thickness of the wafer by further stacking other wafers on the back of the wafer 100.

이와 같은 웨이퍼(100)의 배면의 연마를 통해, 웨이퍼(100)의 두께를 목적하는 두께로 적절하게 조절하면, 도 2c 에 도시된 바와 같이 웨이퍼(100)의 배면을 몰딩 재료를 이용하여 몰딩한 후, 이를 용융시켜 몰딩층(300)을 형성한다. 이러한 몰딩 방법으로는 웨이퍼의 배면의 일부 이상을 몰딩할 수 있는 것이면 특별한 제한이 없다. If the thickness of the wafer 100 is properly adjusted to a desired thickness through the polishing of the back surface of the wafer 100, the back surface of the wafer 100 is molded using a molding material as shown in FIG. 2C. Thereafter, it is melted to form a molding layer 300. The molding method is not particularly limited as long as it can mold a part or more of the back surface of the wafer.

이와 같이 웨이퍼(100)의 배면의 몰딩이 완료되면, 도 2d에 도시된 바와 같이, 웨이퍼(100)의 전면에 부착되어 있는 보호 필름(200)을 제거한다. When molding of the back surface of the wafer 100 is completed in this manner, as shown in FIG. 2D, the protective film 200 attached to the front surface of the wafer 100 is removed.

만일, 앞서 설명한 바와 같이, 웨이퍼(100)의 배면에 웨이퍼들을 적층하였다면, 도 2e와 같이 몰딩층(300)과 웨이퍼 적층층(100')을 갖게 된다. As described above, if the wafers are stacked on the back surface of the wafer 100, the molding layer 300 and the wafer stacking layer 100 ′ may be provided as shown in FIG. 2E.

도 2a 내지 도 2e에서는 설명의 편의상 웨이퍼(100)의 전면에 형성된 각 반도체 칩 및 그에 구비된 접촉 패드를 도시하지 않았으나, 상기 각 반도체 칩은 접촉 패드를 구비하고 있으며, 각 반도체 칩은 이러한 접촉 패드를 통해 전기적으로 연결되게 된다. 2A to 2E illustrate each semiconductor chip formed on the front surface of the wafer 100 and contact pads provided therein for convenience of description, each semiconductor chip includes a contact pad, and each semiconductor chip includes such a contact pad. It is electrically connected through.

이와 같이, 웨이퍼(100)가 몰딩되면, 상기 몰딩된 웨이퍼(100)에 형성된 각 반도체 칩의 접촉 패드에 솔더볼을 공급하게 된다.As such, when the wafer 100 is molded, solder balls are supplied to the contact pads of the semiconductor chips formed on the molded wafer 100.

이하, 도 3a 내지 3c를 참조하여 배면에 몰딩층(300)이 부착되어 있는 웨이퍼(100) 의 전면에 형성된 반도체 칩의 접촉 패드에 솔더볼을 공급하는 단계를 구체적으로 살펴본다. 반도체 칩의 접촉 패드는 상기 반도체 칩을 외부의 전기 신호 와 연통되도록 구비되며, 바람직하게는 개별 반도체 칩에 대하여 하나 이상 구비된다. Hereinafter, the steps of supplying the solder balls to the contact pads of the semiconductor chip formed on the front surface of the wafer 100 to which the molding layer 300 is attached to the rear surface will be described in detail with reference to FIGS. 3A to 3C. The contact pad of the semiconductor chip is provided so as to communicate the semiconductor chip with an external electrical signal, and preferably at least one semiconductor chip.

이러한 솔더볼은 도 3a 에 도시된 바와 같이, 대상 반도체 칩의 접촉 패드의 위치에 각각 대응하는 위치에 솔더볼(410)을 유지시키는 전달판(400)에 의해 공급된다. These solder balls are supplied by the transfer plate 400 holding the solder balls 410 at positions corresponding to the positions of the contact pads of the target semiconductor chip, as shown in FIG. 3A.

이러한 전달판(400)은 제조하고자 하는 반도체 패키지의 반도체 칩의 접촉 패드에 대응하는 위치에 솔더볼 안착홈을 가지도록 준비된다. 이러한 전달판(400)은 통상의 방법에 따라 제조될 수 있으므로, 본 발명의 명세서에서는 그 구체적인 설명은 생략하기로 한다. The transfer plate 400 is prepared to have a solder ball seating groove at a position corresponding to a contact pad of a semiconductor chip of a semiconductor package to be manufactured. Since the transfer plate 400 may be manufactured according to a conventional method, a detailed description thereof will be omitted in the specification of the present invention.

이와 같이 솔더볼(410)을 운반하는 전달판(400)이 준비되면, 상기 전달판(400)의 상부에 상기 솔더볼(410)이 웨이퍼(100)의 전면에 형성된 반도체 칩의 접촉 패드(110)에 대응하도록 상기 웨이퍼(100)를 위치시키고, 도 3b에 도시된 바와 같이, 상기 웨이퍼(100)를 상기 전달판(400)에 밀착시켜, 상기 솔더볼(410)이 대응하는 접촉 패드(110)에 접촉하게 한다. When the transfer plate 400 carrying the solder ball 410 is prepared as described above, the solder ball 410 is formed on the contact pad 110 of the semiconductor chip formed on the front surface of the wafer 100 on the transfer plate 400. Position the wafer 100 to correspond, and as shown in FIG. 3B, the wafer 100 is brought into close contact with the transfer plate 400 so that the solder ball 410 contacts the corresponding contact pad 110. Let's do it.

그에 따라, 도 3c에 도시된 바와 같이, 전달판(400)에 운반되는 솔더볼(410)은 각각 대응하는 접촉 패드(110)에 부착되어, 웨이퍼(100)의 전면에 형성된 반도체 칩에 전달되게 된다. Accordingly, as shown in FIG. 3C, the solder balls 410 carried on the transfer plate 400 are attached to the corresponding contact pads 110, respectively, and are transferred to the semiconductor chip formed on the front surface of the wafer 100. .

이러한 솔더볼(410)의 웨이퍼(100)의 반도체 칩의 접촉 패드(110)로의 전달은 다양한 방법으로 이루어질 수 있으며, 바람직하게는 C4NP(controlled collapse chip connection new process)가 이용된다. The transfer of the solder ball 410 from the wafer 100 to the contact pad 110 of the semiconductor chip may be performed in various ways. Preferably, a controlled collapse chip connection new process (C4NP) is used.

본 실시예에서는 웨이퍼(100)의 반도체 칩의 접촉 패드(110)에 솔더 볼(410)을 부착하는 것만을 개시하고 있으나, 이는 반도체 칩의 접촉 패드(110)에 전기적 연결 수단을 부여하는 방법 중 하나에 불과하며, 본 발명이 속하는 당업자라면 필요에 따라 다양한 방법을 적용할 수 있음은 당연하다. In the present embodiment, only the attachment of the solder ball 410 to the contact pad 110 of the semiconductor chip of the wafer 100 is disclosed, which is a method of providing electrical connection means to the contact pad 110 of the semiconductor chip. Only one, and those skilled in the art to which the present invention pertains can be applied to various methods as necessary.

본 발명에서 웨이퍼(100)의 전면에 형성된 반도체 칩은 그 양부를 프로브를 통해 테스트되어야 하는데, 그 테스트는 본 실시예의 웨이퍼 레벨 반도체 패키지 공정 이전에 이루어질 수 있으며, 웨이퍼(100)의 배면의 몰딩 후, 또는 솔더볼(410)의 부착 이후에 이루어질 수 도 있다. In the present invention, the semiconductor chip formed on the front surface of the wafer 100 should be tested through a probe, and the test may be performed before the wafer level semiconductor package process of this embodiment, and after molding the back surface of the wafer 100. Or, it may be made after the attachment of the solder ball 410.

한편, 이와 같이 솔더볼(410)이 공급되어 패키징된 웨이퍼(100)는 개별 반도체 패키지(120)로 절단된다. 이러한 절단 방법으로는 통상적으로 사용되는 방법이 이용될 수 있으므로, 본 발명의 명세서에서는 그 구체적인 설명은 생략하기로 한다.Meanwhile, the wafer 100 packaged by supplying the solder balls 410 is cut into individual semiconductor packages 120. As such a cutting method, a method commonly used may be used, and thus a detailed description thereof will be omitted in the specification of the present invention.

그에 따라, 이와 같은 본 발명의 한 실시예에 따른 웨이퍼 레벨 반도체 패키지 제조 방법에 의해 제조된 반도체 패키지는 일면에 하나 이상의 접촉 패드(110)가 구비된 반도체 칩(120), 상기 반도체 칩(120)의 상기 접촉 패드(110)에 부착되어 전기적 신호의 통로 역할을 수행하는 하나 이상의 전기적 연결 수단, 상기 반도체 칩(120)의 타면에 형성된 몰딩층(300)을 포함하여 구성된다. Accordingly, the semiconductor package manufactured by the method for manufacturing a wafer level semiconductor package according to the embodiment of the present invention may include a semiconductor chip 120 having one or more contact pads 110 on one surface thereof, and the semiconductor chip 120. One or more electrical connection means attached to the contact pads 110 to serve as a path for electrical signals, and a molding layer 300 formed on the other surface of the semiconductor chip 120.

이러한 몰딩층(300)은 상기 반도체 칩(120)에 기계적 강도를 부여하여, 제조 공정이나 실장 공정에서 발생될 수 있는 크랙으로부터 반도체 칩(120)을 보호한다. The molding layer 300 provides mechanical strength to the semiconductor chip 120 to protect the semiconductor chip 120 from cracks that may occur in a manufacturing process or a mounting process.

이렇게 제조된 반도체 패키지는 추후 별도의 기판에 재차 실장될 수 있다.The semiconductor package manufactured as described above may be mounted on a separate substrate later.

이 하, 도 4a 및 도 4b를 참조하여 상기 반도체 패키지를 기판(500)에 실장하는 단계를 구체적으로 살펴본다. Hereinafter, the step of mounting the semiconductor package on the substrate 500 will be described in detail with reference to FIGS. 4A and 4B.

먼저, 상기 반도체 패키지가 실장될 기판(500)을 준비한다. First, a substrate 500 on which the semiconductor package is to be mounted is prepared.

이러한 기판(500)은 상부에 상기 반도체 패키지의 전기적 연결 수단(본 실시예에서는 솔더볼(410)로 한다)과 전기적으로 연결될 상부 단자(510)와 상기 상부 단자(510)와 내부 배선을 통해 전기적으로 연결되는 하부 단자(520)를 가지는 것이면 특별한 제한 없이 사용된다. The substrate 500 is electrically connected to the upper terminal 510 and the upper terminal 510 to be electrically connected to an electrical connection means of the semiconductor package (in this embodiment, the solder ball 410). If it has a lower terminal 520 to be connected is used without particular limitation.

이러한 기판(500)의 준비는 도 4a에 도시된 바와 같이, 상부 단자(510)가 위치한 기판(500)의 상부 면에 보호 물질 층(600)을 도포하여 이루어진다. The preparation of the substrate 500 is performed by applying the protective material layer 600 to the upper surface of the substrate 500 on which the upper terminal 510 is located, as shown in FIG. 4A.

이러한 보호 물질 층(600)은 반도체 패키지의 솔더볼(410)이 하강하여, 상기 기판(500)의 상면 단자(510)와 전기적으로 연결되어 연결부를 구성할 때, 이러한 연결부의 주위를 감싸 보호하는 역할을 수행한다. 이렇나 보호 물질로는 비도전성인 폴리머가 바람직하게 사용된다. When the solder ball 410 of the semiconductor package is lowered, and the protective material layer 600 is electrically connected to the upper terminal 510 of the substrate 500 to form a connection part, the protective material layer 600 surrounds and protects the connection part. Do this. As the protective material, however, a non-conductive polymer is preferably used.

그 후, 도 4b에 도시된 바와 같이, 반도체 패키지의 솔더볼(410)이 상기 기판(500)의 상면 단자(510)에 접촉하도록, 상기 반도체 패키지를 상기 기판(500)에 실장시키고, 상기 기판(500)의 하면 단자(520)에 솔더볼(700)을 부착시켜 목적하는 반도체 제품을 완성한다. Thereafter, as shown in FIG. 4B, the semiconductor package is mounted on the substrate 500 such that the solder balls 410 of the semiconductor package contact the upper terminal 510 of the substrate 500. The solder ball 700 is attached to the lower surface terminal 520 of the 500 to complete the desired semiconductor product.

여기서, 연결부는 보호 물질층(600)에 의해 보호되도록 구성된다. Here, the connection is configured to be protected by the protective material layer 600.

여기서는 보호 물질층(600)을 형성한 후, 반도체 패키지를 기판(500)에 부착하는 방법을 개시하였으나, 본 발명은 이에 한정되는 것은 아니며, 필요에 따라 반 도체 패키지를 기판(500)에 부착한 후, 상기 반도체 패키지와 기판(500) 사이의 공간에 절연물질을 충전하여 보호 물질층(600)을 형성할 수도 있다. Here, the method of attaching the semiconductor package to the substrate 500 after forming the protective material layer 600 has been disclosed. However, the present invention is not limited thereto, and the semiconductor package is attached to the substrate 500 as necessary. Thereafter, an insulating material may be filled in a space between the semiconductor package and the substrate 500 to form a protective material layer 600.

이러한 반도체 패키지의 기판(500) 실장 단계에 따라, 앞서 본 발명의 한 실시예에 따른 반도체 패키지는 그 전기적 연결 수단과 각각 전기적으로 연결되는 상면 단자(510)를 가지는 기판(500)을 더 포함할 수 있다. 그 경우, 전기적 연결 수단과 상면단자(510)로 이루어진 연결부의 주위를 보호 물질로 충전할 수 있다. According to the mounting step of the substrate 500 of the semiconductor package, the semiconductor package according to the embodiment of the present invention may further include a substrate 500 having a top terminal 510 electrically connected to the electrical connection means. Can be. In this case, the surroundings of the connecting portion formed of the electrical connecting means and the upper terminal 510 may be filled with a protective material.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허 청구 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications can be made within the scope of the technical idea of the present invention, and it is obvious that the present invention belongs to the appended claims. Do.

도 1은 종래의 웨이퍼 레벨 반도체 패키지의 제조 공정을 도시한 도면이다. 1 is a diagram illustrating a manufacturing process of a conventional wafer level semiconductor package.

도 2a 내지 도 2e는 본 발명의 한 실시예에 따른 웨이퍼 몰딩 단계를 구체적으로 보여준다. 2A-2E illustrate a wafer molding step in accordance with one embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 한 실시예에 따른 솔더볼 전달 단계를 구체적으로 도시한다. 3A-3C specifically illustrate a solder ball delivery step according to one embodiment of the invention.

도 4a 및 도 4b는 본 발명의 한 실시예에 따른 기판 실장 단계를 구체적으로 도시한다. 4A and 4B specifically illustrate a substrate mounting step according to one embodiment of the invention.

Claims (10)

웨이퍼 상에서 반도체 패키지가 이루어진 웨이퍼 레벨 반도체 패키지에 있어서, A wafer level semiconductor package in which a semiconductor package is formed on a wafer, 일면에 하나 이상의 접촉 패드가 구비된 반도체 칩;A semiconductor chip having one or more contact pads formed on one surface thereof; 상기 반도체 칩의 상기 접촉 패드에 부착된 도전성 전기적 연결 수단; 및Conductive electrical connection means attached to the contact pad of the semiconductor chip; And 상기 반도체 칩의 타면에 형성된 몰딩층;A molding layer formed on the other surface of the semiconductor chip; 을 포함하는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지. Wafer level semiconductor package comprising a. 제1항에 있어서, The method of claim 1, 상기 몰딩층이 웨이퍼로부터 개별 반도체 패키지로의 분리 이전에 형성된 것을 특징으로 하는 상기 웨이퍼 레벨 반도체 패키지. And wherein the molding layer is formed prior to separation from the wafer into individual semiconductor packages. 제1항에 있어서, The method of claim 1, 상기 도전성 전기적 연결 수단과 상면 단자가 전기적으로 연결되어 연결부를 이루는 기판; 및A substrate which is electrically connected to the conductive electrical connection means and an upper surface terminal to form a connection portion; And 상기 반도체 칩과 상기 기판 사이에 구비되며, 상기 연결부의 사이를 절연성 보호 물질로 감싸는 보호 물질층;A protective material layer provided between the semiconductor chip and the substrate and surrounding the connection part with an insulating protective material; 을 더 포함하는 것을 특징으로 하는 상기 웨이퍼 레벨 반도체 패키지. The wafer level semiconductor package further comprises. 웨이퍼 상에서 반도체 패키지를 제조하는 웨이퍼 레벨 반도체 패키지 제조 방법에 있어서, In the wafer level semiconductor package manufacturing method for manufacturing a semiconductor package on a wafer, a) 일면에 하나 이상의 접촉 패드가 구비된 반도체 칩이 형성된 웨이퍼의 타면을 몰딩 재료로 몰딩하여 몰딩층을 형성하는 단계;a) forming a molding layer by molding the other surface of the wafer on which the semiconductor chip having one or more contact pads on one surface thereof is formed with a molding material; b) 상기 반도체 칩의 하나 이상의 접촉 패드에 대응하는 하나 이상의 전기적 연결 수단을 각각 부착 제공하는 단계; 및b) attaching each of the one or more electrical connection means corresponding to the one or more contact pads of the semiconductor chip; And c) 상기 웨이퍼 및 상기 몰딩층을 상기 반도체 칩 별로 절단하는 단계;c) cutting the wafer and the molding layer for each semiconductor chip; 를 포함하는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지의 제조 방법.Method of manufacturing a wafer-level semiconductor package comprising a. 제4항에 있어서, The method of claim 4, wherein 상기 a) 단계 이전에, Before step a), d) 상기 웨이퍼의 타면을 연마하여 상기 웨이퍼의 두께를 조절하는 단계;d) grinding the other side of the wafer to adjust the thickness of the wafer; 를 더 포함하는 것을 특징으로 하는 상기 웨이퍼 레벨 반도체 패키지의 제조 방법. The method of manufacturing the wafer level semiconductor package further comprises. 제5항에 있어서, The method of claim 5, 상기 d) 단계 이전에, Before step d), e) 상기 웨이퍼의 일면에 보호 필름을 부착하는 단계;e) attaching a protective film to one side of the wafer; 를 더 포함하는 것을 특징으로 하는 상기 웨이퍼 레벨 반도체 패키지의 제조 방법. The method of manufacturing the wafer level semiconductor package further comprises. 제4항에 있어서, The method of claim 4, wherein 상기 전기적 연결 수단이 솔더볼인 것을 특징으로 하는 상기 웨이퍼 레벨 반도체 패키지의 제조 방법. And the electrical connection means is a solder ball. 제4항 내지 제7항 중 어느 한 항에 있어서, The method according to any one of claims 4 to 7, 상기 b) 단계는 Step b) 상기 반도체 칩의 하나 이상의 접촉 패드에 대응하도록 하나 이상의 솔더볼 안착홈을 가지는 전달 판을 준비하는 단계;Preparing a transfer plate having at least one solder ball seating groove to correspond to at least one contact pad of the semiconductor chip; 상기 전달 판의 안착 홈에 솔더볼을 위치시키는 단계;Positioning a solder ball in a seating groove of the transfer plate; 상기 전달판의 안착 홈에 위치된 상기 솔더볼이 상기 웨이퍼의 반도체 칩의 접촉 패드에 대응하도록, 상기 웨이퍼를 위치시키는 단계; 및 Positioning the wafer such that the solder balls located in the seating grooves of the transfer plate correspond to the contact pads of the semiconductor chip of the wafer; And 상기 웨이퍼를 상기 전달 판에 밀착시켜, 상기 솔더볼을 대응하는 상기 접촉 패드에 부착시키는 단계;Adhering the wafer to the transfer plate to attach the solder ball to a corresponding contact pad; 를 포함하는 것을 특징으로 하는 상기 웨이퍼 레벨 반도체 패키지의 제조 방법. The method of manufacturing the wafer level semiconductor package comprising a. 제4항 내지 제7항 중 어느 한 항에 있어서, The method according to any one of claims 4 to 7, f) 제조된 반도체 패키지의 상기 전기적 연결 수단에 대응하는 하나 이상의 상면 단자가 상부에 구비된 기판을 준비하는 단계; 및 f) preparing a substrate having at least one top terminal corresponding to the electrical connection means of the manufactured semiconductor package; And g) 상기 전기적 연결수단이 상기 기판의 상면 단자에 전기적으로 연결되도록 상기 반도체 패키지를 상기 기판에 부착하는 단계;g) attaching the semiconductor package to the substrate such that the electrical connection means is electrically connected to an upper terminal of the substrate; 를 더 포함하는 것을 특징으로 하는 상기 웨이퍼 레벨 반도체 패키지의 제조 방법. The method of manufacturing the wafer level semiconductor package further comprises. 제9 항에 있어서, The method of claim 9, h) 상기 연결부를 절연성 보호 물질로 감싸는 보호 물질층을 형성하는 단계;h) forming a protective material layer surrounding the connection with an insulating protective material; 를 더 포함하는 것을 특징으로 하는 상기 웨이퍼 레벨 반도체 패키지의 제조 방법.The method of manufacturing the wafer level semiconductor package further comprises.
KR1020070134082A 2007-12-20 2007-12-20 Wafer level semiconductor package and production method thereof KR20090066517A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070134082A KR20090066517A (en) 2007-12-20 2007-12-20 Wafer level semiconductor package and production method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070134082A KR20090066517A (en) 2007-12-20 2007-12-20 Wafer level semiconductor package and production method thereof

Publications (1)

Publication Number Publication Date
KR20090066517A true KR20090066517A (en) 2009-06-24

Family

ID=40994497

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070134082A KR20090066517A (en) 2007-12-20 2007-12-20 Wafer level semiconductor package and production method thereof

Country Status (1)

Country Link
KR (1) KR20090066517A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8749044B2 (en) 2012-04-12 2014-06-10 Samsung Electronics Co., Ltd. Semiconductor memory modules and methods of fabricating the same
US8940557B2 (en) 2012-06-20 2015-01-27 Samsung Electronics Co., Ltd. Method of fabricating wafer level package
US9159659B2 (en) 2012-05-11 2015-10-13 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the semiconductor package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8749044B2 (en) 2012-04-12 2014-06-10 Samsung Electronics Co., Ltd. Semiconductor memory modules and methods of fabricating the same
US8866295B2 (en) 2012-04-12 2014-10-21 Samsung Electronics Co., Ltd. Semiconductor memory modules and methods of fabricating the same
US9159659B2 (en) 2012-05-11 2015-10-13 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the semiconductor package
US8940557B2 (en) 2012-06-20 2015-01-27 Samsung Electronics Co., Ltd. Method of fabricating wafer level package

Similar Documents

Publication Publication Date Title
US11183493B2 (en) Semiconductor device using EMC wafer support system and fabricating method thereof
JP5908030B2 (en) Semiconductor package having through electrode and method of manufacturing the same
US6548376B2 (en) Methods of thinning microelectronic workpieces
US9490237B2 (en) Semiconductor package including a plurality of chips
US7326592B2 (en) Stacked die package
US9318459B2 (en) Through via package
TWI420640B (en) Semiconductor package device, semiconductor package structure, and method for fabricating the same
EP1360882B1 (en) Method of making a stackable microcircuit layer strating from a plastic encapsulated microcircuit
TWI497621B (en) Near chip scale package integration process
KR100517075B1 (en) Method for manufacturing semiconductor device
KR20080058491A (en) Double-faced electrode package, and its manufacturing method
US11302675B2 (en) Semiconductor device and method for manufacturing the same
US11004776B2 (en) Semiconductor device with frame having arms and related methods
TW202008538A (en) Semiconductor device
KR20090066517A (en) Wafer level semiconductor package and production method thereof
US11276615B2 (en) Semiconductor device package with a cap to selectively exclude contact with mold compound
US20070114672A1 (en) Semiconductor device and method of manufacturing the same
US20030096451A1 (en) Bare chip mounting method and bare chip mounting system
JP2004063680A (en) Method of manufacturing chip array type ball grid array package for substrate on chip
US20220344231A1 (en) Flip chip package unit and associated packaging method
JP4207696B2 (en) Manufacturing method of semiconductor package
CN107342269A (en) A kind of method for packaging semiconductor and encapsulating structure
KR100577015B1 (en) Stacked chip package of the semiconductor device and method for manufacturing thereof
TW202406028A (en) Semiconductor device package and method of manufacturing the same
TW202410310A (en) Semiconductor package

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid