KR20090045571A - Semiconductor memory device - Google Patents

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KR20090045571A
KR20090045571A KR1020070111460A KR20070111460A KR20090045571A KR 20090045571 A KR20090045571 A KR 20090045571A KR 1020070111460 A KR1020070111460 A KR 1020070111460A KR 20070111460 A KR20070111460 A KR 20070111460A KR 20090045571 A KR20090045571 A KR 20090045571A
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이지은
박문필
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주식회사 하이닉스반도체
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Abstract

본 발명은 모드 레지스터 셋에 정의된 클럭고정루프 제어신호에 따라 펄스 폭을 변화하여 컬럼 스트로브 신호를 생성하는 회로에 관한 것으로서 리드 또는 라이트 커맨드에 응답하여 메인 스트로브 신호를 생성하기 위한 메인 스트로브 신호 생성부, 및 상기 메인 스트로브 신호에 응답하여 컬럼 스트로브 신호를 생성하되, 모드 레지스터 셋에 정의된 클럭고정루프 제어신호에 대응하여 상기 컬럼 스트로브 신호의 펄스 폭을 선택적으로 변동하는 컬럼 스트로브 신호 생성부를 구비하는 반도체 메모리 소자를 제공한다.The present invention relates to a circuit for generating a column strobe signal by varying a pulse width according to a clock fixed loop control signal defined in a mode register set. The present invention relates to a main strobe signal generator for generating a main strobe signal in response to a read or write command. And a column strobe signal generator configured to generate a column strobe signal in response to the main strobe signal, and selectively varying a pulse width of the column strobe signal in response to a clock fixed loop control signal defined in a mode register set. Provided is a memory device.

액티브 커맨드, 리드 커맨드, 라이트 커맨드, 스트로브 신호, 펄스 폭 Active command, read command, write command, strobe signal, pulse width

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}Semiconductor memory device {SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 메모리 소자에서 컬럼 스트로브 신호를 생성하는 회로에 관한 것이며, 더 자세히는 모드 레지스터 셋에 정의된 클럭고정루프 제어신호에 따라 펄스 폭을 변화하여 컬럼 스트로브 신호를 생성하는 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a circuit for generating a column strobe signal in a semiconductor memory device. More specifically, the present invention relates to a column strobe by changing a pulse width according to a clock fixed loop control signal defined in a mode register set. A circuit for generating a signal.

일반적으로, 디램(DRAM)과 같은 반도체 메모리 소자에서 데이터를 읽거나 쓰려면 그에 해당하는 리드(READ) 또는 라이트(WRITE) 명령을 수행하도록 디램을 제어하여야 한다.In general, in order to read or write data in a semiconductor memory device, such as a DRAM, the DRAM must be controlled to perform a corresponding read or write command.

이렇게 리드(READ) 또는 라이트(WRITE) 명령을 수행하도록 디램을 제어하기 위해서는 외부에서 디램으로 인가하는 제어신호를 적절히 조절함으로써 가능한데, 일반적인 디램의 경우에 외부에서 디램으로 인가하는 제어신호로는 로우 어드레스 스트로브(ROW ADDRESS STROBE : RAS) 신호, 컬럼 어드레스 스트로브(COLUMN ADDRESS STROBE : CAS) 신호, 라이트 인에이블(WRITE ENABLE : WE) 신호, 칩 실렉 트(CHIP SELECT : CS) 신호가 있다. 즉, 전술한 4개의 신호를 적절히 조합하여 디램의 동작을 제어할 수 있다.In order to control the DRAM to perform the READ or WRITE command, a control signal applied to the DRAM from the outside may be appropriately adjusted. In the case of a general DRAM, the control signal applied to the DRAM from the outside is a row address. There are ROW ADDRESS STROBE (RAS) signals, COLUMN ADDRESS STROBE (CAS) signals, WRITE ENABLE (WE) signals, and CHIP SELECT (CS) signals. That is, the operation of the DRAM can be controlled by appropriately combining the above four signals.

예를 들어보면, 디램의 리드(READ) 동작을 수행하기 위해서는 로우 어드레스 스트로브(RAS) 신호와 칩 실렉트(CS)가 활성화된 상태에서 컬럼 어드레스 스트로브(CAS) 신호는 활성화시키고 라이트 인에이블(WE) 신호는 비활성화시키면 된다.For example, in order to perform a read operation of the DRAM, the column address strobe (CAS) signal is activated while the row address strobe (RAS) signal and the chip select (CS) are activated, and the write enable (WE) is performed. ) Signal can be disabled.

이때, 칩 실렉트(CS)와 로우 어드레스 스트로브(RAS) 신호의 활성화로 인해 디램에서는 액티브 커맨드가 활성화되며, 이로 인해, 다수의 워드라인(WORD LINE) 중 적어도 한 개 이상의 워드라인(WORDLINE)을 선택하는 동작을 수행한다. 여기서, 워드라인(WORD LINE)은 데이터를 저장하기 위해 디램에 포함된 다수의 셀 중에서 로우 어드레스를 공유하는 셀을 그룹화한 것이다.At this time, the active command is activated in the DRAM due to the activation of the chip select CS and the row address strobe RAS signals. As a result, at least one word line among the plurality of word lines is selected. Perform the action of selecting. Here, the word line is a grouping of cells sharing a row address among a plurality of cells included in the DRAM for storing data.

또한, 카스 어드레스 스트로브(CAS) 신호를 활성화시키는 것과 라이트 인에이블(WE) 신호를 비활성화시키는 것으로 인해 디램에서는 리드 커맨드가 활성화되며, 이로 인해, 이미 액티브 커맨드에 의해 선택되어 있던 워드라인(WORD LINE)에 그룹화되어있던 셀 들 중 적어도 한 개 이상의 셀을 선택하여 저장되어 있던 데이터를 디램 외부로 출력하는 동작을 수행한다.In addition, the read command is activated in the DRAM by activating the cas address strobe (CAS) signal and inactivating the write enable (WE) signal, and thus, a word line that has already been selected by the active command. Selects at least one or more cells among the cells grouped in to output the stored data to the outside of the DRAM.

마찬가지로, 디램의 라이트(WRITE) 동작을 수행하기 위해서는 로우 어드레스 스트로브(RAS) 신호와 칩 실렉트(CS)가 활성화된 상태에서 컬럼 어드레스 스트로브(CAS) 신호와 라이트 인에이블(WE) 신호를 활성화시키면 된다.Similarly, in order to perform a write operation of the DRAM, when the column address strobe (CAS) signal and the write enable (WE) signal are activated while the row address strobe (RAS) signal and the chip select (CS) are activated. do.

이때, 칩 실렉트(CS)와 로우 어드레스 스트로브(RAS) 신호의 활성화로 인해 디램에서는 액티브 커맨드가 활성화되며, 이로 인해, 다수의 워드라인(WORD LINE) 중 적어도 한 개 이상의 워드라인(WORDLINE)을 선택하는 동작을 수행한다. 여기서, 워드라인(WORD LINE)은 데이터를 저장하기 위해 디램에 포함된 다수의 셀 중에서 로우 어드레스를 공유하는 셀을 그룹화한 것이다.At this time, the active command is activated in the DRAM due to the activation of the chip select CS and the row address strobe RAS signals. As a result, at least one word line among the plurality of word lines is selected. Perform the action of selecting. Here, the word line is a grouping of cells sharing a row address among a plurality of cells included in the DRAM for storing data.

또한, 카스 어드레스 스트로브(CAS) 신호와 라이트 인에이블(WE) 신호를 활성화시키는 것으로 인해 디램에서는 라이트 커맨드가 활성화되며, 이로 인해, 이미 액티브 커맨드에 의해 선택되어 있던 워드라인(WORD LINE)에 그룹화되어있던 셀 들 중 적어도 한 개 이상의 셀을 선택하여 저장되어 있던 데이터를 디램 외부에서 입력되는 데이터로 교환하는 동작을 수행한다.In addition, the write command is activated in the DRAM by activating the cas address strobe (CAS) signal and the write enable (WE) signal, and thus, the write command is grouped in a word line already selected by the active command. At least one cell among the existing cells is selected to exchange the stored data with data input from the outside of the DRAM.

한편, 전술한 외부에서 인가하는 4개의 신호 이외에도 디램에 포함된 다수의 셀 중 적어도 어느 하나 이상의 셀을 선택하기 위해서는, 이를 구분할 수 있는 어드레스 신호가 전술한 4개의 신호와 같이 입력되어야 한다. 전술한 일반적인 디램의 리드/라이트 동작을 바탕으로 예를 들면, 다수의 워드라인(WORD LINE) 중 적어도 한 개 이상의 워드라인(WORD LINE)을 선택하기 위해서 로우 어드레스가 입력되어야 하고, 워드라인(WORD LINE)에 그룹화되어있던 셀 들 중 적어도 한 개 이상의 셀을 선택하기 위해서 컬럼 어드레스가 입력되어야 한다.Meanwhile, in order to select at least one or more cells from among a plurality of cells included in the DRAM in addition to the four signals applied from the outside, an address signal that can distinguish them must be input like the four signals described above. Based on the read / write operation of the general DRAM described above, for example, a row address must be input in order to select at least one word line among a plurality of word lines, and a word line WORD. A column address must be input in order to select at least one cell among the cells grouped in the LINE).

하지만, 전술한 디램의 리드/라이트 동작에서는 워드라인(WORD LINE)을 선택하는 동작과 워드라인(WORD LINE)에 그룹화되어있던 셀을 선택하는 동작이 모두 실행되어야 최종적으로 데이터를 출력하거나 입력하는 동작을 수행할 수 있다. 즉, 디램의 리드/라이트 동작에는 컬럼 어드레스와 로우 어드레스가 모두 입력되어야 원하는 데이터를 입력하거나 출력할 수 있다.However, in the read / write operation of the above-described DRAM, both an operation of selecting a word line and an operation of selecting a cell grouped in the word line must be executed to finally output or input data. Can be performed. In other words, both the column address and the row address must be input in the read / write operation of the DRAM to input or output desired data.

그런데, 로우 어드레스를 입력받기 위한 어드레스 입력 패드와 컬럼 어드레스를 입력받기 위한 어드레스 입력 패드를 디램이 모두 포함할 경우 디램의 면적이 증가하는 문제점이 발생할 수 있다.However, when the DRAM includes both an address input pad for receiving a row address and an address input pad for receiving a column address, an area of the DRAM may increase.

따라서, 일반적인 디램에서는 서로 같은 어드레스 입력 패드를 공유하여 일정한 시간차를 두고 로우 어드레스와 컬럼 어드레스를 모두 입력받는 방법을 사용한다.Therefore, a general DRAM uses a method in which both row addresses and column addresses are input with a predetermined time difference by sharing the same address input pads.

하지만, 전술한 바와 같이 로우 어드레스와 컬럼 어드레스가 어드레스 입력 패드를 공유하는 경우 로우 어드레스와 컬럼 어드레스가 입력되는 타이밍, 즉, 로우 어드레스의 입력시점과 컬럼 어드레스의 입력시점이 원하는 시점에 정확하게 일치 하지 않으면 반도체 메모리 소자에 포함된 다수의 셀 중 전혀 엉뚱한 셀에 저장된 데이터를 리드/라이트 하게 되어 잘못된 데이터를 입/출력하는 문제가 발생할 수 있다.However, as described above, when the row address and the column address share the address input pad, the timing at which the row address and the column address are input, that is, the input time of the row address and the input time of the column address do not exactly match the desired time point. As a result of reading / writing data stored in a completely wrong cell among a plurality of cells included in a semiconductor memory device, a problem of inputting / outputting wrong data may occur.

따라서, 종래의 디램에서는 액티브 커맨드가 활성화되는 것과 동시에 입력 어드레스 패드로 인가되는 신호는 로우 어드레스로 인정하고, 리드/라이트 커맨드가 활성화되는 것과 동시에 입력 어드레스 패드로 인가되는 신호는 컬럼 어드래스로 인정하는 방법을 사용하였다.Therefore, in the conventional DRAM, the signal applied to the input address pad at the same time as the active command is activated is recognized as a row address, and the signal applied to the input address pad at the same time as the read / write command is activated is regarded as the column address. Method was used.

물론, 액티브 커맨드 및 리드/라이트 커맨드에 응답하여 예정된 펄스 폭을 갖는 스트로브 신호를 생성하고, 스트로브 신호가 활성화구간을 유지하는 동안에는 입력 어드레스 패드로 인가되는 신호가 예정된 타이밍보다 상대적으로 약간 늦어지거나 약간 빨라지는 경우에도 이를 각각 로우 어드레스 및 컬럼 어드레스로 인정할 수 있도록 함으로써 반도체 메모리 소자에서 잘못된 데이터를 입/출력하는 문제가 발생하지 않도록 하였다.Of course, a strobe signal having a predetermined pulse width is generated in response to the active command and the read / write command, and while the strobe signal maintains the activation period, the signal applied to the input address pad becomes relatively slightly later or slightly faster than the predetermined timing. In this case, it is possible to recognize this as a row address and a column address, respectively, so as to prevent a problem of inputting / outputting wrong data from the semiconductor memory device.

도 1은 종래기술에 따른 반도체 메모리 소자에서 사용되는 스트로브 신호의 활성화 타이밍을 도시한 타이밍 다이어그램이다.1 is a timing diagram showing an activation timing of a strobe signal used in a semiconductor memory device according to the prior art.

도 1을 참조하면, 종래기술에 따른 반도체 메모리 소자에서 사용되는 스트로브 신호 중 로우 스트로브 신호(Row. Strobe)가 액티브 커맨드(ACT)에 응답하여 활성화되고, 컬럼 스트로브 신호(Cow. Strobe)가 리드 또는 라이트 커맨드(READ or WRITE)에 응답하여 활성화되는 것을 알 수 있다.Referring to FIG. 1, among strobe signals used in a semiconductor memory device according to the related art, a low strobe signal (Row. Strobe) is activated in response to an active command (ACT), and a column strobe signal (Cow. Strobe) is read or It can be seen that it is activated in response to the write command READ or WRITE.

구체적으로, 액티브 커맨드(ACT)가 활성화되면(①), 그에 응답하여 로우 계열 메인 스트로브 신호(Row. Main Strobe)가 활성화되고(②), 로우 계열 메인 스트로브 신호(Row. Main Strobe)가 활성화되는 것에 응답하여 로우 계열 스트로브 신호(Row. Strobe)가 활성화된다.Specifically, when the active command ACT is activated (①), the row-based main strobe signal (Row. Main Strobe) is activated (②), and the row-based main strobe signal (Row. Main Strobe) is activated in response thereto. In response, a low series strobe signal (Row. Strobe) is activated.

그 후, 리드 또는 라이트 커맨드(READ or WRITE)가 활성화되면(③), 그에 응답하여 컬럼 계열 메인 스트로브 신호(Cow. Main Strobe)가 활성화되고(④), 컬럼 계열 메인 스트로브 신호(Cow. Main Strobe)가 활성화되는 것에 응답하여 컬럼 계열 스트로브 신호(Cow. Strobe)가 활성화된다.Then, when the read or write command (READ or WRITE) is activated (③), the column-based main strobe signal (Cow. Main Strobe) is activated (④) in response to the column-based main strobe signal (Cow. Main Strobe). ), The column-based strobe signal (Cow. Strobe) is activated.

전술한 종래기술의 반도체 메모리 소자에서 액티브 커맨드(ACT)가 활성화된 후 로우 계열 스트로브 신호(Row. Strobe)가 활성화되기 전에 로우 계열 메인 스트로브 신호(Row. Main Strobe)가 먼저 활성화되는 이유는, 로우 계열 스트로브 신호(Row. Strobe)가 액티브 커맨드(ACT)의 활성화구간과 서로 다른 활성화 구간을 가지도록하기 위해서이다.In the above-described conventional semiconductor memory device, the low main strobe signal (Row. Main Strobe) is activated first after the active command (ACT) is activated before the low strobe signal (Row. Strobe) is activated. This is to ensure that the series strobe signal Row. Strobe has an activation period different from that of the active command ACT.

즉, 로우 계열 스트로브 신호(Row. Strobe)가 도면에서는 한 개의 신호로 표현되었지만 실제로는 여러 개의 스트로브 신호를 의미하므로, 여러 개의 스트로브 신호가 각각 생성될 때마다 여러 개의 스트로브 신호를 생성하는 회로에 액티브 커맨드(ACT)의 펄스 폭과 서로 다른 펄스 폭을 갖도록 제어하는 알고리즘을 적용하면 비효율적일 수 있다.That is, since the row-based strobe signal (Row. Strobe) is represented as a single signal in the drawing, but actually refers to a plurality of strobe signals, it is active in a circuit that generates several strobe signals each time a plurality of strobe signals are generated. Applying an algorithm that controls the pulse width of the command ACT to have a pulse width different from that of the command ACT may be inefficient.

따라서, 전술한 바와 같이 액티브 커맨드(ACT)의 펄스 폭과 서로 다른 펄스 폭을 갖는 로우 계열 메인 스트로브 신호(Row. Main Strobe)를 먼저 생성하고 로우 계열 메인 스트로브 신호(Row. Main Strobe)에 응답하여 생성되는 로우 계열 스트로브 신호(Row. Strobe)는 모두 로우 계열 메인 스트로브 신호(Row. Main Strobe)와 같은 펄스 폭을 갖도록 하였다.Therefore, as described above, a low series main strobe signal (Row. Main Strobe) having a pulse width different from the pulse width of the active command ACT is first generated, and in response to the row series main strobe signal (Row. Main Strobe) The generated low strobe signal (Row. Strobe) all have the same pulse width as the low main strobe signal (Row. Main Strobe).

예컨대, 일반적인 액티브 커맨드(ACT)의 펄스 폭이 외부에서 인가되는 클럭(Clock)의 펄스 폭인 tCK 값을 갖는다고 하면 로우 계열 메인 스트로브 신호(Row. Main Strobe)가 갖는 펄스 폭은 1×tCK+α 값 또는 0.5×tCK+α 값이며, 이에 따라 로우 계열 스트로브 신호(Row. Strobe) 역시 1×tCK+α 값 또는 0.5×tCK+α 값의 펄스 폭을 갖도록 제어된다.For example, if the pulse width of a general active command ACT has a tCK value that is a pulse width of a clock applied from the outside, the pulse width of the row-based main strobe signal (Row. Main Strobe) is 1 × tCK + α. Value or 0.5 × tCK + α value, so that the row-based strobe signal (Row. Strobe) is also controlled to have a pulse width of 1 × tCK + α value or 0.5 × tCK + α value.

마찬가지로, 리드 또는 라이트 커맨드(READ or WRITE)가 활성화된 후 컬럼 계열 스트로브 신호(Col. Strobe)가 활성화되기 전에 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)가 먼저 활성화되는 이유는, 컬럼 계열 스트로브 신호(Col. Strobe)가 리드 또는 라이트 커맨드(READ or WRITE)의 활성화구간과 서로 다른 활 성화 구간을 가지도록하기 위해서이다.Similarly, the column-based strobe signal (Col. Main Strobe) is activated first after the read or write command (READ or WRITE) is activated but before the column-based strobe signal (Col. Strobe) is activated. This is to ensure that (Col. Strobe) has an activation section that is different from the activation section of the read or write command (READ or WRITE).

즉, 컬럼 계열 스트로브 신호(Col. Strobe)가 도면에서는 한 개의 신호로 표현되었지만 실제로는 여러 개의 스트로브 신호를 의미하므로, 여러 개의 스트로브 신호가 각각 생성될 때마다 여러 개의 스트로브 신호를 생성하는 회로에 리드 또는 라이트 커맨드(READ or WRITE)의 펄스 폭과 서로 다른 펄스 폭을 갖도록 제어하는 알고리즘을 적용하면 비효율적일 수 있다.That is, since the column-based strobe signal (Col. Strobe) is represented as a single signal in the drawing, but actually refers to a plurality of strobe signals, each time a plurality of strobe signals are generated, the circuit strobe signal is read. Alternatively, it may be inefficient to apply an algorithm for controlling to have a pulse width different from the pulse width of the write command READ or WRITE.

따라서, 전술한 바와 같이 리드 또는 라이트 커맨드(READ or WRITE)의 펄스 폭과 서로 다른 펄스 폭을 갖는 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)를 먼저 생성하고 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)에 응답하여 생성되는 컬럼 계열 스트로브 신호(Col. Strobe)는 모두 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)와 같은 펄스 폭을 갖도록 하였다.Accordingly, as described above, the column-based main strobe signal Col. Main Strobe having a pulse width different from the pulse width of the read or write command READ or WRITE is first generated, and the column-based main strobe signal Col. Main Strobe is generated. The column-based strobe signal (Col. Strobe) generated in response to the () has the same pulse width as the column-based main strobe signal (Col. Main Strobe).

예컨대, 일반적인 리드 또는 라이트 커맨드(READ or WRITE)의 펄스 폭이 외부에서 인가되는 클럭(Clock)의 펄스 폭인 tCK 값을 갖는다고 하면 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)가 갖는 펄스 폭은 1×tCK+α 값 또는 0.5×tCK+α 값이며, 이에 따라 컬럼 계열 스트로브 신호(Col. Strobe) 역시 1×tCK+α 값 또는 0.5×tCK+α 값의 펄스 폭을 갖도록 제어된다.For example, assuming that the pulse width of a general read or write command READ or WRITE has a tCK value, which is a pulse width of a clock applied from the outside, the pulse width of the column-based main strobe signal Col. Main Strobe is 1 The xtCK + α value or the 0.5 × tCK + α value, so that the column-based strobe signal Col. Strobe is also controlled to have a pulse width of 1 × tCK + α value or 0.5 × tCK + α value.

그런데, 전술한 반도체 메모리 소자의 동작에서는 로우 계열 스트로브 신호(Row. Strobe) 및 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭이 결국 외부에서 인가되는 클럭(Clock)의 펄스 폭에 대응하여 결정된다.However, in the operation of the semiconductor memory device described above, the pulse widths of the row-based strobe signal and the column-based strobe signal Col. Strobe are determined in correspondence to the pulse widths of the clock clock applied from the outside. .

즉, 외부에서 인가되는 클럭(Clock)의 펄스 폭이 커지면 로우 계열 스트로브 신호(Row. Strobe) 및 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭 또한 커질 수밖에 없는 구조이다.That is, as the pulse width of the clock applied from the outside becomes large, the pulse widths of the row-based strobe signal and the column-based strobe signal Col. Strobe are also inevitably increased.

이러한 구조를 갖는 반도체 메모리 소자가 노멀(Normal)한 동작을 하는 경우에는 일반적으로 외부에서 인가되는 클럭(Clock)의 주파수가 큰 편이므로 로우 계열 스트로브 신호(Row. Strobe) 및 컬럼 계열 스트로브 신호(Col. Strobe) 펄스 폭 또한 작은 편이다. 반면에, 테스트 동작, 특히 웨이퍼 테스트 동작을 하는 경우에는 상대적으로 낮은 주파수를 갖는 클럭(Clock)을 외부에서 인가하게 되므로 로우 계열 스트로브 신호(Row. Strobe) 및 컬럼 계열 스트로브 신호(Col. Strobe) 펄스 폭이 커진다.When a semiconductor memory device having such a structure performs normal operation, the frequency of the clock applied from the outside is generally large, so the row-based strobe signal and the column-based strobe signal Col Strobe pulse width is also small. On the other hand, in the case of a test operation, especially a wafer test operation, a clock having a relatively low frequency is externally applied, so a low series strobe signal and a column strobe signal Col. Strobe pulse are applied. The width becomes larger.

즉, 노멀(Normal)한 동작을 하는 경우보다 테스트 동작을 하는 경우에 로우 계열 스트로브 신호(Row. Strobe) 및 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭이 더 커진다.That is, the pulse width of the row-based strobe signal Row. Strobe and the column-based strobe signal Col. Strobe becomes larger when the test operation is performed than when the normal operation is performed.

이렇게, 테스트 동작시 펄스 폭이 노멀 동작시의 펄스 폭 보다 더 크게 되면, 테스트 동작에서 로우 계열 스트로브 신호(Row. Strobe) 및 컬럼 계열 스트로브 신호(Col. Strobe)에 응답하여 정상적으로 동작하던 반도체 메모리 소자의 셀 어레이 들이 노멀 동작에서는 정상적으로 동작하지 못하는 문제점이 발생할 수 있다.As such, when the pulse width in the test operation is greater than the pulse width in the normal operation, the semiconductor memory device normally operated in response to the low strobe signal (Row. Strobe) and the column strobe signal (Col. Strobe) in the test operation. Cell arrays may not operate normally in normal operation.

이는, 테스트의 본래 목적인 반도체 메모리 소자에 포함된 다수의 셀의 잠재적인 스크린(screen) 불량을 잡아내는 것이 의미가 없다는 것을 의미하므로 테스트 동작을 위해 소모된 시간과 비용을 낭비되는 문제를 발생시킨다.This means that it is meaningless to catch potential screen defects of a large number of cells included in the semiconductor memory device, which is the original purpose of the test, thus causing a problem of wasting time and money spent on the test operation.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 외부에서 인가되는 클럭의 펄스 폭과 상관없이 독립적인 펄스 폭으로 로우 계열 스트로브 신호 및 컬럼 계열의 스토로브 신호를 생성할 수 있는 스트로브 신호 생성회로를 구비하는 반도체 메모리 소자에 관한 것이다.The present invention has been proposed to solve the problems of the prior art as described above, and can generate a low series strobe signal and a column series Stove signal with an independent pulse width regardless of a pulse width of an externally applied clock. A semiconductor memory device having a strobe signal generation circuit.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 리드 또는 라이트 커맨드에 응답하여 메인 스트로브 신호를 생성하기 위한 메인 스트로브 신호 생성수단; 상기 메인 스트로브 신호에 응답하여 컬럼 스트로브 신호를 생성하되, 모드 레지스터 셋에 정의된 클럭고정루프 제어신호에 대응하여 상기 컬럼 스트로브 신호의 펄스 폭을 선택적으로 변동하는 컬럼 스트로브 신호 생성수단을 구비하는 반도체 메모리 소자를 제공한다.According to an aspect of the present invention for achieving the above object, the main strobe signal generating means for generating a main strobe signal in response to a read or write command; And a column strobe signal generating means for generating a column strobe signal in response to the main strobe signal, the column strobe signal generating means for selectively varying a pulse width of the column strobe signal in response to a clock fixed loop control signal defined in a mode register set. Provided is an element.

또한, 상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 리드 또는 라이트 커맨드에 응답하여 제1 펄스 폭을 갖는 메인 스트로브 신호를 생성하기 위한 메인 스트로브 신호 생성수단; 상기 메인 스트로브 신호에 응답하여 컬럼 스트로브 신호를 생성하기 위한 컬럼 스트로브 신호 생성수단을 구비하고, 상기 컬럼 스트로브 신호는 모드 레지스터 셋에 정의된 클럭고정루프 제어신호에 응답하여 상기 제1 펄스 폭 및 제2 펄스 폭 - 상기 제1 펄스 폭에 비해 짧 음 - 중 어느 하나의 펄스 폭을 선택적으로 가지며, 상기 제2 펄스 폭은 테스트 모드 신호에 대응하여 그 폭이 변화하는 것을 특징으로 하는 반도체 메모리 소자를 제공한다.Further, according to another aspect of the present invention for achieving the above object to be solved, main strobe signal generating means for generating a main strobe signal having a first pulse width in response to a read or write command; And a column strobe signal generating means for generating a column strobe signal in response to the main strobe signal, wherein the column strobe signal is the first pulse width and the second in response to a clock fixed loop control signal defined in a mode register set. And a pulse width optionally shorter than the first pulse width, wherein the second pulse width varies in response to a test mode signal. do.

전술한 본 발명은 외부에서 인가되는 클럭의 펄스 폭과 상관없이 모드 레지스터 셋에 정의된 클럭고정루프 제어신호에 응답하여 로우 계열 스트로브 신호 및 컬럼 계열의 스토로브 신호의 펄스 폭을 조절할 수 있는 효과가 있다.The present invention described above has an effect of controlling the pulse width of the row-based strobe signal and the column-based strobe signal in response to the clock fixed loop control signal defined in the mode register set regardless of the pulse width of the clock applied from the outside. have.

예컨대, 낮은 주파수로 테스트하여 외부에서 인가되는 클럭의 펄스 폭이 상대적으로 넓은 웨이퍼 테스트 등의 동작에서 스트로브 신호의 펄스 폭을 좁게 조절하여 테스트를 수행할 수 있는 효과가 있다.For example, the test may be performed by narrowly adjusting the pulse width of the strobe signal in an operation such as a wafer test in which a pulse width of a clock applied externally by testing at a low frequency is relatively wide.

이로 인해, 테스트 동작에서 상대적으로 정확하게 반도체 메모리 소자에 포함된 다수의 셀의 잠재적인 스크린(screen) 불량을 잡아낼 수 있는 효과가 있다.This has the effect of catching potential screen defects of a large number of cells included in the semiconductor memory device in a test operation relatively accurately.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be configured in various different forms, only this embodiment is intended to complete the disclosure of the present invention and to those skilled in the art the scope of the present invention It is provided to inform you completely.

도 2는 본 발명의 실시예에 따른 반도체 메모리 소자에서 컬럼 계열 스트로브 신호를 생성하는 회로를 도시한 블록 다이어그램이다.2 is a block diagram illustrating a circuit for generating a column-based strobe signal in a semiconductor memory device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자에서 컬럼 계열 스트로브 신호를 생성하는 회로는, 리드 또는 라이트 커맨드(READ or WRITE)에 응답하여 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)를 생성하기 위한 메인 스토로브 신호 생성부(200)와, 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)에 응답하여 컬럼 계열 스트로브 신호(Col. Strobe)를 생성하되, 모드 레지스터 셋(Mode Register Set : MRS, 260)에 정의된 클럭고정루프 제어신호(CLL_CON)에 대응하여 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭을 선택적으로 변동하는 컬럼 스트로브 신호 생성부(220)를 구비한다.Referring to FIG. 2, a circuit for generating a column-based strobe signal in a semiconductor memory device according to an embodiment of the present invention may include a column-based main strobe signal Col. Main Strobe in response to a read or write command. A main strobe signal generation unit 200 for generating a signal and a column series strobe signal (Col. Strobe) in response to the column series strobe signal (Col. Main Strobe) generates a mode register set (Mode Register Set: The column strobe signal generator 220 selectively varies the pulse width of the column-based strobe signal Col. Strobe in response to the clock fixed loop control signal CLL_CON defined in the MRS 260.

여기서, 클럭고정루프 제어신호(CLL_CON)는, 외부에서 입력되는 클럭과 내부에서 생성되는 클럭의 위상을 락킹 하기 위한 장치, 즉, 지연고정루프(Delay Locked Loop : DLL) 또는 위상고정루프(Phase Locked Loop : PLL)의 동작을 온/오프 제어하는 신호를 의미한다.Here, the clock locked loop control signal CLL_CON is a device for locking the phase of an externally input clock and an internally generated clock, that is, a delay locked loop (DLL) or a phase locked loop (Phase locked). Loop: It means the signal to control the operation of PLL).

즉, 외부에서 인가되는 클럭의 주파수가 상대적으로 낮은 경우에는 지연고정루프(DLL) 또는 위상고정루프(PLL)를 사용하지 않아도 반도체 메모리 소자에서 비교적 정확한 타이밍에 데이터가 입/출력되는 것이 가능하다.That is, when the frequency of the externally applied clock is relatively low, data may be input / output at a relatively accurate timing in the semiconductor memory device without using the delay locked loop DLL or the phase locked loop PLL.

따라서, 외부에서 인가하는 클럭의 주파수가 상대적으로 낮아지는 웨이퍼 테스트의 경우에는 지연고정루프(DLL) 또는 위상고정루프(PLL)의 동작을 제어하기 위해 모드 레지스터 셋(MRS, 260)에 정의된 클럭고정루프 제어신호(CLL_CON)를 자유 롭게 활성화/비활성화시키는 것이 가능하다.Therefore, in the case of the wafer test in which the frequency of the externally applied clock is relatively low, the clock defined in the mode register set (MRS) 260 to control the operation of the delay locked loop (DLL) or the phase locked loop (PLL). It is possible to freely activate / deactivate the fixed loop control signal CLL_CON.

도 3은 도 2에 도시된 본 발명의 실시예에 따른 컬럼 계열 스트로브 신호를 생성하는 회로의 구성요소 중 컬럼 스트로브 신호 생성부를 상세하게 도시한 회로도이다.3 is a circuit diagram illustrating in detail a column strobe signal generation unit among components of a circuit generating a column-based strobe signal according to an embodiment of the present invention shown in FIG. 2.

도 3을 참조하면, 본 발명의 실시예에 따른 컬럼 계열 스트로브 신호를 생성하는 회로의 구성요소 중 컬럼 스트로브 신호 생성부(220)는, 클럭고정루프 제어신호(CLL_CON)에 응답하여 펄스 폭 변동신호(PW_Variable)를 생성하기 위한 펄스 폭 변동신호 생성부(222)와, 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)에 응답하여 펄스 폭 변동신호(PW_Variable)에 대응된 펄스 폭을 갖는 컬럼 계열 스트로브 신호(Col. Strobe)를 출력하는 컬럼 스트로브 신호 출력부(224)를 구비한다.Referring to FIG. 3, the column strobe signal generator 220 among the components of the circuit generating the strobe signal according to the embodiment of the present invention, the pulse width fluctuation signal in response to the clock fixed loop control signal CLL_CON A column width strobe signal having a pulse width change signal generator 222 for generating PW_Variable and a pulse width corresponding to the pulse width change signal PW_Variable in response to the column type main strobe signal Col. Main Strobe And a column strobe signal output unit 224 for outputting (Col. Strobe).

여기서, 펄스 폭 변동신호 생성부(222)는, 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)와 클럭고정루프 제어신호(CLL_CON)를 입력받아 출력하기 위한 낸드게이트(NAND1), 및 낸드게이트(NAND1)의 출력신호(Strobe_Node)를 지연하여 펄스 폭 변동신호(PW_Variable)로서 출력하기 위한 지연소자(2222)를 구비한다.Here, the pulse width variation signal generator 222 may include a NAND gate NAND1 for receiving and outputting a column-based main strobe signal Col. Main Strobe and a clock fixed loop control signal CLL_CON, and a NAND gate NAND1. And a delay element 2222 for delaying the output signal Strobe_Node and outputting it as a pulse width variation signal PWM_Variable.

이때, 지연소자(2222)는 테스트 모드 신호 디코더(240)에서 출력되는 테스트 모드 신호(TM_PulseWidth)에 응답하여 그 지연량을 변동할 수 있다.In this case, the delay element 2222 may change the delay amount in response to the test mode signal TM_PulseWidth output from the test mode signal decoder 240.

이렇게, 테스트 모드 신호(TM_PulseWidth)에 응답하여 지연소자(2222)의 지연량을 변동하게 되면, 그에 대응하여 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭이 변동한다.As described above, when the delay amount of the delay element 2222 is changed in response to the test mode signal TM_PulseWidth, the pulse width of the column-based strobe signal Col. Strobe varies accordingly.

그리고, 컬럼 스트로브 신호 출력부(224)는, 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)와 펄스 폭 변동신호(PW_Variable)를 입력받아 출력하는 낸드게이트(NAND2), 및 낸드게이트(NAND2)의 출력신호를 입력받아 컬럼 계열 스트로브 신호(Col. Strobe)로서 출력하기 위한 인버터(INV)를 구비한다.The column strobe signal output unit 224 outputs the NAND gate NAND2 and the NAND gate NAND2 that receive and output a column-based main strobe signal Col. Main Strobe and a pulse width variation signal PW_Variable. An inverter (INV) for receiving a signal and outputting it as a column series strobe signal (Col. Strobe) is provided.

도 4는 도 3에 도시된 본 발명의 실시예에 따른 컬럼 스트로브 신호 생성부의 구성요소 중 지연소자를 상세하게 도시한 회로도이다.FIG. 4 is a detailed circuit diagram illustrating a delay element among components of a column strobe signal generator according to an exemplary embodiment of the present invention shown in FIG. 3.

도 4를 참조하면, 도 3에 도시된 본 발명의 실시예에 따른 지연소자(2222)는, 신호입력단(IN)과 신호출력단(OUT) 사이에 직렬접속된 다수의 딜레이(2222a, 2222b, 2222c, 2222d), 및 정 제어단에 인가된 테스트 모드 신호(TM_PulseWidth<0 ~ 4>)와 부 제어단에 인가된 테스트 모드 신호의 반전신호(TM_PulseWidth_b<0 ~ 4>)에 응답하여 각각의 딜레이(2222a, 2222b, 2222c, 2222d)의 입력단(DIN_0, D_IN1, D_IN2, D_IN3, D_IN4)에 인가된 신호가 각각의 딜레이의 출력단(D_OUT0, D_OUT1, D_OUT2, D_OUT3, D_OUT4)에 지연되어 전달되는 것을 온/오프 제어하기 위한 다수의 전달게이트(TG0, TG1, TG2, TG3, TG4)를 구비한다.Referring to FIG. 4, a delay element 2222 according to an embodiment of the present invention illustrated in FIG. 3 includes a plurality of delays 2222a, 2222b, and 2222c connected in series between a signal input terminal IN and a signal output terminal OUT. 2222d) and each delay in response to the test mode signal TM_PulseWidth <0 to 4> applied to the positive control terminal and the inversion signal TM_PulseWidth_b <0 to 4> of the test mode signal applied to the negative control terminal. Signals applied to the input terminals DIN_0, D_IN1, D_IN2, D_IN3, and D_IN4 of 2222a, 2222b, 2222c, and 2222d are delayed and transmitted to the output terminals D_OUT0, D_OUT1, D_OUT2, D_OUT3, and D_OUT4 of each delay. A plurality of transfer gates TG0, TG1, TG2, TG3, TG4 for off control are provided.

즉, 테스트 모드 신호(TM_PulseWidth<0 ~ 4>)에 어떠한 값이 정의되느냐에 따라 실제로 각각의 딜레이(2222a, 2222b, 2222c, 2222d)의 입력단(DIN_0, D_IN1, D_IN2, D_IN3, D_IN4)의 신호를 지연하여 각각의 딜레이(2222a, 2222b, 2222c, 2222d)의 출력단(D_OUT0, D_OUT1, D_OUT2, D_OUT3, D_OUT4)으로 인가할 수 있는 딜 레이의 개수가 달라지게된다.That is, according to which value is defined in the test mode signals TM_PulseWidth <0 to 4>, the signals of the input terminals DIN_0, D_IN1, D_IN2, D_IN3, and D_IN4 of the respective delays 2222a, 2222b, 2222c, and 2222d are actually The number of delays that can be applied to the output terminals D_OUT0, D_OUT1, D_OUT2, D_OUT3, and D_OUT4 of each of the delays 2222a, 2222b, 2222c, and 2222d varies.

따라서, 신호입력단(IN)과 신호출력단(OUT) 사이에 직렬접속된 다수의 딜레이(2222a, 2222b, 2222c, 2222d) 중 입력되는 신호를 지연할 수 있는 딜레이의 개수가 많아지면 많아질수록 신호입력단(IN)에 인가된 신호는 더 오랜 시간 동안 지연되어 신호출력단(OUT)에 인가될 것이고, 그 반대의 경우에는 더 짧은 시간 동안 지연되어 신호출력단(OUT)에 인가될 것이다.Therefore, as the number of delays that can delay the input signal among the plurality of delays 2222a, 2222b, 2222c, and 2222d connected in series between the signal input terminal IN and the signal output terminal OUT increases, the signal input terminal increases. The signal applied to (IN) will be delayed for a longer time and applied to the signal output terminal OUT, and vice versa for a shorter time and applied to the signal output terminal OUT.

도 5a는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자에서 컬럼 계열 스트로브 신호를 생성하는 회로의 동작파형 중 클럭고정루프 제어신호가 활성화된 경우를 도시한 타이밍 다이어그램이다.FIG. 5A is a timing diagram illustrating a case where a clock fixed loop control signal is activated among operating waveforms of a circuit generating a column-based strobe signal in the semiconductor memory device of FIG. 2.

도 5a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자에서 컬럼 계열 스트로브 신호를 생성하는 회로의 동작파형 중 클럭고정루프 제어신호(CLL_CON)가 활성화된 경우, 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)가 예정된 제1 펄스 폭을 가지고 활성화되면, 컬럼 계열 스트로브 신호(Col. Strobe) 신호 역시 예정된 제1 펄스를 가지고 활성화되는 것을 알 수 있다.Referring to FIG. 5A, when a clock fixed loop control signal CLL_CON is activated among operating waveforms of a circuit generating a column-based strobe signal in a semiconductor memory device according to an embodiment of the present invention, the column-based main strobe signal Col. When the main strobe is activated with the predetermined first pulse width, it can be seen that the column-based strobe signal Col. Strobe signal is also activated with the predetermined first pulse.

즉, 반도체 메모리 소자가 노멀(Normal)한 동작을 수행하는 경우에는 외부에서 인가되는 클럭(Clock)의 펄스 폭이 상대적으로 좁은 편이고, 이에 따라 컬럼 계열 메인 스트로브 신호(Col. Main Strobe) 및 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭 또한 상대적으로 좁아지기 때문에 클럭고정루프 제어신호(CLL_CON)를 비활성화하여 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭을 선택할 필요가 없다.That is, when the semiconductor memory device performs a normal operation, the pulse width of the clock applied from the outside is relatively narrow, and accordingly, a column main strobe signal and a column series Since the pulse width of the strobe signal Col. Strobe is also relatively narrow, it is not necessary to deactivate the clock fixed loop control signal CLL_CON to select the pulse width of the column-based strobe signal Col. Strobe.

물론, 외부에서 인가되는 클럭(Clock)의 펄스 폭이 상대적으로 좁은 편이라는 것은 반도체 메모리 소자의 동작 속도가 상대적으로 빠르다는 것을 의미하므로 클럭고정루프 제어신호(CLL_CON)를 비활성화하게되면 정상적인 데이터의 입/출력 동작이 불가능할 수 있다.Of course, since the pulse width of the clock applied from the outside is relatively narrow, it means that the operation speed of the semiconductor memory device is relatively high. Therefore, when the clock fixed loop control signal CLL_CON is deactivated, normal data input is performed. Output operation may not be possible.

그럼에도 불구하고, 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭을 선택하고 싶은 경우에는 클럭고정루프 제어신호(CLL_CON) 대신에 새로운 테스트 신호를 사용할 수도 있다. 하지만, 이는 새로운 테스트 모드에 관한 사항을 모드 레지스터 셋에 새롭게 정의하여야 하고, 이에 따라 테스트 모드 신호를 디코딩하는 회로를 변경하여야 하므로 권장할 만한 사항은 아니다.Nevertheless, when a pulse width of the column-based strobe signal Col. Strobe is desired, a new test signal may be used instead of the clock fixed loop control signal CLL_CON. However, this is not recommended because the new test mode should be newly defined in the mode register set, and the circuit for decoding the test mode signal should be changed accordingly.

도 5b는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자에서 컬럼 계열 스트로브 신호를 생성하는 회로의 동작파형 중 클럭고정루프 제어신호가 비활성화된 경우를 도시한 타이밍 다이어그램이다.FIG. 5B is a timing diagram illustrating a case where a clock fixed loop control signal is inactivated among operating waveforms of a circuit generating a column-based strobe signal in the semiconductor memory device of FIG. 2.

도 5b를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자에서 컬럼 계열 스트로브 신호를 생성하는 회로의 동작파형 중 클럭고정루프 제어신호(CLL_CON)가 비활성화된 경우, 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)가 예정된 제1 펄스 폭을 가지고 활성화되어도 컬럼 계열 스트로브 신호(Col. Strobe) 신호는 예정된 제1 펄스 폭보다 작은 제2 펄스 폭을 가지고 활성화되는 것을 알 수 있다.Referring to FIG. 5B, when the clock fixed loop control signal CLL_CON is inactivated among operating waveforms of a circuit generating a column-based strobe signal in a semiconductor memory device according to an embodiment of the present invention, the column-based main strobe signal Col. Even if Main Strobe is activated with a predetermined first pulse width, it can be seen that the column-based strobe signal Col. Strobe signal is activated with a second pulse width smaller than the predetermined first pulse width.

즉, 반도체 메모리 소자가 테스트 동작, 특히, 웨이퍼 테스트 동작을 수행하는 경우에는 외부에서 인가되는 클럭(Clock)의 펄스 폭이 상대적으로 넓은 편이고, 이에 따라 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)의 펄스 폭 또한 상대적으로 넓어지기 때문에 클럭고정루프 제어신호(CLL_CON)를 비활성화하여 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭을 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)의 펄스 폭보다 좁게 만들 필요가 있다.That is, when the semiconductor memory device performs a test operation, in particular, a wafer test operation, a pulse width of a clock applied from the outside is relatively wide, and accordingly, a column main strobe signal (Col. Main Strobe) Since the pulse width is also relatively wide, it is necessary to deactivate the clock fixed loop control signal CLL_CON to make the pulse width of the column strobe signal Col. Strobe narrower than the pulse width of the column main strobe signal Col. Main Strobe. There is.

이때, 외부에서 인가되는 클럭(Clock)의 펄스 폭이 상대적으로 넓은 편이라는 것은 반도체 메모리 소자의 동작 속도가 상대적으로 느리다는 것을 의미하므로 클럭고정루프 제어신호(CLL_CON)가 비활성화되어도 정상적인 데이터의 입/출력 동작에는 큰 영향을 미치지 않는다.In this case, the relatively wide pulse width of the external clock clock means that the operation speed of the semiconductor memory device is relatively slow. Therefore, even when the clock fixed loop control signal CLL_CON is inactivated, normal data input / output is performed. It doesn't affect the output operation.

물론, 전술한 바와 같이 클럭고정루프 제어신호(CLL_CON) 대신에 새로운 테스트 신호를 사용하여 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭을 선택할 수도 있다. 하지만, 이는 새로운 테스트 모드에 관한 사항을 모드 레지스터 셋에 새롭게 정의하여야 하고, 이에 따라 테스트 모드 신호를 디코딩하는 회로를 변경하여야 하므로 권장할 만한 사항은 아니다.Of course, as described above, the pulse width of the column-based strobe signal Col. Strobe may be selected using a new test signal instead of the clock fixed loop control signal CLL_CON. However, this is not recommended because the new test mode should be newly defined in the mode register set, and the circuit for decoding the test mode signal should be changed accordingly.

도 5c는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자에서 컬럼 계열 스트로브 신호를 생성하는 회로의 동작파형 중 클럭고정루프 제어신호가 비활성화된 상태에서 테스트 모드 신호를 사용하여 컬럼 계열 스트로브 신호의 펄스 폭을 변동하는 경우를 도시한 타이밍 다이어그램이다.FIG. 5C illustrates a column series strobe using a test mode signal in a state in which a clock fixed loop control signal is deactivated among operating waveforms of a circuit generating a column series strobe signal in the semiconductor memory device illustrated in FIG. 2. The timing diagram which shows the case where the pulse width of a signal changes.

도 5c를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자에서 컬럼 계열 스트로브 신호를 생성하는 회로의 동작파형 중 클럭고정루프 제어신호(CLL_CON)가 비활성화된 상태에서는 테스트 모드 신호(TM_PulseWidth)를 사용하여 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭을 변동할 수 있는 것을 알 수 있다.Referring to FIG. 5C, the test mode signal TM_PulseWidth is used when the clock fixed loop control signal CLL_CON is inactivated among operating waveforms of a circuit generating a column-based strobe signal in a semiconductor memory device according to an embodiment of the present invention. It can be seen that the pulse width of the column-based strobe signal (Col. Strobe) can be varied.

즉, 반도체 메모리 소자가 테스트 동작, 특히, 웨이퍼 테스트 동작을 수행하는 경우에 클럭고정루프 제어신호(CLL_CON)를 비활성화하여 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭을 컬럼 계열 메인 스트로브 신호(Col. Main Strobe)의 펄스 폭보다 상대적으로 좁게 한 이후에도 테스트 모드 신호(TM_PulseWidth)를 적절히 사용하여 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭을 변동하는 것이 가능하다.In other words, when the semiconductor memory device performs a test operation, in particular, a wafer test operation, the clock fixed loop control signal CLL_CON is deactivated to convert the pulse width of the column-based strobe signal Col. Strobe to the column-based main strobe signal Col. It is possible to vary the pulse width of the column-based strobe signal (Col. Strobe) by appropriately using the test mode signal TM_PulseWidth even after making it relatively narrower than the pulse width of the main strobe.

이는, 전술한 바와 같이 클럭고정루프 제어신호(CLL_CON) 대신에 새로운 테스트 신호를 사용하여 컬럼 계열 스트로브 신호(Col. Strobe)의 펄스 폭을 선택하는 경우라도 동일하게 적용할 수 있는 방법이다.As described above, this method can be similarly applied even when the pulse width of the column-based strobe signal Col. Strobe is selected using a new test signal instead of the clock fixed loop control signal CLL_CON.

이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 노멀(Normal) 모드 동작에서 상대적으로 고속으로 동작하는 반도체 메모리 소자를 테스트 모드 동작에서 상대적으로 저속으로 동작시키는 경우, 외부에서 인가되는 클럭의 펄스 폭과 상관없이 모드 레지스터 셋에 정의된 클럭고정루프 제어신호에 응답하여 로우 계열 스트로브 신호 및 컬럼 계열의 스토로브 신호의 펄스 폭을 조절할 수 있다.As described above, according to the exemplary embodiment of the present invention, when a semiconductor memory device operating at a relatively high speed in a normal mode operation is operated at a relatively low speed in a test mode operation, an external clock is applied. Regardless of the pulse width, the pulse width of the row-based strobe signal and the column-based stove signal can be adjusted in response to the clock-locked loop control signal defined in the mode register set.

이로 인해, 낮은 주파수의 외부클럭을 사용하는 테스트인 웨이퍼 테스트에서 도 상대적으로 정확하게 반도체 메모리 소자에 포함된 다수의 셀의 잠재적인 스크린(screen) 불량을 잡아낼 수 있다.As a result, even in wafer tests, which are tests using low frequency external clocks, it is possible to relatively accurately detect potential screen defects of a large number of cells included in a semiconductor memory device.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명의 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the technical field of the present invention without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill.

예컨대, 전술한 실시예에서 컬럼 계열 스트로브 신호를 생성하는 회로에 대해서만 설명하였는데, 본 발명은 컬럼 계열 스트로브 신호를 생성하는 회로뿐만 아니라 로우 계열 스트로브 신호를 생성하는 회로에도 적용할 수 있다.For example, in the above-described embodiment, only the circuit generating the column based strobe signal has been described. The present invention can be applied to the circuit generating the row based strobe signal as well as the circuit generating the column based strobe signal.

전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.The logic gate and the transistor illustrated in the above-described embodiment should be implemented in different positions and types depending on the polarity of the input signal.

도 1은 종래기술에 따른 반도체 메모리 소자에서 사용되는 스트로브 신호의 활성화 타이밍을 도시한 타이밍 다이어그램.1 is a timing diagram showing an activation timing of a strobe signal used in a semiconductor memory device according to the prior art.

도 2는 본 발명의 실시예에 따른 반도체 메모리 소자에서 컬럼 계열 스트로브 신호를 생성하는 회로를 도시한 블록 다이어그램.2 is a block diagram illustrating a circuit for generating a column-based strobe signal in a semiconductor memory device according to an embodiment of the present invention.

도 3은 도 2에 도시된 본 발명의 실시예에 따른 컬럼 계열 스트로브 신호를 생성하는 회로의 구성요소 중 컬럼 스트로브 신호 생성부를 상세하게 도시한 회로도.FIG. 3 is a circuit diagram illustrating in detail a column strobe signal generation unit among components of a circuit generating a column series strobe signal according to the embodiment of the present invention shown in FIG.

도 4는 도 3에 도시된 본 발명의 실시예에 따른 컬럼 스트로브 신호 생성부의 구성요소 중 지연소자를 상세하게 도시한 회로도.4 is a circuit diagram illustrating in detail a delay element among components of a column strobe signal generator according to an exemplary embodiment of the present invention shown in FIG. 3.

도 5a는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자에서 컬럼 계열 스트로브 신호를 생성하는 회로의 동작파형 중 클럭고정루프 제어신호가 활성화된 경우를 도시한 타이밍 다이어그램.FIG. 5A is a timing diagram illustrating a case where a clock fixed loop control signal is activated among operating waveforms of a circuit generating a column-based strobe signal in the semiconductor memory device of FIG.

도 5b는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자에서 컬럼 계열 스트로브 신호를 생성하는 회로의 동작파형 중 클럭고정루프 제어신호가 비활성화된 경우를 도시한 타이밍 다이어그램.FIG. 5B is a timing diagram illustrating a case where a clock fixed loop control signal is inactivated among operating waveforms of a circuit generating a column-based strobe signal in the semiconductor memory device of FIG.

도 5c는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자에서 컬럼 계열 스트로브 신호를 생성하는 회로의 동작파형 중 클럭고정루프 제어신호가 비활성화된 상태에서 테스트 모드 신호를 사용하여 컬럼 계열 스트로브 신호의 펄스 폭을 변동하는 경우를 도시한 타이밍 다이어그램.FIG. 5C illustrates a column series strobe using a test mode signal in a state in which a clock fixed loop control signal is deactivated among operating waveforms of a circuit generating a column series strobe signal in the semiconductor memory device illustrated in FIG. 2. A timing diagram showing a case where the pulse width of a signal is varied.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

200 : 메인 스트로브 신호 생성부200: main strobe signal generator

220 : 컬럼 스트로브 신호 생성부220: column strobe signal generation unit

240 : 테스트 모드 신호 디코더240: test mode signal decoder

260 : 모드 레지스터 셋(MRS)260 mode register set (MRS)

222 : 펄스 폭 변동신호 생성부 222: pulse width variation signal generation unit

224 : 컬럼 스트로브 신호 출력부 2222 : 지연소자224: column strobe signal output unit 2222: delay element

Claims (11)

리드 또는 라이트 커맨드에 응답하여 메인 스트로브 신호를 생성하기 위한 메인 스트로브 신호 생성수단;Main strobe signal generation means for generating a main strobe signal in response to a read or write command; 상기 메인 스트로브 신호에 응답하여 컬럼 스트로브 신호를 생성하되, 모드 레지스터 셋에 정의된 클럭고정루프 제어신호에 대응하여 상기 컬럼 스트로브 신호의 펄스 폭을 선택적으로 변동하는 컬럼 스트로브 신호 생성수단A column strobe signal generating means for generating a column strobe signal in response to the main strobe signal, and selectively varying a pulse width of the column strobe signal in response to a clock fixed loop control signal defined in a mode register set 을 구비하는 반도체 메모리 소자.A semiconductor memory device having a. 제1항에 있어서,The method of claim 1, 상기 컬럼 스트로브 신호 생성수단은,The column strobe signal generating means, 상기 클럭고정루프 제어신호에 응답하여 펄스 폭 변동신호를 생성하기 위한 펄스 폭 변동신호 생성부; 및A pulse width change signal generator for generating a pulse width change signal in response to the clock fixed loop control signal; And 상기 메인 스트로브 신호에 응답하여 상기 펄스 폭 변동신호에 대응된 펄스 폭을 갖는 상기 컬럼 스트로브 신호를 출력하는 컬럼 스트로브 신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And a column strobe signal output unit configured to output the column strobe signal having a pulse width corresponding to the pulse width variation signal in response to the main strobe signal. 제2항에 있어서,The method of claim 2, 상기 펄스 폭 변동신호 생성부는,The pulse width variation signal generation unit, 상기 메인 스트로브 신호와 상기 클럭고정루프 제어신호를 입력받아 출력하기 위한 낸드게이트; 및A NAND gate for receiving and outputting the main strobe signal and the clock fixed loop control signal; And 상기 낸드게이트의 출력신호를 지연하여 상기 펄스 폭 변동신호로서 출력하기 위한 지연소자를 구비하는 반도체 메모리 소자.And a delay element for delaying the output signal of the NAND gate to output the pulse width variation signal. 제3항에 있어서,The method of claim 3, 상기 지연소자는,The delay element, 테스트 모드 신호에 응답하여 그 지연량이 변동하는 것을 특징으로 하는 반도체 메모리 소자.A delay amount fluctuates in response to a test mode signal. 제4항에 있어서,The method of claim 4, wherein 상기 지연소자는,The delay element, 신호입력단과 신호출력단 사이에 직렬접속된 다수의 딜레이;A plurality of delays connected in series between the signal input terminal and the signal output terminal; 정 제어단에 인가된 상기 테스트 모드 신호와 부 제어단에 인가된 상기 테스트 모드 신호의 반전신호에 응답하여 각각의 상기 딜레이의 입력단에 인가된 신호가 각각의 상기 딜레이의 출력단에 지연되어 전달되는 것을 온/오프 제어하기 위한 다수의 전달게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.In response to the inversion signal of the test mode signal applied to the positive control terminal and the test mode signal applied to the sub control terminal, a signal applied to an input terminal of each delay is transmitted to the output terminal of each delay. And a plurality of transfer gates for on / off control. 제2항에 있어서,The method of claim 2, 상기 컬럼 스트로브 신호 출력부는,The column strobe signal output unit, 상기 메인 스트로브 신호와 상기 펄스 폭 변동신호를 입력받아 출력하는 낸드게이트; 및A NAND gate that receives the main strobe signal and the pulse width variation signal and outputs the same; And 상기 낸드게이트의 출력신호를 입력받아 상기 컬럼 스트로브 신호로서 출력하는 인버터를 구비하는 반도체 메모리 소자.And an inverter configured to receive an output signal of the NAND gate and output the same as the column strobe signal. 리드 또는 라이트 커맨드에 응답하여 제1 펄스 폭을 갖는 메인 스트로브 신호를 생성하기 위한 메인 스트로브 신호 생성수단;Main strobe signal generating means for generating a main strobe signal having a first pulse width in response to a read or write command; 상기 메인 스트로브 신호에 응답하여 컬럼 스트로브 신호를 생성하기 위한 컬럼 스트로브 신호 생성수단을 구비하고,Column strobe signal generating means for generating a column strobe signal in response to the main strobe signal; 상기 컬럼 스트로브 신호는 모드 레지스터 셋에 정의된 클럭고정루프 제어신호에 응답하여 상기 제1 펄스 폭 및 제2 펄스 폭 - 상기 제1 펄스 폭에 비해 짧음 - 중 어느 하나의 펄스 폭을 선택적으로 가지며,The column strobe signal has a pulse width of any one of the first pulse width and the second pulse width-shorter than the first pulse width-in response to the clock fixed loop control signal defined in the mode register set, 상기 제2 펄스 폭은 테스트 모드 신호에 대응하여 그 폭이 변화하는 것을 특징으로 하는 반도체 메모리 소자.And the second pulse width is changed in response to a test mode signal. 제7항에 있어서,The method of claim 7, wherein 상기 컬럼 스트로브 신호 생성수단은,The column strobe signal generating means, 상기 클럭고정루프 제어신호 및 상기 테스트 모드 신호에 응답하여 펄스 폭 변동신호를 생성하기 위한 펄스 폭 변동신호 생성부; 및A pulse width change signal generator for generating a pulse width change signal in response to the clock fixed loop control signal and the test mode signal; And 상기 메인 스트로브 신호에 응답하여 상기 펄스 폭 변동신호에 대응된 펄스 폭을 갖는 상기 컬럼 스트로브 신호를 출력하기 위한 컬럼 스트로브 신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And a column strobe signal output unit configured to output the column strobe signal having a pulse width corresponding to the pulse width variation signal in response to the main strobe signal. 제8항에 있어서,The method of claim 8, 상기 펄스 폭 변동신호 생성부는,The pulse width variation signal generation unit, 상기 메인 스트로브 신호와 상기 클럭고정루프 제어신호를 입력받아 출력하기 위한 낸드게이트; 및A NAND gate for receiving and outputting the main strobe signal and the clock fixed loop control signal; And 상기 테스트 모드 신호에 대응하여 결정된 시간만큼 상기 낸드게이트의 출력신호를 지연하여 상기 펄스 폭 변동신호로서 출력하기 위한 지연소자를 구비하는 반도체 메모리 소자.And a delay element for delaying the output signal of the NAND gate by the time determined corresponding to the test mode signal and outputting the pulse width variation signal. 제9항에 있어서,The method of claim 9, 상기 지연소자는,The delay element, 신호입력단과 신호출력단 사이에 직렬접속된 다수의 딜레이;A plurality of delays connected in series between the signal input terminal and the signal output terminal; 정 제어단에 인가된 상기 테스트 모드 신호와 부 제어단에 인가된 상기 테스트 모드 신호의 반전신호에 응답하여 각각의 상기 딜레이의 입력단에 인가된 신호가 각각의 상기 딜레이의 출력단에 지연되어 전달되는 것을 온/오프 제어하기 위한 다수의 전달게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.In response to the inversion signal of the test mode signal applied to the positive control terminal and the test mode signal applied to the sub control terminal, a signal applied to an input terminal of each delay is transmitted to the output terminal of each delay. And a plurality of transfer gates for on / off control. 제8항에 있어서,The method of claim 8, 상기 컬럼 스트로브 신호 출력부는,The column strobe signal output unit, 상기 메인 스트로브 신호와 상기 펄스 폭 변동신호를 입력받아 출력하는 낸드게이트; 및A NAND gate that receives the main strobe signal and the pulse width variation signal and outputs the same; And 상기 낸드게이트의 출력신호를 입력받아 상기 컬럼 스트로브 신호로서 출력하는 인버터를 구비하는 반도체 메모리 소자.And an inverter configured to receive an output signal of the NAND gate and output the same as the column strobe signal.
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KR20180082928A (en) * 2017-01-11 2018-07-19 에스케이하이닉스 주식회사 Semiconductor device

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