KR20080108223A - Ｔｆｔ 기판, 반사형 ｔｆｔ 기판 및 이들의 제조 방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 569
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 356
- 238000000034 method Methods 0.000 title claims abstract description 299
- 239000010410 layer Substances 0.000 claims abstract description 950
- 239000004020 conductor Substances 0.000 claims abstract description 253
- 239000011229 interlayer Substances 0.000 claims abstract description 160
- 239000004065 semiconductor Substances 0.000 claims abstract description 133
- 239000010408 film Substances 0.000 claims description 706
- 229910052751 metal Inorganic materials 0.000 claims description 381
- 239000002184 metal Substances 0.000 claims description 380
- 238000005530 etching Methods 0.000 claims description 296
- 230000001681 protective effect Effects 0.000 claims description 246
- 239000010409 thin film Substances 0.000 claims description 137
- 238000010030 laminating Methods 0.000 claims description 85
- 238000002407 reforming Methods 0.000 claims description 32
- 229910052782 aluminium Inorganic materials 0.000 claims description 17
- 229910052709 silver Inorganic materials 0.000 claims description 17
- 229910052737 gold Inorganic materials 0.000 claims description 15
- 239000010931 gold Substances 0.000 claims description 15
- 239000004332 silver Substances 0.000 claims description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 13
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 12
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 12
- 239000000956 alloy Substances 0.000 claims description 9
- 229910045601 alloy Inorganic materials 0.000 claims description 9
- 238000002360 preparation method Methods 0.000 claims 1
- 239000011521 glass Substances 0.000 abstract description 54
- 239000007789 gas Substances 0.000 description 88
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 84
- 230000015572 biosynthetic process Effects 0.000 description 73
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 62
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 48
- 229910052581 Si3N4 Inorganic materials 0.000 description 44
- 239000011248 coating agent Substances 0.000 description 44
- 238000000576 coating method Methods 0.000 description 44
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 44
- 239000002253 acid Substances 0.000 description 41
- 238000005229 chemical vapour deposition Methods 0.000 description 34
- 238000004544 sputter deposition Methods 0.000 description 34
- 239000011787 zinc oxide Substances 0.000 description 32
- 230000000694 effects Effects 0.000 description 30
- 239000000463 material Substances 0.000 description 30
- 235000006408 oxalic acid Nutrition 0.000 description 28
- 239000000243 solution Substances 0.000 description 27
- 239000007864 aqueous solution Substances 0.000 description 25
- 239000004973 liquid crystal related substance Substances 0.000 description 25
- 229910052786 argon Inorganic materials 0.000 description 24
- OYQCBJZGELKKPM-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O-2].[Zn+2].[O-2].[In+3] OYQCBJZGELKKPM-UHFFFAOYSA-N 0.000 description 23
- 238000011161 development Methods 0.000 description 16
- 238000012545 processing Methods 0.000 description 16
- LIFHVOVNSMHTKB-UHFFFAOYSA-N [O-2].[Zn+2].[Sn+2]=O.[O-2].[In+3] Chemical compound [O-2].[Zn+2].[Sn+2]=O.[O-2].[In+3] LIFHVOVNSMHTKB-UHFFFAOYSA-N 0.000 description 13
- 239000011651 chromium Substances 0.000 description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 12
- 238000000151 deposition Methods 0.000 description 12
- 230000008021 deposition Effects 0.000 description 12
- 239000001301 oxygen Substances 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 12
- 238000009413 insulation Methods 0.000 description 11
- 229910003437 indium oxide Inorganic materials 0.000 description 10
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 10
- OGSBKCRVRQLKAW-UHFFFAOYSA-N [O-2].[Sm+3].[Sn+2]=O.[O-2].[In+3] Chemical compound [O-2].[Sm+3].[Sn+2]=O.[O-2].[In+3] OGSBKCRVRQLKAW-UHFFFAOYSA-N 0.000 description 9
- AZWHFTKIBIQKCA-UHFFFAOYSA-N [Sn+2]=O.[O-2].[In+3] Chemical compound [Sn+2]=O.[O-2].[In+3] AZWHFTKIBIQKCA-UHFFFAOYSA-N 0.000 description 9
- 238000002845 discoloration Methods 0.000 description 9
- 229910052750 molybdenum Inorganic materials 0.000 description 9
- 239000010955 niobium Substances 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 9
- 229910052804 chromium Inorganic materials 0.000 description 8
- 230000007797 corrosion Effects 0.000 description 8
- 238000005260 corrosion Methods 0.000 description 8
- 229910044991 metal oxide Inorganic materials 0.000 description 8
- 150000004706 metal oxides Chemical class 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 229910052747 lanthanoid Inorganic materials 0.000 description 7
- 150000002602 lanthanoids Chemical class 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 238000002425 crystallisation Methods 0.000 description 6
- 230000008025 crystallization Effects 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 6
- 229910052758 niobium Inorganic materials 0.000 description 6
- 238000005477 sputtering target Methods 0.000 description 6
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 6
- 229910001887 tin oxide Inorganic materials 0.000 description 6
- -1 Nd (neodymium) Chemical class 0.000 description 5
- 229910006404 SnO 2 Inorganic materials 0.000 description 5
- 229910052738 indium Inorganic materials 0.000 description 5
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000002834 transmittance Methods 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 4
- 239000000395 magnesium oxide Substances 0.000 description 4
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 229910052684 Cerium Inorganic materials 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910052779 Neodymium Inorganic materials 0.000 description 3
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 3
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- KKEYTLVFLSCKDE-UHFFFAOYSA-N [Sn+2]=O.[O-2].[Zn+2].[O-2] Chemical compound [Sn+2]=O.[O-2].[Zn+2].[O-2] KKEYTLVFLSCKDE-UHFFFAOYSA-N 0.000 description 2
- MSDNMOYJBGKQDH-UHFFFAOYSA-N [Zn+2].[O-2].[In+3].[O-2].[Zn+2] Chemical compound [Zn+2].[O-2].[In+3].[O-2].[Zn+2] MSDNMOYJBGKQDH-UHFFFAOYSA-N 0.000 description 2
- 150000007513 acids Chemical class 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910000420 cerium oxide Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 2
- 239000012769 display material Substances 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910001195 gallium oxide Inorganic materials 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910001954 samarium oxide Inorganic materials 0.000 description 2
- 229940075630 samarium oxide Drugs 0.000 description 2
- FKTOIHSPIPYAPE-UHFFFAOYSA-N samarium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[Sm+3].[Sm+3] FKTOIHSPIPYAPE-UHFFFAOYSA-N 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910001930 tungsten oxide Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- FZIZEIAMIREUTN-UHFFFAOYSA-N azane;cerium(3+) Chemical compound N.[Ce+3] FZIZEIAMIREUTN-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- WMYWVAYLQCZQIT-UHFFFAOYSA-N indium(3+) oxygen(2-) samarium(3+) Chemical compound [O-2].[Sm+3].[O-2].[In+3] WMYWVAYLQCZQIT-UHFFFAOYSA-N 0.000 description 1
- 229910000311 lanthanide oxide Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000476 molybdenum oxide Inorganic materials 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- PQQKPALAQIIWST-UHFFFAOYSA-N oxomolybdenum Chemical compound [Mo]=O PQQKPALAQIIWST-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
장기간에 걸쳐 안정적으로 작동시키면서 크로스토크를 방지할 수 있는 동시에 제조 공정의 공정수를 삭감함으로써, 제조 비용을 대폭 감소시킬 수 있는 것이 가능한 TFT 기판, 반사형 TFT 기판 및 이들의 제조 방법의 제안을 목적으로 한다. TFT 기판 (1)은 유리 기판 (10)과, 상면이 게이트 절연막 (30)으로 덮이면서, 측면이 층간 절연막 (50)으로 덮임으로써 절연된 게이트 전극 (23) 및 게이트 배선 (24)와, 게이트 전극 (23) 상의 게이트 절연막 (30) 상에 형성된 n형 산화물 반도체층 (40)과, n형 산화물 반도체층 (40) 상에, 채널부 (44)에 의해 이격되어 형성된 산화물 투명 도전체층 (60)과, 채널부 (44)를 보호하는 채널 가드 (500)을 구비하고 있다.
TFT 기판, 반사형 TFT 기판, 하프톤 마스크
Description
본 발명은 TFT 기판, 반사형 TFT 기판 및 이들의 제조 방법에 관한 것이다. 특히, 본 발명의 TFT 기판 및 반사형 TFT 기판은 게이트 절연막 및 층간 절연막에 의해 절연된 게이트 전극 및 게이트 배선과, 게이트 전극 상에 형성되어 TFT(박막 트랜지스터)의 활성층으로서의 n형 산화물 반도체층과, 채널부 상에 형성되며 층간 절연막으로 이루어지는 채널 가드와, 층간 절연막의 한 쌍의 개구부에 형성된 드레인 전극 및 소스 전극을 구비하고 있다. 이에 따라, 본 발명의 TFT 기판 및 반사형 TFT 기판은 장기간에 걸쳐 안정적으로 작동한다. 또한, 본 발명에 따르면, 제조 공정을 삭감하여 제조 원가의 비용 절감을 도모할 수 있으며, 게이트 배선끼리의 간섭 (크로스토크; crosstalk)와 같은 우려를 배제할 수 있다.
LCD(액정 표시 장치)나 유기 EL 표시 장치는 표시 성능, 에너지 절약 등의 이유로부터 널리 이용되고 있다. 이들은 특히 휴대 전화나 PDA(개인용 휴대 정보 단말기), 퍼스널 컴퓨터나 랩탑 퍼스널 컴퓨터, 텔레비젼 등의 표시 장치로서 거의 주류로 되어 있다. 이들 표시 장치에는 일반적으로 TFT 기판이 이용되고 있다.
예를 들면, 액정 표시 장치는 TFT 기판과 대향 기판 사이에 액정 등의 표시 재료가 충전되어 있다. 또한, 이 표시 재료는 화소마다 선택적으로 전압이 인가된다. 여기서, TFT 기판은 반도체 박막(반도체막이라고도 불림) 등으로 이루어지는 TFT(박막 트랜지스터)가 배치되어 있는 기판이다. 일반적으로, TFT 기판은 어레이 형상으로 TFT가 배치되어 있기 때문에, "TFT 어레이 기판"라고도 불린다.
한편, 액정 표시 장치 등에 이용되는 TFT 기판에는 TFT와 액정 표시 장치의 화면의 1 화소와의 세트(이는 1 유닛이라 불림)가 유리 기판 상에 종횡으로 배치되어 있다. TFT 기판에서는 유리 기판 상에 게이트 배선이, 예를 들면 세로 방향으로 등간격으로 배치되어 있고, 소스 배선 또는 드레인 배선의 한쪽이 가로 방향으로 등간격으로 배치되어 있다. 또한, 소스 배선 또는 드레인 배선의 다른 쪽, 게이트 전극, 소스 전극 및 드레인 전극이, 각 화소를 구성하는 상기 유닛 중에 각각 설치되어 있다.
<TFT 기판의 종래의 제조 방법>
한편, 이 TFT 기판의 제조법으로서는, 통상 5장의 마스크를 사용하는 5장 마스크 공정이나, 하프톤 노광 기술에 의해 4장의 마스크를 사용하는 4장 마스크 공정 등이 알려져 있다.
그런데, 이러한 TFT 기판의 제조법에서는 5장 또는 4장의 마스크를 사용함으로써, 그의 제조 공정은 많은 공정을 필요로 한다. 예를 들면, 4장 마스크 공정은 35 스텝(공정), 5장 마스크 공정은 40 스텝(공정)을 초과하는 공정이 필요하다. 이와 같이 공정수가 많아지면, 제조 수율이 저하될 우려가 있다. 또한, 공정수가 많으면, 공정이 복잡해져 제조 비용이 증대할 우려도 있다.
(5장의 마스크를 이용한 제조 방법)
도 70은 종래예에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략도이고, (a)는 게이트 전극이 형성된 단면도를 나타내고 있다. (b)는 에치 스토퍼가 형성된 단면도를 나타내고 있다. (c)는 소스 전극 및 드레인 전극이 형성된 단면도를 나타내고 있다. (d)는 층간 절연막이 형성된 단면도를 나타내고 있다. (e)는 화소 전극이 형성된 단면도를 나타내고 있다.
도 70(a)에 있어서, 유리 기판 (9210) 상에, 제1 마스크(도시하지 않음)를 이용하여 게이트 전극 (9212)가 형성된다. 즉, 우선 유리 기판 (9210) 상에, 스퍼터링에 의해 금속(예를 들면, Al(알루미늄) 등)이 퇴적된다. 다음으로, 제1 마스크를 이용하여 포토리소그래피법에 의해 레지스트가 형성된다. 다음으로, 소정의 형상으로 에칭함으로써 게이트 전극 (9212)이 형성되고, 레지스트가 애싱(ashing)된다.
다음으로, 도 70(b)에 나타낸 바와 같이, 유리 기판 (9210) 및 게이트 전극 (9212) 상에, SiN막(질화 실리콘막)으로 이루어지는 게이트 절연막 (9213), 및 α-Si:H(i)막 (9214)가 순서대로 적층된다. 다음으로, 채널 보호층인 SiN막(질화 실리콘막)이 퇴적된다. 다음으로, 제2 마스크(도시하지 않음)를 이용하여 포토리소그래피법에 의해 레지스트가 형성된다. 다음으로, CHF 가스를 이용하여 SiN막이 소정의 형상으로 드라이 에칭되고, 에치 스토퍼 (9215)가 형성되고, 레지스트가 애싱된다.
다음으로, 도 70(c)에 나타낸 바와 같이, α-Si:H(i)막 (9214) 및 에치 스토 퍼 (9215) 상에 α-Si:H(n)막 (9216)이 퇴적된다. 다음으로, 그 위에 Cr(크롬)/Al 2층막이 진공 증착 또는 스퍼터링법을 이용하여 퇴적된다. 다음으로, 제3 마스크(도시하지 않음)를 이용하여 포토리소그래피법에 의해 레지스트가 형성된다. 다음으로, Cr/Al 2층막이 에칭되어, 소정 형상의 소스 전극 (9217a) 및 드레인 전극 (9217b)가 형성된다. 이 때, Al에 대해서는 H3PO4-CH3COOH-HNO3을 이용한 포토에칭이 행해지고, 또한 Cr에 대해서는 질산제이세륨암모늄 수용액을 이용한 포토에칭이 행해진다. 다음으로, α-Si:H막((9216) 및 (9214))에 대하여 CHF 가스를 이용한 드라이 에칭과, 하이드라진 수용액(NH2NH2·H2O)을 이용한 웨트 에칭이 행해져, 소정 형상의 α-Si:H(n)막 (9216) 및 α-Si:H(i)막 (9214)가 형성되고, 레지스트가 애싱된다.
다음으로, 도 70(d)에 나타낸 바와 같이, 투명 전극 (9219)를 형성하기 전에, 게이트 절연막 (9213), 에치 스토퍼 (9215), 소스 전극 (9217a) 및 드레인 전극 (9217b) 상에 층간 절연막 (9218)이 퇴적된다. 다음으로, 제4 마스크(도시하지 않음)를 이용하여 포토리소그래피법에 의해 레지스트가 형성된다. 다음으로, 층간 절연막 (9218)이 에칭되고, 투명 전극 (9219)를 소스 전극 (9217a)와 전기적으로 접속시키기 위한 관통 구멍 (9218a)가 형성되고, 레지스트가 애싱된다.
다음으로, 도 70(e)에 나타낸 바와 같이, 소스 전극 (9217a) 및 드레인 전극 (9217b)의 패턴이 형성된 영역의 층간 절연막 (9218) 상에, 산화인듐과 산화아연을 주성분으로 하는 비정질 투명 도전막이 스퍼터링법에 의해 퇴적된다. 다음으로, 제5 마스크(도시하지 않음)를 이용하여 포토리소그래피법에 의해 레지스트가 형성된다. 다음으로, 비정질 투명 도전막에 대하여 옥살산 약 4 중량％의 수용액을 에칭제로서 이용하여 포토에칭이 행해진다. 다음으로, 비정질 투명 도전막이 소스 전극 (9217a)와 전기적으로 접속하는 것과 같은 형상으로 형성되고, 레지스트가 애싱된다. 이에 따라, 투명 전극 (9219)가 형성된다.
이와 같이, 본 종래예에 따른 TFT 기판의 제조 방법에 따르면, 5장의 마스크가 필요하다.
(3장의 마스크를 이용한 제조 방법)
상기 종래의 기술을 개량하는 기술로서, 마스크의 수를 (예를 들면, 5장에서 3장으로) 줄이고, 제조 공정을 보다 삭감한 방법으로 TFT 기판을 제조하는 기술이 다양하게 제안되어 있다. 예를 들면, 하기 특허 문헌 1 내지 7에는 3장의 마스크를 이용한 TFT 기판의 제조 방법이 기재되어 있다.
특허 문헌 1: 일본국 일본 특허 공개 제2004-317685호 공보
특허 문헌 2: 일본국 일본 특허 공개 제2004-319655호 공보
특허 문헌 3: 일본국 일본 특허 공개 제2005-017669호 공보
특허 문헌 4: 일본국 일본 특허 공개 제2005-019664호 공보
특허 문헌 5: 일본국 일본 특허 공개 제2005-049667호 공보
특허 문헌 6: 일본국 일본 특허 공개 제2005-106881호 공보
특허 문헌 7: 일본국 일본 특허 공개 제2005-108912호 공보
<발명의 개시>
<발명이 해결하고자 하는 과제>
그러나, 상기 특허 문헌 1 내지 7에 기재된 3장의 마스크를 이용한 TFT 기판의 제조 방법은 게이트 절연막의 양극 산화 공정 등이 필요하여 매우 번잡한 제조 공정이다. 이 때문에, 상기 TFT 기판의 제조 방법은 실용이 곤란한 기술이라는 문제가 있었다.
또한, 실제의 TFT 기판(반사형 TFT 기판 등을 포함)의 제조 라인에서는 품질(예를 들면, 장기간에 걸친 작동 안정성이나 게이트 배선끼리의 간섭 (크로스토크) 등의 문제점을 회피하는 것)이 중요하다. 즉, 품질을 향상시키는 동시에, 생산성도 향상시키는 것이 가능한 실용적인 기술이 요망되었다.
또한, 반사형의 TFT 기판, 반투과형의 TFT 기판, 반반사형의 TFT 기판에 대해서도 품질이나 생산성을 향상시키는 것이 요망되었다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로서, 채널 가드에 의해 장기간에 걸쳐 안정적으로 작동시키면서 크로스토크를 방지할 수 있는 동시에, 제조 공정의 공정수를 삭감함으로써 제조 비용을 대폭 감소시킬 수 있는 것이 가능한 TFT 기판, 반사형 TFT 기판 및 이들의 제조 방법의 제안을 목적으로 한다.
<과제를 해결하기 위한 수단>
상기 목적을 달성하기 위해, 본 발명의 TFT 기판은 기판과, 이 기판의 상측에 형성되고, 상면이 게이트 절연막으로 덮이면서 측면이 층간 절연막으로 덮임으로써 절연된 게이트 전극 및 게이트 배선과, 상기 게이트 전극의 상측이면서, 상기 게이트 절연막의 상측에 형성된 산화물층과, 상기 산화물층의 상측에, 채널부에 의해 이격되어 형성된 도전체층과, 상기 채널부의 상측에 형성되고, 상기 채널부를 보호하는 채널 가드를 구비한 구성으로 되어 있다.
이와 같이 하면, 채널부의 산화물층의 상부가 채널 가드에 의해 보호되기 때문에, 장기간에 걸쳐 안정적으로 작동할 수 있다.
또한, 바람직하게는, 상기 산화물층이 n형 산화물 반도체층이면 좋다.
이와 같이, TFT의 활성층으로서 산화물 반도체층을 사용함으로써, 전류를 흘리더라도 안정하여, 전류 제어에 의해 작동시키는 유기 전계 발광 장치에 있어서 유용하다.
또한, 바람직하게는, 상기 채널 가드가 상기 층간 절연막으로 이루어지며, 상기 층간 절연막의 한 쌍의 개구부에 상기 도전체층으로 이루어지는 드레인 전극 및 소스 전극이 각각 형성되면 좋다.
이와 같이 하면, 채널 가드, 채널부, 드레인 전극 및 소스 전극이 확실하면서 용이하게 제조되기 때문에, 수율이 개선되는 동시에 제조 원가의 비용 절감을 도모할 수 있다.
또한, 바람직하게는, 상기 도전체층이 산화물 도전체층 및/또는 금속층이면 좋다.
이와 같이 하면, 장기간에 걸쳐 안정적으로 작동할 수 있고, 또한 수율이 개선된다.
또한, 바람직하게는, 상기 도전체층이 적어도 화소 전극으로서 기능하면 좋다.
이와 같이 하면, 제조할 때에 사용하는 마스크 수를 삭감할 수 있어 제조 공정이 삭감된다. 따라서, 생산 효율이 향상되어 제조 원가의 비용 절감을 도모할 수 있다.
또한, 통상적으로 도전체층에 의해 소스 배선, 드레인 배선, 소스 전극, 드레인 전극 및 화소 전극이 형성된다. 이와 같이 하면, 소스 배선, 드레인 배선, 소스 전극, 드레인 전극 및 화소 전극을 효율적으로 제조할 수 있다.
또한, 바람직하게는, 상기 산화물층이 상기 채널부, 소스 전극 및 드레인 전극에 대응하는 소정의 위치에 형성되면 좋다.
이와 같이 하면, 통상적으로 산화물층이 소정의 위치에만 형성되게 되기 때문에, 게이트 배선끼리의 간섭 (크로스토크)과 같은 우려를 배제할 수 있다.
또한, 바람직하게는, 상기 기판의 상측이 보호용 절연막에 의해 덮이며, 상기 보호용 절연막이 화소 전극, 소스·드레인 배선 패드 및 게이트 배선 패드에 대응하는 위치에 개구부를 가지면 좋다.
이와 같이 하면, TFT 기판이 보호용 절연막을 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 TFT 기판을 제공할 수 있다.
한편, 소스·드레인 배선 패드란, 소스 배선 패드 또는 드레인 배선 패드를 말한다.
또한, 바람직하게는, 상기 TFT 기판이 게이트 전극, 게이트 배선, 소스 배선, 드레인 배선, 소스 전극, 드레인 전극 또는 화소 전극 중 적어도 하나 이상을 구비하고, 상기 게이트 전극, 게이트 배선, 소스 배선, 드레인 배선, 소스 전극, 드레인 전극 및 화소 전극 중 적어도 하나의 상측에 보조 도전층을 형성하면 좋다.
이와 같이 하면, 각 배선이나 전극의 전기 저항을 감소시킬 수 있다. 따라서, 신뢰성을 향상시킬 수 있는 동시에, 에너지 효율의 저하를 억제할 수 있다.
또한, 바람직하게는, 상기 TFT 기판이 금속층을 구비하고, 상기 금속층을 보호하는 금속층 보호용 산화물 도전체층을 가지면 좋다.
이와 같이 하면, 금속층의 부식을 방지하는 동시에 내구성을 향상시킬 수 있다. 예를 들면, 게이트 배선으로서 금속층을 이용한 경우, 게이트 배선 패드용의 개구부를 형성했을 때, 금속 표면이 노출되는 것을 방지할 수 있어, 접속 신뢰성을 향상시킬 수 있다. 또한, 금속층이 반사 금속층인 경우, 반사 금속층의 변색 등을 방지할 수 있어, 반사 금속층의 반사율이 저하되는 문제점을 방지할 수 있다.
또한, 바람직하게는, 상기 TFT 기판이 게이트 전극, 게이트 배선, 소스 배선, 드레인 배선, 소스 전극, 드레인 전극 또는 화소 전극 중 적어도 하나 이상을 구비하고, 상기 게이트 전극, 게이트 배선, 소스 배선, 드레인 배선, 소스 전극, 드레인 전극 및 화소 전극 중 하나 이상이 산화물 투명 도전체층으로 이루어지면 좋다.
이와 같이 하면, 빛의 투과량이 증대하기 때문에, 휘도가 우수한 표시 장치를 제공할 수 있다.
또한, 바람직하게는, 상기 산화물층 및/또는 도전체층의 에너지 갭이 3.0 eV 이상이면 좋다.
이와 같이, 에너지 갭을 3.0 eV 이상으로 함으로써, 빛에 의한 오작동을 방지할 수 있다. 한편, 통상 에너지 갭은 3.0 eV 이상이면 좋지만, 바람직하게는 3.2 eV 이상으로 하면 좋고, 더욱 바람직하게는 3.4 eV 이상으로 하면 좋다. 이와 같이, 에너지 갭을 크게 함으로써, 빛에 의한 오작동을 보다 확실하게 방지할 수 있다.
또한, 바람직하게는, 상기 TFT 기판이 화소 전극을 구비하고, 상기 화소 전극의 일부가 반사 금속층에 의해 덮여 있으면 좋다.
이와 같이 하면 장기간에 걸쳐 안정적으로 작동시키면서 크로스토크를 방지할 수 있다. 또한, 제조 비용을 대폭 감소시킬 수 있는 반투과형의 TFT 기판 또는 반반사형의 TFT 기판을 제공할 수 있다.
또한, 바람직하게는, 상기 반사 금속층이 소스 배선, 드레인 배선, 소스 전극 및 드레인 전극 중 하나 이상으로서 기능하면 좋다.
이와 같이 하면, 보다 많은 빛을 반사할 수 있다. 따라서, 반사광에 의한 휘도를 향상시킬 수 있다.
또한, 바람직하게는, 상기 반사 금속층이 알루미늄, 은 또는 금으로 이루어지는 박막, 또는 알루미늄, 은 또는 금을 포함하는 합금층으로 이루어지면 좋다.
이와 같이 하면, 보다 많은 빛을 반사할 수 있다. 따라서, 반사광에 의한 휘도를 향상시킬 수 있다.
또한, 본 발명의 반사형 TFT 기판은 기판과, 이 기판의 상측에 형성되고, 상면이 게이트 절연막으로 덮이면서, 측면이 층간 절연막으로 덮임으로써 절연된 게이트 전극 및 게이트 배선과, 상기 게이트 전극의 상측이면서, 상기 게이트 절연막의 상측에 형성된 산화물층과, 상기 산화물층의 상측에 채널부에 의해 이격되어 형성된 반사 금속층과, 상기 채널부의 상측에 형성되고, 상기 채널부를 보호하는 채널 가드를 구비한 구성으로 되어 있다.
이와 같이 하면, 채널부가 되는 산화물층이 채널 가드에 의해 보호되기 때문에, 장기간에 걸쳐 안정적으로 작동할 수 있다.
또한, 바람직하게는, 상기 산화물층이 n형 산화물 반도체층이면 좋다.
이와 같이, TFT의 활성층으로서 산화물 반도체층을 사용함으로써, 전류를 흘리더라도 안정하여, 전류 제어에 의해 작동시키는 유기 전계 발광 장치에 있어서 유용하다.
또한, 바람직하게는, 상기 채널 가드가 상기 층간 절연막으로 이루어지고, 상기 층간 절연막의 한 쌍의 개구부에 드레인 전극 및 소스 전극이 각각 형성되면 좋다.
이와 같이 하면, 채널부, 드레인 전극 및 소스 전극이 확실하면서 용이하게 제조된다. 따라서, 수율이 개선되는 동시에, 제조 원가의 비용 절감을 도모할 수 있다.
또한, 바람직하게는, 상기 반사 금속층이 적어도 화소 전극으로서 기능하면 좋다.
이와 같이 하면, 제조할 때에 사용하는 마스크 수를 삭감할 수 있어 제조 공정이 삭감된다. 따라서, 생산 효율이 향상되어 제조 원가의 비용 절감을 도모할 수 있다.
또한, 통상 반사 금속층에 의해 소스 배선, 드레인 배선, 소스 전극, 드레인 전극 및 화소 전극이 형성된다. 이와 같이 하면, 소스 배선, 드레인 배선, 소스 전극, 드레인 전극 및 화소 전극을 효율적으로 제조할 수 있다.
또한, 바람직하게는, 상기 산화물층이 상기 채널부, 소스 전극 및 드레인 전극에 대응하는 소정의 위치에 형성되면 좋다.
이와 같이 하면, 통상 산화물층이 소정의 위치에만 형성되게 되기 때문에, 게이트 배선끼리의 간섭 (크로스토크)과 같은 우려를 배제할 수 있다.
또한, 바람직하게는, 상기 기판의 상측이 보호용 절연막에 의해 덮이면서, 상기 보호용 절연막이 화소 전극, 소스·드레인 배선 패드 및 게이트 배선 패드에 대응하는 위치에 개구부를 가지면 좋다.
이와 같이 하면, 반사형 TFT 기판이 보호용 절연막을 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 반사형 TFT 기판을 제공할 수 있다.
또한, 바람직하게는, 상기 반사형 TFT 기판이 반사 금속층 및/또는 금속 박막을 구비하고, 상기 반사 금속층 및/또는 금속 박막을 보호하는 금속층 보호용 산화물 투명 도전체층을 가지면 좋다.
이와 같이 하면, 반사 금속층 및/또는 금속 박막의 부식을 방지하는 동시에 내구성을 향상시킬 수 있다. 예를 들면, 게이트 배선으로서 금속 박막을 이용한 경우, 게이트 배선 패드용의 개구부를 형성했을 때, 금속 표면이 노출되는 것을 방지할 수 있어, 접속 신뢰성을 향상시킬 수 있다. 또한, 반사 금속층에 대해서는 반사 금속층의 변색 등을 방지할 수 있어, 반사 금속층의 반사율이 저하되는 문제점을 방지할 수 있다. 또한, 투명하게 되어 있기 때문에, 빛의 투과량이 감소하지 않으므로, 휘도가 우수한 표시 장치를 제공할 수 있다.
또한, 바람직하게는, 상기 산화물층의 에너지 갭이 3.0 eV 이상이면 좋다.
이와 같이, 에너지 갭을 3.0 eV 이상으로 함으로써, 빛에 의한 오작동을 방지할 수 있다. 한편, 통상 에너지 갭은 3.0 eV 이상이면 좋지만, 바람직하게는 3.2 eV 이상으로 하면 좋고, 더욱 바람직하게는 3.4 eV 이상으로 하면 좋다. 이와 같이, 에너지 갭을 크게 함으로써, 빛에 의한 오작동을 보다 확실하게 방지할 수 있다.
또한, 바람직하게는, 상기 반사 금속층이 알루미늄, 은 또는 금으로 이루어지는 박막, 또는 알루미늄, 은 또는 금을 포함하는 합금층으로 이루어지면 좋다.
이와 같이 하면, 보다 많은 빛을 반사할 수 있어, 반사광에 의한 휘도를 향상시킬 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명의 TFT 기판의 제조 방법은, 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과, 제1 하프톤(half-tone) 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과, 상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과, 층간 절연막 및 제2 레지스트를 적층하는 공정과, 제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과, 상기 층간 절연막을 에칭하여 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과, 제2 산화물층 및 제3 레지스트를 적층하는 공정과, 제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과, 상기 제2 산화물층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정을 포함하는 방법으로 되어 있다.
이와 같이, 본 발명은 TFT 기판의 제조 방법으로서도 유효하고, 3장의 마스크를 이용하여 비아 홀 채널형의 TFT 기판을 제조할 수 있다. 또한, 마스크 수가 삭감되어 제조 공정이 삭감됨으로써, 생산 효율이 향상되어 제조 원가의 비용 절감을 도모할 수 있다. 또한, 채널부의 산화물층의 상부에, 드레인 전극 및 소스 전극이 각각 형성되는 한 쌍의 개구부를 갖는 층간 절연막으로 이루어지는 채널 가드가 형성된다. 이 채널 가드가 채널부를 보호하기 때문에, 장기간에 걸쳐 안정적으로 작동시킬 수 있다. 또한, 통상 산화물층이 소정의 위치(채널부, 소스 전극 및 드레인 전극에 대응하는 소정의 위치)에만 형성되기 때문에, 게이트 배선끼리의 간섭 (크로스토크)과 같은 우려를 배제할 수 있다.
또한, 본 발명의 TFT 기판의 제조 방법은, 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과, 제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과, 상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과, 층간 절연막 및 제2 레지스트를 적층하는 공정과, 제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과, 상기 층간 절연막을 에칭하여. 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과, 제2 산화물층, 보호용 절연막 및 제3 레지스트를 적층하는 공정과, 제3 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과, 상기 제2 산화물층 및 보호용 절연막을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과, 상기 제3 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 방법으로 되어 있다.
이와 같이 하면, 소스 전극, 드레인 전극, 소스 배선 및 드레인 배선의 상부가 보호용 절연막으로 덮이기 때문에, 작동 안정성을 향상시킬 수 있다.
한편, 소스·드레인 배선 패드란, 소스 배선 패드 또는 드레인 배선 패드를 말한다.
또한, 본 발명의 TFT 기판의 제조 방법은, 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과, 제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과, 상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과, 층간 절연막 및 제2 레지스트를 적층하는 공정과, 제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과, 상기 층간 절연막을 에칭하여 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과, 제2 산화물층 및 제3 레지스트를 적층하는 공정과, 제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과, 상기 제2 산화물층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과, 보호용 절연막 및 제4 레지스트를 적층하는 공정과, 상기 제4 레지스트를 소정의 형상으로 형성하는 공정과, 상기 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 방법으로 되어 있다.
이와 같이 하면, 소스 전극, 드레인 전극, 소스 배선 및 드레인 배선이 노출되지 않도록 보호용 절연막으로 덮인다. 또한, TFT 기판이 보호용 절연막을 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 TFT 기판을 제공할 수 있다.
또한, 본 발명의 TFT 기판의 제조 방법은, 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과, 제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과, 상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과, 층간 절연막 및 제2 레지스트를 적층하는 공정과, 제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과, 상기 층간 절연막을 에칭하여 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과, 제2 산화물층, 보조 도전층, 보호용 절연막 및 제3 레지스트를 적층하는 공정과, 제3 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과, 상기 제2 산화물층, 보조 도전층 및 보호용 절연막을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과, 상기 제3 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 보조 도전층 및 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 방법으로 되어 있다.
이와 같이 하면, 각 배선이나 전극의 전기 저항을 감소시킬 수 있다. 따라서, 신뢰성을 향상시킬 수 있는 동시에 에너지 효율의 저하를 억제할 수 있다. 또한, 소스 전극, 드레인 전극, 소스 배선 및 드레인 배선의 상부가 보호용 절연막으로 덮이기 때문에, 작동 안정성을 향상시킬 수 있다.
또한, 본 발명의 TFT 기판의 제조 방법은, 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과, 제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과, 상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과, 층간 절연막 및 제2 레지스트를 적층하는 공정과, 제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과, 상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과, 제2 산화물층, 보조 도전층 및 제3 레지스트를 적층하는 공정과, 제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과, 상기 제2 산화물층 및 보조 도전층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과, 보호용 절연막 및 제4 레지스트를 적층하는 공정과, 상기 제4 레지스트를 소정의 형상으로 형성하는 공정과, 상기 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 방법으로 되어 있다.
이와 같이 하면, 각 배선이나 전극의 전기 저항을 감소시킬 수 있다. 따라서, 신뢰성을 향상시킬 수 있는 동시에 에너지 효율의 저하를 억제할 수 있다. 또한, 소스 전극, 드레인 전극, 소스 배선 및 드레인 배선이 노출되지 않도록 보호용 절연막으로 덮이고, TFT 기판이 보호용 절연막을 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 TFT 기판을 제공할 수 있다.
또한, 본 발명의 TFT 기판의 제조 방법은, 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과, 제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과, 상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과, 층간 절연막 및 제2 레지스트를 적층하는 공정과, 제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과, 상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과, 제2 산화물층, 반사 금속층 및 제3 레지스트를 적층하는 공정과, 제3 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과, 상기 제2 산화물층 및 반사 금속층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과, 상기 제3 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 반사 금속층을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극의 일부 및 게이트 배선 패드를 노출시키는 동시에, 상기 반사 금속층으로 이루어지는 반사 금속부를 형성하는 공정을 포함하는 방법으로 되어 있다.
이와 같이 하면, 3장의 마스크를 이용하여 비아 홀 채널형의 반투과형의 TFT 기판 또는 반반사형의 TFT 기판을 제조할 수 있다. 또한, 마스크 수가 삭감되고 제조 공정이 삭감됨으로써, 생산 효율이 향상되어 제조 원가의 비용 절감을 도모할 수 있다. 또한, 장기간에 걸쳐 안정적으로 작동시키면서, 크로스토크를 방지할 수 있다.
또한, 본 발명의 TFT 기판의 제조 방법은, 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과, 제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과, 상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과, 층간 절연막 및 제2 레지스트를 적층하는 공정과, 제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과, 상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과, 제2 산화물층, 반사 금속층, 보호용 절연막 및 제3 레지스트를 적층하는 공정과, 제3 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과, 상기 제2 산화물층, 반사 금속층 및 보호용 절연막을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과, 상기 제3 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 반사 금속층 및 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극의 일부 및 게이트 배선 패드를 노출시키는 동시에, 상기 반사 금속층으로 이루어지는 반사 금속부를 형성하는 공정을 포함하는 방법으로 되어 있다.
이와 같이 하면, 비아 홀 채널형의 반투과형의 TFT 기판 또는 반반사형의 TFT 기판에 있어서, 드레인 전극, 소스 전극, 소스 배선, 반사 금속부 및 드레인 배선의 상부가 보호용 절연막으로 덮인다. 따라서, 작동 안정성을 향상시킬 수 있다.
또한, 본 발명의 TFT 기판의 제조 방법은, 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과, 제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과, 상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과, 층간 절연막 및 제2 레지스트를 적층하는 공정과, 제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과, 상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과, 제2 산화물층, 반사 금속층 및 제3 레지스트를 적층하는 공정과, 제3 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과, 상기 제2 산화물층 및 반사 금속층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과, 상기 제3 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 반사 금속층을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극의 일부 및 게이트 배선 패드를 노출시키는 동시에, 상기 반사 금속층으로 이루어지는 반사 금속부를 형성하는 공정과, 보호용 절연막 및 제4 레지스트를 적층하는 공정과, 상기 제4 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 보호용 절연막을 에칭하여 상기 소스·드레인 배선 패드, 화소 전극의 일부 및 게이트 배선 패드를 노출시키는 공정을 포함하는 방법으로 되어 있다.
이와 같이 하면, 소스 전극, 드레인 전극, 소스 배선 및 드레인 배선이 노출되지 않도록 보호용 절연막으로 덮이고, TFT 기판이 보호용 절연막을 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 비아 홀 채널형의 반투과형의 TFT 기판 또는 반반사형의 TFT 기판을 제공할 수 있다.
또한, 바람직하게는, 상기 반사 금속층의 상측에, 상기 반사 금속층을 보호하는 금속층 보호용 산화물 도전체층을 형성하면 좋다.
이와 같이 하면, 반사 금속층의 변색 등을 방지할 수 있어, 반사 금속층의 반사율이 저하되는 문제점을 방지할 수 있다.
또한, 바람직하게는, 상기 게이트 전극·배선용 박막의 상측에, 상기 게이트 전극·배선용 박막을 보호하는 게이트 전극·배선용 박막 보호용 도전층을 형성하면 좋다.
이와 같이 하면, 게이트 배선 패드용의 개구부를 형성했을 때, 게이트 배선에 이용한 금속 표면이 노출되는 것을 방지할 수 있어, 접속 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 TFT 기판의 제조 방법은, 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 산화물층, 및 제1 레지스트를 적층하는 공정과, 제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과, 상기 게이트 전극·배선용 박막, 게이트 절연막 및 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 산화물층을 에칭하여 채널부를 형성하는 공정과, 층간 절연막 및 제2 레지스트를 적층하는 공정과, 제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과, 상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 소스 전극용 개구부 및 드레인 전극용 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과, 도전체층 및 제3 레지스트를 적층하는 공정과, 제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과, 상기 도전체층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정을 포함하는 방법으로 되어 있다.
이와 같이, 본 발명은 TFT 기판의 제조 방법으로서도 유효하고, 3장의 마스크를 이용하여 비아 홀 채널형의 TFT 기판을 제조할 수 있다. 또한, 마스크 수가 삭감되어 제조 공정이 삭감됨으로써, 생산 효율이 향상되어 제조 원가의 비용 절감을 도모할 수 있다. 또한, 채널부의 산화물층의 상부에 채널 가드가 형성된다. 이 채널 가드는 드레인 전극 및 소스 전극이 각각 형성되는 한 쌍의 개구부를 갖는 층간 절연막이다. 이 채널 가드가 채널부를 보호하기 때문에, TFT 기판은 장기간에 걸쳐 안정적으로 작동할 수 있다. 또한, 통상, 산화물층이 소정의 위치(채널부, 소스 전극 및 드레인 전극에 대응하는 소정의 위치)에만 형성되기 때문에, 게이트 배선끼리의 간섭 (크로스토크)과 같은 우려를 배제할 수 있다.
또한, 본 발명의 TFT 기판의 제조 방법은, 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 산화물층, 및 제1 레지스트를 적층하는 공정과, 제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과, 상기 게이트 전극·배선용 박막, 게이트 절연막 및 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 산화물층을 에칭하여 채널부를 형성하는 공정과, 층간 절연막 및 제2 레지스트를 적층하는 공정과, 제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과, 상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 소스 전극용 개구부 및 드레인 전극용 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과, 도전체층 및 제3 레지스트를 적층하는 공정과, 제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과, 상기 도전체층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과, 보호용 절연막 및 제4 레지스트를 적층하는 공정과, 상기 제4 레지스트를 소정의 형상으로 형성하는 공정과, 상기 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 방법으로 되어 있다.
이와 같이 하면, 소스 전극, 드레인 전극, 소스 배선 및 드레인 배선이 노출되지 않도록 보호용 절연막으로 덮이고, TFT 기판이 보호용 절연막을 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 TFT 기판을 제공할 수 있다.
또한, 본 발명의 반사형 TFT 기판의 제조 방법은, 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 산화물층, 및 제1 레지스트를 적층하는 공정과, 제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과, 상기 게이트 전극·배선용 박막, 게이트 절연막 및 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 산화물층을 에칭하여 채널부를 형성하는 공정과, 층간 절연막 및 제2 레지스트를 적층하는 공정과, 제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과, 상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 소스 전극용 개구부 및 드레인 전극용 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과, 반사 금속층 및 제3 레지스트를 적층하는 공정과, 제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과, 상기 반사 금속층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정을 포함하는 방법으로 되어 있다.
이와 같이, 본 발명은 반사형 TFT 기판의 제조 방법으로서도 유효하고, 3장의 마스크를 이용하여 비아 홀 채널형의 반사형 TFT 기판을 제조할 수 있다. 또한, 마스크 수가 삭감되어 제조 공정이 삭감됨으로써, 생산 효율이 향상되어 제조 원가의 비용 절감을 도모할 수 있다. 또한, 채널부의 산화물층의 상부에 채널 가드가 형성된다. 이 채널 가드는 드레인 전극 및 소스 전극이 각각 형성되는 한 쌍의 개구부를 갖는 층간 절연막이다. 이 채널 가드가 채널부를 보호하기 때문에, 반사형 TFT 기판은 장기간에 걸쳐 안정적으로 작동할 수 있다. 또한, 통상, 산화물층이 소정의 위치(채널부, 소스 전극 및 드레인 전극에 대응하는 소정의 위치)에만 형성되기 때문에, 게이트 배선끼리의 간섭 (크로스토크)과 같은 우려를 배제할 수 있다.
또한, 본 발명의 반사형 TFT 기판의 제조 방법은, 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 산화물층, 및 제1 레지스트를 적층하는 공정과, 제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과, 상기 게이트 전극·배선용 박막, 게이트 절연막 및 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 산화물층을 에칭하여 채널부를 형성하는 공정과, 층간 절연막 및 제2 레지스트를 적층하는 공정과, 제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과, 상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 소스 전극용 개구부 및 드레인 전극용 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과, 반사 금속층, 보호용 절연막 및 제3 레지스트를 적층하는 공정과, 제3 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과, 상기 반사 금속층 및 보호용 절연막을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과, 상기 제3 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 방법으로 되어 있다.
이와 같이 하면, 소스 전극, 드레인 전극, 소스 배선 및 드레인 배선의 상부가 보호용 절연막으로 덮이기 때문에, 작동 안정성을 향상시킬 수 있다.
또한, 본 발명의 반사형 TFT 기판의 제조 방법은, 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 산화물층, 및 제1 레지스트를 적층하는 공정과, 제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과, 상기 게이트 전극·배선용 박막, 게이트 절연막 및 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과, 상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과, 상기 산화물층을 에칭하여 채널부를 형성하는 공정과, 층간 절연막 및 제2 레지스트를 적층하는 공정과, 제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과, 상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 소스 전극용 개구부 및 드레인 전극용 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과, 반사 금속층 및 제3 레지스트를 적층하는 공정과, 제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과, 상기 반사 금속층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과, 보호용 절연막 및 제4 레지스트를 적층하는 공정과, 상기 제4 레지스트를 소정의 형상으로 형성하는 공정과, 상기 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 방법으로 되어 있다.
이와 같이 하면, 소스 전극, 드레인 전극, 소스 배선 및 드레인 배선이 노출되지 않도록 보호용 절연막으로 덮이고, 반사형 TFT 기판이 보호용 절연막을 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 반사형 TFT 기판을 제공할 수 있다.
또한, 바람직하게는, 상기 산화물층과 반사 금속층 사이에 산화물 도전체층을 적층하면 좋다.
이와 같이 하면, TFT의 스위칭 속도가 고속화되는 동시에 TFT의 내구성을 향상시킬 수 있다.
또한, 바람직하게는, 상기 반사 금속층의 상측에 금속층 보호용 산화물 투명 도전체층을 적층하면 좋다.
이와 같이 하면, 반사 금속층의 부식을 방지하는 동시에 내구성을 향상시킬 수 있다. 또한, 반사 금속층의 변색 등을 방지할 수 있고, 반사 금속층의 반사율이 저하되는 문제점을 방지할 수 있다.
또한, 바람직하게는, 상기 게이트 전극·배선용 박막이 금속층을 갖고, 상기 금속층의 상측에 금속층 보호용 산화물 투명 도전체층을 적층하면 좋다.
이와 같이 하면, 예를 들면, 게이트 배선으로서 금속층을 이용한 경우, 게이트 배선 패드용의 개구부를 형성했을 때, 금속 표면이 노출되는 것을 방지할 수 있어, 접속 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 2는 본 발명의 제1 실시 형태에 따른 TFT 기판의 제조 방법의, 제1 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 금속층 성막/게이트 절연막 성막/n형 산화물 반도체층 성막/제1 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제1 에칭/제1 레지스트가 재형성된 단면도를 나타내고 있고, (c)는 제2 에칭/제1 레지스트 박리된 단면도를 나타내고 있다.
도 3은 본 발명의 제1 실시 형태에 따른 TFT 기판의 제조 방법에 있어서, 제1 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 4는 본 발명의 제1 실시 형태에 따른 TFT 기판의 제조 방법의, 제2 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 층간 절연막 성막/제2 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제3 에칭된 단면도를 나타내고 있고, (c)는 제2 레지스트 박리된 단면도를 나타내고 있다.
도 5는 본 발명의 제1 실시 형태에 따른 TFT 기판의 제조 방법에 있어서, 제2 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 6은 본 발명의 제1 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/제3 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
도 7은 본 발명의 제1 실시 형태에 따른 TFT 기판의 제조 방법에 있어서, 제3 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 8은 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 9는 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법의, 제2 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 게이트 절연막 성막/금속층 성막/제2 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제3의 에칭된 단면도를 나타내고 있다.
도 10은 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
도 11은 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법에 있어서, 제3 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 12는 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법의 응용예를 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 13은 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제3 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/제3 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
도 14는 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제4 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 보호용 절연막 성막/제4 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제5 에칭/제4 레지스트 박리된 단면도를 나타내고 있다.
도 15는 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법의 응용예에 있어서, 제4 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 16은 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 17은 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/보조 도전층 성막/보호용 절연막 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
도 18은 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프 톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
도 19는 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법에 있어서, 제3 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 20은 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법의 응용예를 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 21은 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제3 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/보조 도전층 성막/제3 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
도 22는 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제4 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 보호용 절연막 성막/제4 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제5 에칭/제4 레지스트 박리된 단면도를 나타내고 있다.
도 23은 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법의 응용예에 있어서, 제4 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 24는 본 발명의 제4 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 25는 본 발명의 제4 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/반사 금속층 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
도 26은 본 발명의 제4 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
도 27은 본 발명의 제4 실시 형태에 따른 TFT 기판의 제조 방법에 있어서, 제3 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 28은 본 발명의 제5 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 29는 본 발명의 제5 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/반사 금속층 성막/보호용 절연막 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
도 30은 본 발명의 제5 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
도 31은 본 발명의 제5 실시 형태에 따른 TFT 기판의 제조 방법에 있어서, 제3 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 32는 본 발명의 제5 실시 형태에 따른 TFT 기판의 제조 방법의 응용예를 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 33은 본 발명의 제5 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제4 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 보호용 절연막 성막/제4 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제6 에칭/제4 레지스트 박리된 단면도를 나타내고 있다.
도 34는 본 발명의 제5 실시 형태에 따른 TFT 기판의 제조 방법의 응용예에 있어서, 제4 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 35는 본 발명의 제6 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 36은 본 발명의 제6 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/반사 금속층 성막/금속층 보호용 산화물 도전체층 성막/보호용 절연막 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
도 37은 본 발명의 제6 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형 성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
도 38은 본 발명의 제6 실시 형태에 따른 TFT 기판의 제조 방법에 있어서, 제3 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 39는 본 발명의 제6 실시 형태에 따른 TFT 기판의 제조 방법의 응용예를 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 40은 본 발명의 제6 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제4 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 보호용 절연막 성막/제4 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제6 에칭/제4 레지스트 박리된 단면도를 나타내고 있다.
도 41은 본 발명의 제6 실시 형태에 따른 TFT 기판의 제조 방법의 응용예에 있어서, 제4 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 42는 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 43은 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법의, 제1 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 금속층 성막/게이트 절연막 성막/n형 산화물 반도체층 성막/제1 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제1 에칭/제1 레지스트가 재형성된 단면도를 나타내고 있고, (c)는 제2 에칭/제1 레지스트 박리된 단면도를 나타내고 있다.
도 44는 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법에 있어서, 제1 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 45는 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법의, 제2 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 층간 절연막 성막/제2 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제3 에칭된 단면도를 나타내고 있고, (c)는 제2 레지스트 박리된 단면도를 나타내고 있다.
도 46은 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법에 있어서, 제2 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 47은 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/제3 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
도 48은 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법에 있어서, 제3 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 49는 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법의 응용예를 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 50은 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제4 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 보호용 절연막 성막/제4 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제5 에칭/제4 레지스트 박리된 단면도를 나타내고 있다.
도 51은 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법의 응용예에 있어서, 제4 레지스트가 박리된 후의 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 52는 본 발명의 제1 실시 형태에 따른 반사형 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 53은 본 발명의 제1 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/제3 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
도 54는 본 발명의 제1 실시 형태에 따른 반사형 TFT 기판의 제조 방법에 있어서, 제3 레지스트가 박리된 후의 반사형 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 55는 본 발명의 제2 실시 형태에 따른 반사형 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 56은 본 발명의 제2 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 반사 금속층 성막/보호용 절연막 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
도 57은 본 발명의 제2 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스 트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
도 58은 본 발명의 제2 실시 형태에 따른 반사형 TFT 기판의 제조 방법에 있어서, 제3 레지스트가 박리된 후의 반사형 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 59는 본 발명의 제3 실시 형태에 따른 반사형 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 60은 본 발명의 제3 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제4 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 보호용 절연막 성막/제4 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제5 에칭/제4 레지스트 박리된 단면도를 나타내고 있다.
도 61은 본 발명의 제3 실시 형태에 따른 반사형 TFT 기판의 제조 방법에 있어서, 제4 레지스트가 박리된 후의 반사형 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 62는 본 발명의 제4 실시 형태에 따른 반사형 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 63은 본 발명의 제4 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 반사 금속층 성막/금속층 보호용 산화물 투명 도전체층 성막/보호용 절연막 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나 타내고 있다.
도 64는 본 발명의 제4 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
도 65는 본 발명의 제4 실시 형태에 따른 반사형 TFT 기판의 제조 방법에 있어서, 제3 레지스트가 박리된 후의 반사형 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 66은 본 발명의 제5 실시 형태에 따른 반사형 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다.
도 67은 본 발명의 제5 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/반사 금속층 성막/금속층 보호용 산화물 투명 도전체층 성막/보호용 절연막 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
도 68은 본 발명의 제5 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
도 69는 본 발명의 제5 실시 형태에 따른 반사형 TFT 기판의 제조 방법에 있 어서, 제3 레지스트가 박리된 후의 반사형 TFT 기판의 주요부의 개략 평면도를 나타내고 있다.
도 70은 종래예에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략도이고, (a)는 게이트 전극이 형성된 단면도를 나타내고 있고, (b)는 에치 스토퍼가 형성된 단면도를 나타내고 있고, (c)는 소스 전극 및 드레인 전극이 형성된 단면도를 나타내고 있고, (d)는 층간 절연막이 형성된 단면도를 나타내고 있고, (e)는 투명 전극이 형성된 단면도를 나타내고 있다.
<발명을 실시하기 위한 최선의 형태>
[TFT 기판의 제조 방법에 있어서의 제1 실시 형태]
도 1은 본 발명의 제1 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 실시 형태의 제조 방법은 청구항 24에 대응한다.
동 도면에 있어서, 우선, 유리 기판 (1010) 상에, 게이트 전극·배선용 박막으로서의 금속층 (1020), 게이트 절연막 (1030), 제1 산화물층으로서의 n형 산화물 반도체층 (1040), 및 제1 레지스트 (1041)을 이 순서로 적층하고, 제1 하프톤 마스크 (1042) 및 하프톤 노광에 의해 제1 레지스트 (1041)을 소정의 형상으로 형성한다(스텝 S1001).
다음으로, 제1 하프톤 마스크 (1042)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제1 하프톤 마스크를 이용한 처리)
도 2는 본 발명의 제1 실시 형태에 따른 TFT 기판의 제조 방법의, 제1 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 금속층 성막/게이트 절연막 성막/n형 산화물 반도체층 성막/제1 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제1 에칭/제1 레지스트가 재형성된 단면도를 나타내고 있고, (c)는 제2 에칭/제1 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 투광성의 유리 기판 (1010)이 준비된다.
한편, TFT 기판 (1001)의 기재가 되는 판형 부재는 상기 유리 기판 (1010)에 한정되는 것은 아니고, 예를 들면 수지 제조의 판형 부재나 시트형 부재 등일 수 있다.
다음으로, 유리 기판 (1010) 상에 고주파 스퍼터링법을 이용하여 Al을 막 두께 약 250 ㎚로 적층한다. 계속해서, 고주파 스퍼터링법을 이용하여 Mo(몰리브덴)을 막 두께 약 50 ㎚로 적층한다. 이에 따라, 게이트 전극 (1023) 및 게이트 배선 (1024)를 형성하기 위한 금속층 (1020)을 형성한다. 즉, 금속층 (1020)은, 도시하지 않았지만 Al 박막층과 Mo 박막층으로 이루어져 있다. 우선, Al 박막층은 Al 타겟을 이용하여 고주파 스퍼터링법에 의해 아르곤 100％의 조건으로 형성된다. 또한, Mo 박막층은 Mo 타겟을 이용하여 고주파 스퍼터링법에 의해 아르곤 100％의 조건으로 형성된다.
한편, 상기 Mo 대신에 Ti(티탄), Cr(크롬) 등을 사용할 수 있다. 또한, 게이트 배선 (1024)로서 Ag(은), Cu(구리) 등의 금속 박막이나 합금 박막을 이용할 수도 있다. 또한, Al은 순수 Al(순도 거의 100％의 Al)일 수 있지만, Nd(네오디뮴), Ce(세륨), Mo, W(텅스텐), Nb(니오븀) 등의 금속이 첨가될 수 있다. 또한, Ce, W, Nb 등은 산화물 투명 도전체층 (1060)과의 전지 반응을 억제함에 있어서도 바람직하다. 첨가량은 적절히 선택할 수 있지만, 약 0.1 내지 2 중량％가 바람직하다.
또한, 본 실시 형태에서는 게이트 전극·배선용 박막으로서 금속층 (1020)을 이용했지만, 여기에 한정되는 것은 아니고, 게이트 전극·배선용 박막으로서, 예를 들면 산화인듐-산화주석(In2O3:SnO＝약 90:10 중량％) 등으로 이루어지는 산화물 투명 도전체층을 사용할 수 있다.
다음으로, 글로 방전 CVD(화학 증착법)법에 의해 금속층 (20) 상에 질화 실리콘(SiNX)막인 게이트 절연막 (1030)을 막 두께 약 300 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
한편, 본 실시 형태에서는 게이트 절연막 (1030)에 SiNX 등의 질화 실리콘막을 이용했지만, 산화물 절연체를 절연막에 이용할 수도 있다. 이 경우, 산화물 절연막의 유전율이 큰 편이, 박막 트랜지스터의 작동에는 유리해진다. 또한, 절연성은 높은 편이 바람직하다. 이들을 만족시키는 예로서는, 산화물의 초격자 구조를 갖는 산화물도 바람직한 산화물 절연막이다. 또한, 비정질의 산화물 절연막을 이용하는 것도 가능하다. 비정질 산화물 절연막의 경우, 성막 온도를 저온으로 유지할 수 있기 때문에, 플라스틱 기판 등의 내열성이 부족한 기판의 경우에 유리하다.
예를 들면, ScAlMgO4, ScAlZnO4, ScAlCoO4, ScAlMnO4, ScGaZnO4, ScGaMgO4, 또는 ScAlZn3O6, ScAlZn4O7, ScAlZn7O10, 또는 ScGaZn3O6, ScGaZn5O8, ScGaZn7O10, 또는 ScFeZn2O5, ScFeZn3O6, ScFeZn6O9 등도 사용 가능하다.
또한, 산화 알루미나, 산화티탄, 산화하프늄, 산화란탄족 등의 산화물 및 초격자 구조의 복합 산화물도 사용 가능하다.
다음으로, 게이트 절연막 (1030) 상에, 산화인듐-산화아연(In2O3:ZnO＝약 97:3 중량％)의 타겟을 이용하여 막 두께 약 150 ㎚의 n형 산화물 반도체층 (1040)을 성막한다. 이 때의 조건은 산소:아르곤비가 약 10:90 부피％가고, 또한 기판 온도가 약 150℃이다. 이 조건에서는 n형 산화물 반도체층 (1040)은 비정질막으로서 얻어진다. 한편, n형 산화물 반도체층 (1040)은 약 200℃ 이하의 저온에서 성막한 경우, 비정질막으로서 얻어지고, 약 200℃를 초과하는 고온에서 성막한 경우, 결정질막으로서 얻어진다. 또한, 상기 비정질막은 열 처리에 의해 결정화시킬 수도 있다. 본 실시 형태에서는 n형 산화물 반도체층 (1040)을 비정질막으로서 형성하고, 그 후 결정화시켜 사용한다.
한편, n형 산화물 반도체층 (1040)은 상기 산화인듐-산화아연으로 이루어지는 산화물 반도체층에 한정되는 것은 아니고, 예를 들면 산화인듐-산화갈륨-산화아연계나, 산화인듐-산화사마륨, 산화아연-산화마그네슘 등으로 이루어지는 산화물 반도체층으로 할 수도 있다.
또한, 상기 산화인듐-산화아연 박막은 캐리어 밀도가 10＋16cm-3 이하로서 충분히 반도체로서 작동하는 영역이었다. 또한, 홀 이동도는 25 cm2/V·초였다. 통상, 캐리어 밀도는 약 10＋17cm-3 미만이면, 충분히 작동 영역이 되고, 또한 이동도는 비정질 실리콘의 그것에 비하여 10배 이상 크기 때문에, n형 산화물 반도체층 (1040)은 충분히 유용한 반도체 박막이다.
또한, n형 산화물 반도체층 (1040)은 투명성이 필요하기 때문에, 에너지 갭이 약 3.0 eV 이상인 산화물을 이용하면 좋다. 바람직하게는 약 3.2 eV 이상, 보다 바람직하게는 약 3.4 eV 이상이다. 상기 산화인듐-산화아연계, 산화인듐-산화갈륨-산화아연계나, 산화인듐-산화사마륨, 산화아연-산화마그네슘 등으로 이루어지는 n형 산화물 반도체층의 에너지 갭은 약 3.2 eV 이상으로서, 바람직하게 사용된다. 또한, 이들 박막(n형 산화물 반도체층)은 비정질의 경우, 옥살산 수용액이나, 인산, 아세트산 및 질산으로 이루어지는 혼합산(적절히 혼합산이라 약칭함)에 용해 가능하지만, 가열 결정화시킴으로써, 옥살산 수용액이나 혼합산에 불용이 되어 내성을 나타내게 된다. 또한, 결정화 온도는 첨가하는 산화아연의 양에 따라서 제어할 수 있다.
다음으로, 동 도(a)에 나타낸 바와 같이, n형 산화물 반도체층 (1040) 상에 제1 레지스트 (1041)이 도포되고, 제1 하프톤 마스크 (1042) 및 하프톤 노광에 의해 제1 레지스트 (1041)을 소정의 형상으로 형성한다(스텝 S1001). 즉, 제1 레지스트 (1041)은 게이트 전극 (1023) 및 게이트 배선 (1024)를 덮으면서, 하프톤 마 스크부 (1421)에 의해 게이트 배선 (1024)를 덮는 부분이 다른 부분보다 얇은 형상으로 형성된다.
다음으로, 동 도(b)에 나타낸 바와 같이, 제1 에칭으로서, 우선, 제1 레지스트 (1041) 및 에칭액(옥살산 수용액)에 의해 n형 산화물 반도체층 (1040)을 에칭하고, 계속해서 제1 레지스트 (1031) 및 에칭 가스(CHF(CF4, CHF3 가스 등))을 이용하여 게이트 절연막 (1030)을 드라이 에칭하고, 또한 제1 레지스트 (1041) 및 에칭액(혼합산)에 의해 금속층 (1020)을 에칭하여, 게이트 전극 (1023) 및 게이트 배선 (1024)를 형성한다(스텝 S1002).
계속해서, 상기 제1 레지스트 (1041)을 애싱한다. 이에 따라, 게이트 배선 (1024)의 상측의 n형 산화물 반도체층 (1040)이 노출되면서, 게이트 전극 (1023)의 상측의 n형 산화물 반도체층 (1040)이 덮이는 형상으로 제1 레지스트 (1041)을 재형성한다(스텝 S1003).
다음으로, 동 도(c)에 나타낸 바와 같이, 제2 에칭으로서, 재형성된 제1 레지스트 (1041) 및 에칭액(옥살산 수용액)을 이용하여, 노출된 게이트 배선 (1024) 상의 n형 산화물 반도체층 (1040)을 에칭에 의해 제거한다. 이에 따라, n형 산화물 반도체층 (1040)으로 이루어지는 채널부 (1044)를 형성한다(스텝 S1004).
계속해서, 재형성된 제1 레지스트 (1041)을 애싱하면, 도 3에 나타낸 바와 같이, 유리 기판 (1010) 상에 게이트 절연막 (1030) 및 채널부 (1044)가 노출된다. 게이트 절연막 (1030)은 게이트 배선 (1024) 상에 적층되어 있다. 또한, 채널부 (1044)는 게이트 전극 (1023) 상에 게이트 절연막 (1030)을 개재하여 형성되어 있다. 도 2(c)에 나타내는 게이트 전극 (1023) 및 채널부 (1044)는 도 3에 있어서의 A-A 단면을 나타내고 있다. 또한, 게이트 배선 (1024)는 B-B 단면을 나타내고 있다.
이와 같이, TFT의 활성층으로서 n형 산화물 반도체층 (1040)을 사용함으로써, 전류를 흘리더라도 안정하여, 전류 제어에 의해 작동시키는 유기 전계 발광 장치에 있어서 유용하다.
또한, 본 발명에 있어서, n형 산화물 반도체층 (1040)은 채널부 (1044), 소스 전극 (1063) 및 드레인 전극 (1064)에 대응하는 소정의 위치에만 형성되게 되기 때문에, 게이트 배선 (1024)의 간섭 (크로스토크)와 같은 우려를 배제할 수 있다.
다음으로, 도 1에 나타낸 바와 같이, 유리 기판 (1010), 게이트 절연막 (1030) 및 n형 산화물 반도체층 (1040) 상에 층간 절연막 (1050) 및 제2 레지스트 (1051)을 이 순서로 적층하고, 제2 마스크 (1052)를 이용하여 제2 레지스트 (1051)을 소정의 형상으로 형성한다(스텝 S1005).
다음으로, 제2 마스크 (1052)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제2 마스크를 이용한 처리)
도 4는 본 발명의 제1 실시 형태에 따른 TFT 기판의 제조 방법의, 제2 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 층간 절연막 성막/제2 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제3 에칭된 단면도를 나타 내고 있고, (c)는 제2 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 글로 방전 CVD(화학 증착)법에 의해, 노출된 유리 기판 (1010), 게이트 절연막 (1030) 및 n형 산화물 반도체층 (1040) 상에 질화 실리콘(SiNX)막인 층간 절연막 (1050)을 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서, SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 동 도(a)에 나타낸 바와 같이, 층간 절연막 (1050) 상에 제2 레지스트 (1051)이 도포되고, 제2 마스크 (1052)를 이용하여 제2 레지스트 (1051)을 소정의 형상으로 형성한다(스텝 S1005). 즉, 제2 레지스트 (1051)은 후속 공정에서 형성되는 소스 전극 (1063) 및 드레인 전극 (1064)에 대응하는 부분, 및 게이트 배선 패드부 (1250)의 상측을 제외한 층간 절연막 (1050) 상에 형성된다. 게이트 배선 (1024) 및 게이트 전극 (1023)은 상면이 게이트 절연막 (1030)으로 덮이면서, 측면이 층간 절연막 (1050)으로 덮임으로써 절연된다.
계속해서, 제2 레지스트 (1051) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 소스 전극 (1063) 및 드레인 전극 (1064)에 대응하는 부분의 층간 절연막 (1050), 및 게이트 배선 패드부 (1250)의 상측의 게이트 절연막 (1030) 및 층간 절연막 (1050)을 에칭하고, 소스 전극 (1063) 및 드레인 전극 (1064)용의 한 쌍의 개구부 (1631, 1641), 및 게이트 배선 패드 (1025)용의 개구부 (1251)을 형성한다(스텝 S1006). 이 때, CHF 중에서의 n형 산화물 반도체층 (1040)의 에칭 속도는 매우 느리기 때문에, n형 산화물 반도체층 (1040)이 손상을 받는 경우는 없다. 또한, 채널부 (1044)는 채널부 (1044) 상에 형성된 층간 절연막 (1050)으로 이루어지는 채널 가드 (1500)에 의해 보호되기 때문에, TFT 기판 (1001)의 작동 안정성을 향상시킬 수 있다.
다음으로, 제2 레지스트 (1051)을 애싱하면, 동 도(c)에 나타낸 바와 같이, 유리 기판 (1010)의 상측에 층간 절연막 (1050), n형 산화물 반도체층 (1040) 및 금속층 (1020)이 노출된다(도 5 참조). n형 산화물 반도체층 (1040)은 개구부 (1631, 1641)를 통해 노출되고, 금속층 (1020)은 개구부 (1251)를 통해 노출되어 있다. 도 4(c)에 나타내는 게이트 전극 (1023), 채널부 (1044) 및 개구부 (1631, 1641)는 도 5에 있어서의 C-C 단면을 나타내고 있다. 또한, 게이트 배선 패드부 (1250) 및 개구부 (1251)은 D-D 단면을 나타내고 있다.
한편, 개구부 (1631, 1641, 1251)의 형상이나 크기는 특별히 한정되는 것은 아니다.
그런데, 제2 레지스트 (1051) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 게이트 배선 패드부 (1250)의 상측의 게이트 절연막 (1030) 및 층간 절연막 (1050)을 에칭할 때, 게이트 배선 패드부 (1250)의 노출된 금속층 (1020)이 손상을 받는 경우가 있다. 이러한 경우, 금속층 (1020) 상에, 도전성 보호막으로서 금속층 보호용 산화물 도전체층(도시하지 않음)을 설치하면 좋다. 이와 같이 함으로써, 에칭 가스(CHF(CF4, CHF3 가스 등))에 의한 금속층 (1020)으로의 손상을 감소시킬 수 있고, 또한 금속층 (1020)의 부식을 방지하는 동시에 내구성을 향상시킬 수 있다. 이에 따라, TFT 기판 (1001)의 작동 안정성이 향상되고, TFT 기판 (1001)을 이용한 액정 표시 장치나 전계 발광 장치 등(도시하지 않음)도 안정적으로 작동한다.
상기 금속층 보호용 산화물 도전체층(적절히 도전성 보호막이라 약칭함)으로서, 예를 들면 산화인듐-산화아연으로 이루어지는 투명 도전막을 사용할 수 있다. 이 경우, 도전성 보호막은 Al 박막층의 에칭액인 혼합산(일반적으로, PAN이라고도 불림)에 의해 동시에 에칭할 수 있는 도전성의 금속 산화물이면 좋고, 상기 산화인듐-산화아연에 한정되는 것은 아니다. 즉, 산화인듐-산화아연의 조성으로서는, PAN에 의해 Al과 동시에 에칭할 수 있는 조성이면 사용 가능하지만, In/(In＋Zn)＝약 0.5 내지 0.95(중량비), 바람직하게는 약 0.7 내지 0.9(중량비)가 좋다. 그 이유는 약 0.5(중량비) 미만이면, 도전성의 금속 산화물 자체의 내구성이 낮은 경우가 있거나, 약 0.95(중량비)를 초과하면, Al과의 동시 에칭이 어려운 경우가 있기 때문이다. 또한, Al과 동시에 에칭하는 경우에는 도전성의 금속 산화물은 비정질인 것이 바람직하다. 그 이유는 결정화한 막의 경우, Al과의 동시 에칭이 어려워지는 경우가 있기 때문이다.
또한, 이들 도전성 보호막의 두께는 약 10 내지 200 ㎚이면 좋다. 바람직하게는 약 15 내지 150 ㎚, 보다 바람직하게는 약 20 내지 100 ㎚이다. 그 이유는 약 10 ㎚미만이면, 보호막으로서의 효과가 작은 경우가 있고, 약 200 ㎚를 초과하면, 경제적으로 불리해지기 때문이다.
또한, 금속층 보호용 산화물 도전체층으로서, 일반적으로 산화물 투명 도전 체층 (1060)과 동일한 재료가 이용된다. 이와 같이 하면, 사용하는 재료의 종류를 감소시킬 수 있고, 바람직하게 원하는 TFT 기판 (1001)을 얻을 수 있다. 금속층 보호용 산화물 도전체층의 재료는 에칭 특성이나 보호막 특성 등에 기초하여 선택된다.
한편, 금속층 보호용 산화물 도전체층은 게이트 전극·배선용 박막으로서의 금속층 (1020)의 상부에 형성하는 경우로 한정되는 것은 아니다. 예를 들면, 보조 도전층 (1080)이 금속층으로 이루어지는 경우에, 보조 도전층 (1080)의 상부에 형성할 수도 있다.
또한, Al 박막층과 도전성 보호막 사이에 접촉 저항이 큰 경우에는 Al 박막층과 도전성 보호막 사이에 Mo, Ti, Cr 등의 금속 박막을 형성하면 좋다. 본 실시 형태에서는 Mo 박막층을 형성하고 있고, 특히 Mo이면, Al 박막층이나 도전성 보호막과 동일한 PAN에 의해 에칭할 수 있기 때문에, 공정을 늘리지 않고 가공할 수 있어 바람직하다. 상기 Mo, Ti, Cr 등의 금속 박막의 두께는 약 10 내지 200 ㎚이면 좋다. 바람직하게는 약 15 내지 100 ㎚, 보다 바람직하게는 약 20 내지 50 ㎚이다. 그 이유는 약 10 ㎚ 미만이면, 접촉 저항의 감소 효과가 작은 경우가 있고, 약 200 ㎚를 초과하면, 경제적으로 불리해지기 때문이다.
다음으로, 도 1에 나타낸 바와 같이, 개구부 (1631, 1641, 1251)가 형성된 유리 기판 (1010)의 상측에, 제2 산화물층으로서의 산화물 투명 도전체층 (1060) 및 제3 레지스트 (1061)을 이 순서로 적층하고, 제3 마스크 (1062)를 이용하여 제3 레지스트 (1061)을 소정의 형상으로 형성한다(스텝 S1007).
한편, 본 실시 형태에서는 제2 산화물층으로서 산화물 투명 도전체층 (1060)을 이용하고 있지만, 여기에 한정되는 것은 아니다. 예를 들면, 반투명 또는 비투명의 산화물 도전체층을 이용할 수 있다.
다음으로, 제3 마스크 (1062)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제3 마스크를 이용한 처리)
도 6은 본 발명의 제1 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/제3 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 노출된 층간 절연막 (1050), n형 산화물 반도체층 (1040) 및 금속층 (1020) 상에, 산화인듐-산화아연(In2O3:ZnO＝약 90:10 중량％)의 타겟을 이용하여 막 두께 약 120 ㎚의 산화물 투명 도전체층 (1060)을 성막한다. 이 때의 조건은 산소:아르곤비가 약 10:90 부피％가고, 기판 온도가 약 150℃이다. 이 조건에서는 산화물 투명 도전체층 (1060)은 비정질막으로서 얻어진다. 한편, 비정질의 산화인듐-산화아연 박막은 옥살산 수용액에 의해 에칭할 수 있지만, 혼합산에는 내성을 나타내어 에칭되지 않는다. 또한, 약 300℃ 이하의 열 처리로는 결정화되지 않는다. 이에 따라, 필요에 따라 선택 에칭성을 제어할 수 있다.
산화물 투명 도전체층 (1060)은 상기 산화인듐-산화아연으로 이루어지는 산 화물 도전체층으로 한정되는 것은 아니다. 예를 들면, 산화인듐-산화주석, 산화인듐-산화주석-산화아연, 산화인듐-산화주석-산화사마륨 등으로 이루어지는 산화물 도전체층, 또는 산화인듐-산화아연, 산화인듐-산화주석, 산화인듐-산화주석-산화아연, 산화인듐-산화주석-산화사마륨 등에 란탄족 원소를 첨가한 산화물 도전체층으로 할 수 있다.
또한, 본 실시 형태에 있어서는 산화물 투명 도전체층 (1060)에 의해 화소 전극 (1067)이 형성된다. 따라서, 산화물 투명 도전체층 (1060)은 도전성이 우수하면 좋다.
또한, 산화물 투명 도전체층 (1060)은 투명성이 필요하기 때문에, 에너지 갭은 약 3.0 eV 이상의 산화물로 되어 있다. 바람직하게는 약 3.2 eV 이상, 보다 바람직하게는 약 3.4 eV 이상이다. 상기 산화인듐-산화아연, 산화인듐-산화주석, 산화인듐-산화주석-산화아연, 산화인듐-산화주석-산화사마륨 등으로 이루어지는 산화물 도전체층, 또는 산화인듐-산화아연, 산화인듐-산화주석, 산화인듐-산화주석-산화아연, 산화인듐-산화주석-산화사마륨 등에 란탄족 원소를 첨가한 산화물 도전체층은 모두 에너지 갭이 약 3.2 eV 이상이기 때문에, 바람직하게 사용된다.
다음으로, 동 도(a)에 나타낸 바와 같이, 산화물 투명 도전체층 (1060) 상에 제3 레지스트 (1061)이 도포되고, 제3 마스크 (1062)를 이용하여 제3 레지스트 (1061)을 소정의 형상으로 형성한다(스텝 S1007). 즉, 제3 레지스트 (1061)은 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 드레인 배선 (1066), 화소 전극 (1067) 및 게이트 배선 패드 (1025)를 덮는 형상으로 형성된다(동 도(b) 참조). 한편, 본 실시 형태에서는 화소 전극 (1067)과 소스 전극 (1063)이 소스 배선 (1065)을 개재하여 접속되는 구성으로 되어 있지만, 화소 전극 (1067)과 드레인 전극이 드레인 배선을 개재하여 접속되는 구성으로 할 수도 있다.
다음으로, 동 도(b)에 나타낸 바와 같이, 제4 에칭으로서, 제3 레지스트 (1061) 및 옥살산 수용액을 이용하여 산화물 투명 도전체층 (1060)을 에칭하고, 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 화소 전극 (1067), 드레인 배선 (1066) 및 게이트 배선 패드 (1025)를 형성한다(스텝 S1008).
이와 같이 하면, 층간 절연막 (1050)의 한 쌍의 개구부 (1631, 1641)에, 산화물 투명 도전체층 (1060)으로 이루어지는 소스 전극 (1063) 및 드레인 전극 (1064)가 각각 형성되기 때문에, 소스 전극 (1063) 및 드레인 전극 (1064)가, 채널 가드 (1500) 및 채널부 (1044)에 의해 확실하게 이격된 구조로 형성된다. 즉, 채널 가드 (1500), 채널부 (1044), 소스 전극 (1063) 및 드레인 전극 (1064)가 확실하면서 용이하게 제조되기 때문에, 수율이 개선되는 동시에, 제조 원가의 비용 절감을 도모할 수 있다. 이러한 구조의 TFT 기판 (1001)을 비아 홀 채널형 TFT 기판이라 호칭한다.
또한, 산화물 투명 도전체층 (1060)으로 이루어지는 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 화소 전극 (1067) 및 드레인 배선 (1066)은 제4 에칭에 의해 효율적으로 형성된다. 즉, 제조할 때에 사용하는 마스크 수를 삭감할 수 있어, 제조 공정이 삭감됨으로써, 생산 효율이 향상되어 제조 원가의 비용 절감을 도모할 수 있다.
또한, 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 화소 전극 (1067) 및 드레인 배선 (1066)이 산화물 투명 도전체층 (1060)으로 이루어짐으로써, 빛의 투과량이 증대하기 때문에, 휘도가 우수한 표시 장치를 제공할 수 있다.
다음으로, 제3 레지스트 (1061)을 애싱하면, 산화물 투명 도전체층 (1060)으로 이루어지는, 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 화소 전극 (1067), 드레인 배선 (1066) 및 게이트 배선 패드 (1025)가 노출된다. 도 6(b)에 나타내는 드레인 전극 (1064), 게이트 전극 (1023), 채널부 (1044), 소스 전극 (1063), 소스 배선 (1065) 및 화소 전극 (1067)은 도 7에 있어서의 E-E 단면을 나타내고 있다. 또한, 드레인 배선 (1066)은 F-F 단면을 나타내고 있다. 또한, 게이트 배선 패드 (1025)는 G-G 단면을 나타내고 있다.
이와 같이, 본 실시 형태의 TFT 기판 (1001)의 제조 방법에 따르면, 3장의 마스크 (1042, 1052, 1062)를 이용하여, 활성 반도체층에 산화물 반도체층(n형 산화물 반도체층 (1040))을 이용한 비아 홀 채널형의 TFT 기판 (1001)을 제조할 수 있다. 또한, 제조 공정이 삭감되기 때문에, 제조 원가의 비용 절감을 도모할 수 있다. 또한, 채널부 (1044)가 채널 가드 (1500)에 의해 보호되어 있기 때문에, 장기간에 걸쳐 안정적으로 작동시킬 수 있다. 또한, n형 산화물 반도체층 (1040)이, 소정의 위치(채널부 (1044), 소스 전극 (1063) 및 드레인 전극 (1064)에 대응하는 소정의 위치)에만 형성되게 되기 때문에, 게이트 배선 (1024)끼리의 간섭 (크로스토크)과 같은 우려를 배제할 수 있다.
한편, 본 실시 형태에서는 유리 기판 (1010) 상에, 금속층 (1020), 게이트 절연막 (1030), n형 산화물 반도체층 (1040), 및 제1 레지스트 (1041)이 적층되고, 또한 층간 절연막 (1050) 및 제2 레지스트 (1051)이 적층되고, 추가로 산화물 투명 도전체층 (1060) 및 제3 레지스트 (1061)이 적층된다. 단, 여기에 한정되는 것은 아니다. 예를 들면, 각 층간에 다른 층을 개재하여 적층될 수 있다. 다른 층은, 예를 들면 본 실시 형태의 기능이나 효과를 손상시키지 않는 층이나 다른 기능이나 효과 등을 보조하는 층이다. 이것은 후술하는 실시 형태에 대해서도 마찬가지이다.
[TFT 기판의 제조 방법에 있어서의 제2 실시 형태]
도 8은 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 실시 형태의 제조 방법은 청구항 25에 대응한다.
동 도면에 나타내는 본 실시 형태에 따른 TFT 기판 (1001a)의 제조 방법은, 상술한 제1 실시 형태의 스텝 S1007 및 스텝 S1008 대신에 산화물 투명 도전체층 (1060), 보호용 절연막 (1070) 및 제3 레지스트 (1071)을 적층하고, 제3 하프톤 마스크 (1072)에 의해 제3 레지스트 (1071)을 형성한다(스텝 S1007a). 또한, 제3 레지스트 (1071)을 이용하여 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 화소 전극 (1067), 드레인 배선 (1066) 및 게이트 배선 패드 (1025)를 형성한다(스텝 S1008a). 또한, 제3 레지스트 (1071)을 재형성한다(스텝 S1009a). 또한, 재형성된 제3 레지스트 (1071)을 이용하여 화소 전극 (1067), 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 노출시킨다(스텝 S1010a). 즉, 이와 같은 점이 상기 제1 실시 형태와 상이하다.
따라서, 그 밖의 공정은 제1 실시 형태와 거의 동일하게 되어 있다. 또한, 동일한 공정에 대해서는 도면 중에서 제1 실시 형태와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 8에 나타내는 제1 하프톤 마스크 및 제2 마스크를 이용한 처리는 제1 실시 형태와 거의 동일하게 되어 있다.
계속해서, 도 8에 나타낸 바와 같이, 산화물 투명 도전체층 (1060), 보호용 절연막 (1070) 및 제3 레지스트 (1071)을 적층하고, 제3 하프톤 마스크 (1072) 및 하프톤 노광에 의해 제3 레지스트 (1071)을 소정의 형상으로 형성한다(스텝 S1007a).
다음으로, 제3 하프톤 마스크 (1072)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제3 마스크를 이용한 처리)
도 9는 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/보호용 절연막 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 제1 실시 형태와 마찬가지로, 노출된 층간 절연막 (1050), n형 산화물 반도체층 (1040) 및 금속층 (1020) 상에, 산화인듐-산화아 연(In2O3:ZnO＝약 90:10 중량％)의 타겟을 이용하여 막 두께 약 120 ㎚의 산화물 투명 도전체층 (1060)을 성막한다. 이 때의 조건은 산소:아르곤비가 약 10:90 부피％가고, 기판 온도가 약 150℃이다.
계속해서, 글로 방전 CVD(화학 증착)법에 의해, 산화물 투명 도전체층 (1060) 상에, 질화 실리콘(SiNX)막인 보호용 절연막 (1070)을 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 동 도(a)에 나타낸 바와 같이, 보호용 절연막 (1070) 상에 제3 레지스트 (1071)이 도포되고, 제3 하프톤 마스크 (1072) 및 하프톤 노광에 의해 제3 레지스트 (1071)을 소정의 형상으로 형성한다(스텝 S1007a). 즉, 제3 레지스트 (1071)은 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 드레인 배선 (1066), 화소 전극 (1067) 및 게이트 배선 패드 (1025)를 덮는 형상으로 형성된다. 또한, 제3 레지스트 (1071)은 하프톤 마스크부 (1721)에 의해, 화소 전극 (1067), 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 덮는 부분이 다른 부분보다 얇은 형상으로 형성된다(동 도(b) 참조).
다음으로, 동 도(b)에 나타낸 바와 같이, 제4 에칭으로서, 우선, 제3 레지스트 (1071) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (1070)을 드라이 에칭하고, 또한 제3 레지스트 (1071) 및 에칭액(옥살산 수용액)에 의해 산화물 투명 도전체층 (1060)을 에칭하고, 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 화소 전극 (1067), 드레인 배선 (1066) 및 게이트 배선 패드 (1025)를 형성한다(스텝 S1008a).
도 10은 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 상기 제3 레지스트 (1071)을 애싱하고, 화소 전극 (1067), 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)의 상측의 보호용 절연막 (1070)이 노출되는 형상으로 제3 레지스트 (1071)을 재형성한다(스텝 S1009a).
다음으로, 동 도(b)에 나타낸 바와 같이, 제5 에칭으로서, 재형성된 제3 레지스트 (1071) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (1070)을 드라이 에칭하고, 화소 전극 (1067), 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 노출시킨다(스텝 S1010a). 계속해서, 재형성된 제3 레지스트 (1071)을 애싱하면, 도 11에 나타낸 바와 같이, 유리 기판 (1010) 상에, 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065) 및 드레인 배선 (1066) 상에 적층된 보호용 절연막 (1070)이 노출된다. 도 10(b)에 나타내는 드레인 전극 (1064), 게이트 전극 (1023), 채널부 (1044), 소스 전극 (1063), 소스 배선 (1065) 및 화소 전극 (1067)은 도 11에 있어서의 H-H 단면을 나타내고 있다. 또한, 드레 인 배선 패드 (1068)은 I-I 단면을 나타내고 있다. 또한, 게이트 배선 패드 (1025)는 J-J 단면을 나타내고 있다.
이와 같이, 본 실시 형태의 TFT 기판 (1001a)의 제조 방법에 따르면, 제1 실시 형태와 거의 동일한 효과를 갖는 동시에, 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)의 상부를 보호용 절연막 (1070)으로 덮음으로써, TFT의 작동 안정성을 향상시킬 수 있다.
한편, 본 실시 형태에서는 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)의 측부가 노출되어 있지만, 이들 측부를 보호용 절연막 (1070)으로 덮는 것도 가능하다.
다음으로, 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)의 측부도 보호용 절연막 (1070)으로 덮는 제조 방법에 대하여 도면을 참조하여 설명한다.
[TFT 기판의 제조 방법에 있어서의 제2 실시 형태의 응용예]
도 12는 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법의 응용예를 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 또한, 본 응용예의 제조 방법은 청구항 26에 대응하고 있다.
동 도면에 나타내는 본 응용예에 관한 TFT 기판 (1001a')의 제조 방법은, 상술한 제2 실시 형태의 스텝 S1007a, 1008a, 1009a, 1010a 대신에 산화물 투명 도전체층 (1060) 및 제3 레지스트 (1061a')를 적층하고, 제3 마스크 (1062a')에 의해 제3 레지스트 (1061a')를 형성한다(스텝 S1007a'). 또한, 제3 레지스트 (1061a') 를 이용하여 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 화소 전극 (1067), 드레인 배선 (1066) 및 게이트 배선 패드 (1025)를 형성한다(스텝 S1008 a'). 또한, 보호용 절연막 (1070) 및 제4 레지스트 (1071a')를 적층한다(스텝 S1009a') . 또한, 제4 레지스트 (1071a')를 이용하여 화소 전극 (1067), 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 노출시킨다(스텝 S1010a'). 이와 같은 점이 상기 제2 실시 형태와 상이하다.
따라서, 그 밖의 공정은 제2 실시 형태와 거의 동일하게 되어 있다. 또한, 동일한 공정에 대해서는 도면 중에서 제2 실시 형태와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 12에 나타내는 제1 하프톤 마스크 및 제2 마스크를 이용한 처리는 제1 실시 형태와 거의 동일하게 되어 있다.
계속해서, 도 12에 나타낸 바와 같이, 산화물 투명 도전체층 (1060) 및 제3 레지스트 (1061a')를 적층하고, 제3 마스크 (1062a')를 이용하여 제3 레지스트 (1061a')를 소정의 형상으로 형성한다(스텝 S1007a').
다음으로, 제3 마스크 (1062a')를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제3 마스크를 이용한 처리)
도 13은 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제3 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/제3 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭/ 제3 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 제2 실시 형태와 마찬가지로, 노출된 층간 절연막 (1050), n형 산화물 반도체층 (1040) 및 금속층 (1020) 상에, 산화인듐-산화아연(In2O3:ZnO＝약 90:10 중량％)의 타겟을 이용하여 막 두께 약 120 ㎚의 산화물 투명 도전체층 (1060)을 성막한다. 이 때의 조건은 산소:아르곤비가 약 10:90 부피％가고, 기판 온도가 약 150℃이다.
다음으로, 산화물 투명 도전체층 (1060) 상에 제3 레지스트 (1061a')가 도포되고, 제3 마스크 (1062a')를 이용하여 제3 마스크 (1062a')를 소정의 형상으로 형성한다(스텝 S1007a'). 즉, 제3 마스크 (1062a')는 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 드레인 배선 (1066), 화소 전극 (1067) 및 게이트 배선 패드 (1025)를 덮는 형상으로 형성된다(동 도(b) 참조).
다음으로, 동 도(b)에 나타낸 바와 같이, 제4 에칭으로서, 제3 레지스트 (1061a') 및 에칭액(옥살산 수용액)에 의해 산화물 투명 도전체층 (1060)을 에칭하고, 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 화소 전극 (1067), 드레인 배선 (1066) 및 게이트 배선 패드 (1025)를 형성한다(스텝 S1008a').
다음으로, 도 12에 나타낸 바와 같이, 보호용 절연막 (1070) 및 제4 레지스트 (1071a')를 적층하고, 제4 마스크 (1072a')를 이용하여 제4 레지스트 (1071a')를 소정의 형상으로 형성한다(스텝 S1009a').
다음으로, 제4 마스크 (1072a')를 이용한 처리에 대하여 도면을 참조하여 설 명한다.
(제4 마스크를 이용한 처리)
도 14는 본 발명의 제2 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제4 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 보호용 절연막 성막/제4 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제5 에칭/제4 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 글로 방전 CVD(화학 증착)법에 의해, 층간 절연막 (1050) 및 산화물 투명 도전체층 (1060) 상에, 질화 실리콘(SiNX)막인 보호용 절연막 (1070)을 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 보호용 절연막 (1070) 상에 제4 레지스트 (1071a')가 도포되고, 제4 마스크 (1072a')를 이용하여 제4 레지스트 (1071a')를 소정의 형상으로 형성한다(스텝 S1009a'). 즉, 제4 레지스트 (1071a')는 화소 전극 (1067), 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)의 상측의 보호용 절연막 (1070)이 노출되는 형상으로 형성된다(스텝 S1009a').
다음으로, 동 도(b)에 나타낸 바와 같이, 제5 에칭으로서, 제4 레지스트 (1071a') 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (1070)을 드라이 에칭하여, 화소 전극 (1067), 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 노출시킨다(스텝 S1010a'). 계속해서, 제4 레지스트 (1071a') 를 애싱하면, 도 15에 나타낸 바와 같이, 유리 기판 (1010) 상에 보호용 절연막 (1070)이 노출된다. 도 14(b)에 나타내는 드레인 전극 (1064), 게이트 전극 (1023), 채널부 (1044), 소스 전극 (1063), 소스 배선 (1065) 및 화소 전극 (1067)은 도 15에 있어서의 H'-H' 단면을 나타내고 있다. 또한, 드레인 배선 패드 (1068)은 I'-I' 단면을 나타내고 있다. 또한, 게이트 배선 패드 (1025)는 J'-J' 단면을 나타내고 있다.
이와 같이, 본 응용예의 TFT 기판 (1001a')의 제조 방법에 따르면, 제2 실시 형태와 거의 동일한 효과를 갖고, 또한 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)이 노출되지 않도록 보호용 절연막 (1070)으로 덮인다. 또한, TFT 기판 (1001a')는 보호용 절연막 (1070)을 구비하고 있다. 즉, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 TFT 기판 (1001a')를 제공할 수 있다.
[TFT 기판의 제조 방법에 있어서의 제3 실시 형태]
도 16은 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 실시 형태의 제조 방법은 청구항 27에 대응하고 있다.
동 도면에 나타내는 본 실시 형태에 따른 TFT 기판 (1001b)의 제조 방법은, 상술한 제2 실시 형태의 스텝 S1007a 대신에 산화물 투명 도전체층 (1060), 보조 도전층 (1080), 보호용 절연막 (1070) 및 제3 레지스트 (1071)을 적층하고, 제3 하프톤 마스크 (1072)에 의해 제3 레지스트 (1071)을 형성한다(스텝 S1007b). 이 점 이 상기 제2 실시 형태와 상이하다.
따라서, 그 밖의 공정은 제2 실시 형태와 거의 동일하게 되어 있어, 동일한 공정에 대해서는 도면 중에서 제2 실시 형태와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 16에 나타내는 제1 하프톤 마스크 및 제2 마스크를 이용한 처리는 제1 실시 형태와 거의 동일하게 되어 있다.
계속해서, 도 16에 나타낸 바와 같이, 산화물 투명 도전체층 (1060), 보조 도전층 (1080), 보호용 절연막 (1070) 및 제3 레지스트 (1071)을 적층하고, 제3 하프톤 마스크 (1072) 및 하프톤 노광에 의해 제3 레지스트 (1071)을 소정의 형상으로 형성한다(스텝 S1007b).
다음으로, 제3 하프톤 마스크 (1072)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제3 마스크를 이용한 처리)
도 17은 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/보조 도전층 성막/보호용 절연막 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 제2 실시 형태와 거의 마찬가지로, 노출된 층간 절연막 (1050), n형 산화물 반도체층 (1040) 및 금속층 (1020) 상에, 산화인듐-산 화아연-산화주석(In2O3:ZnO:SnO2＝약 60:20:20 중량％)의 타겟을 이용하여 막 두께 약 120 ㎚의 산화물 투명 도전체층 (60)을 성막한다. 이 때의 조건은 산소:아르곤비가 약 99:1 부피％가고, 기판 온도가 약 150℃이다.
이 산화인듐-산화아연-산화주석으로 이루어지는 산화물 투명 도전체층 (1060)은 비정질이면서, 옥살산 수용액에는 용해되지만, 혼합산에는 용해되지 않기 때문에 유용하다.
여기서, 산화주석의 함유량을 약 10 내지 40 중량％로 하고, 산화아연을 약 10 내지 40 중량％로 하고, 나머지를 산화인듐으로 하면 좋다. 그 이유는 산화주석, 산화아연 모두 약 10 중량％ 미만이면, 혼합산으로의 내성이 없어지게 되어 용해되게 된다. 또한, 산화주석이 약 40 중량％를 초과하면, 옥살산 수용액에 용해되지 않게 되거나 비저항이 커진다. 또한, 산화아연이 약 40 중량％를 초과하면, 혼합산으로의 내성이 없어지는 경우가 있기 때문이다. 한편, 산화주석, 산화아연의 비는 적절하게 선택하면 좋다.
또한, 산화물 투명 도전체층 (1060)은 산화인듐-산화아연-산화주석계의 산화물 투명 도전체층으로 한정되는 것은 아니다. 옥살산 수용액으로 에칭이 가능하고, 혼합산에 용해되지 않는 산화물 투명 도전체층이면 사용할 수 있다. 이 경우, 비정질 상태에서는 옥살산 수용액이나 혼합산에 용해되는 경우라도, 가열 등에 의해 결정화 등의 막질 변화를 초래하여 혼합산에 불용이 되면 사용가능해진다.
그와 같은 산화물 투명 도전체층으로서는, 산화인듐에 산화주석, 산화게르마 늄, 산화지르코늄, 산화 텅스텐, 산화 몰리브덴, 산화세륨 등의 란탄족계 원소를 포함하는 것을 들 수 있다. 그 중에서도 산화인듐과 산화주석, 산화인듐과 산화 텅스텐, 산화인듐과 산화세륨 등의 산화 란탄족계 원소의 조합은 바람직하게 이용된다. 첨가하는 금속의 양은 산화인듐에 대하여 약 1 내지 20 중량％, 바람직하게는 약 3 내지 15 중량％이다. 그 이유는 약 1 중량％ 미만이면, 성막시에 결정화되어 옥살산 수용액에 용해되지 않게 되거나 비저항이 커져, 산화물 투명 도전체층으로서 바람직하게 사용할 수 없게 되는 경우가 있기 때문이다. 또한, 약 20 중량％를 초과하면, 가열 등에 의해 결정화 등의 막질 변화를 일으키게 하는 경우에, 막질 변화가 일어나지 않고 혼합산에 용해되어, 화소 전극의 형성이 어려워지는 등의 문제가 발생할 수 있기 때문이다.
또한, 산화인듐-산화주석-산화사마륨 등의 란탄족 원소를 포함하는 산화물 투명 도전체층은 실온 성막 후에는 비정질로서, 옥살산 수용액나 혼합산에 용해되지만, 가열 등에 의한 결정화 후에는 옥살산 수용액이나 혼합산에 불용이 되어 바람직하게 사용할 수 있다.
계속해서, 산화물 투명 도전체층 (1060) 상에 보조 도전층 (1080)을 형성한다. 우선, 산화물 투명 도전체층 (1060) 상에 고주파 스퍼터링법을 이용하여 Mo를 막 두께 약 50 ㎚로 적층한다. 계속해서, 고주파 스퍼터링법을 이용하여 Al을 막 두께 약 250 ㎚로 적층한다. 즉, 보조 도전층 (1080)은, 도시하지 않았지만 Mo 박막층과 Al 박막층으로 이루어져 있고, 우선, Mo 타겟을 이용하여 고주파 스퍼터링법에 의해 아르곤 100％의 조건으로 Mo 박막층을 형성한다. 계속해서, Al 타겟을 이용하여 고주파 스퍼터링법에 의해 아르곤 100％의 조건으로 Al 박막층을 형성한다.
한편, 상기 Mo 대신에 Ti, Cr 등을 사용할 수 있다. 또한, Al은 순수 Al(순도 거의 100％의 Al)일 수 있지만, Nd(네오디뮴), Ce(세륨), Mo, W(텅스텐), Nb(니오븀) 등의 금속이 첨가될 수 있다. 또한, Ce, W, Nb 등은 산화물 투명 도전체층 (1060)과의 전지 반응을 억제함에 있어서도 바람직하다. 첨가량은 적절히 선택할 수 있지만, 약 0.1 내지 2 중량％가 바람직하다. 또한, Al과 산화물 투명 도전체층 (1060)과의 접촉 저항이 신경쓰지 않아도 될 정도로 작은 경우에는 Mo 등의 금속을 중간층에 사용할 필요는 없다.
한편, 본 실시 형태에서는 보조 도전층 (1080)으로서 Mo 박막층 및 Al 박막층을 이용했지만, 여기에 한정되는 것은 아니고, 보조 도전층 (1080)으로서, 예를 들면 산화인듐-산화주석(In2O3:SnO＝약 90:10 중량％) 등으로 이루어지는 산화물 투명 도전체층을 사용할 수 있다.
다음으로, 글로 방전 CVD(화학 증착)법에 의해, 보조 도전층 (1080) 상에, 질화 실리콘(SiNX)막인 보호용 절연막 (1070)을 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 동 도(a)에 나타낸 바와 같이, 보호용 절연막 (1070) 상에 제3 레지스트 (1071)이 도포되고, 제3 하프톤 마스크 (1072) 및 하프톤 노광에 의해 제3 레지스트 (1071)을 소정의 형상으로 형성한다(스텝 S1007b). 즉, 제3 레지스트 (1071)은 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 드레인 배선 (1066), 화소 전극 (1067) 및 게이트 배선 패드 (1025)를 덮으면서, 하프톤 마스크부 (1721)에 의해, 화소 전극 (1067), 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 덮는 부분이 다른 부분보다 얇은 형상으로 형성된다(동 도(b) 참조).
다음으로, 동 도(b)에 나타낸 바와 같이, 제4 에칭으로서, 우선, 제3 레지스트 (1071) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (1070)을 드라이 에칭하고, 계속해서 제3 레지스트 (1071) 및 에칭액(혼합산)을 이용하여, 노출된 보조 도전층 (1080)을 에칭하고, 추가로 제3 레지스트 (1071) 및 에칭액(옥살산 수용액)에 의해 산화물 투명 도전체층 (1060)을 에칭하여 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 화소 전극 (1067), 드레인 배선 (1066) 및 게이트 배선 패드 (1025)를 형성한다(스텝 S1008a).
도 18은 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 상기 제3 레지스트 (1071)을 애싱하여, 화소 전극 (1067), 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)의 상측의 보호용 절연막 (1070)이 노출되는 형상으로 제3 레지스트 (1071)을 재형성한다(스텝 S1009a).
다음으로, 동 도(b)에 나타낸 바와 같이, 제5 에칭으로서, 우선, 재형성된 제3 레지스트 (1071) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (1070)을 드라이 에칭하고, 계속해서, 재형성된 제3 레지스트 (1071) 및 에칭액(혼합산)을 이용하여, 노출된 보조 도전층 (1080)을 에칭하고, 화소 전극 (1067), 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 노출시킨다(스텝 S1010a). 계속해서, 재형성된 제3 레지스트 (1071)을 애싱하면, 도 19에 나타낸 바와 같이, 유리 기판 (1010) 상에, 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065) 및 드레인 배선 (1066)의 상부에 적층된 보호용 절연막 (1070)이 노출된다. 도 18(b)에 나타내는 드레인 전극 (1064), 게이트 전극 (1023), 채널부 (1044), 소스 전극 (1063), 소스 배선 (1065) 및 화소 전극 (1067)은 도 19에 있어서의 K-K 단면을 나타내고 있다. 또한, 드레인 배선 패드 (1068)은 L-L 단면을 나타내고 있다. 또한, 게이트 배선 패드 (1025)는 M-M 단면을 나타내고 있다.
이와 같이, 본 실시 형태의 TFT 기판 (1001b)의 제조 방법에 따르면, 제2 실시 형태와 거의 동일한 효과를 갖는 동시에, 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)의 상부에 보조 도전층 (1080)이 형성된다. 이에 따라, 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)의 전기 저항을 감소시킬 수 있다. 따라서, 신뢰성을 향상시킬 수 있는 동시에 에너지 효율의 저하를 억제할 수 있다.
한편, 본 실시 형태에서는 소스 전극 (1063), 드레인 전극 (1064), 소스 배 선 (1065) 및 드레인 배선 (1066)의 측부가 노출되어 있지만, 이들 측부를 보호용 절연막 (1070)으로 덮는 것도 가능하다.
다음으로, 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)의 측부도 보호용 절연막 (1070)으로 덮는 제조 방법에 대하여 도면을 참조하여 설명한다.
[TFT 기판의 제조 방법에 있어서의 제3 실시 형태의 응용예]
도 20은 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법의 응용예를 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 응용예의 제조 방법은 청구항 28에 대응하고 있다.
동 도면에 나타내는 본 응용예에 따른 TFT 기판 (1001b')의 제조 방법은, 상술한 제2 실시 형태의 응용예의 스텝 S1007a' 대신에 산화물 투명 도전체층 (1060), 보조 도전층 (1080) 및 제3 레지스트 (1081b')를 적층한다(스텝 S1007b'). 이 점이, 상기 제2 실시 형태의 응용예와 상이하다.
따라서, 그 밖의 공정은 제2 실시 형태의 응용예과 거의 동일하게 되어 있어, 동일한 공정에 대해서는 도면 중에서 제2 실시 형태의 응용예와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 20에 나타내는 제1 하프톤 마스크 및 제2 마스크를 이용한 처리는 제1 실시 형태와 거의 동일하게 되어 있다.
계속해서, 도 20에 나타낸 바와 같이, 산화물 투명 도전체층 (1060), 보조 도전층 (1080) 및 제3 레지스트 (1081b')를 적층하고, 제3 마스크 (1082b')를 이용 하여 제3 레지스트 (1081b')를 소정의 형상으로 형성한다(스텝 S1007b').
다음으로, 제3 마스크 (1082b')를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제3 마스크를 이용한 처리)
도 21은 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제3 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/보조 도전층 성막/제3 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 제3 실시 형태와 거의 마찬가지로, 노출된 층간 절연막 (1050), n형 산화물 반도체층 (1040) 및 금속층 (1020) 상에, 산화인듐-산화아연-산화주석(In2O3:ZnO:SnO2＝약 60:20:20 중량％)의 타겟을 이용하여 막 두께 약 120 ㎚의 산화물 투명 도전체층 (1060)을 성막한다. 이 때의 조건은 산소:아르곤비가 약 99:1 부피％가고, 기판 온도가 약 150℃이다.
계속해서, 산화물 투명 도전체층 (1060) 상에 보조 도전층 (1080)을 형성한다. 즉, 우선, 고주파 스퍼터링법을 이용하여 Mo를 막 두께 약 50 ㎚로 적층한다. 계속해서, 고주파 스퍼터링법을 이용하여 Al을 막 두께 약 250 ㎚로 적층한다.
다음으로, 보조 도전층 (1080) 상에 제3 레지스트 (1081b')가 도포되고, 제3 마스크 (1082b')를 이용하여 제3 마스크 (1082b')를 소정의 형상으로 형성한다(스텝 S1007b'). 즉, 제3 마스크 (1082b')는 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 드레인 배선 (1066), 화소 전극 (1067) 및 게이트 배선 패드 (1025)를 덮는 형상으로 형성된다(동 도(b) 참조).
다음으로, 동 도(b)에 나타낸 바와 같이, 제4 에칭으로서, 우선, 제3 레지스트 (1081b') 및 에칭액(혼합산)에 의해 보조 도전층 (1080) 및 산화물 투명 도전체층 (1060)을 에칭하여 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 화소 전극 (1067), 드레인 배선 (1066) 및 게이트 배선 패드 (1025)를 형성한다(스텝 S1008a').
다음으로, 도 20에 나타낸 바와 같이, 보호용 절연막 (1070) 및 제4 레지스트 (1071a')를 적층하고, 제4 마스크 (1072a')를 이용하여 제4 레지스트 (1071a')를 소정의 형상으로 형성한다(스텝 S1009a').
다음으로, 제4 마스크 (1072a')를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제4 마스크를 이용한 처리)
도 22는 본 발명의 제3 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제4 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 보호용 절연막 성막/제4 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제5 에칭/제4 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 제2 실시 형태의 응용예와 거의 마찬가지로, 우선, 글로 방전 CVD(화학 증착)법에 의해, 층간 절연막 (1050) 및 보조 도전층 (1080) 상에, 질화 실리콘(SiNX)막인 보호용 절연막 (1070)을 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 보호용 절연막 (1070) 상에 제4 레지스트 (1071a')가 도포되고, 제4 마스크 (1072a')를 이용하여 제4 마스크 (1072a')를 소정의 형상으로 형성한다(스텝 S1009a'). 즉, 제4 마스크 (1072a')는 화소 전극 (1067), 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)의 상측의 보호용 절연막 (1070)이 노출되는 형상으로 형성된다(스텝 S1009a').
다음으로, 동 도(b)에 나타낸 바와 같이, 제5 에칭으로서, 제4 레지스트 (1071a') 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (1070)을 드라이 에칭하고, 계속해서, 제4 레지스트 (1071a') 및 에칭액(혼합산)을 이용하여, 노출된 보조 도전층 (1080)을 에칭하여, 화소 전극 (1067), 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 노출시킨다(스텝 S1010a'). 다음으로, 제4 레지스트 (1071a')를 애싱하면, 도 23에 나타낸 바와 같이, 유리 기판 (1010) 상에 보호용 절연막 (1070)이 노출된다. 도 22(b)에 나타내는 드레인 전극 (1064), 게이트 전극 (1023), 채널부 (1044), 소스 전극 (1063), 소스 배선 (1065) 및 화소 전극 (1067)은 도 23에 있어서의 K'-K' 단면을 나타내고 있다. 또한, 드레인 배선 패드 (1068)은 L'-L' 단면을 나타내고 있다. 또한, 게이트 배선 패드 (1025)는 M'-M' 단면을 나타내고 있다.
이와 같이, 본 응용예의 TFT 기판 (1001b')의 제조 방법에 따르면, 제3 실시 형태와 거의 동일한 효과를 갖고, 또한 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)이 노출되지 않도록 보호용 절연막 (1070)으로 덮인다. 또한, TFT 기판 (1001b')는 보호용 절연막 (1070)을 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 TFT 기판 (1001b')를 제공할 수 있다.
[TFT 기판의 제조 방법에 있어서의 제4 실시 형태]
도 24는 본 발명의 제4 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 실시 형태의 제조 방법은 청구항 29에 대응하고 있다.
동 도면에 나타내는 본 실시 형태에 따른 TFT 기판 (1001c)의 제조 방법은, 상술한 제3 실시 형태의 스텝 S1007b 대신에 산화물 투명 도전체층 (1060), 반사 금속층 (1090) 및 제3 레지스트 (1091)을 적층하고, 제3 하프톤 마스크 (1092)에 의해 제3 레지스트 (1091)을 형성한다(스텝 S1007c). 또한, 제3 실시 형태의 스텝 S1010a 대신에, 재형성된 제3 레지스트 (1091)을 이용하여 화소 전극 (1067)의 일부, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 노출시키는 동시에, 반사 금속부 (1094)를 형성한다(스텝 S10c). 이와 같은 점이, 상기 제3 실시 형태와 상이하다.
따라서, 그 밖의 공정은 제3 실시 형태와 거의 동일하게 되어 있어, 동일한 공정에 대해서는 도면 중에서 제3 실시 형태와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 24에 나타내는 제1 하프톤 마스크 및 제2 마스크를 이용한 처리는 제1 실시 형태와 거의 동일하게 되어 있다.
계속해서, 도 24에 나타낸 바와 같이, 산화물 투명 도전체층 (1060), 반사 금속층 (1090) 및 제3 레지스트 (1091)을 적층하고, 제3 하프톤 마스크 (1092) 및 하프톤 노광에 의해 제3 레지스트 (1091)을 소정의 형상으로 형성한다(스텝 S1007c).
다음으로, 제3 하프톤 마스크 (1092)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제3 마스크를 이용한 처리)
도 25는 본 발명의 제4 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/반사 금속층 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 노출된 층간 절연막 (1050), n형 산화물 반도체층 (1040) 및 금속층 (1020) 상에, 산화인듐-산화아연-산화주석(In2O3:ZnO:SnO2＝약 60:20:20 중량％)의 타겟을 이용하여 스퍼터법에 의해 막 두께 약 120 ㎚의 산화물 투명 도전체층 (1060)을 성막한다. 한편, 산화인듐-산화주석-산화아연으로 이루어지는 산화물 도전체층은 상술한 바와 같이 비정질이면서, 옥살산 수용액에는 용해되지만, 혼합산에는 용해되지 않는다. 이에 따라, 상기 산화물 도전체층은 유용하 다.
다음으로, 산화물 투명 도전체층 (1060) 상에 반사 금속층 (1090)을 형성한다. 우선, 고주파 스퍼터링법을 이용하여 Mo를 막 두께 약 50 ㎚로 적층한다. 계속해서, 고주파 스퍼터링법을 이용하여 Al을 막 두께 약 250 ㎚로 적층한다. 즉, 반사 금속층 (1090)은, 도시하지 않았지만 Mo 박막층과 Al 박막층으로 이루어져 있다. 우선, Mo 타겟을 이용하여 고주파 스퍼터링법에 의해 아르곤 100％의 조건으로 Mo 박막층을 형성한다. 계속해서, Al 타겟을 이용하여 고주파 스퍼터링법에 의해 아르곤 100％의 조건으로 Al 박막층을 형성한다. 여기서, Mo 이외의 금속으로서는 Ti, Cr 등을 사용할 수 있다. 한편, 반사 금속층 (1090)으로서 Ag, Au 등의 금속 박막이나, Al, Ag, Au 중 하나 이상을 포함하는 합금 박막을 사용할 수도 있다. 또한, Al과 산화물 투명 도전체층 (1060)과의 접촉 저항이 신경쓰지 않을 정도로 작은 경우에는 Mo 등의 금속을 중간층에 사용할 필요는 없다.
다음으로, 동 도(a)에 나타낸 바와 같이, 반사 금속층 (1090) 상에 제3 레지스트 (1091)이 도포되고, 제3 하프톤 마스크 (1092) 및 하프톤 노광에 의해 제3 레지스트 (1091)을 소정의 형상으로 형성한다(스텝 S1007c). 즉, 제3 레지스트 (1091)은 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 드레인 배선 (1066), 반사 금속부 (1094), 화소 전극 (1067) 및 게이트 배선 패드 (1025)를 덮는 형상으로 형성된다. 또한, 제3 레지스트 (1091)는 하프톤 마스크부 (1921)에 의해, 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 덮는 부분이 다른 부분보다 얇은 형상으로 형성된다(동 도(b) 참조).
다음으로, 동 도(b)에 나타낸 바와 같이, 제4 에칭으로서, 우선, 제3 레지스트 (1071) 및 에칭액(혼합산)을 이용하여, 노출된 반사 금속층 (1090)을 에칭하고, 추가로 제3 레지스트 (1071) 및 에칭액(옥살산 수용액)에 의해 산화물 투명 도전체층 (1060)을 에칭하여 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 화소 전극 (1067), 드레인 배선 (1066) 및 게이트 배선 패드 (1025)를 형성한다(스텝 S1008a).
도 26은 본 발명의 제4 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 상기 제3 레지스트 (1091)을 애싱하여, 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)의 상측의 반사 금속층 (1090)이 노출되는 형상으로 제3 레지스트 (1091)을 재형성한다(스텝 S1009a).
다음으로, 동 도(b)에 나타낸 바와 같이, 제5 에칭으로서, 우선, 재형성된 제3 레지스트 (1071) 및 에칭액(혼합산)을 이용하여, 노출된 반사 금속층 (1090)을 선택 에칭하여, 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 노출시키는 동시에, 반사 금속층 (1090)으로 이루어지는 반사 금속부 (1094)를 형성한다(스텝 S1010c). 계속해서, 재형성된 제3 레지스트 (1091)을 애싱하면, 도 27에 나타낸 바와 같이, 유리 기판 (1010) 상에, 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 반사 금속부 (1094) 및 드레인 배선 (1066) 상에 적층된 반사 금속층 (1090)이 노출된다. 도 26(b)에 나타내는 드레인 전극 (1064), 게이트 전극 (1023), 채널부 (1044), 소스 전극 (1063), 소스 배선 (1065), 반사 금속부 (1094) 및 화소 전극 (1067)은 도 27에 있어서의 N-N 단면을 나타내고 있다. 또한, 드레인 배선 패드 (1068)는 O-O 단면을 나타내고 있다. 또한, 게이트 배선 패드 (1025)는 P-P 단면을 나타내고 있다.
이와 같이, 본 실시 형태의 TFT 기판 (1001c)의 제조 방법에 따르면, 제1 실시 형태와 거의 동일한 효과를 갖는 동시에, 비아 홀 채널형의 반반사형의 TFT 기판을 제조할 수 있다. 또한, 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065), 반사 금속부 (1094) 및 드레인 배선 (1066)의 상부에 반사 금속층 (1090)이 형성되기 때문에, 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)의 전기 저항을 감소시킬 수 있고, 신뢰성을 향상시킬 수 있는 동시에, 에너지 효율의 저하를 억제할 수 있다.
한편, 본 실시 형태에서는 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분이 산화물 투명 도전체층 (1060)으로 이루어지고, 이 부분을 통해 빛을 투과시켜 사용하는 경우, TFT 기판 (1001c)를 반투과형의 TFT 기판으로서 사용할 수 있다.
또한, 본 실시 형태는 스텝 S1007c에서, 산화물 투명 도전체층 (1060), 반사 금속층 (1090) 및 제3 레지스트 (1091)을 적층하고, 제3 하프톤 마스크 (1092) 및 하프톤 노광에 의해, 제3 레지스트 (1091)을 소정의 형상으로 형성하고 있다. 단, 여기에 한정되는 것은 아니다. 예를 들면, 스텝 S1007c 대신에, 산화물 투명 도전체층 (1060), 반사 금속층 (1090), 금속층 보호용 산화물 도전체층 (1095)(도 36(a) 참조) 및 제3 레지스트 (1091)을 적층하고, 제3 하프톤 마스크 (1092) 및 하프톤 노광에 의해, 제3 레지스트 (1091)을 소정의 형상으로 형성하는 방법으로 할 수도 있다. 즉, 반사 금속층 (1090) 상에, 산화인듐-산화아연(IZO:In2O3: ZnO＝약 90:10 질량％)으로 이루어지는 스퍼터링 타겟을 이용하여 막 두께 약 50 ㎚의 금속층 보호용 산화물 도전체층 (1095)를 형성한다. 여기서, IZO막은 혼합산으로도 에칭 가능하고, 반사 금속층 (1090)과 일괄 에칭할 수 있다. 따라서, 반사 금속층 (1090)의 상부에 금속층 보호용 산화물 도전체층 (1095)가 형성된 TFT 기판을 제조할 수 있다. 이러한 제4 실시 형태의 응용예(도시하지 않음)에 따르면, 반사 금속층 (1090)이 금속층 보호용 산화물 도전체층 (1095)에 의해 보호되기 때문에, 반사 금속층 (1090)의 변색 등을 방지할 수 있고, 반사 금속층 (1090)의 반사율이 저하되는 문제점을 방지할 수 있다.
[TFT 기판의 제조 방법에 있어서의 제5 실시 형태]
도 28은 본 발명의 제5 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 실시 형태의 제조 방법은 청구항 30에 대응하고 있다.
동 도면에 나타내는 본 실시 형태에 따른 TFT 기판 (1001d)의 제조 방법은 상술한 제4 실시 형태의 스텝 S1007c 대신에, 산화물 투명 도전체층 (1060), 반사 금속층 (1090), 보호용 절연막 (1070) 및 제3 레지스트 (1071d)를 적층하고, 제3 하프톤 마스크 (1072d)에 의해 제3 레지스트 (1072d)를 형성한다(스텝 S1007d). 또한, 제4 실시 형태의 스텝 S1010c 대신에, 재형성된 제3 레지스트 (1071d)를 이용하여 화소 전극 (1067)의 일부, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 노출시키는 동시에, 반사 금속부 (1094)를 형성한다(스텝 S1010d). 이와 같은 점이 제4 실시 형태와 상이하다.
따라서, 그 밖의 공정은 제4 실시 형태와 거의 동일하게 되어 있어, 동일한 공정에 대해서는 도면 중에서 제4 실시 형태와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 28에 나타내는 제1 하프톤 마스크 및 제2 마스크를 이용한 처리는 제1 실시 형태와 거의 동일하게 되어 있다.
계속해서, 도 28에 나타낸 바와 같이, 산화물 투명 도전체층 (1060), 반사 금속층 (1090), 보호용 절연막 (1070) 및 제3 레지스트 (1071d)를 적층하고, 제3 하프톤 마스크 (1072d) 및 하프톤 노광에 의해 제3 레지스트 (1071d)를 소정의 형상으로 형성한다(스텝 S1007d).
다음으로, 제3 하프톤 마스크 (1072d)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제3 마스크를 이용한 처리)
도 29는 본 발명의 제5 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/반사 금속층 성막/보호용 절연막 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 제5 실시 형태와 거의 마찬가지로, 노출된 층간 절연막 (1050), n형 산화물 반도체층 (1040) 및 금속층 (1020) 상에, 산화인듐-산화아연-산화주석(In2O3:ZnO:SnO2＝약 60:20:20 중량％)의 타겟을 이용하여 스퍼터링법에 의해 막 두께 약 120 ㎚의 산화물 투명 도전체층 (1060)을 성막한다. 다음으로, 산화물 투명 도전체층 (1060) 상에 반사 금속층 (1090)을 형성한다. 즉, 우선, 고주파 스퍼터링법을 이용하여 Mo를 막 두께 약 50 ㎚로 적층한다. 계속해서, 고주파 스퍼터링법을 이용하여 Al을 막 두께 약 250 ㎚로 적층한다. 다음으로, 글로 방전 CVD(화학 증착)법에 의해 반사 금속층 (1090) 상에 질화 실리콘(SiNX)막인 보호용 절연막 (1070)을 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 동 도(a)에 나타낸 바와 같이, 보호용 절연막 (1070) 상에 제3 레지스트 (1071d)가 도포되고, 제3 하프톤 마스크 (1072d) 및 하프톤 노광에 의해 제3 레지스트 (1071d)를 소정의 형상으로 형성한다(스텝 S1007d). 즉, 제3 레지스트 (1071d)는 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 드레인 배선 (1066), 반사 금속부 (1094), 화소 전극 (1067) 및 게이트 배선 패드 (1025)를 덮 는 형상으로 형성된다. 또한, 제3 레지스트 (1071d)는 하프톤 마스크부 (1721)에 의해, 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 덮는 부분이 다른 부분보다 얇은 형상으로 형성된다(동 도(b) 참조).
다음으로, 동 도(b)에 나타낸 바와 같이, 제4 에칭으로서, 우선, 제3 레지스트 (1071d) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (1070)을 드라이 에칭한다. 계속해서, 제3 레지스트 (1071d) 및 에칭액(혼합산)을 이용하여, 노출된 반사 금속층 (1090)을 에칭하고, 추가로 제3 레지스트 (1071d) 및 에칭액(옥살산 수용액)에 의해 산화물 투명 도전체층 (1060)을 에칭하여 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 화소 전극 (1067), 드레인 배선 (1066) 및 게이트 배선 패드 (1025)를 형성한다(스텝 S1008a).
도 30은 본 발명의 제5 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 상기 제3 레지스트 (1071d)를 애싱하여, 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)의 상측의 반사 금속층 (1090)이 노출되는 형상으로 제3 레지스트 (1071d)를 재형성한다(스텝 S1009a).
다음으로, 동 도(b)에 나타낸 바와 같이, 제5 에칭으로서, 우선, 재형성된 제3 레지스트 (1071d) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (1070)을 드라이 에칭하고, 계속해서, 재형성된 제3 레지스트 (1071d) 및 에칭액(혼합산)을 이용하여, 노광된 반사 금속층 (1090)을 선택 에칭하여, 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 노출시키는 동시에, 반사 금속층 (1090)으로 이루어지는 반사 금속부 (1094)를 형성한다(스텝 S1010d). 계속해서, 재형성된 제3 레지스트 (1071d)를 애싱하면, 도 31에 나타낸 바와 같이, 유리 기판 (1010) 상에, 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 반사 금속부 (1094) 및 드레인 배선 (1066) 상에 적층된 보호용 절연막 (1070)이 노출된다. 도 30(b)에 나타내는 드레인 전극 (1064), 게이트 전극 (1023), 채널부 (1044), 소스 전극 (1063), 소스 배선 (1065), 반사 금속부 (1094) 및 화소 전극 (1067)은 도 31에 있어서의 Q-Q 단면을 나타내고 있다. 또한, 드레인 배선 패드 (1068)은 R-R 단면을 나타내고 있다. 또한, 게이트 배선 패드 (1025)는 S-S 단면을 나타내고 있다.
이와 같이, 본 실시 형태의 TFT 기판 (1001d)의 제조 방법에 따르면, 제5 실시 형태와 거의 동일한 효과를 갖고, 또한 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 반사 금속부 (1094) 및 드레인 배선 (1066)의 상부가 보호용 절연막 (1070)으로 덮인다. 이에 따라, 작동 안정성을 향상시킬 수 있다.
한편, 본 실시 형태에서는 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)의 측부가 노출되어 있지만, 이들 측부를 보호용 절연막 (1070)으로 덮는 것도 가능하다.
다음으로, 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)의 측부도 보호용 절연막 (1070)으로 덮는 제조 방법에 대하여 도면을 참조하여 설명한다.
[TFT 기판의 제조 방법에 있어서의 제5 실시 형태의 응용예]
도 32는 본 발명의 제5 실시 형태에 따른 TFT 기판의 제조 방법의 응용예를 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 또한, 본 응용예의 제조 방법은 청구항 31에 대응하고 있다.
동 도면에 나타내는 본 응용예에 따른 TFT 기판 (1001d')의 제조 방법은 상술한 제4 실시 형태의 스텝 S1010c에 계속하여, 보호용 절연막 (1070) 및 제4 레지스트 (1071d')를 적층하고, 제4 마스크 (1072d')에 의해 제4 레지스트 (1071d')를 소정의 형상으로 형성한다(스텝 S11). 또한, 제4 레지스트 (1071d')를 이용하여 드레인 배선 패드 (1068), 화소 전극 (1067)의 일부 및 게이트 배선 패드 (1025)를 노출시킨다(스텝 S1012). 이와 같은 점이 제4 실시 형태와 상이하다.
따라서, 그 밖의 공정은 제4 실시 형태와 거의 동일하게 되어 있어, 동일한 공정에 대해서는 도면 중에서 제4 실시 형태와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 32에 나타낸 바와 같이, 스텝 S1010c에 계속하여, 보호용 절연막 (1070) 및 제4 레지스트 (1071d')를 적층하고, 제4 마스크 (1072d')에 의해 제4 레지스트 (1071d')를 소정의 형상으로 형성한다(스텝 S1011).
다음으로, 제4 마스크 (1072d')를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제4 마스크를 이용한 처리)
도 33은 본 발명의 제5 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제4 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 보호용 절연막 성막/제4 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제6 에칭/제4 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 글로 방전 CVD(화학 증착)법에 의해, 층간 절연막(1050), 반사 금속층 (1090) 및 산화물 투명 도전체층 (1060) 상에, 질화 실리콘(SiNX)막인 보호용 절연막 (1070)을 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 보호용 절연막 (1070) 상에 제4 레지스트 (1071d')가 도포되고, 제4 마스크 (1072d')를 이용하여 제4 레지스트 (1071d')를 소정의 형상으로 형성한다(스텝 S1011). 즉, 제4 레지스트 (1071d')는 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)의 상측의 보호용 절연막 (1070)이 노출되는 형상으로 형성된다.
다음으로, 동 도(b)에 나타낸 바와 같이, 제6 에칭으로서, 제4 레지스트 (1071d') 및 에칭 가스(CHF(CF4, CHF3 가스 등))을 이용하여, 노출된 보호용 절연막 (1070)을 드라이 에칭하여, 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 노출시킨다(스텝 S1012). 계속해서, 제4 레지스트 (1071d')를 애싱하면, 도 34에 나타낸 바와 같이, 유리 기판 (1010) 상에 보호용 절연막 (1070)이 노출된다. 도 33(b)에 나타내는 드레인 전극 (1064), 게이트 전극 (1023), 채널부 (1044), 소스 전극 (1063), 소스 배선 (1065), 반사 금속부 (1094) 및 화소 전극 (1067)은 도 34에 있어서의 Q'-Q' 단면을 나타내고 있다. 또한, 드레인 배선 패드 (1068)은 R'-R' 단면을 나타내고 있다. 또한, 게이트 배선 패드 (1025)는 S'-S' 단면을 나타내고 있다.
이와 같이, 본 응용예의 TFT 기판 (1001d')의 제조 방법에 따르면, 제4 실시 형태와 거의 동일한 효과를 갖고, 또한 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)이 노출되지 않도록 보호용 절연막 (1070)으로 덮여져 있다. 이에 따라, TFT 기판 (1001d')는 보호용 절연막 (70)을 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 TFT 기판 (1d')를 제공할 수 있다.
[TFT 기판의 제조 방법에 있어서의 제6 실시 형태]
도 35는 본 발명의 제6 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 실시 형태의 제조 방법은 청구항 30＋청구항 32에 대응하고 있다.
동 도면에 나타내는 본 실시 형태에 따른 TFT 기판 (1001e)의 제조 방법은 상술한 제5 실시 형태의 스텝 S1007d 대신에, 산화물 투명 도전체층 (1060), 반사 금속층 (1090), 금속층 보호용 산화물 도전체층 (1095), 보호용 절연막 (1070) 및 제3 레지스트 (1071d)를 적층하고, 제3 하프톤 마스크 (1072d)에 의해 제3 레지스트 (1072d)를 형성한다(스텝 S1007e). 이 점이 제5 실시 형태와 상이하다.
따라서, 그 밖의 공정은 제5 실시 형태와 거의 동일하게 되어 있어, 동일한 공정에 대해서는 도면 중에서 제5 실시 형태와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 35에 나타내는 제1 하프톤 마스크 및 제2 마스크를 이용한 처리는 제1 실시 형태와 거의 동일하게 되어 있다.
계속해서, 도 35에 나타낸 바와 같이, 산화물 투명 도전체층 (1060), 반사 금속층 (1090), 금속층 보호용 산화물 도전체층 (1095), 보호용 절연막 (1070) 및 제3 레지스트 (1071d)를 적층하고, 제3 하프톤 마스크 (1072d) 및 하프톤 노광에 의해 제3 레지스트 (1071d)를 소정의 형상으로 형성한다(스텝 S1007e).
다음으로, 제3 하프톤 마스크 (1072d)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제3 마스크를 이용한 처리)
도 36은 본 발명의 제6 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/반사 금속층 성막/금속층 보호용 산화물 도전체층 성막/보호용 절연막 성 막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 제5 실시 형태와 거의 마찬가지로, 노출된 층간 절연막 (1050), n형 산화물 반도체층 (1040) 및 금속층 (1020) 상에, 산화인듐-산화아연-산화주석(In2O3:ZnO:SnO2＝약 60:20:20 중량％)의 타겟을 이용하여 스퍼터법에 의해 막 두께 약 120 ㎚의 산화물 투명 도전체층 (1060)을 성막한다. 다음으로, 산화물 투명 도전체층 (1060) 상에 반사 금속층 (1090)을 형성한다. 즉, 우선, 고주파 스퍼터링법을 이용하여 Mo를 막 두께 약 50 ㎚로 적층한다. 계속해서, 고주파 스퍼터링법을 이용하여 Al을 막 두께 약 250 ㎚로 적층한다.
다음으로, 반사 금속층 (1090) 상에, 산화인듐-산화아연(IZO:In2O3:ZnO＝약 90:10 중량％)로 이루어지는 스퍼터링 타겟을 이용하여 막 두께 약 50 ㎚의 금속층 보호용 산화물 도전체층 (1095)를 형성한다. 여기서, IZO막은 혼합산으로도 에칭 가능하고, 반사 금속층 (1090)과 일괄 에칭할 수도 있고, IZO막만을 옥살산계 에칭액에 의해 에칭한 후, 반사 금속층 (1090)을 혼합산으로 에칭할 수도 있다.
계속해서, 글로 방전 CVD(화학 증착)법에 의해, 금속층 보호용 산화물 도전체층 (1095) 상에, 질화 실리콘(SiNX)막인 보호용 절연막 (1070)을 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 동 도(a)에 나타낸 바와 같이, 보호용 절연막 (1070) 상에 제3 레 지스트 (1071d)가 도포되고, 제3 하프톤 마스크 (1072d) 및 하프톤 노광에 의해 제3 레지스트 (1071d)를 소정의 형상으로 형성한다(스텝 S1007e). 즉, 제3 레지스트 (1071d)는 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 드레인 배선 (1066), 반사 금속부 (1094), 화소 전극 (1067) 및 게이트 배선 패드 (1025)를 덮는 형상으로 형성된다. 또한, 제3 레지스트 (1071d)는 하프톤 마스크부 (1721)에 의해, 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 덮는 부분이 다른 부분보다 얇은 형상으로 형성된다(동 도(b) 참조).
다음으로, 동 도(b)에 나타낸 바와 같이, 제4 에칭으로서, 우선, 제3 레지스트 (1071d) 및 에칭 가스(CHF(CF4, CHF3 가스 등))을 이용하여, 노출된 보호용 절연막 (1070)을 드라이 에칭하고, 계속해서, 제3 레지스트 (1071d) 및 에칭액(혼합산)을 이용하여, 노출된 금속층 보호용 산화물 도전체층 (1095) 및 반사 금속층 (1090)을 에칭하고, 추가로, 제3 레지스트 (1071d) 및 에칭액(옥살산 수용액)에 의해 산화물 투명 도전체층 (1060)을 에칭하고, 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 화소 전극 (1067), 드레인 배선 (1066) 및 게이트 배선 패드 (1025)를 형성한다(스텝 S1008a).
도 37은 본 발명의 제6 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타 내고 있다.
동 도(a)에 있어서, 상기 제3 레지스트 (1071d)를 애싱하여, 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)의 상측의 반사 금속층 (1090)이 노출되는 형상으로 제3 레지스트 (1071d)를 재형성한다(스텝 S1009a).
다음으로, 동 도(b)에 나타낸 바와 같이, 제5 에칭으로서, 우선, 재형성된 제3 레지스트 (1071d) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (1070)을 드라이 에칭하고, 계속해서, 재형성된 제3 레지스트 (1071d) 및 에칭액(혼합산)을 이용하여, 노출된 금속층 보호용 산화물 도전체층 (1095) 및 반사 금속층 (1090)을 선택 에칭하여, 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 노출시키는 동시에, 금속층 보호용 산화물 도전체층 (1095) 및 반사 금속층 (1090)으로 이루어지는 반사 금속부 (1094)를 형성한다(스텝 S1010d).
계속해서, 재형성된 제3 레지스트 (1071d)를 애싱하면, 도 38에 나타낸 바와 같이, 유리 기판 (1010) 상에, 드레인 전극 (1064), 소스 전극 (1063), 소스 배선 (1065), 반사 금속부 (1094) 및 드레인 배선 (1066) 상에 적층된 보호용 절연막 (1070)이 노출된다. 도 37(b)에 나타내는 드레인 전극 (1064), 게이트 전극 (1023), 채널부 (1044), 소스 전극 (1063), 소스 배선 (1065), 반사 금속부 (1094) 및 화소 전극 (1067)은 도 38에 있어서의 T-T 단면을 나타내고 있다. 또한, 드레 인 배선 패드 (1068)은 U-U 단면을 나타내고 있다. 또한, 게이트 배선 패드 (1025)는 V-V 단면을 나타내고 있다.
이와 같이, 본 실시 형태의 TFT 기판(1001e)의 제조 방법에 따르면, 제5 실시 형태와 거의 동일한 효과를 갖는다. 또한, 반사 금속층 (1090)이 금속층 보호용 산화물 도전체층 (1095)에 의해 보호되기 때문에, 반사 금속층 (1090)의 변색 등을 방지할 수 있고, 반사 금속층 (1090)의 반사율이 저하되는 문제점을 방지할 수 있다.
한편, 본 실시 형태에서는 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)의 측부가 노출되어 있지만, 이들 측부를 보호용 절연막 (1070)으로 덮는 것도 가능하다.
다음으로, 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)의 측부도 보호용 절연막 (1070)으로 덮는 제조 방법에 대하여 도면을 참조하여 설명한다.
[TFT 기판의 제조 방법에 있어서의 제6 실시 형태의 응용예]
도 39는 본 발명의 제6 실시 형태에 따른 TFT 기판의 제조 방법의 응용예를 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 응용예의 제조 방법은 청구항 31＋청구항 32에 대응하고 있다.
동 도면에 나타내는 본 응용예에 따른 TFT 기판 (1001e')의 제조 방법은 상술한 제5 실시 형태의 응용예의 스텝 S1007c 대신에, 산화물 투명 도전체층 (1060), 반사 금속층 (1090), 금속층 보호용 산화물 도전체층 (1095) 및 제3 레지 스트 (1091)을 적층하고, 제3 하프톤 마스크 (1092)에 의해 제3 레지스트 (1091)을 소정의 형상으로 형성한다(스텝 S1007e'). 이 점이 제5 실시 형태의 응용예와 상이하다.
따라서, 그 밖의 공정은 제5 실시 형태의 응용예와 거의 동일하게 되어 있어, 동일한 공정에 대해서는 도면 중에서 제5 실시 형태의 응용예와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 39에 나타낸 바와 같이, 제5 실시 형태의 응용예의 스텝 S1007c 대신에, 산화물 투명 도전체층 (1060), 반사 금속층 (1090), 금속층 보호용 산화물 도전체층 (1095) 및 제3 레지스트 (1091)을 적층하고, 제3 하프톤 마스크 (1092)에 의해 제3 레지스트 (1091)을 소정의 형상으로 형성하고(스텝 S1007e'), 또한 스텝 S1008a, 1009a, 및 1010c의 처리를 행하면, 상술한 제4 실시 형태의 응용예와 마찬가지로, 반사 금속층 (1090)의 상부에 금속층 보호용 산화물 도전체층 (1095)가 형성된 TFT 기판이 제조된다.
다음으로, 상기 스텝 S1010c에 계속하여, 보호용 절연막 (1070) 및 제4 레지스트 (1071d')를 적층하고, 제4 마스크 (1072d')에 의해 제4 레지스트 (1071d')를 소정의 형상으로 형성하고(스텝 S1011), 또한 제4 레지스트 (1071d')를 이용하여 드레인 배선 패드 (1068), 화소 전극 (1067)의 일부 및 게이트 배선 패드 (1025)를 노출시킨다(스텝 S1012).
(제4 마스크를 이용한 처리)
도 40은 본 발명의 제6 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제4 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 보호용 절연막 성막/제4 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제6 에칭/제4 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 글로 방전 CVD(화학 증착)법에 의해, 층간 절연막 (1050), 금속층 보호용 산화물 도전체층 (1095) 및 산화물 투명 도전체층 (1060) 상에, 질화 실리콘(SiNX)막인 보호용 절연막 (1070)을 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 보호용 절연막 (1070) 상에 제4 레지스트 (1071d')가 도포되고, 제4 마스크 (1072d')를 이용하여 제4 레지스트 (1071d')를 소정의 형상으로 형성한다(스텝 S1011). 즉, 제4 레지스트 (1071d')는 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)의 상측의 보호용 절연막 (1070)이 노출되는 형상으로 형성된다.
다음으로, 동 도(b)에 나타낸 바와 같이, 제6 에칭으로서, 제4 레지스트 (1071d') 및 에칭 가스(CHF(CF4, CHF3 가스 등)를 이용하여, 노출된 보호용 절연막 (1070)을 드라이 에칭하고, 반사 금속부 (1094)를 제외한 화소 전극 (1067)의 부분, 드레인 배선 패드 (1068) 및 게이트 배선 패드 (1025)를 노출시킨다(스텝 S1012). 계속해서, 제4 레지스트 (1071d')를 애싱하면, 도 40에 나타낸 바와 같이, 유리 기판 (1010) 상에 보호용 절연막 (1070)이 노출된다. 도 40(b)에 나타내 는 드레인 전극 (1064), 게이트 전극 (1023), 채널부 (1044), 소스 전극 (1063), 소스 배선 (1065), 반사 금속부 (1094) 및 화소 전극 (1067)은 도 41에 있어서의 T'-T' 단면을 나타내고 있다. 또한, 드레인 배선 패드 (1068)은 U'-U' 단면을 나타내고 있다. 또한, 게이트 배선 패드 (1025)는 V'-V' 단면을 나타내고 있다.
이와 같이, 본 응용예의 TFT 기판 (1001e')의 제조 방법에 따르면, 제5 실시 형태와 거의 동일한 효과를 나타내고, 또한 소스 전극 (1063), 드레인 전극 (1064), 소스 배선 (1065) 및 드레인 배선 (1066)이 노출되지 않도록 보호용 절연막 (1070)으로 덮인다. 또한, TFT 기판 (1001e')는 보호용 절연막 (70)을 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 TFT 기판 (1001e')를 제공할 수 있다.
[TFT 기판에 있어서의 제1 실시 형태]
또한, 본 발명은 TFT 기판 (1001)의 발명으로서도 유효하다.
제1 실시 형태에 따른 TFT 기판 (1001)은 도 6(b) 및 도 7에 나타낸 바와 같이, 유리 기판 (1010)과, 게이트 전극 (1023) 및 게이트 배선 (1024)과, n형 산화물 반도체층 (1040)과, 산화물 투명 도전체층 (1060)과, 채널 가드 (1500)을 구비하고 있다.
게이트 전극 (1023) 및 게이트 배선 (1024)는 유리 기판 (1010) 상에 형성되고, 상면이 게이트 절연막 (1030)으로 덮이면서, 측면이 층간 절연막 (1050)으로 덮임으로써 절연되어 있다.
산화물층으로서의 n형 산화물 반도체층 (1040)은 게이트 전극 (1023) 상의 게이트 절연막 (1030) 상에 형성되어 있다.
도전체층으로서의 산화물 투명 도전체층 (1060)은 n형 산화물 반도체층 (1040) 상에 채널부 (1044)에 의해 이격되어 형성되어 있다.
채널 가드 (1500)은 n형 산화물 반도체층 (1040)의 채널부 (1044) 상에 형성되어 채널부 (1044)를 보호한다.
이 채널 가드 (1500)은 한 쌍의 개구부 (1631, 1641)이 형성된 층간 절연막 (1050)으로 이루어지고, 개구부 (1631, 1641)에 산화물 투명 도전체층 (1060)으로 이루어지는 소스 전극 (1063) 및 드레인 전극 (1064)가 형성된다.
이와 같이 하면, 채널부 (1044)의 n형 산화물 반도체층 (1040)의 상부가 채널 가드 (1500)에 의해 보호되기 때문에, 장기간에 걸쳐 안정적으로 작동한다. 또한, 채널 가드 (1500), 채널부 (1044), 드레인 전극 (1064) 및 소스 전극 (1063)이 확실하면서 용이하게 제조되기 때문에, 수율이 개선되는 동시에, 제조 원가의 비용 절감을 도모할 수 있다.
또한, TFT 기판 (1001)은 산화물 투명 도전체층 (1060)에 의해, 소스 배선 (1065), 드레인 배선 (1066), 소스 전극 (1063), 드레인 전극 (1064) 및 화소 전극 (1067)이 형성되어 있다. 이에 따라, 산화물 투명 도전체층 (1060)은 소스 배선 (1065), 드레인 배선 (1066), 소스 전극 (1063), 드레인 전극 (1064) 및 화소 전극 (1067)로서 기능한다. 상술한 바와 같이, 소스 배선 (1065), 드레인 배선 (1066), 소스 전극 (1063), 드레인 전극 (1064) 및 화소 전극 (1067)이 효율적으로 제조된다. 즉, 제조할 때에 사용하는 마스크 수를 삭감할 수 있어 제조 공정이 삭감됨으 로써, 생산 효율이 향상되어 제조 원가의 비용 절감을 도모할 수 있다.
또한, TFT 기판 (1001)은 산화물층을 n형 산화물 반도체층 (1040)으로 하고 있고, 또한 도전체층을 산화물 투명 도전체층 (1060)으로 하고 있다. 이에 따라, TFT의 활성층으로서 산화물 반도체층을 사용하고 있다. 따라서, 전류를 흘리더라도 안정하여, 전류 제어에 의해 작동시키는 유기 전계 발광 장치에 있어서 유용하다.
또한, TFT 기판 (1001)은 n형 산화물 반도체층 (1040)이 채널부 (1044), 소스 전극 (1063) 및 드레인 전극 (1064)에 대응하는 소정의 위치에만 형성되어 있어, 게이트 배선 (1024)끼리의 간섭 (크로스토크)과 같은 우려를 배제할 수 있다.
본 실시 형태의 게이트 전극 (1023) 및 게이트 배선 (1024)는 금속층 (1020)으로 되어 있다. 이와 같이, TFT 기판 (1001)이 금속층 (1020)을 구비하는 경우에는, 금속층 (1020)을 보호하는 금속층 보호용 산화물 도전체층(도시하지 않음)을 금속층 (1020) 상에 형성하면 좋다. 이와 같이 하면, 게이트 배선 패드 (1025)용의 개구부 (1251)을 형성했을 때, 금속 표면이 노출되는 것을 방지할 수 있어, 접속 신뢰성을 향상시킬 수 있다.
또한, TFT 기판 (1001)은 소스 배선 (1095), 드레인 배선 (1066), 소스 전극 (1063), 드레인 전극 (1064) 및 화소 전극 (1067)이 산화물 투명 도전체층 (1060)으로 이루어져 있다. 이에 따라, 빛의 투과량이 증대하기 때문에, 휘도가 우수한 표시 장치를 제공할 수 있다.
또한, n형 산화물 반도체층 (1040) 및 산화물 투명 도전체층 (1060)의 에너 지 갭이 약 3.0 eV 이상으로 되어 있기 때문에, 빛에 의한 오작동을 방지할 수 있다.
이와 같이, 본 실시 형태의 TFT 기판 (1001)은 채널부 (1044)가 채널 가드 (1500)에 의해 보호되어 있기 때문에, 장기간에 걸쳐 안정적으로 작동시킬 수 있다. 또한, n형 산화물 반도체층 (1040)이 소정의 위치(채널부 (1044), 소스 전극 (1063) 및 드레인 전극 (1064)에 대응하는 소정의 위치)에만 형성되게 되기 때문에, 게이트 배선 (1024)끼리의 간섭 (크로스토크)과 같은 우려를 배제할 수 있다.
한편, 본 실시 형태에서는 유리 기판 (1010) 상에 금속층 (1020), 게이트 절연막 (1030) 및 n형 산화물 반도체층 (1040)이 적층되고, 추가로 층간 절연막 (1050) 및 산화물 투명 도전체층 (1060)이 적층되어 있다. 단, 여기에 한정되는 것은 아니다. 예를 들면, 각 층간에 다른 층을 개재하여 적층될 수 있다. 다른 층은, 예를 들면 본 실시 형태의 기능이나 효과를 손상시키지 않는 층이나 다른 기능이나 효과 등을 보조하는 층이다. 이것은 후술하는 실시 형태에 대해서도 마찬가지이다.
[TFT 기판에 있어서의 제2 실시 형태]
제2 실시 형태에 따른 TFT 기판 (1001b')는 도 22(b) 및 도 23에 나타낸 바와 같이, 소스 배선 (1065), 드레인 배선 (1066), 소스 전극 (1063), 드레인 전극 (1064) 및 화소 전극 (1067) 상에 보조 도전층 (1080)이 형성되어 있다.
또한, TFT 기판 (1001b')는 유리 기판 (1010)의 상측이 보호용 절연막 (1070)에 의해 덮이고, 또한 보호용 절연막 (1070)이 화소 전극 (1067), 드레인 배 선 패드 (1068) 및 게이트 배선 패드 (1025)에 대응하는 위치에 개구부를 가지고 있다.
한편, 그 밖의 구조는 TFT 기판 (1001)과 거의 동일하게 되어 있다.
이와 같이, 본 실시 형태의 TFT 기판 (1001b')는 제1 실시 형태의 TFT 기판 (1001)과 거의 동일한 효과를 갖는다. 또한, 소스 배선 (1065), 드레인 배선 (1066), 소스 전극 (1063), 드레인 전극 (1064) 및 화소 전극 (1067)의 전기 저항을 감소시킬 수 있기 때문에, 신뢰성을 향상시킬 수 있는 동시에, 에너지 효율의 저하를 억제할 수 있다. 또한, TFT 기판 (1001b')는 보호용 절연막 (1070)을 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 TFT 기판을 제공할 수 있다.
[TFT 기판에 있어서의 제3 실시 형태]
제3 실시 형태에 따른 TFT 기판 (1001e')는 도 40(b) 및 도 41에 나타낸 바와 같이, 화소 전극 (1067)의 일부가, 반사 금속층 (1090)으로 이루어지는 반사 금속부 (1094)에 의해 덮여져 있다. 이 반사 금속층 (1090)을, 알루미늄, 은 또는 금으로 이루어지는 박막, 또는 알루미늄, 은 또는 금을 포함하는 합금층으로 하면 좋고, 이와 같이 하면, 보다 많은 빛을 반사할 수 있어, 반사광에 의한 휘도를 향상시킬 수 있다.
또한, TFT 기판 (1001e')는 반사 금속층 (1090)이 소스 배선 (1065), 드레인 배선 (1066), 소스 전극 (1063) 및 드레인 전극 (1064) 상에 적층되어 있다. 따라서, 보다 많은 빛을 반사할 수 있어, 반사광에 의한 휘도를 향상시킬 수 있다. 또 한, 반사 금속층 (1090)은 보조 도전층 (1080)으로서도 기능하기 때문에, 각 전극이나 배선의 전기 저항을 감소시킬 수 있다. 따라서, 신뢰성을 향상시킬 수 있는 동시에, 에너지 효율의 저하를 억제할 수 있다.
또한, TFT 기판 (1001e')는 반사 금속층 (1090)을 보호하는 금속층 보호용 산화물 도전체층 (1095)가 반사 금속층 (1090)의 상부에 적층되어 있다. 이와 같이 하면, 반사 금속층 (1090)의 변색 등을 방지할 수 있고, 반사 금속층 (1090)의 반사율이 저하되는 문제점을 방지할 수 있다. 또한, 반사 금속층 (1090)의 부식을 방지하는 동시에 내구성을 향상시킬 수 있다.
한편, 그 밖의 구조는 제1 실시 형태의 TFT 기판 (1001)과 거의 동일하게 되어 있다.
이와 같이, 본 실시 형태의 TFT 기판 (1001e')는 제1 실시 형태의 TFT 기판 (1001)과 거의 동일한 효과를 갖고, 또한 반반사형 또는 반투과형의 TFT 기판으로서 사용할 수 있다.
[TFT 기판의 제조 방법에 있어서의 제7 실시 형태]
도 42는 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 실시 형태의 제조 방법은 청구항 34에 대응하고 있다.
동 도면에 있어서, 우선, 유리 기판 (2010) 상에, 게이트 전극·배선용 박막으로서의 금속층 (2020) 및 금속층 보호용 산화물 투명 도전체층 (2026), 게이트 절연막 (2030), 산화물층으로서의 n형 산화물 반도체층 (2040), 및 제1 레지스트 (2041)을 이 순서로 적층하고, 제1 하프톤 마스크 (2042) 및 하프톤 노광에 의해 제1 레지스트 (2041)을 소정의 형상으로 형성한다(스텝 S2001).
다음으로, 제1 하프톤 마스크 (2042)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제1 하프톤 마스크를 이용한 처리)
도 43은 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법의, 제1 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 금속층 성막/금속층 보호용 산화물 투명 도전체층 성막/게이트 절연막 성막/n형 산화물 반도체층 성막/제1 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제1 에칭/제1 레지스트가 재형성된 단면도를 나타내고 있고, (c)는 제2 에칭/제1 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선 투광성의 유리 기판 (2010)이 준비된다.
한편, TFT 기판 (2001)의 기재가 되는 판형 부재는 상기 유리 기판 (2010)으로 한정되는 것은 아니다. 예를 들면, 수지제의 판형 부재나 시트상 부재 등일 수도 있다. 또한, 상기 판형 부재는 투광성의 유리 기판 (2010)으로 한정되는 것은 아니다. 예를 들면, 차광성이나 반투명의 유리 기판일 수 있다.
다음으로, 유리 기판 (2010) 상에 게이트 전극 (2023) 및 게이트 배선 (2024)을 형성하기 위한 금속층 (2020)을 형성한다. 우선, 고주파 스퍼터링법을 이용하여 Al을 막 두께 약 250 ㎚로 적층한다. 계속해서, 고주파 스퍼터링법을 이용하여 Mo(몰리브덴)을 막 두께 약 50 ㎚로 적층한다. 즉, 금속층 (2020)은, 도시 하지 않았지만 Al 박막층과 Mo 박막층으로 이루어져 있고, 우선 Al 타겟을 이용하여 고주파 스퍼터링법에 의해 아르곤 100％의 조건으로 Al 박막층을 형성한다. 계속해서, Mo 타겟을 이용하여 고주파 스퍼터링법에 의해 아르곤 100％의 조건으로 Mo 박막층을 형성한다.
계속해서, 금속층 (2020) 상에, 산화인듐-산화아연(일반적으로, IZO라 호칭됨. In2O3:ZnO＝약 90:10 중량％)으로 이루어지는 스퍼터링 타겟을 이용하여 막 두께 약 100 ㎚의 금속층 보호용 산화물 투명 도전체층 (2026)을 형성한다. 이 때의 조건은 산소:아르곤비가 약 1:99 부피％가고, 기판 온도가 약 150℃이다. 이 조건에서는 금속 박막 보호용 산화물 도전층 (2026)은 비정질막으로서 얻어진다. 이와 같이, IZO 등의 투명 도전막을 금속층 보호용 산화물 투명 도전체층 (2026)으로 하여 게이트 배선 (2024)의 표면에 배치되어 있다. 따라서, 게이트 배선 패드 (2025)를 형성하기 위해, 게이트 절연막 (2030)에 개구부 (2251)를 형성했을 때, 게이트 배선 (2024)에 사용한 금속 표면이 노출되지 않는다. 이에 따라, 금속층 (2020)의 부식을 방지하는 동시에 내구성을 향상시킬 수 있고, 신뢰성이 높은 접속이 가능해진다. 따라서, TFT 기판 (2001)의 작동 안정성이 향상되고, TFT 기판 (2001)을 이용한 액정 표시 장치나 전계 발광 장치 등(도시하지 않음)도 안정적으로 작동한다. 또한, 게이트 절연막 (2030)으로서 SiNX, SiONX, SiO2 등의 절연물을 사용하고, CHF(CF4, CHF3 등)을 이용한 리액티브 이온 에칭법에 의해 게이트 절연막 (2030)에 개구부 (2251)을 형성하는 경우, IZO 등의 투명 도전막이 금속층(Al/Mo 층) (2020)의 보호막도 되어, CHF에 의한 금속층 (2020)으로의 손상을 감소시킬 수 있다.
상기 금속층 보호용 산화물 도전체층 (2026)은 Al 박막층의 에칭액인 혼합산(일반적으로, PAN이라고도 불림)에 의해 동시에 에칭할 수 있는 도전성의 금속 산화물이면 좋고, 상기 산화인듐-산화아연으로 한정되는 것은 아니다. 즉, 산화인듐-산화아연의 조성으로서는, PAN에 의해 Al과 동시에 에칭할 수 있는 조성이면 사용 가능하지만, In/(In＋Zn)＝약 0.5 내지 0.95(중량비), 바람직하게는 약 0.7 내지 0.9(중량비)가 좋다. 그 이유는 약 0.5(중량비) 미만이면, 도전성의 금속 산화물 자체의 내구성이 낮은 경우가 있거나, 약 0.95(중량비)를 초과하면, Al과의 동시 에칭이 어려운 경우가 있기 때문이다. 또한, Al과 동시에 에칭하는 경우에는 도전성의 금속 산화물은 비정질인 것이 바람직하다. 그 이유는 결정화된 막의 경우, Al과의 동시 에칭이 어려워지는 경우가 있기 때문이다.
또한, 금속층 보호용 산화물 도전체층 (26)의 두께는 약 10 내지 200 ㎚이면 좋다. 바람직하게는 약 15 내지 150 ㎚, 보다 바람직하게는 약 20 내지 100 ㎚이다. 그 이유는 약 10 ㎚미만이면, 보호막으로서의 효과가 작은 경우가 있고, 약 200 ㎚를 초과하면, 경제적으로 불리해지기 때문이다.
IZO를 대체하는 재료로서는, ITO에 란탄족계 원소를 함유시킨 재료나 Mo, W 등의 고융점 금속 산화물을 첨가한 재료를 사용할 수 있다. 첨가량은 전체 금속 원소에 대하여 약 30 원자％ 이하, 바람직하게는 약 1 내지 20 원자％가 좋다. 그 이유는 약 30 원자％를 초과하면, 옥살산 수용액이나 혼합산으로의 에칭 속도가 저 하되는 경우가 있기 때문이다. 또한, 막 두께는 약 20 ㎚ 내지 500 ㎚, 바람직하게는 약 30 ㎚ 내지 300 ㎚로 하면 좋다. 그 이유는 약 20 ㎚ 미만이면, 핀홀이 생겨 보호막으로서 기능하지 않는 경우가 있고, 약 500 ㎚를 초과하면, 성막이나 에칭에 시간을 요하여 경제적 손실이 증대하기 때문이다.
한편, Al 상의 Mo는 금속층 보호용 산화물 투명 도전체층 (2026)과의 접촉 저항을 내릴 목적으로 사용하고 있고, 접촉 저항이 신경쓰지 않을 정도로 낮은 경우에는 Mo층을 형성하지 않을 수도 있다. 또한, 상기 Mo 대신에 Ti(티탄), Cr(크롬) 등을 사용할 수 있다. 또한, 게이트 배선 (2024)로서 Ag(은), Cu(구리) 등의 금속 박막이나 합금 박막을 이용할 수도 있다. 본 실시 형태에서는 Mo 박막층을 형성하고 있고, 특히 Mo이면, Al 박막층이나 금속층 보호용 산화물 투명 도전체층 (2026)과 동일한 PAN에 의해 에칭할 수 있기 때문에, 공정을 늘리지 않고 가공할 수 있어 바람직하다. 상기 Mo, Ti, Cr 등의 금속 박막의 두께는 약 10 내지 200 ㎚이면 좋다. 바람직하게는 약 15 내지 100 ㎚, 보다 바람직하게는 약 20 내지 50 ㎚이다. 그 이유는 약 10 ㎚ 미만이면, 접촉 저항의 감소 효과가 작은 경우가 있고, 약 200 ㎚를 초과하면, 경제적으로 불리해지기 때문이다.
또한, Al은 순수 Al(순도 거의 100％의 Al)일 수 있지만, Nd(네오디뮴), Ce(세륨), Mo, W(텅스텐), Nb(니오븀) 등의 금속이 첨가될 수 있다. 또한, Ce, W, Nb 등은, 예를 들면 산화물 투명 도전체층 (2060)과의 전지 반응을 억제함에 있어서도 바람직하다. 첨가량은 적절히 선택할 수 있지만, 약 0.1 내지 2 중량％가 바람직하다.
한편, 본 실시 형태에서는 게이트 전극·배선용 박막으로서 금속층 (2020) 및 금속층 보호용 산화물 투명 도전체층 (2026)을 이용하고 있다. 단, 여기에 한정되는 것은 아니다. 예를 들면, 게이트 전극·배선용 박막으로서, 산화인듐-산화주석(In2O3:SnO＝약 90:10 중량％) 등으로 이루어지는 산화물 투명 도전체층을 이용할 수 있다.
또한, 금속층 보호용 산화물 도전체층 (2026)의 재료로서, 후술하는 산화물 투명 도전체층 (2060)과 동일한 재료를 이용하면 좋다. 이와 같이 하면, 사용하는 재료의 종류를 감소시킬 수 있고, 바람직하게 원하는 TFT 기판 (2001)을 얻을 수 있다. 금속층 보호용 산화물 도전체층 (2026)의 재료는 에칭 특성이나 보호막 특성 등에 기초하여 선택된다.
한편, 금속층 보호용 산화물 도전체층 (2026)은 게이트 전극·배선용 박막으로서의 금속층 (2020)의 상부에 형성하는 경우로 한정되는 것은 아니다. 예를 들면, 도시하지 않았지만, 산화물 투명 도전체층 (2060)의 상측에 금속으로 이루어지는 보조 도전층을 적층한 경우에, 이 보조 도전층의 상부에 형성할 수도 있다.
다음으로, 글로 방전 CVD(화학 증착법)법에 의해, 금속층 보호용 산화물 투명 도전체층 (2026) 상에, 질화 실리콘(SiNX)막인 게이트 절연막 (2030)을 막 두께 약 300 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
한편, 본 실시 형태에서는 게이트 절연막 (2030)에 SiNX 등의 질화 실리콘막 을 이용했지만, 산화물 절연체를 절연막에 이용할 수도 있다. 이 경우, 산화물 절연막의 유전율은 큰 편이 박막 트랜지스터의 작동에는 유리해진다. 또한, 절연성은 높은 편이 바람직하다. 이들을 만족시키는 예로서는, 산화물의 초격자 구조를 갖는 산화물도 바람직한 산화물 절연막이다. 또한, 비정질의 산화물 절연막을 이용하는 것도 가능하다. 비정질 산화물 절연막의 경우, 성막 온도를 저온으로 유지할 수 있기 때문에, 플라스틱 기판 등의 내열성이 부족한 기판의 경우에 유리하다.
예를 들면, ScAlMgO4, ScAlZnO4, ScAlCoO4, ScAlMnO4, ScGaZnO4, ScGaMgO4, 또는 ScAlZn3O6, ScAlZn4O7, ScAlZn7O10, 또는 ScGaZn3O6, ScGaZn5O8, ScGaZn7O10, 또는 ScFeZn2O5, ScFeZn3O6, ScFeZn6O9 등도 사용 가능하다.
또한, 산화 알루미나, 산화티탄, 산화하프늄, 산화란탄족 등의 산화물 및 초격자 구조의 복합 산화물도 사용 가능하다.
다음으로, 게이트 절연막 (2030) 상에, 산화인듐-산화아연(In2O3:ZnO＝약 97:3 중량％)의 타겟을 이용하여 막 두께 약 150 ㎚의 n형 산화물 반도체층 (2040)을 성막한다. 이 때의 조건은 산소:아르곤비가 약 10:90 부피％가고, 기판 온도가 약 150℃이다. 이 조건에서는 n형 산화물 반도체층 (2040)은 비정질막으로서 얻어진다. 한편, n형 산화물 반도체층 (2040)은 약 200℃ 이하의 저온에서 성막한 경우, 비정질막으로서 얻어지고, 약 200℃를 초과하는 고온에서 성막한 경우, 결정질막으로서 얻어진다. 또한, 상기 비정질막은 열 처리에 의해 결정화시킬 수도 있고, 본 실시 형태에서는 n형 산화물 반도체층 (2040)을 비정질막으로서 형성하고, 그 후 결정화시켜 사용한다.
한편, n형 산화물 반도체층 (2040)은 상기 산화인듐-산화아연으로 이루어지는 산화물 반도체층으로 한정되는 것은 아니고, 예를 들면 산화인듐-산화갈륨-산화아연계나, 산화인듐-산화사마륨, 산화아연-산화마그네슘 등으로 이루어지는 산화물 반도체층으로 할 수도 있다.
또한, 상기 산화인듐-산화아연 박막은 캐리어 밀도가 10＋16 cm-3 이하로서, 충분히 반도체로서 작동하는 영역이었다. 또한, 홀 이동도는 25 cm2/V·초였다. 통상, 캐리어 밀도는 약 10＋17 cm-3 미만이면, 충분히 작동 영역이 되고, 또한 이동도는 비정질 실리콘의 그것에 비하여 10배 이상 크기 때문에, n형 산화물 반도체층 (2040)은 충분히 유용한 반도체 박막이다.
또한, n형 산화물 반도체층 (2040)은 투명성이 필요하기 때문에, 에너지 갭이 약 3.0 eV 이상인 산화물을 이용하면 좋다. 바람직하게는 약 3.2 eV 이상, 보다 바람직하게는 약 3.4 eV 이상이다. 상기 산화인듐-산화아연계, 산화인듐-산화갈륨-산화아연계나, 산화인듐-산화사마륨, 산화아연-산화마그네슘 등으로 이루어지는 n형 산화물 반도체층의 에너지 갭은 약 3.2 eV 이상으로서, 바람직하게 사용된다. 또한, 이들 박막(n형 산화물 반도체층)은 비정질의 경우, 옥살산 수용액이나 혼합산에 용해 가능하지만, 가열 결정화시킴으로써, 옥살산 수용액이나 혼합산에 불용이 되어 내성을 나타내게 된다. 또한, 결정화 온도는, 첨가하는 산화아연의 양에 따라서 제어할 수 있다.
다음으로, 동 도(a)에 나타낸 바와 같이, n형 산화물 반도체층 (2040) 상에 제1 레지스트 (2041)이 도포되고, 제1 하프톤 마스크 (2042) 및 하프톤 노광에 의해 제1 레지스트 (2041)을 소정의 형상으로 형성한다(스텝 S2001). 즉, 제1 레지스트 (2041)은 게이트 전극 (2023) 및 게이트 배선 (2024)를 덮고, 또한 하프톤 마스크부 (2421)에 의해, 게이트 배선 (2024)을 덮는 부분이 다른 부분보다 얇은 형상으로 형성된다.
다음으로, 동 도(b)에 나타낸 바와 같이, 제1 에칭으로서, 우선, 제1 레지스트 (2041) 및 에칭액(옥살산 수용액)에 의해 n형 산화물 반도체층 (2040)을 에칭하고, 계속해서, 제1 레지스트 (2031) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여 게이트 절연막 (2030)을 드라이 에칭하고, 또한 제1 레지스트 (2041) 및 에칭액(혼합산)에 의해 금속층 보호용 산화물 투명 도전체층 (2026) 및 금속층 (2020)을 에칭하여 게이트 전극 (2023) 및 게이트 배선 (2024)를 형성한다(스텝 S2002).
계속해서, 상기 제1 레지스트 (2041)을 애싱하여, 게이트 배선 (2024)의 상측의 n형 산화물 반도체층 (2040)이 노출되면서 게이트 전극 (2023)의 상측의 n형 산화물 반도체층 (2040)이 덮이는 형상으로 제1 레지스트 (2041)을 재형성한다(스텝 S2003).
다음으로, 동 도(c)에 나타낸 바와 같이, 제2 에칭으로서, 재형성된 제1 레지스트 (2041) 및 에칭액(옥살산 수용액)을 이용하여, 노출된 게이트 배선 (2024) 상의 n형 산화물 반도체층 (2040)을 에칭에 의해 제거하여, n형 산화물 반도체층 (2040)으로 이루어지는 채널부 (2044)를 형성한다(스텝 S2004).
계속해서, 재형성된 제1 레지스트 (2041)을 애싱하면, 도 3에 나타낸 바와 같이, 유리 기판 (2010) 상에, 게이트 배선 (2024) 상에 적층된 게이트 절연막 (2030) 및 게이트 전극 (2023) 상에 게이트 절연막 (2030)을 개재하여 형성된 채널부 (2044)가 노출된다. 도 43(c)에 나타내는 게이트 전극 (2023) 및 채널부 (2044)는 도 44에 있어서의 A-A 단면을 나타내고 있다. 또한, 게이트 배선 (2024)는 B-B 단면을 나타내고 있다.
이와 같이, TFT의 활성층으로서 n형 산화물 반도체층 (2040)을 사용함으로써, 전류를 흘리더라도 안정하여, 전류 제어에 의해 작동시키는 유기 전계 발광 장치에 있어서 유용하다.
또한, 본 발명에 있어서, n형 산화물 반도체층 (2040)은 채널부 (2044), 소스 전극 (2063) 및 드레인 전극 (2064)에 대응하는 소정의 위치에만 형성되게 되기 때문에, 게이트 배선 (2024)의 간섭 (크로스토크)과 같은 우려를 배제할 수 있다.
다음으로, 도 42에 나타낸 바와 같이, 유리 기판 (2010), 게이트 절연막 (2030) 및 n형 산화물 반도체층 (2040) 상에, 층간 절연막 (2050) 및 제2 레지스트 (2051)을 이 순서로 적층하고, 제2 마스크 (2052)를 이용하여 제2 레지스트 (2051)을 소정의 형상으로 형성한다(스텝 S2005).
다음으로, 제2 마스크 (2052)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제2 마스크를 이용한 처리)
도 45는 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법의, 제2 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 층간 절연막 성막/제2 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제3 에칭된 단면도를 나타내고 있고, (c)는 제2 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 글로 방전 CVD(화학 증착)법에 의해, 노출된 유리 기판 (2010), 게이트 절연막 (2030) 및 n형 산화물 반도체층 (2040) 상에, 질화 실리콘(SiNX)막인 층간 절연막 (2050)을 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 동 도(a)에 나타낸 바와 같이, 층간 절연막 (2050) 상에 제2 레지스트 (2051)이 도포되고, 제2 마스크 (2052)를 이용하여 제2 레지스트 (2051)을 소정의 형상으로 형성한다(스텝 S2005). 즉, 제2 레지스트 (2051)은 후속 공정에서 형성되는 소스 전극 (2063) 및 드레인 전극 (2064)에 대응하는 부분 상에 형성된다. 또한, 제2 레지스트 (2051)은 게이트 배선 패드부 (2250)의 상측을 제외한 층간 절연막 (2050) 상에 형성된다. 게이트 배선 (2024) 및 게이트 전극 (2023)은 상면이 게이트 절연막 (2030)으로 덮이고, 측면이 층간 절연막 (2050)으로 덮임으로써 절연된다.
계속해서, 제2 레지스트 (2051) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여 소스 전극 (2063) 및 드레인 전극 (2064)에 대응하는 부분의 층간 절연막 (2050), 및 게이트 배선 패드부 (2250)의 상측의 게이트 절연막 (2030) 및 층간 절 연막 (2050)을 에칭하여 소스 전극 (2063) 및 드레인 전극 (2064)용의 한 쌍의 개구부 (2631, 2641), 및 게이트 배선 패드 (2025)용의 개구부 (2251)을 형성한다(스텝 S2006). 이 때, CHF 중에서의 n형 산화물 반도체층 (2040)의 에칭 속도는 매우 느리기 때문에, n형 산화물 반도체층 (2040)이 손상을 받는 경우는 없다. 또한, 채널부 (2044)는 채널부 (2044) 상에 형성된 층간 절연막 (2050)으로 이루어지는 채널 가드 (2500)에 의해 보호된다. 따라서, TFT 기판 (2001)의 작동 안정성을 향상시킬 수 있다.
다음으로, 제2 레지스트 (2051)을 애싱하면, 동 도(c)에 나타낸 바와 같이, 유리 기판 (2010)의 상측에, 층간 절연막 (2050), n형 산화물 반도체층 (2040) 및 금속층 보호용 산화물 투명 도전체층 (2026)이 노출된다(도 46 참조). n형 산화물 반도체층 (2040)은 개구부 (2631, 2641)을 통해 노출되고, 금속층 보호용 산화물 투명 도전체층 (2026)은 개구부 (2251)을 통해 노출되어 있다. 도 45(c)에 나타내는 게이트 전극 (2023), 채널부 (2044) 및 개구부 (2631, 2641)는 도 46에 있어서의 C-C 단면을 나타내고 있다. 게이트 배선 패드부 (2250) 및 개구부 (2251)은 D-D 단면을 나타내고 있다.
한편, 개구부 (2631, 2641, 2251)의 형상이나 크기는 특별히 한정되는 것은 아니다.
다음으로, 도 42에 나타낸 바와 같이, 개구부 (2631, 2641, 2251)이 형성된 유리 기판 (2010)의 상측에, 도전체층으로서의 산화물 투명 도전체층 (2060) 및 제3 레지스트 (2061)을 이 순서로 적층하고, 제3 마스크 (2062)를 이용하여 제3 레지 스트 (2061)을 소정의 형상으로 형성한다(스텝 S2007).
한편, 본 실시 형태에서는 도전체층으로서 산화물 투명 도전체층 (2060)을 이용하고 있지만, 여기에 한정되는 것은 아니다. 예를 들면, 도전성을 갖는 금속층이나 반투명 또는 비투명의 산화물 도전체층 등을 이용할 수 있다. 예를 들면, 상기 도전체층이 금속으로 이루어지는 구성으로 하면 좋고, 이와 같이 하면, 장기간에 걸쳐 안정적으로 작동할 수 있고, 또한 수율이 개선되는 동시에, 제조 원가의 비용 절감을 도모하는 것이 가능한 반사형 TFT 기판을 제공할 수 있다.
다음으로, 제3 마스크 (2062)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제3 마스크를 이용한 처리)
도 47은 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법의, 제3 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/제3 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 노출된 층간 절연막 (2050), n형 산화물 반도체층 (2040) 및 금속층 보호용 산화물 투명 도전체층 (2026) 상에, 산화인듐-산화아연(In2O3:ZnO＝약 90:10 중량％)의 타겟을 이용하여 막 두께 약 120 ㎚의 산화물 투명 도전체층 (2060)을 성막한다. 이 때의 조건은 산소:아르곤비가 약 10:90 부피％가고, 기판 온도가 약 150℃이다. 이 조건에서는 산화물 투명 도전체층 (2060) 은 비정질막으로서 얻어진다. 한편, 비정질의 산화인듐-산화아연 박막은 혼합산이나 옥살산 수용액에 의해 에칭된다.
산화물 투명 도전체층 (2060)은 상기 산화인듐-산화아연으로 이루어지는 산화물 도전체층에 한정되는 것은 아니다. 예를 들면, 산화인듐-산화주석, 산화인듐-산화주석-산화아연, 산화인듐-산화주석-산화사마륨 등으로 이루어지는 산화물 도전체층, 또는 산화인듐-산화아연, 산화인듐-산화주석, 산화인듐-산화주석-산화아연, 산화인듐-산화주석-산화사마륨 등에 란탄족 원소를 첨가한 산화물 도전체층으로 할 수도 있다.
또한, 본 실시 형태에 있어서는 산화물 투명 도전체층 (2060)에 의해 소스 전극 (2063), 드레인 전극 (2064), 소스 배선 (2065), 드레인 배선 (2066) 및 화소 전극 (2067)이 형성된다. 따라서, 산화물 투명 도전체층 (2060)은 도전성이 우수한 것을 사용하면 좋다.
또한, 산화물 투명 도전체층 (2060)은 투명성이 필요하기 때문에, 에너지 갭은 약 3.0eV 이상의 산화물로 되어 있다. 바람직하게는 약 3.2 eV 이상, 보다 바람직하게는 약 3.4 eV 이상이다. 상기 산화인듐-산화아연, 산화인듐-산화주석, 산화인듐-산화주석-산화아연, 산화인듐-산화주석-산화사마륨 등으로 이루어지는 산화물 도전체층, 또는 산화인듐-산화아연, 산화인듐-산화주석, 산화인듐-산화주석-산화아연, 산화인듐-산화주석-산화사마륨 등에 란탄족 원소를 첨가한 산화물 도전체층은 모두 에너지 갭은 약 3.2 eV 이상으로서, 바람직하게 사용된다.
다음으로, 동 도(a)에 나타낸 바와 같이, 산화물 투명 도전체층 (2060) 상에 제3 레지스트 (2061)이 도포되고, 제3 마스크 (2062)를 이용하여 제3 레지스트 (2061)을 소정의 형상으로 형성한다(스텝 S2007). 즉, 제3 레지스트 (2061)은 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 드레인 배선 (2066), 화소 전극 (2067) 및 게이트 배선 패드 (2025)를 덮는 형상으로 형성된다(동 도(b) 참조). 한편, 본 실시 형태에서는 화소 전극 (2067)과 소스 전극 (2063)을 소스 배선 (2065)을 개재하여 접속하고 있지만, 화소 전극 (2067)과 드레인 전극을 드레인 배선을 개재하여 접속할 수도 있다.
다음으로, 동 도(b)에 나타낸 바와 같이, 제4 에칭으로서, 제3 레지스트 (2061) 및 옥살산 수용액을 이용하여 산화물 투명 도전체층 (2060)을 에칭하여 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 (2066) 및 게이트 배선 패드 (2025)를 형성한다(스텝 S2008).
이와 같이 하면, 층간 절연막 (2050)의 한 쌍의 개구부 (2631, 2641)에, 산화물 투명 도전체층 (2060)으로 이루어지는 소스 전극 (2063) 및 드레인 전극 (2064)가 각각 형성되기 때문에, 소스 전극 (2063) 및 드레인 전극 (2064)가 채널 가드 (2500) 및 채널부 (2044)에 의해 확실하게 이격된다. 즉, 채널 가드 (2500), 채널부 (2044), 소스 전극 (2063) 및 드레인 전극 (2064)가 확실하면서 용이하게 제조되기 때문에, 수율이 개선되는 동시에, 제조 원가의 비용 절감을 도모할 수 있다. 이러한 구조의 TFT 기판 (2001)을 비아 홀 채널형 TFT 기판이라 호칭한다.
또한, 산화물 투명 도전체층 (2060)으로 이루어지는 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067) 및 드레인 배선 (2066)은 제 4 에칭에 의해 효율적으로 형성된다. 즉, 제조할 때에 사용하는 마스크 수를 삭감할 수 있고, 제조 공정이 삭감됨으로써, 생산 효율이 향상되어 제조 원가의 비용 절감을 도모할 수 있다.
또한, 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067) 및 드레인 배선 (2066)이 산화물 투명 도전체층 (2060)으로 이루어짐으로써 빛의 투과량이 증대하기 때문에, 휘도가 우수한 표시 장치를 제공할 수 있다.
다음으로, 제3 레지스트 (2061)을 애싱하면, 산화물 투명 도전체층 (2060)으로 이루어지는 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 (2066) 및 게이트 배선 패드 (2025)가 노출된다. 도 47(b)에 나타내는 드레인 전극 (2064), 게이트 전극 (2023), 채널부 (2044), 소스 전극 (2063), 소스 배선 (2065) 및 화소 전극 (2067)은 도 48에 있어서의 E-E 단면을 나타내고 있다. 또한, 드레인 배선 (2066)은 F-F 단면을 나타내고 있다. 또한, 게이트 배선 패드 (2025)는 G-G 단면을 나타내고 있다.
이와 같이, 본 실시 형태의 TFT 기판 (2001)의 제조 방법에 따르면, 3장의 마스크 (2042, 2052, 2062)를 이용하여 활성 반도체층에, 산화물 반도체층(n형 산화물 반도체층 (2040))을 이용한 비아 홀 채널형의 TFT 기판 (2001)을 제조할 수 있다. 즉, 제조 공정이 삭감되기 때문에, 제조 원가의 비용 절감을 도모할 수 있다. 또한, 채널부 (2044)가 채널 가드 (2500)에 의해 보호되어 있기 때문에, 장기간에 걸쳐 안정적으로 작동시킬 수 있다. 또한, n형 산화물 반도체층 (2040)이 소정의 위치(채널부 (2044), 소스 전극 (2063) 및 드레인 전극 (2064)에 대응하는 소 정의 위치)에만 형성되게 되기 때문에, 게이트 배선 (2024)끼리의 간섭 (크로스토크)과 같은 우려를 배제할 수 있다.
한편, 본 실시 형태에서는 유리 기판 (2010) 상에 금속층 (2020), 금속층 보호용 산화물 투명 도전체층 (2026), 게이트 절연막 (2030), n형 산화물 반도체층 (2040), 및 제1 레지스트 (2041)이 적층되고, 또한 층간 절연막 (2050) 및 제2 레지스트 (2051)이 적층되고, 추가로 산화물 투명 도전체층 (2060) 및 제3 레지스트 (2061)이 적층된다. 단, 여기에 한정되는 것은 아니다. 예를 들면, 각 층 사이에 다른 층을 개재하여 적층될 수 있다. 다른 층은, 예를 들면 본 실시 형태의 기능이나 효과를 손상시키지 않는 층이나 다른 기능이나 효과 등을 보조하는 층이다. 이것은 후술하는 실시 형태에 대해서도 마찬가지이다.
[TFT 기판의 제조 방법에 있어서의 제7 실시 형태의 응용예]
도 49는 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법의 응용예를 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 또한, 본 응용예의 제조 방법은 청구항 35에 대응하고 있다.
동 도면에 나타내는 본 응용예에 따른 TFT 기판 (2001')의 제조 방법은 상술한 제7 실시 형태의 TFT 기판 (2001)에 보호용 절연막 (2070) 및 제4 레지스트 (2071)을 적층하고(스텝 S2009), 또한 제4 레지스트 (2071)를 이용하여 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)를 노출시킨다(스텝 S2010). 이와 같은 점이 제7 실시 형태와 상이하다.
따라서, 그 밖의 공정은 제7 실시 형태와 거의 동일하게 되어 있어, 동일한 공정에 대해서는 도면 중에서 제7 실시 형태와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 49에 나타내는 제1 하프톤 마스크, 제2 마스크 및 제3 마스크를 이용한 처리는 제7 실시 형태와 거의 동일하게 되어 있다.
다음으로, 도 49에 나타낸 바와 같이, 보호용 절연막 (2070) 및 제4 레지스트 (2071)을 적층하고, 제4 마스크 (2072)를 이용하여 제4 레지스트 (2071)을 소정의 형상으로 형성한다(스텝 S2009).
다음으로, 제4 마스크 (2072)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제4 마스크를 이용한 처리)
도 50은 본 발명의 제7 실시 형태에 따른 TFT 기판의 제조 방법의 응용예의, 제4 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 보호용 절연막 성막/제4 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제5 에칭/제4 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 글로 방전 CVD(화학 증착)법에 의해, 층간 절연막 (2050) 및 산화물 투명 도전체층 (2060) 상에, 질화 실리콘(SiNX)막인 보호용 절연막 (2070)을 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 보호용 절연막 (2070) 상에 제4 레지스트 (2071)이 도포되고, 제4 마스크 (2072)를 이용하여 제4 레지스트 (2071)을 소정의 형상으로 형성한다(스텝 S2009). 즉, 제4 레지스트 (2071)은 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)의 상측의 보호용 절연막 (2070)이 노출되는 형상으로 형성된다(스텝 S2009).
다음으로, 동 도(b)에 나타낸 바와 같이, 제5 에칭으로서, 제4 레지스트 (2071) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (2070)을 드라이 에칭하여 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)를 노출시킨다(스텝 S2010). 계속해서, 제4 레지스트 (2071)을 애싱하면, 도 51에 나타낸 바와 같이 유리 기판 (2010) 상에 보호용 절연막 (2070)이 노출된다. 도 50(b)에 나타내는 드레인 전극 (2064), 게이트 전극 (2023), 채널부 (2044), 소스 전극 (2063), 소스 배선 (2065) 및 화소 전극 (2067)은 도 51에 있어서의 E'-E' 단면을 나타내고 있다. 또한, 드레인 배선 패드 (2068)은 F'-F' 단면을 나타내고 있다. 또한, 게이트 배선 패드 (2025)는 G'-G' 단면을 나타내고 있다.
이와 같이, 본 응용예의 TFT 기판 (2001')의 제조 방법에 따르면, 제7 실시 형태와 거의 동일한 효과를 갖는 동시에, 소스 전극 (2063), 드레인 전극 (2064), 소스 배선 (2065) 및 드레인 배선 (2066)이 노출되지 않도록 보호용 절연막 (2070)으로 덮인다. 이에 따라, TFT 기판 (2001')는 보호용 절연막 (2070)을 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용 이하게 제조 가능한 TFT 기판 (2001')를 제공할 수 있다.
한편, 본 응용예는 소스 전극 (2063), 드레인 전극 (2064), 드레인 전극 (2064) 및 드레인 배선 (2066)의 상면 및 측면을 거의 덮는 방법으로 되어 있지만, 반사형 TFT 기판 (2001b)의 제조 방법의 제2 실시 형태에 나타낸 바와 같이, 소스 전극 (2063), 드레인 전극 (2064), 드레인 전극 (2064) 및 드레인 배선 (66)의 상면을 거의 덮는 방법으로 할 수도 있다.
[반사형 TFT 기판의 제조 방법에 있어서의 제1 실시 형태]
도 52는 본 발명의 제1 실시 형태에 따른 반사형 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 실시 형태의 제조 방법은 청구항 36에 대응하고 있다.
동 도면에 나타내는 본 실시 형태에 따른 반사형 TFT 기판 (2001a)의 제조 방법은 상술한 TFT 기판 (2001)의 제7 실시 형태에 있어서의 스텝 S2007 대신에, 반사 금속층 (2060) 및 제3 레지스트 (2061)을 적층하고, 제3 마스크 (2062)에 의해 제3 레지스트 (2061)을 형성한다(스텝 S2007a). 이 점이 제7 실시 형태와 상이하다.
따라서, 그 밖의 공정은 TFT 기판 (2001)의 제조 방법의 제7 실시 형태와 거의 동일하게 되어 있고, 동일한 공정에 대해서는 도면 중에서 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 52에 나타내는 제1 하프톤 마스크 및 제2 마스크를 이용한 처리는 TFT 기판 (2001)의 제조 방법의 제7 실시 형태와 거의 동일하게 되어 있다.
다음으로, 도 52에 나타낸 바와 같이, 개구부 (2631, 2641, 2251)이 형성된 유리 기판 (2010)의 상측에 반사 금속층 (2060a) 및 제3 레지스트 (2061)을 이 순서로 적층하고, 제3 마스크 (2062)를 이용하여 제3 레지스트 (2061)을 소정의 형상으로 형성한다(스텝 S2007a).
다음으로, 제3 마스크 (2062)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제3 마스크를 이용한 처리)
도 53은 본 발명의 제1 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/제3 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 노출된 층간 절연막 (2050), n형 산화물 반도체층 (2040) 및 금속층 보호용 산화물 투명 도전체층 (2026) 상에 Al을 막 두께 약 120 ㎚로 적층하고, Al로 이루어지는 반사 금속층 (2060a)를 형성한다. 즉, Al 타겟을 이용하여 고주파 스퍼터링법에 의해 아르곤 100％의 조건으로 Al 박막층을 형성한다. 한편, 반사 금속층 (2060a)의 반사율을 80％ 이상으로 하면 좋고, 이와 같이 하면, 휘도가 우수한 반사형 TFT 기판 (2001a)를 제공할 수 있다. 또한, Al로 이루어지는 반사 금속층 (2060a) 대신에 Ag나 Au 등의 금속 박막을 이용할 수도 있고, 이와 같이 하면, 보다 많은 빛을 반사할 수 있어, 휘도를 향상시킬 수 있다.
다음으로, 동 도(a)에 나타낸 바와 같이, 반사 금속층 (2060a) 상에 제3 레 지스트 (2061)이 도포되고, 제3 마스크 (2062)를 이용하여 제3 레지스트 (2061)을 소정의 형상으로 형성한다(스텝 S2007a). 즉, 제3 레지스트 (2061)은 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 드레인 배선 (2066), 화소 전극 (2067) 및 게이트 배선 패드 (2025)를 덮는 형상으로 형성된다(동 도(b) 참조). 한편, 본 실시 형태에서는 화소 전극 (2067)과 소스 전극 (2063)이 소스 배선 (2065)를 개재하여 접속되는 구성으로 되어 있지만, 화소 전극 (2067)과 드레인 전극이 드레인 배선을 개재하여 접속되는 구성으로 할 수도 있다.
다음으로, 동 도(b)에 나타낸 바와 같이, 제4 에칭으로서, 제3 레지스트 (2061) 및 혼합산을 이용하여 반사 금속층 (2060a)를 에칭하여 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 (2066) 및 게이트 배선 패드 (2025)를 형성한다(스텝 S2008).
이와 같이 하면, 층간 절연막 (2050)의 한 쌍의 개구부 (2631, 2641)에 반사 금속층 (2060a)로 이루어지는 소스 전극 (2063) 및 드레인 전극 (2064)가 각각 형성되기 때문에, 소스 전극 (2063) 및 드레인 전극 (2064)가 채널 가드 (2500) 및 채널부 (2044)에 의해 확실하게 이격된 구조로 형성된다. 즉, 채널 가드 (2500), 채널부 (2044), 소스 전극 (2063) 및 드레인 전극 (2064)가 확실하면서 용이하게 제조되기 때문에, 수율이 개선되는 동시에, 제조 원가의 비용 절감을 도모할 수 있다. 이러한 구조의 반사형 TFT 기판 (2001a)를 비아 홀 채널형의 반사형 TFT 기판이라 호칭한다.
또한, 반사 금속층 (2060a)로 이루어지는 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067) 및 드레인 배선 (2066)은 제4 에칭에 의해 효율적으로 형성된다. 즉, 제조할 때에 사용하는 마스크 수를 삭감할 수 있고, 제조 공정이 삭감됨으로써, 생산 효율이 향상되어 제조 원가의 비용 절감을 도모할 수 있다.
다음으로, 제3 레지스트 (2061)을 애싱하면, 반사 금속층 (2060a)로 이루어지는 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 (2066) 및 게이트 배선 패드 (2025)가 노출된다. 도 53(b)에 나타내는 드레인 전극 (2064), 게이트 전극 (2023), 채널부 (2044), 소스 전극 (2063), 소스 배선 (2065) 및 화소 전극 (2067)은 도 54에 있어서의 H-H 단면을 나타내고 있다. 또한, 드레인 배선 (2066)은 I-I 단면을 나타내고 있다. 또한, 게이트 배선 패드 (2025)는 J-J 단면을 나타내고 있다.
이와 같이, 본 실시 형태의 반사형 TFT 기판 (2001a)의 제조 방법에 따르면, 3장의 마스크 (2042, 2052, 2062)를 이용하여 활성 반도체층에, 산화물 반도체층(n형 산화물 반도체층 (2040))을 이용한 비아 홀 채널형의 반사형 TFT 기판 (2001a)를 제조할 수 있다. 또한, 제조 공정이 삭감되어 제조 원가의 비용 절감을 도모할 수 있다. 또한, 채널부 (2044)가 채널 가드 (2500)에 의해 보호되어 있기 때문에, 장기간에 걸쳐 안정적으로 작동시킬 수 있다. 또한, n형 산화물 반도체층 (2040)이 소정의 위치(채널부 (2044), 소스 전극 (2063) 및 드레인 전극 (2064)에 대응하는 소정의 위치)에만 형성되게 되기 때문에, 게이트 배선 (2024)끼리의 간섭 (크로스토크)과 같은 우려를 배제할 수 있다.
[반사형 TFT 기판의 제조 방법에 있어서의 제2 실시 형태]
도 55는 본 발명의 제2 실시 형태에 따른 반사형 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 실시 형태의 제조 방법은 청구항 37에 대응하고 있다.
동 도면에 나타내는 본 실시 형태에 따른 반사형 TFT 기판 (2001b)의 제조 방법은 상술한 반사형 TFT 기판 (2001a)의 제조 방법에 있어서의 제1 실시 형태의 스텝 S2007a 및 스텝 S2008 대신에, 반사 금속층 (2060a), 보호용 절연막 (2070b) 및 제3 레지스트 (2071b)를 적층하고, 제3 하프톤 마스크 (2072b)에 의해 제3 레지스트 (2071b)를 형성하고(스텝 S2007b), 제3 레지스트 (2071b)를 이용하여 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 (2066) 및 게이트 배선 패드 (2025)를 형성하고(스텝 S2008b), 제3 레지스트 (2071b)를 재형성하고(스텝 S2009b), 추가로, 재형성된 제3 레지스트 (2071b)를 이용하여 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)를 노출시킨다(스텝 S2010b). 이와 같은 점이 반사형 TFT 기판의 제조 방법에 있어서의 제1 실시 형태와 상이하다.
따라서, 그 밖의 공정은 반사형 TFT 기판의 제조 방법에 있어서의 제1 실시 형태와 거의 동일하게 되어 있어, 동일한 공정에 대해서는 도면 중에서 제1 실시 형태와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 55에 나타내는 제1 하프톤 마스크 및 제2 마스크를 이용한 처리는 제1 실시 형태와 거의 동일하게 되어 있다.
계속해서, 도 55에 나타낸 바와 같이, 반사 금속층 (2060a), 보호용 절연막 (2070b) 및 제3 레지스트 (2071b)를 적층하고, 제3 하프톤 마스크 (2072b) 및 하프톤 노광에 의해 제3 레지스트 (2071b)를 소정의 형상으로 형성한다(스텝 S2007b).
다음으로, 제3 하프톤 마스크 (2072b)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제3 하프톤 마스크를 이용한 처리)
도 56은 본 발명의 제2 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 반사 금속층 성막/보호용 절연막 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선 반사형 TFT 기판의 제조 방법의 제1 실시 형태와 마찬가지로, 노출된 층간 절연막 (2050), n형 산화물 반도체층 (2040) 및 금속층 보호용 산화물 투명 도전체층 (2026) 상에, Al을 막 두께 약 120 ㎚로 적층하여, Al로 이루어지는 반사 금속층 (2060a)를 형성한다.
계속해서, 글로 방전 CVD(화학 증착)법에 의해, 반사 금속층 (2060a) 상에, 질화 실리콘(SiNX)막인 보호용 절연막 (2070b)를 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 동 도(a)에 나타낸 바와 같이, 보호용 절연막 (2070b) 상에 제3 레지스트 (2071b)가 도포되고, 제3 하프톤 마스크 (2072b) 및 하프톤 노광에 의해 제3 레지스트 (2071b)를 소정의 형상으로 형성한다(스텝 S2007b). 즉, 제3 레지스트 (2071b)는 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 드레인 배선 (2066), 화소 전극 (2067) 및 게이트 배선 패드 (2025)를 덮으면서, 하프톤 마스크부 (2721b)에 의해 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)를 덮는 부분이 다른 부분보다 얇은 형상으로 형성된다(동 도(b) 참조).
다음으로, 동 도(b)에 나타낸 바와 같이, 제4 에칭으로서, 우선, 제3 레지스트 (2071b) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (2070b)를 드라이 에칭하고, 추가로, 제3 레지스트 (2071b) 및 에칭액(혼합산)에 의해 반사 금속층 (2060a)를 에칭하여 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 (2066) 및 게이트 배선 패드 (2025)를 형성한다(스텝 S2008b).
도 57은 본 발명의 제2 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 상기 제3 레지스트 (2071b)를 애싱하여, 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)의 상측의 보호용 절연막 (2070)이 노출되는 형상으로 제3 레지스트 (2071b)를 재형성한다(스텝 S2009b).
다음으로, 동 도(b)에 나타낸 바와 같이, 제5 에칭으로서, 재형성된 제3 레지스트 (2071b) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (2070b)를 드라이 에칭하여 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)를 노출시킨다(스텝 S2010b). 계속해서, 재형성된 제3 레지스트 (2071b)를 애싱하면, 도 58에 나타낸 바와 같이, 유리 기판 (2010) 상에, 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065) 및 드레인 배선 (2066) 상에 적층된 보호용 절연막 (2070b)가 노출된다. 도 57(b)에 나타내는 드레인 전극 (2064), 게이트 전극 (2023), 채널부 (2044), 소스 전극 (2063), 소스 배선 (2065) 및 화소 전극 (2067)은 도 58에 있어서의 Hb-Hb 단면을 나타내고 있다. 또한, 드레인 배선 패드 (2068)은 Ib-Ib 단면을 나타내고 있다. 또한, 게이트 배선 패드 (2025)는 Jb-Jb 단면을 나타내고 있다.
이와 같이, 본 실시 형태의 반사형 TFT 기판 (2001b)의 제조 방법에 따르면, 반사형 TFT 기판의 제조 방법의 제1 실시 형태와 거의 동일한 효과를 갖는다. 또한, 소스 전극 (2063), 드레인 전극 (2064), 소스 배선 (2065) 및 드레인 배선 (2066)의 상부를 보호용 절연막 (2070b)로 덮음으로써, TFT의 작동 안정성을 향상시킬 수 있다.
한편, 본 실시 형태에서는 소스 전극 (2063) 및 소스 배선 (2065) 상에 보호용 절연막 (2070b)를 형성하고 있지만, 이 보호용 절연막 (2070b)를 형성하지 않은 방법으로 할 수도 있다. 이와 같이 하면, 소스 전극 (2063) 및 소스 배선 (2065)의 상면도 반사층으로서 기능하기 때문에, 반사하는 광량을 증대시킬 수 있어, 휘도를 향상시킬 수 있다.
한편, 본 실시 형태에서는 소스 전극 (2063), 드레인 전극 (2064), 소스 배선 (2065) 및 드레인 배선 (2066)의 측부가 노출되어 있지만, 이들 측부를 보호용 절연막 (2070c)로 덮는 것도 가능하다.
다음으로, 소스 전극 (2063), 드레인 전극 (2064), 소스 배선 (2065) 및 드레인 배선 (2066)의 측부도 보호용 절연막 (2070c)로 덮는 제조 방법에 대하여 도면을 참조하여 설명한다.
[반사형 TFT 기판의 제조 방법에 있어서의 제3 실시 형태]
도 59는 본 발명의 제3 실시 형태에 따른 반사형 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 실시 형태의 제조 방법은 청구항 38에 대응하고 있다.
동 도면에 나타내는 본 실시 형태에 따른 반사형 TFT 기판 (2001c)의 제조 방법은, 상술한 제1 실시 형태의 반사형 TFT 기판 (2001a)에 보호용 절연막 (2070c) 및 제4 레지스트 (2071c)를 적층하고(스텝 S2009c), 추가로, 제4 레지스트 (2071c)를 이용하여 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)를 노출시킨다(스텝 S10c). 이와 같은 점이 반사형 TFT 기판 (2001a)의 제조 방법의 제1 실시 형태와 상이하다.
따라서, 그 밖의 공정은 반사형 TFT 기판 (2001a)의 제조 방법의 제1 실시 형태와 거의 동일하게 되어 있어, 동일한 공정에 대해서는 도면 중에서 제1 실시 형태와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 59에 나타내는 제1 하프톤 마스크, 제2 마스크 및 제3 마스크를 이용한 처리는 제1 실시 형태와 거의 동일하게 되어 있다.
다음으로, 도 59에 나타낸 바와 같이, 보호용 절연막 (2070c) 및 제4 레지스트 (2071c)를 적층하고, 제4 마스크 (2072c)를 이용하여 제4 레지스트 (2071c)를 소정의 형상으로 형성한다(스텝 S2009c).
다음으로, 제4 마스크 (2072c)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제4 마스크를 이용한 처리)
도 60은 본 발명의 제3 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제4 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 보호용 절연막 성막/제4 레지스트 도포/노광/현상된 단면도를 나타내고 있고, (b)는 제5 에칭/제4 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선 글로 방전 CVD(화학 증착)법에 의해 층간 절연막 (2050) 및 반사 금속층 (2060a) 상에, 질화 실리콘(SiNX)막인 보호용 절연막 (2070c)를 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 보호용 절연막 (2070c) 상에 제4 레지스트 (2071c)가 도포되고, 제4 마스크 (2072c)를 이용하여 제4 레지스트 (2071c)를 소정의 형상으로 형성한다(스텝 S2009c). 즉, 제4 레지스트 (2071c)는 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)의 상측의 보호용 절연막 (2070)이 노출되는 형상으로 형성된다(스텝 S2009c).
한편, 본 실시 형태에서는 소스 전극 (2063) 및 소스 배선 (2065)도 노출되는 방법으로 되어 있지만, 여기에 한정되는 것은 아니다. 예를 들면, 적어도 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)가 노출되면 좋다.
다음으로, 동 도(b)에 나타낸 바와 같이, 제5 에칭으로서, 제4 레지스트 (2071) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (2070c)를 드라이 에칭하여 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)를 노출시킨다(스텝 S2010c). 계속해서, 제4 레지스트 (2071c)를 애싱하면, 도 61에 나타낸 바와 같이, 유리 기판 (2010) 상에 보호용 절연막 (2070c)가 노출된다. 도 60(b)에 나타내는 드레인 전극 (2064), 게이트 전극 (2023), 채널부 (2044), 소스 전극 (2063), 소스 배선 (2065) 및 화소 전극 (2067)은 도 61에 있어서의 Hc-Hc 단면을 나타내고 있다. 또한, 드레인 배선 패드 (2068)은 Ic-Ic 단면을 나타내고 있다. 또한, 게이트 배선 패드 (2025)는 Jc-Jc 단면을 나타내고 있다.
이와 같이, 본 실시 형태의 반사형 TFT 기판 (2001c)의 제조 방법에 따르면, 제1 실시 형태와 거의 동일한 효과를 갖는다. 또한, 드레인 전극 (2064) 및 드레인 배선 (2066)이 노출되지 않도록 보호용 절연막 (2070)으로 덮이고, 반사형 TFT 기판 (2001c)가 보호용 절연막 (2070c)를 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 반사형 TFT 기판 (2001c)를 제공할 수 있다.
[반사형 TFT 기판의 제조 방법에 있어서의 제4 실시 형태]
도 62는 본 발명의 제4 실시 형태에 따른 반사형 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 실시 형태의 제조 방법은 청구항 37＋청구항 40에 대응하고 있다.
동 도면에 나타내는 본 실시 형태에 따른 반사형 TFT 기판 (2001d)의 제조 방법은 상술한 반사형 TFT 기판 (2001b)의 제조 방법에 있어서의 제2 실시 형태와 비교하여, 반사 금속층 (2060a)의 상측에 금속층 보호용 산화물 투명 도전체층 (2069)를 적층한다(스텝 S7d). 이 점이 반사형 TFT 기판 (2001b)의 제조 방법에 있어서의 제2 실시 형태와 상이하다.
따라서, 그 밖의 공정은 반사형 TFT 기판 (2001b)의 제조 방법에 있어서의 제2 실시 형태와 거의 동일하게 되어 있어, 동일한 공정에 대해서는 도면 중에서 제2 실시 형태와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 62에 나타내는 제1 하프톤 마스크 및 제2 마스크를 이용한 처리는 제2 실시 형태와 거의 동일하게 되어 있다.
다음으로, 제3 하프톤 마스크 (2072d)를 이용한 처리에 대하여 도면을 참조 하여 설명한다.
(제3 하프톤 마스크를 이용한 처리)
도 63은 본 발명의 제4 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 반사 금속층 성막/금속층 보호용 산화물 투명 도전체층 성막/보호용 절연막 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 노출된 층간 절연막 (2050), n형 산화물 반도체층 (2040) 및 금속층 보호용 산화물 투명 도전체층 (2026) 상에 Al을 막 두께 약 120 ㎚로 적층하여 Al로 이루어지는 반사 금속층 (2060a)를 형성한다. 즉, Al 타겟을 이용하여 고주파 스퍼터링법에 의해 아르곤 100％의 조건으로 Al 박막층을 형성한다.
계속해서, 반사 금속층 (2060a) 상에, 산화인듐-산화아연(일반적으로 IZO라 호칭됨. In2O3:ZnO＝90:10 중량％)로 이루어지는 스퍼터링 타겟을 이용하여 막 두께 약 50 ㎚의 금속층 보호용 산화물 투명 도전체층 (2069)를 형성한다. 이 때의 조건은 산소:아르곤비가 약 1:99 부피％가고, 기판 온도가 약 150℃이다. 이 조건에서는 금속 박막 보호용 산화물 도전층 (2069)는 비정질막으로서 얻어진다. 이와 같이 하면, 혼합산을 이용하여 반사 금속층 (2060a)와 동시에 일괄 에칭하는 것이 가능해지기 때문에, 생산 효율을 향상시킬 수 있다.
계속해서, 글로 방전 CVD(화학 증착)법에 의해 금속층 보호용 산화물 투명 도전체층 (2069) 상에 질화 실리콘(SiNX)막인 보호용 절연막 (2070b)를 막 두께 약 200 ㎚ 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 동 도(a)에 나타낸 바와 같이, 보호용 절연막 (2070b) 상에 제3 레지스트 (2071d)가 도포되고, 제3 하프톤 마스크 (2072d) 및 하프톤 노광에 의해 제3 레지스트 (2071d)를 소정의 형상으로 형성한다(스텝 S2007d). 즉, 제3 레지스트 (2071d)는 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 드레인 배선 (2066), 화소 전극 (2067) 및 게이트 배선 패드 (2025)를 덮는 형상으로 형성된다. 또한, 제3 레지스트 (2071d)는 하프톤 마스크부 (2721d)에 의해 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)를 덮는 부분이 다른 부분보다 얇은 형상으로 형성된다(동 도(b) 참조).
다음으로, 동 도(b)에 나타낸 바와 같이, 제4 에칭으로서, 우선, 제3 레지스트 (2071d) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (2070b)를 드라이 에칭하고, 추가로, 제3 레지스트 (2071b) 및 에칭액(혼합산)에 의해, 금속층 보호용 산화물 투명 도전체층 (2069) 및 반사 금속층 (2060a)를 일괄 에칭하여 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 (2066) 및 게이트 배선 패드 (2025)를 형성한다(스텝 S2008d).
도 64는 본 발명의 제4 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스트가 재형성된 단면도를, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 상기 제3 레지스트 (2071d)를 애싱하여, 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)의 상측의 보호용 절연막 (2070)이 노출되는 형상으로 제3 레지스트 (2071b)를 재형성한다(스텝 S2009d).
다음으로, 동 도(b)에 나타낸 바와 같이, 제5 에칭으로서, 재형성된 제3 레지스트 (2071d) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (2070b)를 드라이 에칭하여 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)를 노출시킨다(스텝 S2010d). 계속해서, 재형성된 제3 레지스트 (2071b)를 애싱하면, 도 65에 나타낸 바와 같이, 유리 기판 (2010) 상에 드레인 전극 (2064) 및 드레인 배선 (2066) 상에 적층된 보호용 절연막 (2070b)가 노출된다. 도 64(b)에 나타내는 드레인 전극 (2064), 게이트 전극 (2023), 채널부 (2044), 소스 전극 (2063), 소스 배선 (2065) 및 화소 전극 (2067)은 도 65에 있어서의 Hd-Hd 단면을 나타내고 있다. 또한, 드레인 배선 패드 (2068)은 Id-Id 단면을 나타내고 있다. 또한, 게이트 배선 패드 (2025)는 Jd-Jd 단면을 나타내고 있다.
이와 같이, 본 실시 형태의 반사형 TFT 기판 (2001d)의 제조 방법에 따르면, 반사형 TFT 기판의 제조 방법의 제2 실시 형태와 거의 동일한 효과를 갖는다. 또한, 반사 금속층 (2060a)의 부식을 방지할 수 있어 내구성을 향상시킬 수 있다. 또한, 반사 금속층 (2060a)의 변색 등을 방지할 수 있고, 반사 금속층 (2060a)의 반사율이 저하되는 문제점을 방지할 수 있다. 또한, 본 실시 형태에서는 소스 전극 (2063) 및 소스 배선 (2065) 상에 보호용 절연막 (2070b)를 형성하지 않고, 소스 전극 (2063) 및 소스 배선 (2065)를 노출시키고 있다. 따라서, 소스 전극 (2063) 및 소스 배선 (2065)의 상면도 반사층으로서 기능하여, 반사하는 광량을 증대시킬 수 있어 휘도를 향상시킬 수 있다.
한편, 본 실시 형태에서 형성한 금속층 보호용 산화물 투명 도전체층 (2069)는 상술한 반사형 TFT 기판의 제조 방법의 제1 실시 형태 및 제3 실시 형태에 있어서도 성형할 수 있고, 본 실시 형태와 동일한 효과를 발휘할 수 있다.
[반사형 TFT 기판의 제조 방법에 있어서의 제5 실시 형태]
도 66은 본 발명의 제5 실시 형태에 따른 반사형 TFT 기판의 제조 방법을 설명하기 위한 개략 플로우 차트도를 나타내고 있다. 한편, 본 실시 형태의 제조 방법은 청구항 37＋청구항 39에 대응하고 있다.
동 도면에 나타내는 본 실시 형태에 따른 반사형 TFT 기판 (2001e)의 제조 방법은 상술한 반사형 TFT 기판 (2001d)의 제조 방법에 있어서의 제4 실시 형태와 비교하여, n형 산화물 반도체층 (2040)과 반사 금속층 (2060a) 사이에 산화물 투명 도전체층 (2060)을 적층한다(스텝 S2007e). 이 점이 반사형 TFT 기판 (2001d)의 제조 방법에 있어서의 제4 실시 형태와 상이하다.
따라서, 그 밖의 공정은 반사형 TFT 기판 (2001d)의 제조 방법에 있어서의 제4 실시 형태와 거의 동일하게 되어 있어, 동일한 공정에 대해서는 도면 중에서 제4 실시 형태와 동일 부호를 붙이고, 상세한 설명은 생략한다.
도 66에 나타내는 제1 하프톤 마스크 및 제2 마스크를 이용한 처리는 제4 실시 형태와 거의 동일하게 되어 있다.
다음으로, 제3 하프톤 마스크 (2072d)를 이용한 처리에 대하여 도면을 참조하여 설명한다.
(제3 하프톤 마스크를 이용한 처리)
도 67은 본 발명의 제5 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 산화물 투명 도전체층 성막/반사 금속층 성막/금속층 보호용 산화물 투명 도전체층 성막/보호용 절연막 성막/제3 레지스트 도포/하프톤 노광/현상된 단면도를 나타내고 있고, (b)는 제4 에칭된 단면도를 나타내고 있다.
동 도(a)에 있어서, 우선, 노출된 층간 절연막 (2050), n형 산화물 반도체층 (2040) 및 금속층 보호용 산화물 투명 도전체층 (2026) 상에 산화인듐-산화아연(일반적으로 IZO라 호칭됨. In2O3:ZnO＝90:10 중량％)로 이루어지는 스퍼터링 타겟을 이용하여 막 두께 약 50 ㎚의 산화물 투명 도전체층 (2060)을 형성한다. 이 때의 조건은 산소:아르곤비가 약 1:99 부피％가고, 기판 온도가 약 150℃이다. 이 조건에서는 금속 박막 보호용 산화물 도전층 (2069)는 비정질막으로서 얻어진다. 이와 같이 하면, 혼합산을 이용하여 금속층 보호용 산화물 투명 도전체층 (2069) 및 반사 금속층 (2060e)와 함께 일괄 에칭하는 것이 가능해지기 때문에, 생산 효율을 향상시킬 수 있다.
다음으로, n형 산화물 반도체층 (2060) 상에 반사 금속층 (2060e)를 형성한다. 우선, 고주파 스퍼터링법을 이용하여 Mo를 막 두께 약 50 ㎚로 적층한다. 계속해서, 고주파 스퍼터링법을 이용하여 Al을 막 두께 약 250 ㎚로 적층한다. 즉, 반사 금속층 (2060e)는, 도시하지 않았지만 Mo 박막층과 Al 박막층으로 이루어져 있고, 우선, Mo 타겟을 이용하여 고주파 스퍼터링법에 의해 아르곤 100％의 조건으로 Mo 박막층을 형성한다. 계속해서, Al 타겟을 이용하여 고주파 스퍼터링법에 의해 아르곤 100％의 조건으로 Al 박막층을 형성한다.
계속해서, 반사 금속층 (2060e) 상에, 산화인듐-산화아연(일반적으로 IZO라 호칭됨. In2O3:ZnO＝90:10 중량％)으로 이루어지는 스퍼터링 타겟을 이용하여 막 두께 약 50 ㎚의 금속층 보호용 산화물 투명 도전체층 (2069)를 형성한다. 이 때의 조건은 산소:아르곤비가 약 1:99 부피％가고, 기판 온도가 약 150℃이다.
계속해서, 글로 방전 CVD(화학 증착)법에 의해 금속층 보호용 산화물 투명 도전체층 (2069) 상에 질화 실리콘(SiNX)막인 보호용 절연막 (2070b)를 막 두께 약 100 ㎚로 퇴적시킨다. 한편, 본 실시 형태에서는 방전 가스로서 SiH4-NH3-N2계의 혼합 가스를 이용한다.
다음으로, 동 도(a)에 나타낸 바와 같이, 보호용 절연막 (2070b) 상에 제3 레지스트 (2071d)가 도포되고, 제3 하프톤 마스크 (2072d) 및 하프톤 노광에 의해 제3 레지스트 (2071d)를 소정의 형상으로 형성한다(스텝 S2007e). 즉, 제3 레지스트 (2071d)는 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 드레인 배선 (2066), 화소 전극 (2067) 및 게이트 배선 패드 (2025)를 덮는 형상으로 형성된다. 또한, 제3 레지스트 (2071d)는 하프톤 마스크부 (2721d)에 의해 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)를 덮는 부분이 다른 부분보다 얇은 형상으로 형성된다(동 도(b) 참조).
다음으로, 동 도(b)에 나타낸 바와 같이, 제4 에칭으로서, 우선, 제3 레지스트 (2071d) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (2070b)를 드라이 에칭하고, 추가로, 제3 레지스트 (2071b) 및 에칭액(혼합산)에 의해 금속층 보호용 산화물 투명 도전체층 (2069), 반사 금속층 (2060a) 및 산화물 투명 도전체층 (2060)을 일괄 에칭하여 드레인 전극 (2064), 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 (2066) 및 게이트 배선 패드 (2025)를 형성한다(스텝 S2008e).
도 68은 본 발명의 제5 실시 형태에 따른 반사형 TFT 기판의 제조 방법의, 제3 하프톤 마스크를 이용한 처리를 설명하기 위한 개략도이고, (a)는 제3 레지스 트가 재형성된 단면도를 나타내고 있고, (b)는 제5 에칭/제3 레지스트 박리된 단면도를 나타내고 있다.
동 도(a)에 있어서, 상기 제3 레지스트 (2071d)를 애싱하여, 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)의 상측의 보호용 절연막 (2070)이 노출되는 형상으로 제3 레지스트 (2071b)를 재형성한다(스텝 S2009e).
다음으로, 동 도(b)에 나타낸 바와 같이, 제5 에칭으로서, 재형성된 제3 레지스트 (2071d) 및 에칭 가스(CHF(CF4, CHF3 가스 등))를 이용하여, 노출된 보호용 절연막 (2070b)를 드라이 에칭하여 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)를 노출시킨다(스텝 S2010e). 계속해서, 재형성된 제3 레지스트 (2071b)를 애싱하면, 도 69에 나타낸 바와 같이, 유리 기판 (2010) 상에, 드레인 전극 (2064) 및 드레인 배선 (2066) 상에 적층된 보호용 절연막 (2070b)가 노출된다. 도 69(b)에 나타내는 드레인 전극 (2064), 게이트 전극 (2023), 채널부 (2044), 소스 전극 (2063), 소스 배선 (65) 및 화소 전극 (2067)은 도 68에 있어서의 He-He 단면을 나타내고 있다. 또한, 드레인 배선 패드 (2068)은 Ie-Ie 단면을 나타내고 있다. 또한, 게이트 배선 패드 (2025)는 Je-Je 단면을 나타내고 있다.
이와 같이, 본 실시 형태의 반사형 TFT 기판 (2001e)의 제조 방법에 따르면, 반사형 TFT 기판의 제조 방법의 제4 실시 형태와 거의 동일한 효과를 갖는 동시에, TFT의 스위칭 속도를 고속화시킬 수 있고, 또한 TFT의 내구성을 향상시킬 수 있다.
한편, 본 실시 형태에서 형성한 산화물 투명 도전체층 (2060)은 상술한 반사형 TFT 기판의 제조 방법의 제1 실시 형태 및 제3 실시 형태에 있어서도 성형할 수 있고, 본 실시 형태와 동일한 효과를 발휘할 수 있다.
[TFT 기판에 있어서의 제4 실시 형태]
다음으로, 본 발명의 TFT 기판 (2001)의 실시 형태에 대하여 설명한다.
제4 실시 형태에 따른 TFT 기판 (2001)은 도 47(b) 및 도 48에 나타낸 바와 같이, 유리 기판 (2010)과, 게이트 전극 (2023) 및 게이트 배선 (2024)와, 게이트 절연막 (2030)과, n형 산화물 반도체층 (2040)과, 층간 절연막 (2050)과, 소스 전극 (2063)과, 드레인 전극 (2064)를 구비하고 있다.
게이트 전극 (2023) 및 게이트 배선 (2024)는 유리 기판 (2010) 상에 형성되어 있다.
게이트 절연막 (2030)은 게이트 전극 (2023) 및 게이트 배선 (2024)의 상측에 형성되고, 게이트 전극 (2023) 및 게이트 배선 (2024)의 상면을 절연한다.
n형 산화물 반도체층 (2040)은 게이트 전극 (2023)의 상측이면서, 게이트 절연막 (2030)의 상측에 형성되어 있다.
층간 절연막 (2050)은 게이트 전극 (2023) 및 게이트 배선 (2024)의 측방, 및 n형 산화물 반도체층 (2040)의 상측 및 측방에 형성되어 있다. 또한, 층간 절연막 (2050)은 게이트 전극 (2023) 및 게이트 배선 (2024)의 측면, 및 n형 산화물 반도체층 (2040)을 절연한다. 또한, 층간 절연막 (2050)은 n형 산화물 반도체층 (2040)의 채널부 (2044)에 의해 이격된 위치에 각각 소스 전극용 개구부 (2631) 및 드레인 전극용 개구부 (2641)이 형성되어 있다.
소스 전극 (2063)은 소스 전극용 개구부 (2631)에 형성되어 있다.
드레인 전극 (2064)는 드레인 전극용 개구부 (2641)에 형성되어 있다.
또한, TFT 기판 (2001)은 소스 전극 (2063) 및 드레인 전극 (2064)가 되는 도전체층으로서 동일한 산화물 투명 도전체층 (2060)이 형성되고, 이 산화물 투명 도전체층 (2060)에 의해 적어도 화소 전극 (2067)이 형성되어 있다.
한편, 본 실시 형태에서는 도전체층으로서 산화물 투명 도전체층 (2060)을 이용했지만, 여기에 한정되는 것은 아니다. 예를 들면, 금속으로 이루어지는 도전체층을 이용할 수 있다. 이와 같이 하면, 장기간에 걸쳐 안정적으로 작동할 수 있고, 또한 수율이 개선된다. 또한, 제조 원가의 비용 절감을 도모하는 것이 가능한 반사형 TFT 기판을 제공할 수 있다.
또한, TFT 기판 (2001)은 산화물층으로서 n형 산화물 반도체층 (2040)을 사용하고 있다. TFT의 활성층으로서 n형 산화물 반도체층 (2040)을 사용함으로써, 전류를 흘리더라도 안정하다. 따라서, 전류 제어에 의해 작동시키는 유기 전계 발광 장치에 있어서 유용하다.
또한, TFT 기판 (2001)은 n형 산화물 반도체층 (2040)이 채널부 (2044), 소스 전극 (2063) 및 드레인 전극 (2064)에 대응하는 소정의 위치에 형성되어 있다. 이와 같이 하면, 통상 n형 산화물 반도체층 (2040)이 소정의 위치에만 형성되기 때문에, 게이트 배선 (2024)끼리의 간섭 (크로스토크)과 같은 우려를 배제할 수 있 다.
이와 같이, 본 실시 형태의 TFT 기판 (2001)에 따르면, 채널부 (2044)가 되는 n형 산화물 반도체층 (2040)이 층간 절연막 (2050)에 의해 보호되기 때문에, 장기간에 걸쳐 안정적으로 작동할 수 있다. 또한, 채널부 (2044), 드레인 전극 (2064) 및 소스 전극 (2063)이 확실하면서 용이하게 제조된다. 따라서, 수율이 개선되는 동시에, 제조 원가의 비용 절감을 도모할 수 있다. 또한, 제조할 때에 사용하는 마스크 수를 삭감할 수 있어 제조 공정이 삭감된다. 따라서, 생산 효율이 향상되어 제조 원가의 비용 절감을 도모할 수 있다.
한편, TFT 기판 (2001)은 다양한 응용예를 가지고 있고, 예를 들면 도 50(b) 및 도 51에 나타낸 바와 같이, 유리 기판 (2010)의 상측이 보호용 절연막 (2070)에 의해 덮이고, 또한 보호용 절연막 (2070)이 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)에 대응하는 위치에 개구부를 갖는 구성으로 할 수도 있다. 이와 같이 하면, TFT 기판 (2001')가 보호용 절연막 (2070)을 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 TFT 기판 (2001')을 제공할 수 있다.
한편, 본 실시 형태에서는 유리 기판 (2010) 상에 금속층 (2020), 게이트 절연막 (2030) 및 n형 산화물 반도체층 (2040)이 적층되고, 추가로, 층간 절연막 (2050) 및 산화물 투명 도전체층 (2060)이 적층된 구성으로 되어 있지만, 여기에 한정되는 것은 아니다. 예를 들면, 각 층 사이에 다른 층을 개재하여 적층될 수도 있다. 다른 층은, 예를 들면 본 실시 형태의 기능이나 효과를 손상시키지 않는 층 이나 다른 기능이나 효과 등을 보조하는 층이다. 이것은 후술하는 실시 형태에 대해서도 마찬가지이다.
[반사형 TFT 기판에 있어서의 제1 실시 형태]
다음으로, 본 발명의 반사형 TFT 기판 (2001a)의 제1 실시 형태에 대하여 설명한다.
제1 실시 형태에 따른 반사형 TFT 기판 (2001a)는, 도 53(b) 및 도 54에 나타낸 바와 같이, 유리 기판 (2010)과, 게이트 전극 (2023) 및 게이트 배선 (2024)과, 산화물층으로서의 n형 산화물 반도체층 (2040)과, 반사 금속층 (2060a)와, 채널 가드 (2500)을 구비하고 있다.
게이트 전극 (2023) 및 게이트 배선 (2024)는 유리 기판 (2010) 상에 형성되어 있다. 또한, 게이트 전극 (2023) 및 게이트 배선 (2024)는 상면이 게이트 절연막 (2030)으로 덮이면서, 측면이 층간 절연막 (2050)으로 덮임으로써 절연되어 있다.
n형 산화물 반도체층 (2040)은 게이트 전극 (2023)의 상측이면서, 게이트 절연막 (2030)의 상측에 형성되어 있다.
반사 금속층 (2060a)는 n형 산화물 반도체층 (2040) 상에 채널부 (2044)에 의해 이격되어 형성되어 있다.
채널 가드 (2500)은 n형 산화물 반도체층 (2040)의 채널부 (2044) 상에 형성되어 채널부 (2044)를 보호한다.
채널 가드 (2500)은 한 쌍의 개구부 (2631, 2641)이 형성된 층간 절연막 (2050)으로 이루어지고, 개구부 (2631, 2641)에, 반사 금속층 (2060a)를 갖는 소스 전극 (2063) 및 드레인 전극 (2064)가 형성된다.
이와 같이 하면, 채널부 (2044)의 n형 산화물 반도체층 (2040)의 상부가 채널 가드 (2500)에 의해 보호되기 때문에, 장기간에 걸쳐 안정적으로 작동한다. 또한, 채널 가드 (2500), 채널부 (2044), 드레인 전극 (2064) 및 소스 전극 (2063)이 확실하면서 용이하게 제조된다. 따라서, 수율이 개선되는 동시에, 제조 원가의 비용 절감을 도모할 수 있다.
또한, 바람직하게는, 반사 금속층 (2060a)가 알루미늄, 은 또는 금으로 이루어지는 박막, 또는 알루미늄, 은 또는 금을 포함하는 합금층으로 되어 있으면 좋다. 이와 같이 하면, 보다 많은 빛을 반사할 수 있어 반사광에 의한 휘도를 향상시킬 수 있다.
또한, 반사형 TFT 기판 (2001a)는 채널 가드 (2500)이 층간 절연막 (2050)으로 이루어지고, 층간 절연막 (2050)의 한 쌍의 개구부 (2641, 2631)에 드레인 전극 (2064) 및 소스 전극 (2063)이 각각 형성되어 있다. 이와 같이 하면, 채널부 (2044), 드레인 전극 (2064) 및 소스 전극 (2063)이 확실하면서 용이하게 제조된다. 따라서, 수율이 개선되는 동시에, 제조 원가의 비용 절감을 도모할 수 있다.
또한, 반사형 TFT 기판 (2001a)는 반사 금속층 (2060a)에 의해 소스 배선 (2065), 드레인 배선 (2066), 소스 전극 (2063), 드레인 전극 (2064) 및 화소 전극 (2067)이 형성되어 있다. 따라서, 상술한 바와 같이, 소스 배선 (2065), 드레인 배선 (2066), 소스 전극 (2063), 드레인 전극 (2064) 및 화소 전극 (2067)이 효율 적으로 제조된다. 즉, 제조할 때에 사용하는 마스크 수를 삭감할 수 있어 제조 공정이 삭감됨으로써, 생산 효율이 향상되어 제조 원가의 비용 절감을 도모할 수 있다.
또한, 반사형 TFT 기판 (2001a)는 산화물층을 n형 산화물 반도체층 (2040)으로 하고 있다. 이에 따라, TFT의 활성층으로서 산화물 반도체층을 사용함으로써, 전류를 흘리더라도 안정하다. 따라서, 전류 제어에 의해 작동시키는 유기 전계 발광 장치에 있어서 유용하다. 또한, n형 산화물 반도체층 (2040)의 에너지 갭이 3.0 eV 이상으로 되어 있기 때문에, 빛에 의한 오작동을 방지할 수 있다.
또한, 반사형 TFT 기판 (2001a)는 n형 산화물 반도체층 (2040)이 채널부 (2044), 소스 전극 (2063) 및 드레인 전극 (2064)에 대응하는 소정의 위치에만 형성되어 있고, 게이트 배선 (2024)끼리의 간섭 (크로스토크)과 같은 우려를 배제할 수 있다.
또한, 반사형 TFT 기판 (2001a)는 게이트 전극 (2023) 및 게이트 배선 (2024)가 금속층 (2020) 및 금속층 보호용 산화물 투명 도전체층 (2026)으로 이루어져 있어, 금속층 (2020)의 부식을 방지하는 동시에 내구성을 향상시킬 수 있다. 이와 같이 하면, 게이트 배선 패드 (2025)용의 개구부 (2251)를 형성했을 때, 금속 표면이 노출되는 것을 방지할 수 있어, 접속 신뢰성을 향상시킬 수 있다.
이와 같이, 본 실시 형태의 반사형 TFT 기판 (2001a)에 따르면, 채널 가드 (2500)에 의해 채널부 (2044)의 n형 산화물 반도체층 (2040)의 상부가 보호되기 때문에, 장기간에 걸쳐 안정적으로 작동한다. 또한, 채널 가드 (2500), 채널부 (2044), 드레인 전극 (2064) 및 소스 전극 (2063)이 확실하면서 용이하게 제조된다. 따라서, 수율이 개선되는 동시에 제조 원가의 비용 절감을 도모할 수 있다.
[반사형 TFT 기판에 있어서의 제2 실시 형태]
다음으로, 본 발명의 반사형 TFT 기판 (2001b)의 제2 실시 형태에 대하여 설명한다.
제2 실시 형태에 따른 반사형 TFT 기판 (2001b)는 제1 실시 형태의 반사형 TFT 기판 (2001a)와 비교하면, 도 57(b) 및 도 58에 나타낸 바와 같이, 소스 전극 (2063), 소스 배선 (2065), 드레인 전극 (2064) 및 드레인 배선 (2066)의 상면을 덮는 보호용 절연막 (2070b)를 구비하고, 보호용 절연막 (2070b)가 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)의 상측에 각각 개구부를 갖는다. 이와 같은 점이 제1 실시 형태의 반사형 TFT 기판 (2001a)와 상이하다. 한편, 그 밖의 구성은 거의 반사형 TFT 기판 (1a)와 동일하게 되어 있다.
이와 같이, 본 실시 형태의 반사형 TFT 기판 (2001b)에 따르면, 소스 전극 (2063), 드레인 전극 (2064), 소스 배선 (2065) 및 드레인 배선 (2066)의 상부를 보호용 절연막 (2070b)로 덮음으로써, TFT의 작동 안정성을 향상시킬 수 있다.
한편, 본 실시 형태에서는 소스 전극 (2063) 및 소스 배선 (2065) 위에 보호용 절연막 (2070b)를 형성하고 있지만, 이 보호용 절연막 (2070b)를 형성하지 않는 구성으로 할 수도 있다. 이와 같이 하면, 소스 전극 (2063) 및 소스 배선 (2065)의 상면도 반사층으로서 기능하기 때문에, 반사하는 광량을 증대시킬 수 있어 휘도를 향상시킬 수 있다.
[반사형 TFT 기판에 있어서의 제3 실시 형태]
다음으로, 본 발명의 반사형 TFT 기판 (2001c)의 제3 실시 형태에 대하여 설명한다.
제3 실시 형태에 따른 반사형 TFT 기판 (2001c)는 제1 실시 형태의 반사형 TFT 기판 (2001a)와 비교하면, 도 60(b) 및 도 61에 나타낸 바와 같이, 유리 기판 (2010)의 상측의 거의 모두가 보호용 절연막 (2070c)에 의해 덮이고, 또한 보호용 절연막 (2070c)가 소스 전극 (2063), 소스 배선 (2065), 화소 전극 (2067), 드레인 배선 패드 (2068) 및 게이트 배선 패드 (2025)에 대응하는 위치에 개구부를 갖는다. 이와 같은 점이 제1 실시 형태의 반사형 TFT 기판 (2001a)와 상이하다. 한편, 그 밖의 구성은 거의 반사형 TFT 기판 (2001a)와 동일하게 되어 있다.
이와 같이, 본 실시 형태의 반사형 TFT 기판 (2001c)는 보호용 절연막 (2070c)를 구비하고 있다. 따라서, 액정이나 유기 EL 재료 등을 이용한 표시 수단이나 발광 수단을 용이하게 제조 가능한 반사형 TFT 기판 (2001c)를 제공할 수 있다.
한편, 본 발명의 반사형 TFT 기판은 상기 실시 형태 외에도 다양한 응용예를 가지고 있고, 예를 들면 도 64(b) 및 도 65에 나타내는 반사형 TFT 기판 (2001d)는 반사 금속층 (2060a) 상에, 반사 금속층 (2060a)를 보호하는 금속층 보호용 산화물 투명 도전체층 (2069)를 구비하고 있다. 이와 같이 하면, 반사 금속층 (2060a)의 변색 등을 방지할 수 있고, 반사 금속층 (2060a)의 반사율이 저하되는 문제점을 방지할 수 있다. 또한, 투명하게 되어 있기 때문에, 빛의 투과량이 감소하지 않기 때문에, 휘도가 우수한 표시 장치를 제공할 수 있다.
또한, 응용예의 하나로서, 예를 들면 도 68(b) 및 도 69에 나타내는 반사형 TFT 기판 (2001e)는 n형 산화물 반도체층 (2040)과 반사 금속층 (2060a) 사이에 산화물 투명 도전체층 (2060)을 구비하고 있다. 이와 같이 하면, TFT의 스위칭 속도가 고속화되는 동시에, TFT의 내구성을 향상시킬 수 있다.
이상, 본 발명의 TFT 기판, 반사형 TFT 기판 및 이들의 제조 방법에 대하여 바람직한 실시 형태를 나타내어 설명했지만, 본 발명에 따른 TFT 기판, 반사형 TFT 기판 및 이들의 제조 방법은 상술한 실시 형태에만 한정되는 것은 아니며, 본 발명의 범위에서 다양한 변경 실시가 가능함은 물론이다.
본 발명의 TFT 기판, 반사형 TFT 기판 및 이들의 제조 방법은 LCD(액정 표시 장치)나 유기 EL 표시 장치에 사용되는 TFT 기판, 반사형 TFT 기판 및 이들의 제조 방법에 한정되는 것은 아니다. 예를 들면, LCD(액정 표시 장치)나 유기 EL 표시 장치 이외의 표시 장치, 또는 다른 용도에 사용되는 TFT 기판, 반사형 TFT 기판 및 이들의 제조 방법으로서도 본 발명을 적용하는 것이 가능하다.
Claims (41)
- 기판과,이 기판의 상측에 형성되고, 상면이 게이트 절연막으로 덮이면서 측면이 층간 절연막으로 덮임으로써 절연된 게이트 전극 및 게이트 배선과,상기 게이트 전극의 상측이면서, 상기 게이트 절연막의 상측에 형성된 산화물층과,상기 산화물층의 상측에 채널부에 의해 이격되어 형성된 도전체층과,상기 채널부의 상측에 형성되고, 상기 채널부를 보호하는 채널 가드를 구비한 것을 특징으로 하는 TFT 기판.
- 제1항에 있어서, 상기 산화물층이 n형 산화물 반도체층인 것을 특징으로 하는 TFT 기판.
- 제1항 또는 제2항에 있어서, 상기 채널 가드가 상기 층간 절연막으로 이루어지고, 상기 층간 절연막의 한 쌍의 개구부에 상기 도전체층으로 이루어지는 드레인 전극 및 소스 전극이 각각 형성된 것을 특징으로 하는 TFT 기판.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 도전체층이 산화물 도전체층 및/또는 금속층인 것을 특징으로 하는 TFT 기판.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 도전체층이 적어도 화소 전극으로서 기능하는 것을 특징으로 하는 TFT 기판.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 산화물층이 상기 채널부, 소스 전극 및 드레인 전극에 대응하는 소정의 위치에 형성된 것을 특징으로 하는 TFT 기판.
- 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 기판의 상측이 보호용 절연막에 의해 덮이며, 상기 보호용 절연막이 화소 전극, 소스·드레인 배선 패드 및 게이트 배선 패드에 대응하는 위치에 개구부를 갖는 것을 특징으로 하는 TFT 기판.
- 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 TFT 기판이 게이트 전극, 게이트 배선, 소스 배선, 드레인 배선, 소스 전극, 드레인 전극 또는 화소 전극 중 하나 이상을 구비하고, 상기 게이트 전극, 게이트 배선, 소스 배선, 드레인 배선, 소스 전극, 드레인 전극 및 화소 전극 중 하나 이상의 상측에 보조 도전층을 형성한 것을 특징으로 하는 TFT 기판.
- 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 TFT 기판이 금속층을 구비하고, 상기 금속층을 보호하는 금속층 보호용 산화물 도전체층을 갖는 것을 특징으 로 하는 TFT 기판.
- 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 TFT 기판이 게이트 전극, 게이트 배선, 소스 배선, 드레인 배선, 소스 전극, 드레인 전극 또는 화소 전극 중 적어도 하나 이상을 구비하고, 상기 게이트 전극, 게이트 배선, 소스 배선, 드레인 배선, 소스 전극, 드레인 전극 및 화소 전극 중 하나 이상이 산화물 투명 도전체층으로 이루어지는 것을 특징으로 하는 TFT 기판.
- 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 산화물층 및/또는 도전체층의 에너지 갭이 3.0 eV 이상인 것을 특징으로 하는 TFT 기판.
- 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 TFT 기판이 화소 전극을 구비하고, 상기 화소 전극의 일부가 반사 금속층에 의해 덮여 있는 것을 특징으로 하는 TFT 기판.
- 제12항에 있어서, 상기 반사 금속층이 소스 배선, 드레인 배선, 소스 전극 및 드레인 전극 중 하나 이상으로서 기능하는 것을 특징으로 하는 TFT 기판.
- 제12항 또는 제13항에 있어서, 상기 반사 금속층이 알루미늄, 은 또는 금으로 이루어지는 박막, 또는 알루미늄, 은 또는 금을 포함하는 합금층으로 이루어지 는 것을 특징으로 하는 TFT 기판.
- 기판과,이 기판의 상측에 형성되고, 상면이 게이트 절연막으로 덮이면서, 측면이 층간 절연막으로 덮임으로써 절연된 게이트 전극 및 게이트 배선과,상기 게이트 전극의 상측이면서, 상기 게이트 절연막의 상측에 형성된 산화물층과,상기 산화물층의 상측에 채널부에 의해 이격되어 형성된 반사 금속층과,상기 채널부의 상측에 형성되어 상기 채널부를 보호하는 채널 가드를 구비한 것을 특징으로 하는 반사형 TFT 기판.
- 제15항에 있어서, 상기 산화물층이 n형 산화물 반도체층인 것을 특징으로 하는 반사형 TFT 기판.
- 제15항 또는 제16항에 있어서, 상기 채널 가드가 상기 층간 절연막으로 이루어지고, 상기 층간 절연막의 한 쌍의 개구부에 드레인 전극 및 소스 전극이 각각 형성된 것을 특징으로 하는 반사형 TFT 기판.
- 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 반사 금속층이 적어도 화소 전극으로서 기능하는 것을 특징으로 하는 반사형 TFT 기판.
- 제15항 내지 제18항 중 어느 한 항에 있어서, 상기 산화물층이 상기 채널부, 소스 전극 및 드레인 전극에 대응하는 소정의 위치에 형성된 것을 특징으로 하는 반사형 TFT 기판.
- 제15항 내지 제19항 중 어느 한 항에 있어서, 상기 기판의 상측이 보호용 절연막에 의해 덮이며, 상기 보호용 절연막이 화소 전극, 소스·드레인 배선 패드 및 게이트 배선 패드에 대응하는 위치에 개구부를 갖는 것을 특징으로 하는 반사형 TFT 기판.
- 제15항 내지 제20항 중 어느 한 항에 있어서, 상기 반사형 TFT 기판이 반사 금속층 및/또는 금속 박막을 구비하고, 상기 반사 금속층 및/또는 금속 박막을 보호하는 금속층 보호용 산화물 투명 도전체층을 갖는 것을 특징으로 하는 반사형 TFT 기판.
- 제15항 내지 제21항 중 어느 한 항에 있어서, 상기 산화물층의 에너지 갭이 3.0 eV 이상인 것을 특징으로 하는 반사형 TFT 기판.
- 제15항 내지 제22항 중 어느 한 항에 있어서, 상기 반사 금속층이 알루미늄, 은 또는 금으로 이루어지는 박막, 또는 알루미늄, 은 또는 금을 포함하는 합금층으 로 이루어지는 것을 특징으로 하는 반사형 TFT 기판.
- 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과,제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과,상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과,상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과,층간 절연막 및 제2 레지스트를 적층하는 공정과,제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과,상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과,제2 산화물층 및 제3 레지스트를 적층하는 공정과,제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과,상기 제2 산화물층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정을 포함하는 것을 특징으로 하는 TFT 기판의 제조 방법.
- 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과,제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과,상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과,상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과,층간 절연막 및 제2 레지스트를 적층하는 공정과,제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과,상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과,제2 산화물층, 보호용 절연막 및 제3 레지스트를 적층하는 공정과,제3 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과,상기 제2 산화물층 및 보호용 절연막을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과,상기 제3 레지스트를 소정의 형상으로 재형성하는 공정과,상기 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 것을 특징으로 하는 TFT 기판의 제조 방법.
- 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과,제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과,상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과,상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과,층간 절연막 및 제2 레지스트를 적층하는 공정과,제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과,상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과,제2 산화물층 및 제3 레지스트를 적층하는 공정과,제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과,상기 제2 산화물층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과,보호용 절연막 및 제4 레지스트를 적층하는 공정과,상기 제4 레지스트를 소정의 형상으로 형성하는 공정과,상기 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 것을 특징으로 하는 TFT 기판의 제조 방법.
- 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과,제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과,상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과,상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과,층간 절연막 및 제2 레지스트를 적층하는 공정과,제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과,상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과,제2 산화물층, 보조 도전층, 보호용 절연막 및 제3 레지스트를 적층하는 공정과,제3 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과,상기 제2 산화물층, 보조 도전층 및 보호용 절연막을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과,상기 제3 레지스트를 소정의 형상으로 재형성하는 공정과,상기 보조 도전층 및 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 것을 특징으로 하는 TFT 기판의 제조 방법.
- 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과,제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과,상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과,상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과,층간 절연막 및 제2 레지스트를 적층하는 공정과,제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과,상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과,제2 산화물층, 보조 도전층 및 제3 레지스트를 적층하는 공정과,제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과,상기 제2 산화물층 및 보조 도전층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과,보호용 절연막 및 제4 레지스트를 적층하는 공정과,상기 제4 레지스트를 소정의 형상으로 형성하는 공정과,상기 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 것을 특징으로 하는 TFT 기판의 제조 방법.
- 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과,제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과,상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과,상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과,층간 절연막 및 제2 레지스트를 적층하는 공정과,제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과,상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과,제2 산화물층, 반사 금속층 및 제3 레지스트를 적층하는 공정과,제3 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과,상기 제2 산화물층 및 반사 금속층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과,상기 제3 레지스트를 소정의 형상으로 재형성하는 공정과,상기 반사 금속층을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극의 일부 및 게이트 배선 패드를 노광시키는 동시에, 상기 반사 금속층으로 이루어지는 반사 금속부를 형성하는 공정을 포함하는 것을 특징으로 하는 TFT 기판의 제조 방법.
- 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과,제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과,상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과,상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과,층간 절연막 및 제2 레지스트를 적층하는 공정과,제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과,상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 개 구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과,제2 산화물층, 반사 금속층, 보호용 절연막 및 제3 레지스트를 적층하는 공정과,제3 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과,상기 제2 산화물층, 반사 금속층 및 보호용 절연막을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과,상기 제3 레지스트를 소정의 형상으로 재형성하는 공정과,상기 반사 금속층 및 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극의 일부 및 게이트 배선 패드를 노출시키는 동시에, 상기 반사 금속층으로 이루어지는 반사 금속부를 형성하는 공정을 포함하는 것을 특징으로 하는 TFT 기판의 제조 방법.
- 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 제1 산화물층, 및 제1 레지스트를 적층하는 공정과,제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과,상기 게이트 전극·배선용 박막, 게이트 절연막 및 제1 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과,상기 제1 산화물층을 에칭하여 채널부를 형성하는 공정과,층간 절연막 및 제2 레지스트를 적층하는 공정과,제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과,상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과,제2 산화물층, 반사 금속층 및 제3 레지스트를 적층하는 공정과,제3 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과,상기 제2 산화물층 및 반사 금속층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과,상기 제3 레지스트를 소정의 형상으로 재형성하는 공정과,상기 반사 금속층을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극의 일부 및 게이트 배선 패드를 노출시키는 동시에, 상기 반사 금속층으로 이루어지는 반사 금속부를 형성하는 공정과,보호용 절연막 및 제4 레지스트를 적층하는 공정과,상기 제4 레지스트를 소정의 형상으로 재형성하는 공정과,상기 보호용 절연막을 에칭하여 상기 소스·드레인 배선 패드, 화소 전극의 일부 및 게이트 배선 패드를 노출시키는 공정을 포함하는 것을 특징으로 하는 TFT 기판의 제조 방법.
- 제29항 내지 제31항 중 어느 한 항에 있어서, 상기 반사 금속층의 상측에, 상기 반사 금속층을 보호하는 금속층 보호용 산화물 도전체층을 형성하는 것을 특징으로 하는 TFT 기판의 제조 방법.
- 제24항 내지 제32항 중 어느 한 항에 있어서, 상기 게이트 전극·배선용 박막의 상측에, 상기 게이트 전극·배선용 박막을 보호하는 게이트 전극·배선용 박막 보호용 도전층을 형성하는 것을 특징으로 하는 TFT 기판의 제조 방법.
- 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 산화물층, 및 제1 레지스트를 적층하는 공정과,제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과,상기 게이트 전극·배선용 박막, 게이트 절연막 및 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과,상기 산화물층을 에칭하여 채널부를 형성하는 공정과,층간 절연막 및 제2 레지스트를 적층하는 공정과,제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과,상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 소스 전극용 개구부 및 드레인 전극용 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과,도전체층 및 제3 레지스트를 적층하는 공정과,제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과,상기 도전체층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정을 포함하는 것을 특징으로 하는 TFT 기판의 제조 방법.
- 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 산화물층, 및 제1 레지스트를 적층하는 공정과,제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과,상기 게이트 전극·배선용 박막, 게이트 절연막 및 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과,상기 산화물층을 에칭하여 채널부를 형성하는 공정과,층간 절연막 및 제2 레지스트를 적층하는 공정과,제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과,상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 소스 전극용 개구부 및 드레인 전극용 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과,도전체층 및 제3 레지스트를 적층하는 공정과,제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과,상기 도전체층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과,보호용 절연막 및 제4 레지스트를 적층하는 공정과,상기 제4 레지스트를 소정의 형상으로 형성하는 공정과,상기 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 것을 특징으로 하는 TFT 기판의 제조 방법.
- 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 산화물층, 및 제1 레지스트를 적층하는 공정과,제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과,상기 게이트 전극·배선용 박막, 게이트 절연막 및 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과,상기 산화물층을 에칭하여 채널부를 형성하는 공정과,층간 절연막 및 제2 레지스트를 적층하는 공정과,제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과,상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 소스 전극용 개구부 및 드레인 전극용 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과,반사 금속층 및 제3 레지스트를 적층하는 공정과,제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과,상기 반사 금속층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정을 포함하는 것을 특징으로 하는 반사형 TFT 기판의 제조 방법.
- 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 산화물층, 및 제1 레지스트를 적층하는 공정과,제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과,상기 게이트 전극·배선용 박막, 게이트 절연막 및 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과,상기 산화물층을 에칭하여 채널부를 형성하는 공정과,층간 절연막 및 제2 레지스트를 적층하는 공정과,제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과,상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 소스 전극용 개구부 및 드레인 전극용 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과,반사 금속층, 보호용 절연막 및 제3 레지스트를 적층하는 공정과,제3 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과,상기 반사 금속층 및 보호용 절연막을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과,상기 제3 레지스트를 소정의 형상으로 재형성하는 공정과,상기 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 것을 특징으로 하는 반사형 TFT 기판의 제조 방법.
- 기판의 상측에, 게이트 전극과 게이트 배선이 되는 게이트 전극·배선용 박막, 게이트 절연막, 산화물층, 및 제1 레지스트를 적층하는 공정과,제1 하프톤 마스크를 이용하여 하프톤 노광에 의해 상기 제1 레지스트를 소정의 형상으로 형성하는 공정과,상기 게이트 전극·배선용 박막, 게이트 절연막 및 산화물층을 에칭하여 상기 게이트 전극 및 게이트 배선을 형성하는 공정과,상기 제1 레지스트를 소정의 형상으로 재형성하는 공정과,상기 산화물층을 에칭하여 채널부를 형성하는 공정과,층간 절연막 및 제2 레지스트를 적층하는 공정과,제2 마스크를 이용하여 상기 제2 레지스트를 소정의 형상으로 형성하는 공정과,상기 층간 절연막을 에칭하여, 소스 전극 및 드레인 전극이 되는 부분에 소스 전극용 개구부 및 드레인 전극용 개구부를 형성하는 동시에, 상기 층간 절연막 및 게이트 절연막을 에칭하여, 게이트 배선 패드가 되는 부분에 게이트 배선 패드용 개구부를 형성하는 공정과,반사 금속층 및 제3 레지스트를 적층하는 공정과,제3 마스크를 이용하여 상기 제3 레지스트를 소정의 형상으로 형성하는 공정과,상기 반사 금속층을 에칭하여 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극 및 게이트 배선 패드를 형성하는 공정과,보호용 절연막 및 제4 레지스트를 적층하는 공정과,상기 제4 레지스트를 소정의 형상으로 형성하는 공정과,상기 보호용 절연막을 에칭하여 소스·드레인 배선 패드, 상기 화소 전극 및 게이트 배선 패드를 노출시키는 공정을 포함하는 것을 특징으로 하는 반사형 TFT 기판의 제조 방법.
- 제36항 내지 제38항 중 어느 한 항에 있어서, 상기 산화물층과 반사 금속층 사이에 산화물 도전체층을 적층하는 것을 특징으로 하는 반사형 TFT 기판의 제조 방법.
- 제36항 내지 제39항 중 어느 한 항에 있어서, 상기 반사 금속층의 상측에 금속층 보호용 산화물 투명 도전체층을 적층하는 것을 특징으로 하는 반사형 TFT 기판의 제조 방법.
- 제36항 내지 제40항 중 어느 한 항에 있어서, 상기 게이트 전극·배선용 박막이 금속층을 갖고, 상기 금속층의 상측에 금속층 보호용 산화물 투명 도전체층을 적층하는 것을 특징으로 하는 반사형 TFT 기판의 제조 방법.
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006022332 | 2006-01-31 | ||
| JPJP-P-2006-00022332 | 2006-01-31 | ||
| JP2006043521 | 2006-02-21 | ||
| JPJP-P-2006-00043521 | 2006-02-21 | ||
| JP2006352764A JP5000290B2 (ja) | 2006-01-31 | 2006-12-27 | Ｔｆｔ基板及びｔｆｔ基板の製造方法 |
| JPJP-P-2006-00352765 | 2006-12-27 | ||
| JP2006352765A JP2007258675A (ja) | 2006-02-21 | 2006-12-27 | Ｔｆｔ基板及び反射型ｔｆｔ基板並びにそれらの製造方法 |
| JPJP-P-2006-00352764 | 2006-12-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080108223A true KR20080108223A (ko) | 2008-12-12 |
Family
ID=38327302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020087018807A KR20080108223A (ko) | 2006-01-31 | 2007-01-16 | Ｔｆｔ 기판, 반사형 ｔｆｔ 기판 및 이들의 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20090001374A1 (ko) |
| EP (1) | EP1981085A4 (ko) |
| KR (1) | KR20080108223A (ko) |
| CN (2) | CN102244103A (ko) |
| WO (1) | WO2007088722A1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101540834B1 (ko) * | 2008-09-17 | 2015-07-30 | 이데미쓰 고산 가부시키가이샤 | 결정질 산화인듐 반도체막을 갖는 박막 트랜지스터 |
| US9947797B2 (en) | 2009-05-29 | 2018-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100963104B1 (ko) | 2008-07-08 | 2010-06-14 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
| TWI570937B (zh) | 2008-07-31 | 2017-02-11 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| TWI606592B (zh) | 2008-09-01 | 2017-11-21 | 半導體能源研究所股份有限公司 | 半導體裝置的製造方法 |
| KR101670695B1 (ko) * | 2008-09-19 | 2016-10-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
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- 2007-01-16 US US12/162,545 patent/US20090001374A1/en not_active Abandoned
- 2007-01-16 KR KR1020087018807A patent/KR20080108223A/ko not_active Application Discontinuation
- 2007-01-16 EP EP07706832A patent/EP1981085A4/en not_active Withdrawn
- 2007-01-16 WO PCT/JP2007/050505 patent/WO2007088722A1/ja active Application Filing
- 2007-01-16 CN CN2011101986226A patent/CN102244103A/zh active Pending
- 2007-01-16 CN CN2007800120622A patent/CN101416320B/zh not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US20090001374A1 (en) | 2009-01-01 |
| CN101416320A (zh) | 2009-04-22 |
| CN101416320B (zh) | 2011-08-31 |
| EP1981085A4 (en) | 2009-11-25 |
| EP1981085A1 (en) | 2008-10-15 |
| WO2007088722A1 (ja) | 2007-08-09 |
| CN102244103A (zh) | 2011-11-16 |
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