KR20080048323A - 박막트랜지스터 액정표시장치 및 그 제조방법 - Google Patents
박막트랜지스터 액정표시장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR20080048323A KR20080048323A KR1020060118579A KR20060118579A KR20080048323A KR 20080048323 A KR20080048323 A KR 20080048323A KR 1020060118579 A KR1020060118579 A KR 1020060118579A KR 20060118579 A KR20060118579 A KR 20060118579A KR 20080048323 A KR20080048323 A KR 20080048323A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- amorphous silicon
- drain
- source
- pure
- Prior art date
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 39
- 239000010409 thin film Substances 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims description 58
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims description 52
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 230000000903 blocking effect Effects 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 16
- 239000010408 film Substances 0.000 claims description 9
- 238000002161 passivation Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 5
- 238000004380 ashing Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 2
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 230000001681 protective effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 148
- 239000011651 chromium Substances 0.000 description 8
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 3
- -1 aluminum (Al) Chemical class 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
본 발명은 박막트랜지스터 액정표시장치에 관한 것으로, 특히 기판과, 상기 기판 상에 일 방향으로 형성된 게이트 배선과, 상기 게이트 배선과 수직하게 교차하여 화소 영역을 정의하는 데이터 배선과;
상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극 상의 순수 및 불순물 비정질 실리콘층과, 상기 순수 및 불순물 비정질 실리콘층 상의 소스전극과, 상기 소스 전극과 이격되며 상기 게이트 전극에 전부분이 가려지도록 형성된 드레인 전극을 포함하는 박막트랜지스터와;
상기 드레인 전극과 접촉하면서 상기 화소 영역에 구성된 화소 전극을 포함하는 것을 특징으로 한다.
Description
도 1은 종래의 박막트랜지스터 액정표시장치의 단위 화소를 나타낸 평면도.
도 2a 내지 도 2g는 도 1의 Ⅱ-Ⅱ선을 따라 절단한 공정 단면도.
도 3은 도 1의 A 부분을 확대한 도면.
도 4는 본 발명에 따른 박막트랜지스터 액정표시장치의 단위 화소를 나타낸 평면도.
도 5a 내지 도 5g는 도 4의 Ⅴ-Ⅴ선을 따라 절단한 공정 단면도.
도 6은 도 4의 B 부분을 확대한 도면.
*도면의 주요부분에 대한 부호의 설명*
100 : 기판 120 : 게이트 배선
125 : 게이트 전극 130 : 데이터 배선
131 : 데이터 연결배선 132 : 소스 전극
134 : 드레인 전극 145 : 순수 비정질 실리콘층
160 : 화소 전극 160a : 화소 인출부
CH2 : 드레인 콘택홀 T : 박막트랜지스터
본 발명은 박막트랜지스터 액정표시장치에 관한 것으로, 특히 액정표시 패널의 화상 불량의 원인으로 작용하는 박막트랜지스터 광 누설 전류(photo current leakage)의 발생을 감소시켜, 화상 특성을 개선하는 것에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 지니고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. 따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
또한, 액정표시장치는 공통전극이 형성된 컬러필터 기판과 화소전극이 형성된 어레이 기판과, 두 기판 사이에 충진된 액정으로 이루어지며, 이러한 액정표시장치는 공통전극과 화소전극 간의 상하로 걸리는 수직전기장에 의해 구동시키는 방식이며 투과율과 개구율 등의 특성이 우수하다.
이하, 첨부한 도면을 참조하여 종래의 박막트랜지스터 액정표시장치에 대해 설명한다.
도 1은 종래의 박막트랜지스터 액정표시장치의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(10) 상에 일 방향으로 구성된 게이트 배선(20)과, 상기 게이트 배선(20)과 수직하게 교차하여 화소 영역(P)을 정의하는 데이터 배선(30)이 구성된다.
상기 게이트 배선(20)에서 연장된 게이트 전극(25)과, 상기 게이트 전극(25) 상의 순수 비정질 실리콘층(45) 및 불순물 비정질 실리콘층(미도시)과, 상기 순수 및 불순물 비정질 실리콘층 상의 소스 전극(32)과, 이와는 이격된 드레인 전극(34)을 포함하는 박막트랜지스터(T)가 구성된다.
이때, 상기 소스 전극(32)은 데이터 배선(30)에서 연장된 데이터 연결배선(31)과 연결되어 U자 형상으로 구성되며, 상기 드레인 전극(34)은 소스 전극(32)과 이격되어 그 내부에 둘러싸여 I자 형상으로 구성된다.
또한, 상기 화소 영역(P)에 대응하여 드레인 콘택홀(CH1)을 통해 드레인 전극(34)과 연결된 화소 전극(60)이 구성된다.
이하, 첨부한 도면을 참조하여 종래의 박막트랜지스터 액정표시장치의 제조방법에 대해 상세히 설명한다.
도 2a 내지 도 2g는 도 1의 Ⅱ-Ⅱ선을 따라 절단한 공정 단면도로, 스위칭 영역에 대해서만 도시하였다.
도 2a는 제 1 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 기판(10) 상에 알루미늄(Al), 알루미늄 합금(AlNd), 몰리 브덴(Mo), 텅스텐(W), 크롬(Cr) 등과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착한 후 이를 패턴하여, 상기 기판(10) 상에 일 방향으로 구성된 게이트 배선(도 1의 20)과, 상기 게이트 배선에서 연장된 게이트 전극(25)이 형성된다.
이어, 상기 게이트 전극(25)과, 게이트 배선(도 1의 20)이 형성된 기판(10) 상에 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(50)이 형성된다.
도 2b 내지 도 2d는 제 2 마스크 공정을 나타낸 단면도이다.
도 2b에 도시한 바와 같이, 상기 게이트 절연막(50)이 형성된 기판(10) 상에 순수 비정질 실리콘층(45)과, 불순물 비정질 실리콘층(46)을 차례로 형성한다.
이어, 상기 순수 및 불순물 비정질 실리콘층(45, 46)을 형성한 기판(10) 상에 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 등과 같은 도전성 금속 그룹 중 선택된 하나로 소스 및 드레인 금속층(75)을 형성한다.
다음으로, 상기 순수 및 불순물 비정질 실리콘층(45, 46)과, 소스 및 드레인 금속층(75)을 형성한 기판(10) 상에 감광층(85)을 도포하고, 이와 이격된 상부로 하프톤 마스크(M)를 위치시킨다.
이때, 상기 하프톤 마스크(M)는 투과부(C1), 반투과부(C2) 및 차단부(C3)로 구성된 마스크로, 상기 감광층(85)이 포지티브(positive) 특성을 갖는다고 가정할 때, 상기 마스크(M)의 상부에서 빛을 조사하여 하부의 감광층(85)을 노광 및 현상 공정을 진행하면, 상기 마스크(M)의 차단부(C3)에 대응하는 부분의 감광층(85)은 그대로 존재하며, 반투과부(C2)에 대응하는 부분의 감광층(85)은 표면으로부터 일부가 제거되어 높이가 낮아진 상태가 되고, 투과부(C1)에 대응하는 부분의 감광층(85)은 완전히 제거된다.
여기서, 상기 반투과부(C2)의 양측에 차단부(C3)가 위치하도록 하고, 그 외의 영역은 투과부(C1)를 위치시킨다.
도 2c에 도시한 바와 같이, 전술한 공정을 진행하면, 상기 차단부(C3)에 대응한 감광층(85)은 그대로 존재하게 되고, 상기 반투과부(C2)에 대응한 감광층(85)은 표면으로부터 일부가 제거되어 높이가 낮아진 상태가 되며, 투과부(C1)에 대응하는 부분의 감광층(85)은 완전히 제거된다.
이어, 상기 남겨진 감광층(85)을 식각 마스크로 이용하여 식각 공정을 진행하면, 상기 남겨진 감광층(85)을 제외한 부분의 소스 및 드레인 금속층(75)과, 순수 및 불순물 비정질 실리콘층(45, 46)이 모두 제거된다.
도 2d에 도시한 바와 같이, 상기 남겨진 감광층(85)을 애슁하는 공정을 진행하면, 상기 차단부(C3)에 대응한 감광층(85)은 높이가 낮아진 상태가 되고, 상기 반투과부(C2)에 대응한 감광층(85)은 완전히 제거된다.
이때, 상기 남겨진 감광층(85)을 애슁하는 과정에서 좌우측 끝단(f)에 위치한 감광층(85)의 일부가 제거된다.
도 2e에 도시한 바와 같이, 상기 남겨진 감광층(도 2d의 85)을 식각 마스크로 이용하여 식각 공정을 진행하면, 상기 반투과부(C2)에 대응한 불순물 비정질 실 리콘층(46)과, 소스 및 드레인 금속층(75)이 제거된다.
이어, 상기 남겨진 감광층(85)을 스트립 공정으로 제거하면, 상기 게이트 전극(25)과, 그 상부의 순수 및 불순물 비정질 실리콘층(45, 46)과, 상기 순수 및 불순물 비정질 실리콘층(45, 46) 상의 소스 및 드레인 전극(32, 34)을 포함하는 박막트랜지스터(T)가 구성된다.
이때, 상기 소스 전극(32)은 데이터 배선(도 1의 30)에서 연장된 데이터 연결배선(도 1의 31)과 연결되어 U자 형상으로 형성되며, 상기 드레인 전극(34)은 상기 소스 전극(32)의 내부에서 이에 둘러싸여 I자 형상으로 형성되고, 상기 소스 및 드레인 전극(32, 34)을 이격한 사이 구간의 하부에 위치한 불순물 비정질 실리콘층(46)이 제거되어 순수 비정질 실리콘층(45)이 노출된다.
이때, 전술한 공정 중 상기 좌우측 끝단의 노출된 부분(f)이 같이 식각되어 상기 소스 및 드레인 전극(32, 34)과, 데이터 배선(도 1의 30)과, 그 하부의 불순물 비정질 실리콘층(46) 하부의 순수 비정질 실리콘층(45)의 일부가 외부로 돌출되며, 상기 소스 및 드레인 전극(32, 34)을 이격한 사이 구간의 하부로 노출된 순수 비정질 실리콘층(45)이 박막트랜지스터(T)의 채널 영역(CA1)이 된다.
따라서, 상기 박막트랜지스터(T)의 게이트 전극(25)에 주사신호가 인가되면, 액티브층(45)에 전자가 이동할 수 있는 채널이 형성되어 소스 전극(32)의 데이터 신호가 액티브층(45)을 통해 드레인 전극(34)에 전달된다.
도 2f는 제 3 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 상기 소스 및 드레인 전극(32, 34)이 형성된 기판(10) 상 에 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 보호막(90)이 형성된다.
이어, 상기 보호막(90)을 패턴하여, 상기 드레인 전극(34)의 일부가 노출되는 드레인 콘택홀(CH1)이 형성된다.
도 2g는 제 4 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 상기 드레인 콘택홀(CH1)이 형성된 보호막(90) 상에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속을 증착한 후 이를 패턴하여, 상기 화소 영역(도 1의 P)에 대응하여 상기 드레인 콘택홀(CH1)을 경유하여 드레인 전극(34)과 연결된 화소 전극(60)이 형성된다.
따라서, 전술한 공정을 통해 종래의 박막트랜지스터 액정표시장치를 4 마스크 공정으로 제작할 수 있다.
그러나, 종래의 수평구조의 4 마스크 공정의 경우 드레인 전극의 주변부로 액티브층이 돌출되어 구성되고, 돌출된 액티브층이 외부광에 노출되면서 광 누설전류를 발생시키는 문제를 야기하였다.
도 3은 도 1의 A 부분을 확대한 도면으로, 이를 참조하여 상세히 설명한다.
도시한 바와 같이, 기판(10) 상에 게이트 배선(도 1의 20)에서 연장된 게이트 전극(25)이 구성되어 있으며, 상기 게이트 전극(25) 상에 순수 비정질 실리콘층(45)과 불순물 비정질 실리콘층(미도시)이 구성되고, 상기 순수 및 불순물 비정질 실리콘층 상에 데이터 배선(도 1의 30)에서 연장된 데이터 연결배선(31)과 연결 된 소스 전극(32)과, 상기 소스 전극(32)과 이격된 드레인 전극(34)이 구성되며, 상기 드레인 전극(34)과 연결된 화소 전극(60)이 구성되어 있다.
이때, 상기 소스 전극(32)은 U자 형상으로 구성되며, 상기 소스 전극(32)과 이격되어 그 내부에 둘러싸여 I자 형상으로 드레인 전극(34)이 구성된다.
여기서, 전술한 4 마스크 공정은 순수 비정질 실리콘층(45) 및 불순물 비정질 실리콘층(미도시)과, 소스 및 드레인 전극(32, 34)이 하나의 마스크 공정으로 진행된다.
전술한 바와 같이, 상기 마스크 공정은 하프톤 마스크 공정으로, 상기 공정을 진행하면, 소스 및 드레인 전극(32, 34) 하부에 위치한 순수 비정질 실리콘층(45)이 그 외부로 돌출 구성되며, 상기 소스 전극(32)과 드레인 전극(34)을 이격한 하부로 불순물 비정질 실리콘층(46)이 제거되어 순수 비정질 실리콘층(45)이 노출된다.
여기서, 상기 소스 및 드레인 전극(32, 34)을 이격한 하부의 순수 비정질 실리콘층(45)이 박막트랜지스터(T)의 채널 영역(CA1)이 된다.
이때, 상기 소소 전극(32)의 일부를 표시한 E 부분에서는 상기 소스 전극(32) 하부에 구성된 순수 비정질 실리콘층(45)이 그 하부의 게이트 전극(25)에 의해 가려지지만, 드레인 전극(34)의 일부를 표시한 F 부분에서는 상기 드레인 전극(34) 하부에 게이트 전극(25)이 존재하지 않는 구조이다.
또한, 상기 드레인 연결배선(31)은 상기 채널 영역(CA1)과 멀리 떨어져 있음에 반해, F 부분은 채널 영역(CA1)에 인접해 있어 이 부분이 외부광(미도시)에 노 출되었을 경우, 상기 채널 영역(CA1)에 직접적으로 영향을 미치게 된다.
이 외에도, 상기 소스 및 드레인 전극(32, 34)은 반사율이 뛰어난 도전성 금속으로 형성되기 때문에, 상기 F 부분에서 드레인 전극(34)에 의해 간접적으로 반사된 외부광(미도시)이 채널 영역(CA1)에 위치한 액티브층(45)에 조사되어 악영향을 미칠 수 있다.
따라서, 종래의 액정표시장치에서는 기판과 이격된 하부에 위치한 백라이트로부터 외부광이 입사되면, 소스 전극은 그 하부에 위치한 게이트 전극이 쉴딩(shielding) 역할을 하게 되지만, 드레인 전극은 그 하부에 위치한 순수 비정질 실리콘층이 외부광에 그대로 노출되며, 노출된 빛이 상기 순수 비정질 실리콘층에 조사되면서 활성화 및 비활성화를 반복하게 됨으로 인해 광 누설 전류(photo current leakage)를 유발시켜, 화상 불량이 발생하는 문제점을 야기하였다.
따라서, 전술한 바와 같은 문제점을 해결하기 위한 목적으로 안출된 것으로, 본 발명에 따른 박막트랜지스터 액정표시장치는 드레인 전극 하부의 액티브층이 게이트 전극의 외부로 노출되지 않도록 구성하는 것을 특징으로 하며, 이로써 화상 특성에 불량요인으로 작용하는 광 누설 전류를 감소시켜, 고화질의 액정표시장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 박막트랜지스터 액정표시장치는 기판과, 상기 기판 상에 일 방향으로 형성된 게이트 배선과, 상기 게이트 배선과 수직하게 교차하여 화소 영역을 정의하는 데이터 배선과;
상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극 상의 순수 및 불순물 비정질 실리콘층과, 상기 순수 및 불순물 비정질 실리콘층 상의 소스전극과, 상기 소스 전극과 이격되며 상기 게이트 전극에 전부분이 가려지도록 형성된 드레인 전극을 포함하는 박막트랜지스터와;
상기 드레인 전극과 접촉하면서 상기 화소 영역에 구성된 화소 전극을 포함하는 것을 특징으로 한다.
여기서, 상기 화소 전극과 상기 드레인 전극을 연결하는 화소 인출부를 더욱 포함하며, 상기 화소 인출부는 상기 화소 전극과 동일층에서 투명한 도전성 물질로 형성된다.
또한, 상기 소스 전극은 U자 형상으로 형성되고, 상기 드레인 전극은 상기 소스 전극과 이격되며, 그 내부에 둘러싸여 아일랜드 형상으로 형성된다.
상기 소스 전극과 드레인 전극이 이격된 사이 구간의 하부에 구성된 불순물 비정질 실리콘층이 제거되어 순수 비정질 실리콘층이 노출되게 형성된다.
본 발명에 따른 박막트랜지스터 액정표시장치 제조방법은 기판을 준비하는 단계와, 상기 기판 상에 게이트 전극과, 게이트 배선을 형성하는 제 1 마스크 공정 단계와;
상기 게이트 전극과 게이트 배선 상에 게이트 절연막을 형성하는 단계와, 상 기 게이트 절연막 상에 순수 및 불순물 비정질 실리콘층과, 소스 및 드레인 금속층을 차례로 형성하는 단계와, 상기 순수 및 불순물 비정질 실리콘층과, 소스 및 드레인 금속층을 일괄적으로 패턴하여, 상기 게이트 절연막 상에 순수 및 불순물 비정질 실리콘층과, 그 상부에 소스 전극과, 상기 소스 전극과 이격되며 상기 게이트 전극에 전부분이 가려지도록 형성된 드레인 전극과, 데이터 배선을 형성하는 제 2 마스크 공정 단계와;
상기 소스 및 드레인 전극 상에 보호막을 형성하는 단계와, 상기 보호막을 패턴하여 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀을 형성하는 제 3 마스크 공정 단계와;
상기 보호막 상에 투명한 도전성 금속층을 적층한 후, 이를 패턴하여 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 제 4 마스크 공정 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 2 마스크 공정 단계는, 상기 순수 및 불순물 비정질 실리콘층과 소스 및 드레인 금속층을 형성한 기판 상에 감광층을 형성하는 단계와;
상기 감광층 상부에서, 상기 소스 및 드레인 전극이 형성될 양측 부분에 차단부가 대응되고, 상기 양측 차단부 사이에 반투과부가 대응되고, 이를 제외한 부분은 투과부가 대응되도록, 상기 감광층 상부에 마스크를 위치시키는 단계와;
상기 마스크의 상부에서 빛을 조사하는 노광 공정 후, 현상 공정 단계를 통해 상기 차단부의 감광층은 그대로 존재하게 되며, 상기 반투과부의 감광층은 일부가 제거되어 높이가 낮아진 상태가 되고, 상기 투과부의 감광층은 완전히 제거되는 단계와;
상기 남겨진 감광층을 식각 마스크로 이용하여, 상기 투과부에 대응하는 소스 및 드레인 금속층과 순수 및 불순물 비정질 실리콘층을 식각하는 단계와, 상기 남겨진 감광층을 애슁하는 공정을 진행하여, 상기 차단부의 감광층은 일부가 제거되고, 상기 반투과부의 감광층은 완전히 제거되는 단계와;
상기 남겨진 감광층을 식각 마스크로 이용하여, 상기 반투과부에 대응하는 소스 및 드레인 금속층과 불순물 비정질 실리콘층을 식각하는 단계와;
상기 남겨진 감광층을 스트립 공정으로 제거하여, 상기 게이트 전극 상의 순수 및 불순물 비정질 실리콘층과, 상기 순수 및 불순물 비정질 실리콘층 상부에서 상기 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 이와는 이격되고 상기 게이트 전극에 전부분이 가려지는 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 소스 전극과 드레인 전극을 이격한 사이 구간의 하부에 형성된 불순물 비정질 실리콘층을 제거하여 순수 비정질 실리콘층을 노출하는 단계를 포함하며, 상기 소스 전극은 U자 형상으로 형성하고, 이와는 이격된 드레인 전극은 상기 U자 형상의 내부에서 이에 둘러싸여 아일랜드 형상으로 형성한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 박막트랜지스터 액정표시장치에 대해 설명한다.
도 4는 본 발명에 따른 박막트랜지스터 액정표시장치의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(100) 상에 일 방향으로 구성된 게이트 배선(120)과, 상기 게이트 배선(120)과 수직하게 교차하여 화소 영역(P)을 정의하는 데이터 배선(130)을 구성한다.
상기 게이트 배선(120)에서 연장한 게이트 전극(125)과, 상기 게이트 전극(125) 상의 순수 비정질 실리콘층(145) 및 불순물 비정질 실리콘층(미도시)과, 상기 순수 및 불순물 비정질 실리콘층 상의 소스 전극(132)과, 이와는 이격된 드레인 전극(134)을 포함하는 박막트랜지스터(T)를 구성한다.
이때, 상기 소스 전극(132)은 데이터 배선(130)에서 연장된 데이터 연결배선(131)과 연결되어 U자 형상으로 구성하며, 상기 소스 전극(132)과 이격된 드레인 전극(134)은 소스 전극(132)의 내부에서 U자 형상에 둘러싸여 아일랜드 형상으로 구성한다.
또한, 상기 화소 영역(P)에 대응하여 화소 전극(160)이 구성되며, 상기 화소 전극(160)은 화소 인출부(160a)를 통해 상기 드레인 전극(134)과 연결된다.
여기서, 상기 드레인 전극(134)과 그 하부의 순수 비정질 실리콘층(145) 및 불순물 비정질 실리콘층(미도시)은 그 하부에 위치한 게이트 전극(125)에 의해 전부분이 가려지게 구성하는 것을 특징으로 한다.
이와 같은 구성은, 외부로부터 입사된 빛이 상기 게이트 전극으로 인해 드레인 전극 하부의 액티브층에 닿지 않기 때문에 빛에 의한 광 누설 전류(photo current leakage)의 발생을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 박막트랜지스터 액정표시장치 의 제조방법에 대해 설명한다.
도 5a 내지 도 5g는 도 4의 Ⅴ-Ⅴ선을 따라 절단한 단면도로, 스위칭 영역에 대해서만 도시하였다.
도 5a는 제 1 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 기판(100) 상에 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 등과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착한 후 이를 패턴하여, 상기 기판(100) 상에 일 방향으로 구성된 게이트 배선(도 4의 120)과, 상기 게이트 배선에서 연장된 게이트 전극(125)을 형성한다.
이어, 상기 게이트 전극(125)과, 게이트 배선(도 4의 120)을 형성한 기판(100) 상에 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(150)을 형성한다.
도 5b 내지 도 5e는 제 2 마스크 공정을 나타낸 단면도이다.
도 5b에 도시한 바와 같이, 상기 게이트 절연막(150)을 형성한 기판(100) 상에 순수 비정질 실리콘층(145)과, 불순물 비정질 실리콘층(146)을 차례로 형성한다.
이어, 상기 순수 및 불순물 비정질 실리콘층(145, 146)을 형성한 기판(100) 상에 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 등과 같은 도전성 금속 그룹 중 선택된 하나로 소스 및 드레인 금속층(175)을 형성한 다.
이어, 상기 순수 및 불순물 비정질 실리콘층(145, 146)과, 소스 및 드레인 금속층(175)을 형성한 기판(100) 상에 감광층(185)을 도포하고, 이와 이격된 상부로 하프톤 마스크(M)를 위치시킨다.
이때, 상기 하프톤 마스크(M)는 투과부(C1), 반투과부(C2) 및 차단부(C3)로 구성된 마스크로, 상기 감광층(185)이 포지티브(positive) 특성을 갖는다고 가정할 때, 상기 마스크(M)의 상부에서 빛을 조사하여 하부의 감광층(185)을 노광 및 현상 공정을 진행하면, 상기 마스크(M)의 차단부(C3)에 대응하는 부분의 감광층(185)은 그대로 존재하며, 반투과부(C2)에 대응하는 부분의 감광층(185)은 표면으로부터 일부가 제거되어 높이가 낮아진 상태가 되고, 투과부(C1)에 대응하는 부분의 감광층(185)은 완전히 제거된다.
여기서, 상기 반투과부(C2)의 양측에 차단부(C3)가 위치하도록 하고, 그 외의 영역은 투과부(C1)를 위치시킨다.
도 5c에 도시한 바와 같이, 전술한 공정을 진행하면, 상기 차단부(C3)에 대응한 감광층(185)은 그대로 존재하게 되고, 상기 반투과부(C2)에 대응한 감광층(185)은 표면으로부터 일부가 제거되어 높이가 낮아진 상태가 되며, 투과부(C1)에 대응하는 부분의 감광층(185)은 완전히 제거된다.
이어, 상기 남겨진 감광층(185)을 식각 마스크로 이용하여 식각 공정을 진행하면, 상기 남겨진 감광층(185)을 제외한 부분의 소스 및 드레인 금속층(175)과, 순수 및 불순물 비정질 실리콘층(145, 146)이 모두 제거된다.
도 5d에 도시한 바와 같이, 상기 남겨진 감광층(185)을 애슁하는 공정을 진행하면, 상기 차단부(C3)에 대응한 감광층(185)은 높이가 낮아진 상태가 되고, 상기 반투과부(C2)에 대응한 감광층(185)은 완전히 제거된다.
이때, 상기 남겨진 감광층(185)을 애슁하는 과정에서 좌우측 끝단(g)에 위치한 감광층(185)의 일부가 제거된다.
도 5e에 도시한 바와 같이, 상기 남겨진 감광층(185)을 식각 마스크로 이용하여 식각 공정을 진행하면, 상기 반투과부(C2)에 대응한 불순물 비정질 실리콘층(146)과, 소스 및 드레인 금속층(175)이 제거된다.
이어, 상기 남겨진 감광층(185)을 스트립 공정으로 제거하면, 상기 게이트 전극(125)과, 그 상부의 순수 및 불순물 비정질 실리콘층(145, 146)과, 상기 순수 및 불순물 비정질 실리콘층(145, 146) 상의 소스 및 드레인 전극(132, 134)을 포함하는 박막트랜지스터(T)가 구성된다.
이때, 상기 소스 전극(132)은 데이터 배선(도 4의 130)에서 연장된 데이터 연결배선(도 4의 131)과 연결되어 U자 형상으로 형성하며, 상기 드레인 전극(134)은 상기 소스 전극(132)의 내부에서 U자 형상에 둘러싸여 아일랜드 형상으로 형성한다.
또한, 상기 소스 및 드레인 전극(132, 134)을 이격한 사이 구간 하부의 불순물 비정질 실리콘층(146)을 제거하여 순수 비정질 실리콘층(145)이 노출되게 형성하는 것은, 상기 소스 및 드레인 전극(132, 134)을 이격한 사이 구간의 하부로 노출된 순수 비정질 실리콘층(145)이 구성된 부분을 박막트랜지스터(T)의 채널 영 역(CA2)으로 활용하기 위함이다.
이때, 상기 순수 비정질 실리콘층(145)을 노출시키기 위한 식각 공정 중, 상기 남겨진 감광층(185)의 좌우측 끝단으로 노출된 부분(도 5d의 g)이 같이 식각되어, 상기 순수 비정질 실리콘층(145)이 그 상부에 위치한 불순물 비정질 실리콘층(146)과, 소스 및 드레인 전극(132, 134)과, 데이터 배선(도 4의 130) 외부로 일부분이 돌출되어 형성된다.
여기서, 상기 드레인 전극(134)과, 그 하부에 위치한 순수 비정질 실리콘층(145)이 게이트 전극(125)에 의해 전부분이 가려지도록 아일랜드 형상으로 형성한다.
도 5f는 제 3 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 상기 소스 및 드레인 전극(132, 134)을 형성한 기판(100) 상에 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 보호막(190)을 형성한다.
이어, 상기 보호막(190)을 패턴하여, 상기 드레인 전극(134)의 일부를 노출시키는 드레인 콘택홀(CH2)을 형성한다.
도 5g는 제 4 마스크 공정을 나타낸 단면도이다.
도시한 바와 같이, 상기 드레인 콘택홀(CH2)을 형성한 보호막(190) 상에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속을 증착한 후 이를 패턴하여, 상기 화소 영역(도 4의 P)에 대응하여 상기 드레인 콘택 홀(CH2)을 경유하여 드레인 전극(134)과 화소 인출부(160a)를 통해 연결되는 화소 전극(160)을 형성한다.
따라서, 전술한 공정을 통해 본 발명에 따른 박막트랜지스터 액정표시장치를 4 마스크 공정으로 제작할 수 있다.
도 6은 도 4의 B 부분을 확대한 도면으로, 이를 참조하여 좀 더 상세히 설명한다.
도시한 바와 같이, 기판(100) 상에 게이트 배선(도 4의 120)에서 연장된 게이트 전극(125)이 구성되어 있으며, 상기 게이트 전극(125) 상에 데이터 배선(도 4의 130)에서 연장한 데이터 연결배선(131)과 연결된 소스 전극(132)이 구성되고, 상기 소스 전극(132)과 이격하여 드레인 전극(134)이 구성되며, 상기 드레인 전극(134)과 연결된 화소 인출부(160a)를 통해 화소 영역(도 4의 P)에 대응하여 화소 전극(160)이 구성된다.
여기서, 전술한 4 마스크 공정은 순수 및 불순물 비정질 실리콘층(145, 미도시)과 소스 및 드레인 전극(132, 134)을 하나의 마스크 공정으로 진행하게 되며, 이때 본 발명에서는 상기 드레인 전극(134)의 전부분을 표시한 M 부분이 그 하부의 게이트 전극(125)에 의해 가려지도록 구성된다.
이와 같은 구성은, 도면으로 도시하지는 않았지만, 상기 기판(100)과 이격된 하부에 위치한 백라이트로부터 입사된 외부광이 액티브층(145)에 조사되는 것을 상기 드레인 전극(134) 하부의 게이트 전극(125)이 차단하는 역할을 함으로써, 광 누설 전류의 발생을 최소화할 수 있다.
여기서, 상기 드레인 전극(34) 형성시 상기 드레인 전극(34) 하부의 액티브층(45)이 그 외부로 돌출 구성되는 것을 감안하여 여분의 공정마진을 갖고 구성하는 것이 바람직하다.
또한, 종래와 달리 화소 인출부(160a)의 일부를 표시한 N 부분을 투명한 도전성 금속으로 구성하여 외부로부터 입사된 빛을 투과시키게 되며, 그 결과 외부광(미도시)이 채널 영역(도 5f의 CA2)에 위치한 액티브층(145)에 입사되는 것을 미연에 방지할 수 있다.
따라서, 본 발명에 따른 박막트랜지스터 액정표시장치는 소스 전극을 U자 형상으로 구성하고, 이와는 이격하여 그 내부에서 아일랜드 형상으로 구성한 드레인 전극을 그 하부의 게이트 전극이 전부분을 가리도록 구성함으로써, 광 누설 전류를 감소시켜, 고화질의 액정표시장치를 구현할 수 있다.
본 발명에 따른 박막트랜지스터 액정표시장치는 드레인 전극 하부의 순수 비정질 실리콘층을 게이트 전극이 가리도록 구성하여, 입사되는 빛을 게이트 전극이 쉴딩(shielding)하는 역할을 수행함으로써, 드레인 전극 주변에서의 광 누설 전류(photo current leakage)의 발생을 차단하여 화질을 개선할 수 있는 효과가 있다.
Claims (10)
- 기판과;상기 기판 상에 일 방향으로 형성된 게이트 배선과;상기 게이트 배선과 수직하게 교차하여 화소 영역을 정의하는 데이터 배선과;상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극 상의 순수 및 불순물 비정질 실리콘층과, 상기 순수 및 불순물 비정질 실리콘층 상의 소스전극과, 상기 소스 전극과 이격되며 상기 게이트 전극에 전부분이 가려지도록 형성된 드레인 전극을 포함하는 박막트랜지스터와;상기 드레인 전극과 접촉하면서 상기 화소 영역에 구성된 화소 전극을 포함하는 박막트랜지스터 액정표시장치.
- 제 1 항에 있어서,상기 화소 전극과 상기 드레인 전극을 연결하는 화소 인출부를 더욱 포함하는 박막트랜지스터 액정표시장치.
- 제 2 항에 있어서,상기 화소 인출부는 상기 화소 전극과 동일층에서 투명한 도전성 물질로 형성되는 박막트랜지스터 액정표시장치.
- 제 1 항에 있어서,상기 소스 전극은 U자 형상으로 형성되는 박막트랜지스터 액정표시장치.
- 제 1 항에 있어서,상기 드레인 전극은 상기 소스 전극과 이격되며, 그 내부에 둘러싸여 아일랜드 형상으로 형성되는 박막트랜지스터 액정표시장치.
- 제 1 항에 있어서,상기 소스 전극과 드레인 전극이 이격된 사이 구간의 하부에 구성된 불순물 비정질 실리콘층이 제거되어 순수 비정질 실리콘층이 노출되게 형성된 박막트랜지스터 액정표시장치.
- 기판을 준비하는 단계와;상기 기판 상에 게이트 전극과, 게이트 배선을 형성하는 제 1 마스크 공정 단계와;상기 게이트 전극과 게이트 배선 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 순수 및 불순물 비정질 실리콘층과, 소스 및 드레인 금속층을 차례로 형성하는 단계와;상기 순수 및 불순물 비정질 실리콘층과, 소스 및 드레인 금속층을 일괄적으로 패턴하여, 상기 게이트 절연막 상에 순수 및 불순물 비정질 실리콘층과, 그 상부에 소스 전극과, 상기 소스 전극과 이격되며 상기 게이트 전극에 전부분이 가려지도록 형성된 드레인 전극과, 데이터 배선을 형성하는 제 2 마스크 공정 단계와;상기 소스 및 드레인 전극 상에 보호막을 형성하는 단계와;상기 보호막을 패턴하여 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀을 형성하는 제 3 마스크 공정 단계와;상기 보호막 상에 투명한 도전성 금속층을 적층한 후, 이를 패턴하여 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 제 4 마스크 공정 단계를 포함하는 박막트랜지스터 액정표시장치 제조방법.
- 제 7 항에 있어서,상기 제 2 마스크 공정 단계는상기 순수 및 불순물 비정질 실리콘층과 소스 및 드레인 금속층을 형성한 기 판 상에 감광층을 형성하는 단계와;상기 감광층 상부에서, 상기 소스 및 드레인 전극이 형성될 양측 부분에 차단부가 대응되고, 상기 양측 차단부 사이에 반투과부가 대응되고, 이를 제외한 부분은 투과부가 대응되도록, 상기 감광층 상부에 마스크를 위치시키는 단계와;상기 마스크의 상부에서 빛을 조사하는 노광 공정 후, 현상 공정 단계를 통해 상기 차단부의 감광층은 그대로 존재하게 되며, 상기 반투과부의 감광층은 일부가 제거되어 높이가 낮아진 상태가 되고, 상기 투과부의 감광층은 완전히 제거되는 단계와;상기 남겨진 감광층을 식각 마스크로 이용하여, 상기 투과부에 대응하는 소스 및 드레인 금속층과 순수 및 불순물 비정질 실리콘층을 식각하는 단계와;상기 남겨진 감광층을 애슁하는 공정을 진행하여, 상기 차단부의 감광층은 일부가 제거되고, 상기 반투과부의 감광층은 완전히 제거되는 단계와;상기 남겨진 감광층을 식각 마스크로 이용하여, 상기 반투과부에 대응하는 소스 및 드레인 금속층과 불순물 비정질 실리콘층을 식각하는 단계와;상기 남겨진 감광층을 스트립 공정으로 제거하여, 상기 게이트 전극 상의 순수 및 불순물 비정질 실리콘층과, 상기 순수 및 불순물 비정질 실리콘층 상부에서 상기 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 이와는 이격되고 상기 게이트 전극에 전부분이 가려지는 드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터 액정표시장치 제조방법.
- 제 7 항에 있어서,상기 소스 전극과 드레인 전극을 이격한 사이 구간의 하부에 형성된 불순물 비정질 실리콘층을 제거하여 순수 비정질 실리콘층을 노출하는 단계를 포함하는 박막트랜지스터 액정표시장치 제조방법.
- 제 7 항에 있어서,상기 소스 전극은 U자 형상으로 형성하고, 이와는 이격된 드레인 전극은 상기 U자 형상의 내부에서 이에 둘러싸여 아일랜드 형상으로 형성하는 박막트랜지스터 액정표시장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060118579A KR101271527B1 (ko) | 2006-11-28 | 2006-11-28 | 박막트랜지스터 액정표시장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060118579A KR101271527B1 (ko) | 2006-11-28 | 2006-11-28 | 박막트랜지스터 액정표시장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080048323A true KR20080048323A (ko) | 2008-06-02 |
| KR101271527B1 KR101271527B1 (ko) | 2013-06-05 |
Family
ID=39804560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060118579A KR101271527B1 (ko) | 2006-11-28 | 2006-11-28 | 박막트랜지스터 액정표시장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101271527B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8952384B2 (en) | 2012-04-06 | 2015-02-10 | Boe Technology Group Co., Ltd. | TFT, mask for manufacturing the TFT, array substrate and display device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525442B1 (ko) * | 2002-08-23 | 2005-11-02 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그의 제조방법 |
| KR100522024B1 (ko) * | 2002-12-30 | 2005-10-17 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
-
2006
- 2006-11-28 KR KR1020060118579A patent/KR101271527B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8952384B2 (en) | 2012-04-06 | 2015-02-10 | Boe Technology Group Co., Ltd. | TFT, mask for manufacturing the TFT, array substrate and display device |
| KR101530460B1 (ko) * | 2012-04-06 | 2015-06-19 | 보에 테크놀로지 그룹 컴퍼니 리미티드 | 박막 트랜지스터와 이를 제조하기 위한 마스크, 어레이 기판 및 디스플레이 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101271527B1 (ko) | 2013-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101905757B1 (ko) | 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법 | |
| US7884362B2 (en) | Array substrate for liquid crystal display device and method of fabricating the same | |
| KR101322885B1 (ko) | 어레이 기판과 액정 디스플레이 | |
| US8599336B2 (en) | Liquid crystal display device and method of fabricating the same | |
| KR20140062526A (ko) | 액정표시장치용 어레이기판 및 그 제조방법 | |
| KR20080002582A (ko) | 액정표시소자의 제조방법 | |
| KR101473675B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20110061773A (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR20080000751A (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| TWI442152B (zh) | 顯示裝置及其製造方法 | |
| KR101294691B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR20090043798A (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR20070066070A (ko) | 포토 마스크 및 이를 이용한 액정표시장치용 어레이 기판의제조 방법 | |
| US7416926B2 (en) | Liquid crystal display device and method for fabricating the same | |
| KR101228538B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR101265675B1 (ko) | 고개구율 액정표시장치 및 그 제조방법 | |
| KR101969429B1 (ko) | 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법 | |
| KR101953832B1 (ko) | 액정표시장치용 어레이 기판의 제조방법 | |
| US8435722B2 (en) | Method for fabricating liquid crystal display device | |
| KR101271527B1 (ko) | 박막트랜지스터 액정표시장치 및 그 제조방법 | |
| KR101202982B1 (ko) | 액정표시장치용 어레이기판과 그 제조방법 | |
| KR101408687B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR20030077372A (ko) | 액정표시장치용 어레이기판과 박막트랜지스터 제조방법 | |
| KR101215943B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR20110018577A (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20160428 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20170413 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20180416 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20190417 Year of fee payment: 7 |