KR20070071655A - Monitoring pattern of semiconductor device - Google Patents

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윤훈상
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주식회사 하이닉스반도체
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    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

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Abstract

A monitoring pattern of a semiconductor device is provided to form an RCST(Ramped Current Stress Test) monitoring pattern without damage and to perform stably a reliability test on a gate oxide layer by using predetermined dummy patterns. A monitoring pattern includes an RCST monitoring pattern and two or more dummy patterns. The RCST monitoring pattern(130) is formed within a scribe lane region(110) adjacent to a peripheral region on a semiconductor substrate. The two or more dummy patterns(160) are spaced apart from the RCST monitoring pattern. The dummy pattern has a predetermined CD(Critical Dimension) and pitch. The RCST monitoring pattern is formed on an active region, wherein the active region is defined by an isolation layer. The RCST monitoring pattern is composed of a stacked structure with a gate oxide layer, a polysilicon layer, a gate electrode layer and a hard mask layer.

Description

반도체 소자의 모니터링 패턴{MONITORING PATTERN OF SEMICONDUCTOR DEVICE}Monitoring pattern of semiconductor device {MONITORING PATTERN OF SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체 소자의 모니터링 패턴을 도시한 평면도.1 is a plan view showing a monitoring pattern of a semiconductor device according to the prior art.

도 2는 종래 기술에 따른 반도체 소자의 모니터링 패턴을 도시한 평면도.2 is a plan view showing a monitoring pattern of a semiconductor device according to the prior art.

도 3은 본 발명에 따른 반도체 소자의 모니터링 패턴을 도시한 평면도.3 is a plan view showing a monitoring pattern of a semiconductor device according to the present invention.

도 4는 본 발명에 따른 반도체 소자의 모니터링 패턴을 도시한 단면도.4 is a cross-sectional view showing a monitoring pattern of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 모니터링 패턴에 관한 것으로, 주변 회로 영역에 형성되는 RCST(Ramped Current Stress Test) 모니터링 패턴의 모양이 변형되는 문제를 해결하기 위하여, 주변 회로 영역에 형성된 구조물들이 영향 받지 않도록 주변 회로 영역과 인접한 스크라이브 레인에 위치하며 소정의 더미 패턴들 더 포함하는 RCST 모니터링 패턴을 제공함으로써, RCST 모티터링 패턴을 손상 없이 형성하고, 게이트 산화막의 신뢰성을 안정적으로 평가할 수 있는 반도체 소자의 모니터링 패턴에 관한 것이다.The present invention relates to a monitoring pattern of a semiconductor device, in order to solve the problem that the shape of the ramped current stress test (RCST) monitoring pattern formed in the peripheral circuit region is deformed, the peripheral circuit structure so that the structures formed in the peripheral circuit region are not affected. By providing an RCST monitoring pattern which is located in the scribe lane adjacent to the region and further includes predetermined dummy patterns, the RCST monitoring pattern can be formed without damage and the monitoring pattern of the semiconductor device capable of stably evaluating the reliability of the gate oxide film. will be.

반도체 소자를 형성하는데 있어서 반도체 소자의 신뢰성을 확보하기 위하여 게이트 산화막을 테스트 한다. 이때, 사용되는 반도체 소자의 모니터링 패턴은 RCST(Ramped Current Stress Test) 모니터링 패턴이며, 이는 게이트와 동일한 구조로 주변 회로 영역에 형성되며, 사용 기간이 10년 이내에 발생할 수 있는 문제 및 그 신뢰성을 평가하게 된다.In forming the semiconductor device, the gate oxide film is tested to ensure the reliability of the semiconductor device. At this time, the monitoring pattern of the semiconductor device used is a ramped current stress test (RCST) monitoring pattern, which is formed in the peripheral circuit area in the same structure as the gate, and evaluates the reliability and its reliability that may occur within 10 years. do.

도 1은 종래 기술에 따른 반도체 소자의 모니터링 패턴을 도시한 평면도이다.1 is a plan view illustrating a monitoring pattern of a semiconductor device according to the prior art.

도 1을 참조하면, 반도체 기판 중 하나의 필드(10)에 형성되는 반도체 소자에 있어서 셀 영역이 형성되는 칩(20)과 칩(20) 사이에 주변 회로 영역(25)이 형성된다. 다음에는, 칩(20)들의 외관 영역에 스크라이브 레인(15)이 형성된다.Referring to FIG. 1, in a semiconductor device formed in one field 10 of a semiconductor substrate, a peripheral circuit region 25 is formed between a chip 20 and a chip 20 in which a cell region is formed. Next, a scribe lane 15 is formed in the outer region of the chips 20.

여기서, 점선으로 표시된 주변 회로 영역(25)에 RCST(Ramped Current Stress Test) 모니터링 패턴(30)이 구비된다.Here, a ramped current stress test (RCST) monitoring pattern 30 is provided in the peripheral circuit area 25 indicated by a dotted line.

도 2는 종래 기술에 따른 반도체 소자의 모니터링 패턴을 도시한 평면도이다.2 is a plan view illustrating a monitoring pattern of a semiconductor device according to the related art.

도 2는 상기 도 1의 RCST 모니터링 패턴(30) 부분을 확대하여 도시한 것으로 RCST 모니터링 패턴이 주변 회로 영역(25)에 형성된 것을 도시한 것이다.FIG. 2 is an enlarged view of the RCST monitoring pattern 30 of FIG. 1 and illustrates that the RCST monitoring pattern is formed in the peripheral circuit area 25.

상술한 바와 같이, RCST 모니터링 패턴(30)이 주변 회로 영역(25)에 형성될 경우, 주변 회로 영역(25)에 형성된 다른 반도체 소자들의 밀집도에 따라서 RCST 모니터링 패턴(30)의 크기와 위치가 변화하며 그 형성 방법도 별도의 공정으로 형성해야 하는 문제가 있다. 또한, 사각형 모양의 RCST 모니터링 패턴(30)이 단독으로 형성되기 때문에 후속의 CMP 공정에서 모서리 부분에 손상이 가해질 수 있고 이에 따라 게이트 산화막의 신뢰성을 테스트 하는 공정이 정상적으로 수행될 수 없는 문제가 발생한다. As described above, when the RCST monitoring pattern 30 is formed in the peripheral circuit region 25, the size and position of the RCST monitoring pattern 30 change according to the density of other semiconductor elements formed in the peripheral circuit region 25. And the formation method also has a problem that must be formed in a separate process. In addition, since the rectangular RCST monitoring pattern 30 is formed solely, damage may be applied to the edge portion in a subsequent CMP process, and thus a process of testing the reliability of the gate oxide film may not be normally performed. .

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 주변 회로 영역에 형성된 구조물들의 영향을 받지 않는 주변 회로 영역과 인접한 스크라이브 레인에 위치하며 소정의 더미 패턴들 더 포함하는 RCST 모니터링 패턴을 제공함으로써, RCST 모티터링 패턴을 손상 없이 형성하고, 게이트 산화막의 신뢰성 테스트를 안정적으로 수행할 수 있는 반도체 소자의 모니터링 패턴을 제공하는 것을 그 목적으로 한다.The present invention to solve the above-mentioned problems of the prior art, by providing an RCST monitoring pattern which is located in the scribe lane adjacent to the peripheral circuit region unaffected by the structures formed in the peripheral circuit region, further comprising a predetermined dummy pattern, It is an object of the present invention to provide a monitoring pattern of a semiconductor device capable of forming the RCST monitoring pattern without damage and stably performing a reliability test of the gate oxide film.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 모니터링 패턴은, In order to achieve the above object, the monitoring pattern of the semiconductor device according to the present invention,

반도체 기판의 주변회로 영역과 인접한 스크라이브 레인 영역에 형성된 RCST(Ramped Current Stress Test) 모니터링 패턴 및Ramped Current Stress Test (RCST) monitoring pattern formed in the scribe lane area adjacent to the peripheral circuit area of the semiconductor substrate and

상기 RCST 모니터링 패턴 둘레에 형성되며 소정 선폭 및 피치를 갖고 적어도 둘 이상 형성된 더미 패턴을 포함하는 것을 특징으로 한다.The dummy pattern is formed around the RCST monitoring pattern and has at least two dummy patterns having a predetermined line width and pitch.

여기서, 상기 RCST 모니터링 패턴은 스크라이브 레인에 형성된 활성 영역 상부에 형성되며 게이트 산화막, 폴리실리콘층, 게이트 전극층 및 하드마스크층의 적층 구조이며, 원형, 타원형 및 사각형 모양 중 선택된 어느 하나로 형성하되 장축의 길이가 80 ~ 120㎛인 것을 특징으로 하고,Here, the RCST monitoring pattern is formed on the active region formed in the scribe lane and is a stacked structure of a gate oxide film, a polysilicon layer, a gate electrode layer, and a hard mask layer, and is formed of any one selected from circular, elliptical, and rectangular shapes, and has a long axis length. Is 80 to 120㎛,

상기 더미 패턴의 피치는 1㎛로하고 선 폭은 0.4 ~ 0.6㎛인 것을 특징으로 한다.The dummy pattern has a pitch of 1 μm and a line width of 0.4 μm to 0.6 μm.

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 모니터링 패턴에 관하여 상세히 설명하기로 한다. Hereinafter, a monitoring pattern of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 소자의 모니터링 패턴을 도시한 평면도이다.3 is a plan view illustrating a monitoring pattern of a semiconductor device according to the present invention.

도 3을 참조하면, 반도체 기판 중 하나의 필드(100)에 형성되는 반도체 소자에 있어서 셀 영역이 형성되는 칩(120)과 칩(120) 사이에 주변 회로 영역(125)이 형성된다. 다음에는, 칩(120)들의 외관 영역에 스크라이브 레인(110)이 형성된다.Referring to FIG. 3, in the semiconductor device formed in one field 100 of a semiconductor substrate, a peripheral circuit region 125 is formed between a chip 120 and a chip 120 in which a cell region is formed. Next, a scribe lane 110 is formed in the outer region of the chips 120.

여기서, 주변 회로 영역(125)과 인접한 스크라이브 레인(110)에 RCST(Ramped Current Stress Test) 모니터링 패턴(130)이 구비된다.Here, a ramped current stress test (RCST) monitoring pattern 130 is provided in the scribe lane 110 adjacent to the peripheral circuit region 125.

RCST 모니터링 패턴(130)을 스크라이브 레인(110)에 형성함으로써, 주변회로 영역(125)의 반도체 소자 밀집도에 따른 영향을 받지 않고 자유롭게 RCST 모니터링 패턴(130)의 모양 및 크기를 결정할 수 있다.By forming the RCST monitoring pattern 130 in the scribe lane 110, the shape and size of the RCST monitoring pattern 130 can be freely determined without being affected by the semiconductor device density of the peripheral circuit region 125.

도 4는 본 발명에 따른 반도체 소자의 모니터링 패턴을 도시한 단면도이다.4 is a cross-sectional view illustrating a monitoring pattern of a semiconductor device according to the present invention.

도 4를 참조하면, 반도체 소자의 게이트 형성 공정을 스크라이브 레인(110) 에도 적용하여 반도체 기판의 주변회로 영역(미도시)과 인접한 스크라이브 레인(110)에 RCST 모니터링 패턴을 형성한다.Referring to FIG. 4, the gate forming process of the semiconductor device may be applied to the scribe lane 110 to form an RCST monitoring pattern in the scribe lane 110 adjacent to a peripheral circuit region (not shown) of the semiconductor substrate.

먼저, 반도체 소자의 STI(Shallow Trench Isolation) 공정을 이용하여 필드(100)의 스크라이브 레인(110)에 활성영역(140)을 정의하는 소자분리막(150)을 형성한다. 이때, 활성영역(140)은 RCST 모니터링 패턴(130)의 모양에 따라 정의되며 후속의 더미 패턴이 형성되는 영역에도 활성영역(140)을 정의 할 수도 있다.First, an isolation layer 150 defining an active region 140 is formed in the scribe lane 110 of the field 100 by using a shallow trench isolation (STI) process of a semiconductor device. In this case, the active region 140 may be defined according to the shape of the RCST monitoring pattern 130, and may also define the active region 140 in a region where a subsequent dummy pattern is formed.

다음에는, 스크라이브 레인(110) 상부에 게이트 산화막(미도시)을 형성하고, 폴리실리콘층(미도시), 게이트 전극층(미도시) 및 하드마스크층(미도시)을 순차적으로 형성한다. Next, a gate oxide film (not shown) is formed on the scribe lane 110, and a polysilicon layer (not shown), a gate electrode layer (not shown), and a hard mask layer (not shown) are sequentially formed.

그 다음에는, RCST 모니터링 패턴(130) 및 RCST 모니터링 패턴(130)의 둘레에 형성되되, RCST 모니터링 패턴(130)으로부터 소정거리 이격되고, 소정 선폭 및 피치를 갖는 적어도 둘 이상의 더미 패턴(160)을 정의하는 마스크를 이용한 식각 공정으로 하드마스크층, 게이트 전극층, 폴리실리콘층 및 게이트 산화막을 순차적으로 식각한다.Next, at least two dummy patterns 160 are formed around the RCST monitoring pattern 130 and the RCST monitoring pattern 130, spaced apart from the RCST monitoring pattern 130 by a predetermined distance, and have a predetermined line width and pitch. The hard mask layer, the gate electrode layer, the polysilicon layer, and the gate oxide layer are sequentially etched by an etching process using a defining mask.

이와 같은 방법으로 반도체 기판의 주변회로 영역과 인접한 스크라이브 레인 영역에 형성된 RCST 모니터링 패턴 및In this manner, the RCST monitoring pattern formed in the scribe lane region adjacent to the peripheral circuit region of the semiconductor substrate and

상기 RCST 모니터링 패턴 둘레에 형성되며 소정 선폭 및 피치를 갖고 적어도 둘 이상 형성된 더미 패턴을 포함하는 반도체 소자의 모니터링 패턴을 형성한다.A monitoring pattern of the semiconductor device is formed around the RCST monitoring pattern and includes at least two dummy patterns having a predetermined line width and pitch.

여기서, RCST 모니터링 패턴은 반도체 기판을 평탄화 하는 CMP(Chemical Mechanical Polishing) 공정에서 모양이 변형될 위험이 적은 형태이며 더미 패턴은 반도체 공정으로 형성할 수 있는 최소 선폭의 크기로 형성하는 것이 바람직하다. Here, the RCST monitoring pattern has a low risk of shape deformation in a chemical mechanical polishing (CMP) process of planarizing the semiconductor substrate, and the dummy pattern is preferably formed to have a minimum line width that can be formed by the semiconductor process.

따라서, 본 발명에 따른 반도체 소자의 모니터링 패턴의 일 실시예로 RCST 모니터링 패턴의 모양은 원형, 타원형 및 사각형 모양 중 선택된 어느 하나로 형성하되 장축의 길이가 80 ~ 120㎛이 되도록 하고, 더미 패턴의 피치는 1㎛로하고 선 폭은 0.4 ~ 0.6㎛이 되도록 형성한다. 또한, 더미 패턴 하부에도 RCST 모니터링 패턴의 하부 모양과 동일하게 활성 영역을 정의하는 더미 소자분리막이 형성될 수도 있다.Therefore, as an embodiment of the monitoring pattern of the semiconductor device according to the present invention, the shape of the RCST monitoring pattern is formed of any one selected from a circle, an ellipse, and a square shape, but the length of the long axis is 80 to 120 μm, and the pitch of the dummy pattern. It is formed to 1㎛ and the line width is 0.4 ~ 0.6㎛. In addition, a dummy device isolation layer may be formed under the dummy pattern to define an active region in the same manner as the bottom shape of the RCST monitoring pattern.

상술한 바와 같이, 본 발명에 따른 반도체 소자의 모니터링 패턴은 주변 회로 영역에 형성된 구조물들의 영향을 받지 않는 스크라이브 레인에 형성하되 소정의 더미 패턴을 더 형성함으로써, 반도체 소자의 게이트 산화막 신뢰성을 평가하는 RCST 패턴을 안정적으로 형성 할 수 있게 된다.As described above, the monitoring pattern of the semiconductor device according to the present invention is formed in the scribe lane which is not affected by the structures formed in the peripheral circuit region, but by further forming a predetermined dummy pattern, RCST for evaluating the gate oxide film reliability of the semiconductor device. The pattern can be stably formed.

이상에서 설명한 바와 같이 본 발명에 따른 반도체 모니터링 패턴은, 주변 회로 영역에 형성된 구조물들의 영향을 받지 않는 스크라이브 레인, 즉 주변 회로 영역과 인접한 스크라이브 레인에 위치하여 소정의 더미 패턴들 더 포함하는 RCST 모니터링 패턴을 제공함으로써, RCST 모티터링 패턴이 손상되는 문제없이 안정적으로 형성하고, 게이트 산화막의 신뢰성을 안정적으로 평가하여 반도체 소자의 형성 공정 수율을 향상시킬 수 있는 효과를 제공한다. As described above, the semiconductor monitoring pattern according to the present invention includes an RCST monitoring pattern further including predetermined dummy patterns located in a scribe lane that is not affected by the structures formed in the peripheral circuit region, that is, the scribe lane adjacent to the peripheral circuit region. By providing a, it is possible to stably form the RCST monitoring pattern without damaging the pattern, and to stably evaluate the reliability of the gate oxide film, thereby providing an effect of improving the process yield of the semiconductor device.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (5)

반도체 기판의 주변회로 영역과 인접한 스크라이브 레인 영역에 형성된 RCST(Ramped Current Stress Test) 모니터링 패턴; 및A ramped current stress test (RCST) monitoring pattern formed in a scribe lane region adjacent to a peripheral circuit region of a semiconductor substrate; And 상기 RCST 모니터링 패턴으로부터 소정 거리 이격시켜 소정 선폭 및 피치를 갖는 적어도 둘 이상의 더미 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 모니터링 패턴.And at least two dummy patterns having a predetermined line width and pitch spaced apart from the RCST monitoring pattern by a predetermined distance. 제 1 항에 있어서,The method of claim 1, 상기 RCST 모니터링 패턴은 스크라이브 레인에 활성 영역을 정의하는 소자분리막을 형성한 후 상기 활성 영역 상부에 형성되며, 게이트 산화막, 폴리실리콘층, 게이트 전극층 및 하드마스크층의 적층 구조로 형성된 것을 특징으로 하는 반도체 소자의 모니터링 패턴.The RCST monitoring pattern is formed on the active region after forming an isolation layer defining an active region in the scribe lane, the semiconductor is characterized in that formed of a laminated structure of a gate oxide layer, a polysilicon layer, a gate electrode layer and a hard mask layer Monitoring pattern of the device. 제 1 항에 있어서,The method of claim 1, 상기 RCST 모니터링 패턴은 원형, 타원형 및 사각형 모양 중 선택된 어느 하나로 형성하되 장축의 길이가 80 ~ 120㎛인 것을 특징으로 하는 반도체 소자의 모니터링 패턴.The RCST monitoring pattern is formed in any one selected from the shape of a circle, oval and square, the long axis of the semiconductor device monitoring pattern, characterized in that the length of 80 ~ 120㎛. 제 1 항에 있어서,The method of claim 1, 상기 더미 패턴의 피치는 1㎛로하고 선 폭은 0.4 ~ 0.6㎛인 것을 특징으로 하는 반도체 소자의 모니터링 패턴.The dummy pattern has a pitch of 1 μm and a line width of 0.4 to 0.6 μm. 제 1 항에 있어서,The method of claim 1, 상기 더미 패턴은 스크라이브 레인에 활성 영역을 정의하는 더미 소자분리막 패턴을 더 형성한 후 상기 활성 영역 상부에 형성하는 것을 특징으로 하는 반도체 소자의 모니터링 패턴.The dummy pattern may further include forming a dummy device isolation layer pattern defining an active region in a scribe lane, and then forming the dummy pattern on the active region.
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